DE2855925C2 - Logikschaltkreis - Google Patents

Description

3. Logikschallkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Treiber·Feldeffekttransistoren (Qu Qi) des ersten und des zweiten Inverters (16,41) voneinander verschiedene Verstärkerkennlinien besii/en.

Die vorliegende Erfindung bezieht sich auf einen Logikschaltkreis nach dem Oberbegriff des Anspruchs 1.

Bei einem derartigen aus der US-PS 39 46 369 bekannten Lögikschaltkreis ist der Eingang des zweiten inverters mit dem Ausgang des ersten Inverters verbunden, d. h, die beiden Inverter sind miteinander in Reihe geschaltet. Dies bedeutet, daß das Zeitverhalten des zweiten Inverters notwendigerweise um das des ersten Inverters der vorderen Stufe verzögert ist. Eine Verzögerungszeit zwischen dem Ausgangssignal des ersten und des zweiten Inverters kann somit innerhalb dieser einen Verzögerungsstufe nicht auf einen geeigneten Wert eingestellt werden. Darüber hinaus ist der Ausgang des ersten Inverters nicht nur mit dem Eingang ίο des zweiten Inverters, sondern auch mit dem Eingang sowohl des ersten als auch des zweiten Pufferschaltkreises verbunden. Dadurch ist die Lastkapazität für den ersten Inverter sehr groß, und demzufolge wird die Verzögerungszeit im ersten Inverter sehr groß, was sich is auf die Operationsgeschwindigkeit des gesamten Logikschaltkreises auswirkt, denn die Ansprech- bzw. Reaktionszeit, in der sowohl das wahre als auch das komplementäre Ausgangssignal erhalten wird, wird notwendigerweise groß. Wenn andererseits die Ansteuerbarkeit des ersten Inverters groß gemacht wird, um den o. g. Nachteil zu vermeiden, so müssen die Abmessungen der im ersten inverter verwendeten Transistoren vergrößert werden. Dies wiederum verhindert einen Aufbau hoher Integration des Schaltkreises.

Aufgabe der vorliegenden Erfindung ist es deshalb, einen Logikschaltkreis der eingangs genannten Art zu schaffen, mit dem eine hohe Operationsgeschwindigkeit möglich und eine bestimmte Verzögerungszeit erreichbar ist.

Diese Aufgabe wird bei einem Logikschaltkreis der genannten Art durch die im Kennzeichen des Anspruchs 1 angegebenen Merkmale gelöst.

Beim erfindungsgemäßen Logikschaltkreis erhalten der erste und der zweite Inverter dasselbe Eingangssignal und sie arbeiten mit unterschiedlichen Reaktionszeiten, so daß man zwischen deren beiden Ausgangssignalen eine bestimmte gewünschte Zeitverzögerung innerhalb einer einzigen Stufe erreichen kann. Da auf diese Weise keine überflüssige Zeitverzögerung z*isehen dem ersten und dern zweite-« Inverter zugelassen wird, wird eine Betriebsweise hoher Geschwindigkeit erreicht. Da der Ausgang sowohl des ersten als auch des zweiten Inverters mit jeweils einem Pufferschaltkreis verbunden ist. sind die Lastkapazitäten des ersten und des zweiten Inverters klein. Dies trägt nicht nur ebenso zu einer Betriebsweise hoher Geschwindigkeit, sondern darüber hinaus auch dazu bei. daß der Schaltkreisaufbau mit einem hohen Maß an Integration möglich ist.

Aus der US-PS 37 75 693 ist zwar ein Logikschaltkreis bekannt, bei dem der ein/ige Pufferschaltkreis eingangsseitig nicht nur mit dem Ausgang des ein/igen Inverters, sondern auch mit der Eingangsklemme des Logikschaltkreises selbst verbunden ist. jedoch besitzt er nur einen einzigen Ausgang an dem nur das komplementäre Ausgangssignal ansteht

Gemäß bevorzugter Ausführungsbeispiele vorliegen der Erfindung werden die Unicrschieilo in der Reaktionszeit des ersten untl des /wc\ni Inverters dadurch erreicht, daß das Verhältnis der Verstärker kennlinien des Lasttransistors /um hinpangstransistnr des ersten Inverters m dem <lc5 /geilen Inverters unterschiedlich gemacht wird.

In der folgenden Beschreibung" ist die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher beschrieben Und erläutert Es zeigt Fig, 1 einen Schaltkreis eines Adfessetiinverters gemäß einem bevorzugten Ausführungsbeispiel vorliegender Erfindung und

Fig.2 die Gleichspannungs-Übertragungskennlinien des Adresseninverters nach F i g. I.

In Fig. 1 ist ein Adress(en)inverter gemäß einem bevorzugten Ausführungsbeispiel vorliegender Erfindung dargestellt Zusätzlich zu dem Inverter 16 zum Speisen der Inverter-Ausgangsklemme 17 mit dem invertierten Signal I\ besitzt der erfindungsgemäße Adresseninverter einen zweiten Inverter 41, der auf das Eingangsadressensignal Am reagiert und ein zweites invertiertes Signal h an die zweite Inverter-Ausgangsklemme 42 liefert Der erste Puffer-Schaltkreis 21 wird mit dem ersten invertierten Signal /| über eine erste Verbihdung 46 gespeist, wodurch das gegenphasige Ausgangssignal Ao erzeugt wird; der zweite Pufferschaltkreis 22 wird mit dem zweiten invertierten Signal h über eine zweite Verbindung 47 gespeist, wodurch das gleichphasige Ausgangssignal Au erzeugt wird. Wie weiter unten noch beschrieben werden wird, nehmen das erste und das zweite Ausgangssignal ~Äo und Ao niemals gleichzeitig ein Niveau ein, das unter dem vorbestimmten Niveau V_1n liegt, wenn Vorsorge getroffen ist, daß sich das erste oder das zweite invertierte Signal /1, h schneller als das ander·, mit aem Eingangssignal A_1n ändert. Wenn die Dekodierer, die mit solchen Adresseninvertem verbunden werden sollen, als negative Logik ausgebildet sind, wie beispielsweise nach Art einer NOR-Logik, und ein Dekodierer-Ausgangssignal erzeugen, das sich vom niedrigen zum hohen Niveau ändert, wenn sich das Dekodierer-Eingangssignal vom hohen zum niedrigen Niveau ändert, sollte zumindest eine Änderung vom hohen zum niedrigen Niveau im zweiten invertierten Signal /2 schneller gemacht werden als die Änderung, die gleichzeitig im ersten invertierten Signal /1 auftritt. Sind die Dekodierer als positive Logik ausgebildet, wie beispielsweise nach Art einer UND-Logik, und erzeugen ein Dekodierer-Ausgangssignal, das sich vom niedrigen zum hohen Niveau in Reaktion auf eine Änderung im Dekodierer-Eingangssignal vom niedrigen zum hohen Niveau ändert, dann sollte zumindest die Änderung vom niedrigen z..m hohen Niveau im ersten invertierten Signal /1 schneller sein als die gleichzeitige Änderung im zweiten invertierten Signal /j.

Gemäß F 1 g. 1 enthält der erste Inverter 16 einen ersten Feldeffekttransistor Q\ vom Anreicherungstyp und einen zweiten Feldeffekttransistor Qi vom Verar mungstyp. Der zweite Inverter 41 besitzt einen entsprechenden Aufbau und enthält dritte und vierte Feldeffekttransistoren Qi und Qi vom Anreicherungs bzw. Verarmungstyp. Der erste Puffer-Schaltkreis 21 enthält fünfte und sechstt Feldeffekttransistoren Qs und Qf, vom Anreicherungs- bzw. Verarmungstyp. Der zweite Puf.'er Schaltkreis 22 enthält in ähnlicher Weise siebte und achie Feldeffekttransistoren Q? und Q*. Die Inverter 16 und 41 können auch anderer Art sein, vorausgesetzt, daß der erste und der zweite Inverter 16 und 41 in der Lage sind, in Reaktion auf cm Eingangsadressensignal A_1n ein erstes und ein /weiten invertiertes Signal l< bzw. /? zu erzeugen, von denen sich eines mit dem Eingangssignal A,„ schneller ändert al«. das andere Wenn jeder Inverter 16, 41 einen Treibertransistor Q\ oder Qi und einen Lasttransistor Qi öder Qa enthält, kann, man erreichen, daß die Geschwindigkeiten der Änderung der betreffenden invertierten Signale /| und /2 die obengenannte Differenz erhalten, indem man einen Unterschied zwischen den Verstärkerkennlinien der Treibertransistoren Oi und Qi des ersten und des zweiten Inverters 16 und 41 oder zwischen denen der Lasttransistoren Q> und Qi, der betreffenden Inverter 16 und 41 vorgibt. Es ist auch möglich, die obengenannte Differenz in den Geschwindigkeiten dadurch vorzusehen, daß man die Unterschiede sowohl in den Verstärkerkennlinien der Treibertransistoren Q\ und Qi der betreffenden Inverter 16 und 41 als auch in denen der Lasttransistoren Q2 und Qa der Inverter 16 und 41 gibt.

Im Zusammenhang mit Fig. 1 sei nun gemäß Fig.2 angenommen, daß die Verstärkerkennlinien der ersten bis vierten Transistoren Qi bis Q* des ersten und des zweiten Inverters 16 und 41 durch folgende Formel gegeben sind:

wobei /J(Qi) das Verhältnis Ids/Vg des Source-Drain-Stroms Ids des /-ten Transistors Q₁ (/=1. 2, 3 oder 4) zu dessen Gatespannung V_g darstellt Wenn sich das Eingangsadressensignal A,»vom Niveau der logischen 1 zu dem der logischen 0 ändert, wird dem ersten invertierten Signal /1 ein höheres Niveau als dem zweiten invertierten Signal h gegeben. Mit anderen Worten, das zweite invertierte Signal /2 ändert sich schneller als das erste invertierte Signal /|. Es ist deshalb mit dem anhand der F i g. 1 dargestellten Adress(en)inverter möglich, zu verhindern, daß das erste und das zweite Ausgangssignal A₀ und A₀ gleichzeitig Niveaus besitzen, die unterhalb dem vorbestimmten Niveau V_1n liegen. Dies macht es möglich, ein irrtümliches Dekodieren des Eingangsadressensignals A,„zu vermeiden, wenn der Adresseninverter zum Dekodieren des Eingangssignals A _n in Kombination mit Dekodierern verwendet wird, die einen logischen Schwellenwert besitzen, der gle-ch dem vorbestimmten Niveau V,_h ist. Der erfindungsgemäße Logikschaitkreis enthält also einen ersten und einen zweiten Inverter zum Erzeugen eines ersten und eines zweiten invertierten Signais, von denen sich eines schneller mit einem gemeinsamen veränderlichen Eingangssignal ändert als das andere. In Reaktion auf das erste invertierte Signal erzeugt der erste Puffer-Schaltkreis ein erstes Ausganpssignal, das eine gegenläufige Phase zum Eingangssignal besitzt. Indem er mit dem zweiten invertierten Signal gespeist wird, erzeugt der zweite Puffer-Schaltkreis ein zweites Ausgangssignal, das dieselbe Phase wie das Eingangssignal besit/i. Der erste Puffer-Schaltkreis enthält einen Verarmungs- Feldeffekttransistor, der durch das erste invertierte Signal gesteuert wird, und einen Anreicherungs- \ eldeffekttransistor. der vom Eingangssignal gesteuert wird. Der zweite Puffer-Schaltkreis enthält einen Anreicherungs-Feldeffekttransistor. der vom zweiten invertierten Signal gesteuert wird, und einen Verarmungs-Feldeffekttransistor, der vom Eingangssignal gesteuert wird leder Inverter enthält einer. Treiber- und einen Last-Feldeffekttransistor. Die Verstärkerkennlinien der Treibertransistoren des ersten und des zweiten ' iverters und/nder der Lasttransistoren der betreffenden Inverter werden voneinander verschieden gemächt, um auf diese Weise zu erreichen, daß das erste invertierte Signal während der Änderung des Eingangssignals ein Niveau besitzt, das höher ist als das des zweiten invertierten Signals.

Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Logikschaltkreis mit einer Einiiangsklemme (10) für das Eingangssignal (A,„), einer einen ersten und einen zweiten Inverter (16, 41) aufweisenden Inverterschaltung und einem ersten und einem zweiten Pufferschaltkreis (21, 22), von denen dem ersten das invertierte Signal des ersten Inverters (16) und dem zweiten das des zweiten Inverters (41) zugeführt ist und die ein erstes bzw. ein dazu komplementäres zweites Ausgangssignal (Ao, Ao) erzeugen, dadurch gekennzeichnet, daß einerseits der erste und der zweite Inverter (16, 41) und andererseits der erste und der zweite Pufferschaltkreis (21, 22) mit der Eingangsklemme (10) unmittelbar und parallel verbunden sind, und daß die Reaktionszeit zwischen einer Eingangssignaländerung und der Ausgangssignaländerung des ersten Inverters (16) unterschiedlich zu der des zweiten lnverters(41)ist.

2. Logikscnaiikieis nach Anspruch 1, bei dem der erste und der zweite Inverter (16, 41) und der erste und der zweite Pufferschaltkreis (21, 22) mit einem ersten und zweiten bzw. dritten und vierten bzw. fünften und sechsten bzw. siebten und achten Feldeffekttransistor (<?,, C>: Qi. Qi: (?■» Qt: Qi. Qi) versehen sind, von denen jeweils die Source- Elektrode des einen mit einem ersten Potential und die Drain-Elektrode des anderen mit einem zweiten Potential und die Drain-Elektrode des einen mit der Source-F' Strode des anderen an Knotenpunkten verbunden sind, von den^n diejenigen der Pufferschaltkreise (21, 22) jeweils die Ausgangsklemmen (11,12) des Logikschalifcreivs bilden, und wobei die Gale-Elektroue des einen Feldeffekttransistors (Q) des zweiten Pufferschaltkreises (22) mit dem Knotenpunkt (42) des zweiten Inverters (41) verbunden ist, dadurch gekennzeichnet, daß die Gate-Elektrode des einen Feldeffekttransistors (Qi, Qi, Qi) der beiden Inverter (16, 41) und des ersten Pufferschaltkreises (21) und die des anderen Feldeffekttransistors (Qs) des zweiten Puffersrtaltkreises (22) mit der F.ingangsklemme (10) des Logikschaltkreises und die Gate-Elektrode des anderen Feldeffekttransistors (Qb) des ersten Pufferschaltkreises (21) mit dem Knotenpunkt (17) des ersten Inverters (16) verbunden sind, und daß die Verstärkerkennlinien β (Q₁), β (Q₂). β (ζ>,). β «?<) der Feldeffekttransistoren (Q,, Q₂, Qi, Qt) der beiden Inverter (21,22) folgender Gleichung genügen: