DE2855925A1 - Logikschaltkreis - Google Patents

Logikschaltkreis

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DE2855925A1 DE19782855925 DE2855925A DE2855925A1 DE 2855925 A1 DE2855925 A1 DE 2855925A1 DE 19782855925 DE19782855925 DE 19782855925 DE 2855925 A DE2855925 A DE 2855925A DE 2855925 A1 DE2855925 A1 DE 2855925A1
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Description

Beschreibung
Die vorliegende Erfindung bezieht sich auf einen Logikschaltkreis nach dem Oberbegriff des Anspruches 1. Ein solcher Logikschaltkreis kann insbesondere als Adress(en)inverter verwendet werden.
Adresseninverter sind dazu da, in Reaktion auf ein zwischen einem niedrigen und einem hohen Niveau, wie beispielsweise zwischen einer logischen 1 und einer logischen 0 veränderlichen Adressensignal ein erstes und ein zweites Ausgangssignal zu erzeugen, deren Phasen sich entgegengesetzt bzw. gleichsinnig wie das Adressensignal ändern. Adresseninverter werden in Kombination mit einer Vielzahl von Dekodierern, von denen jeder mit den Adresseninvertern verbunden ist, in einem IC-Speicher verwendet, um verschiedene Adressensignale von Zeit zu Zeit zu dekodieren. Wie weiter unten im einzelnen noch anhand einiger Figuren der beiliegenden Zeichnung beschrieben werden wird, erzeugt ein herkömmlicher Adresseninverter Ausgangssignale, deren Pegel bzw. Niveaus während eines Zeitintervalle, in welchem sich das Adressensignal von einem ersten Niveau zu einem zweiten zwischen dem niedrigen und dem hohen Niveau ändert, niedriger gemacht werden, als ein vorbestimmtes Niveau. Solche Ausgangssignale bewirken, daß die Dekodierer, die einen Schwellenwert besitzen, der gleich dem vorbestimmten Niveau ist, irrtümlicherweise jedes Adressensignal in zwei oder mehr Dekodierer-Ausgangssignale dekodieren.
Aufgabe der vorliegenden Erfindung ist es deshalb, einen Logikschaltkreis der eingangs genannten Art zu schaffen, der in der Lage ist, in Reaktion auf ein Eingangssignal bestimmter Phase ein phasengleiches und ein gegenphasiges Ausgangssignal zu erzeugen, deren Niveaus niemals gleichzeitig niedriger gemacht werden als ein vorbestimmtes Niveau, und der zusammen mit ähnlichen Logikschaltkreisen und einer Vielzahl von Dekodierern verwendet werden kann, um
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gleichzeitig ein Dekodierer-Ausgangssignal als Reaktion auf ein Eingangsadressensignal zu erzeugen.
Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Anspruches 1 angegebenen Merkmale gelöst.
Der Logikschaltkreis gemäß vorliegender Erfindung reagiert also auf ein variables Eingangssignal und erzeugt ein erstes und ein zweites Ausgangssignal, die sich gege- bzw. gleichphasig mit dem Eingangssignal ändern. Der Logikschaltkreis enthält einen ersten und einen zweiten Inverterschaltkreis, die auf das Eingangssignal ansprechen und ein erstes bzw. ein zweites invertiertes Signal erzeugen. Eines der invertierten Signale ändert sich mit dem Eingangssignal schneller als das andere. Der Logikschaltkreis enthält ferner einen ersten und einen zweiten Puffer-Schaltkreis, eine erste Vorrichtung zum Zuführen des ersten invertierten Signales zum ersten Puffer-Schaltkreis und eine zweite Vorrichtung zum Zuführen des zweiten invertierten Signales zum zweiten Puffer-rSchaltkreis, wobei der erste und der zweite Puffer-Schaltkreis das erste bzw. das zweite Ausgangssignal erzeugen.
Weitere Einzelheiten und Ausgestaltungen der Erfindung sind der folgenden Beschreibung zu entnehmen, in der die Erfindung anhand des in der Zeichnung dagestellten Ausführungsbeispieles näher beschrieben und erläutert wird. Es zeigen:
Fig. 1 einen Schaltkreis eines herkömmlichen Adresseninverters
Fig. 2 die Gleichspannungs-Übertragungskennlinien des Adresseninverters nach Fig. 1,
Fig. 3 einen Schaltkreis eines Adresseninverters gemäß
einem bevorzugten Ausführungsbeispiel vorliegender Erfindung, und
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Fig. 4 die Gleichspannungs-Übertragungskennlinien des Adresseninverters nach Fig. 3.
Zum besseren Verständnis vorliegender Erfindung sei zunächst anhand der Fig. 1 und 2 ein herkömmlicher Adress(en)inverter beschrieben. Dieser Adresseninverter enthält eine Schaltkreis-Eingangsklemme 10 für ein Eingangsadress(en)signal A^n, das mit einer bestimmten Phase zwischen einem niedrigen und einem hohen Niveau bzw. Pegel längs der Fig. 2 dargestellten Abszisse variabel bzw. veränderlich ist; er enthält ferner eine erste Schaltkreis-Ausgangsklemme 11 für ein erstes oder gegenphasiges Ausgangssignal Äq, das mit einer zum Eingangssignal A· gegenläufigen Phase variabel ist, eine zweite Schaltkreis-Ausgangsklemme 12,für ein zweites oder gleichphasiges Ausgangssignal AQ, das mit einer mit dem Eingangssignal A^n gleichen Phasen variabel ist, und eine Energiezufuhr- bzw. Speisespannungsklemme 15 für -eine Speisespannung V . In Reaktion auf das Eingangssignal A· liefert ein Inverterschaltkreis IG ein invertiertes Signal I an einer Inverter-Ausgangsklemme 17. Mit diesem invertierten Signal I gespeist, liefert ein erster Puffer-Schaltkreis 21 das erste Ausgangssignal Ä~ an die erste Ausgangsklemme 11. In Reaktion auf das invertierte Signal I liefert ein zweiter Puffer-Schaltkreis 22 an die zweite Ausgangsklemme 12 das zweite Ausgangssignal Aq. Sowohl der Inverterschaltkreis 16 als auch die Puffer-Schaltkreise 21 und 22 werden mit der Speisespannung V__ versorgt.
CC
Im einzelnen erhalten gemäß Fig. 1 der Inverterschaltkreis 16 und der erste und der zweite Puffer-Schaltkreis 21 bzw. 22 Feldeffekttransistoren, die unter der Abkürzung FET bekannt sind. Zur einfacheren Beschreibung sei im folgenden angenommen, daß die Feldeffekttransistoren n-Kanal-MIS-Feldeffekttransistoren sind. Der Inverterschaltkreis 16 enthält einen Feldeffekttransistor 26 vom Anreicherungstyp, der eine Gate- bzwT Steuerelektrode, die mit der Schaltkreis-Eingangsklemme 10 verbunden ist, eine geerdete Source- bzw. Quellenelektrode und eine Drain- bzw. Senkenelektrode besitzt, die
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mit der Inverter-Ausgangsklemme 17 verbunden ist. Der Inverterschaltkreis 16 enthält ferner einen Feldeffekttransistor 27 vom Verarmungstyp, der eine Gateelektrode und eine Sourceelektrode, die mit der Drainelekt^ode des Anreicherungs-Feldeffekttransistors 26 verbunden ist, und eine Drainelektrode besitzt,die mit der Speisespannungsklemme 15 verbunden ist. Der erste Puffer-Schaltkreis 21 enthält einen Feldeffekttransistor 31 vom Anreicherungstyp, der eine Gateelektrode, die mit der Schaltkreis-Eingangsklemme 10 verbunden ist, eine geerdete Sourceelektrode und eine Drainelektrode besitzt, die mit der ersten Schaltkreis-Ausgangsklemme 11 verbunden ist. Im ersten Puffer-Schaltkreis 21 besitzt ein Feldeffekttransistor 3 2 vom Verarmungstyp eine Gateelektrode, die mit der Inverter-Ausgangsklemme 17 verbunden ist, eine Sourceelektrode, die mit der Drainelektrode des Verarmungs-Feldeffekttransistors 31 verbunden ist. der zweite Pufferschaltkreis 2 2 enthält Feldeffekttransistoren 3 6 und 37 vom Anreicherungs- und Verarmungstyp, die in einer den Feldeffekttransistoren 31 und 3 2 ähnlichen Weise geschaltet sind, mit der Ausnahme, daß die Gateelektroden des Anreicherungs- und des Verarmungs-Feldeffekttransistors 36, 37 mit der Inverter-Ausgangsklemme 17 bzw. der Schaltkreis-Eingangsklemme 10 verbunden sind. Die Feldeffekttransistoren 31 und 32 des ersten Puffer-Schaltkreises 21 sind durch die gegenphasigen Signale A. und I so getrieben, daß sie die erste Ausgangsklemme 11 mit dem gegenphasigen Ausgangssignal Äq liefern. Die Feldeffekttransistoren 36 und 37 des zweiten Puffer-Schaltkreises 22 werden ebenfalls mit den gegenphasigen Signalen A. und I gespeist und liefern so das gleichphasige Ausgangssignal Aq an die zweite Ausgangsklemme 12. Es sei hier bemerkt, daß das invertierte Signal I dem Verarmungsfeldeffekttransistor 31 im ersten Puffer-Schaltkreis 21 und dem Anreicherungs-Feldeffekttransistor 37 im zweiten Puffer-Schaltkreis 22 zugeführt wird.
Es sei nun insbesondere auf Fig. 2 eingegangen, woraus ersichtlich ist, daß das gegenphasige und das gleichphasige Ausgangssignal Äq und Aq des herkömmlichen Adresseninverters sich mit dem Eingangs-
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adressensignal A. ändern. Die Art und Weise, in welcher sich das invertierte Signal I ändert, ist ebenfalls in Fig. 2 dargestellt. Die komplementären Ausgangssignale ÄQ und Aq besitzen Niveaus bzw. Pegel, die niedriger bzw. unterhalb eines vorbestimmten Pegels V., sind, wenn sich das Eingangssignal A. zwischen dem niedrigen und dem'hohen Pegel ändert, d.h. von einem ersten Pegel A^ auf einen zweiten Pegel A7 oder umgekehrt. Nicht dargestellte NOR-Dekodierer bzw. Decoder, die einen logischen Schwellenwertpegel besitzen, der gleich dem vorbestimmten Pegel V., zum Dekodieren des gegenphasigen und des gleichphasigen Ausgangssignales, wie beispielsweise Ä„ und Aq des Adresseninverters herkömmlicher Art ist, dekodieren deshalb irrtümlich jedes Eingangsadressensignal in zwei oder mehr Decoder-Ausgangssignale während der Änderung dieses Eingangssignals jenseits des ersten und des zweiten Pegels A. und A„ zwischen dem niedrigen und dem'hohen Niveau.
In Fig. 3 ist ein Adress(en)inverter gemäß einem bevorzugten Ausführungsbeispiel vorliegender Erfindung dargestellt, dessen entsprechende Teile mit denselben Bezugsziffern versehen sind. Zusätzlich zu dem Inverterschaltkreis 16 zum Speisen der Inverter-Ausgangsklemme 17 mit dem invertierten Signal I, das nun mit I^ bezeichnet ist, besitzt der erfindungsgemäße Adresseninverter einen zweiten Inverterschaltkreis M-I, der auf das Eingangsadressensignal A. reagiert und ein zweites invertiertes Signal I„ an die zweite Inverter-Ausgangsklemme 4 2 liefert. Der erste Puffer-Schaltkreis wird mit dem ersten invertierten Signal I^ über eine erste Verbindung 46 gespeist, wodurch das gegenphasige Ausgangssignal Äq erzeugt wird; der zweite Pufferschaltkreis 2 2 wird mit dem zweiten invertierten Signal I2 über eine zweite Verbindung 47 gespeist, wodurch das gleichphasige Ausgangssignal Aq erzeugt wird. Wie weiter unten noch beschrieben werden wird, nehmen das erste und das zweite Ausgangssignal Äq und Aq niemlas zusammen bzw. gleichzeitig ein Niveau ein, das unter dem vorbestimmten Niveau V.., liegt, wenn Vorsorge getroffen ist, daß sich das erste oder das zweite invertierte Signal
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I.. , I„ schneller als das andere mit dem Eingangssignal A. ändert. Wenn die Dekodierer, die mit solchen Adresseninvertern verbunden werden sollen, als negative Logik ausgebildet sind, wie beispielsweise nach Art einer NOR-Logik, und ein Dekodierer-Ausgangssignal erzeugen, das sich vom niedrigen zum hohen Niveau ändert, wenn sich das Dekodierer-Eingangssignal vom hohen zum niedrigen Niveau ändert, sollte zumindest eine Änderung vom !'hohen zum niedrigen Niveau im zweiten invertierten Signal I2 schneller gemacht werden als die Änderung, die gleichzeitig im ersten invertierten Signal I^ auftritt. Sind die Dekodierer als positive Logik ausgebildet, wie beispielsweise nach Art einer UND-Logik,und erzeugen ein Dekodierer-Ausgangssignal, das sich vom niedrigen zum hohen Niveau in Reaktion auf eine Änderung im Dekodierer-Eingangssignal vom niedrigen zum hohen Niveau ändert, dann sollte zumindest die Änderung vom niedrigen zum hohen Niveau im ersten invertierten Signal I* schneller sein als die gleichzeitige Änderung im zweiten invertierten Signal I„.
Im einzelnen enthält gemäß Fig. 3 der erste Inverterschaltkreis einen ersten Feldeffekttransistor Q1 vom Anreicherungstyp und einen zweiten Feldeffekttransistor Q„ vom Verarmungstyp. Der erste und der zweite Transistor (L· und Q„ entsprechen den Feldeffekttransistoren 26 und 27. Der zweite Inverterschaltkreis 4.1 besitzt einen entsprechenden Aufbau und enthält dritte und vierte Feldeffekttransistoren Q^ und Q1^ vom Anreicherungs- bzw. Verarmungstyp. Der erste Puffer-Schaltkreis 21 enthält fünfte und sechste Feldeffekttransistoren Q5 und Q6 vom Anreicherungs- bzw. Verarjnungstyp, und entsprechen den Feldeffekttransistoren 31 und 32. Der zweite Puffer-Schaltkreis 22 enthält in ähnlicher Weise siebte und aöhte Feldeffekttransistoren Q7 und Q8 * die den Feldeffekttransistoren 36 und 37 entsprechen. Die Inverterschaltkreise 16 und 41 können auch anderer Art sein, vorausgesetzt, daß der erste und der zweite Inverterschaltkreis 16 und 41 in der Lage sind, in Reaktion auf ein Eingangsadressensignal A^n ein erstes und ein zweites invertiertes Signal I^ bzw. I2 zu erzeugen, von denen sich eines mit dem Eingangssignal A*
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schneller ändert als das andere. Wenn jeder Intervallschaltkreis 16, 41 einen Treibertransistor Q1 oder Qo und einen Lasttransistor Q2 oder Q1. enthält, kann man erreichen, daß die Geschwindigkeiten der Änderung der betreffenden invertierten Signale I.. und I2 die oben genannte Differenz erhalten, indem man einen Unterschied zwischen den Verstärkerkennlinien der Treibertransistoren Q1 und Q3 des ersten und des zweiten Intervallschaltkreises 16 und 41 oder zwischen denen der Lasttransistoren Q2 und Q1, der betreffenden Intervallschaltkreise 16 und 41 vorgibt. Es ist auch möglich, die oben genannte Differenz in den Geschwindigkeiten dadurch vorzusehen, daß man die Unterschiede sowohl in den Verstärkerkennlinien der Treibertransistoren Q- und Qo der betreffenden Intervallschaltkreise 16 und 41 als auch in denen der Lasttransistoren Q2 und Q1^ der Intervallschaltkreise 16 und 41 gibt.
Im Zusammenhang mit Fig. 3 sei nun gemäß Fig. 4 angenommen, daß die Verstärke^kennlinien der ersten bis vierten Transistoren Q1 bis Q1^ des ersten und des zweiten Intervallschaltkreises 16 und 41 durch folgende Formel gegeben sind:
β (Q2)/ /2(Q1+) >/?(Q1)/
wobei /3(Q^) das Verhältnis Ids/V des Source-Drain-Stromes I, des i-ten-TRansistors Q^ (i = 1, 2, 3 oder 4) zu dessen Gatespannung V darstellt. Wenn sich das Eingangsadressensignal A· vom Niveau bzw. vom Pegel der logischen 1 zu dem der logischen O ändert, wird dem ersten invertierten Signal I1 ein höheres Niveau als dem zweiten invertierten Signal I2 gegeben. Mit anderen Worten, das zweite invertierte Signal I2 ändert sich schneller als das erste invertierte Signal I1. Da der Verarmungs-Feldeffekttransistor Qg des ersten Puffer-Schaltkreises 21 von einem Signal gesteuert wird, das ein höheres Niveau als das Signal besitzt, das den Anfceicherungs-Feldeffekttransistor Q7 des zweiten Puffer-Schaltkreises 22 antreibt, nimmt das gegenphasige Ausgangssignal Äq, das vom ersten Puffer-
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Schaltkreis an die erste Schaltkreis-Ausgangsklemme 11 beliefert wird, das hohe Niveau während der Änderung des Eingangssignals A. in einem breiten Bereich an als das gegenphasige Ausgangssignal Ä~ des herkömmlichen Adresseninverters, in welchem die Transistoren und 36, den Transistoren Qg bzw. Q^ entsprechen, gemeinsam durch dasselbe invertierte Signal gesteuert werden. Es ist deshalb mit dem anhand der Fig. 3 dargestellten AdressCen)inverter möglich, zu verhindern, daß das erste und das zweite Ausgangssignal ÄQ und AQ gleichzeitig Niveau besitzen, die unterhalb dem vorbestimmten Niveau V., liegen. Dies macht es möglich, ein irrtümliches Dekodieren des Eingangsadressensignals A· zu vermieden, wenn der Adresseninverter zum Dekodieren des Eingangssignals A· in Kombination mit Dekodierern verwendet wird, die einen logischen Schwellenwertpegel besitzen, der gleich dem vorbestimmten Niveau V.-. ist.
Der erfindungsgemäße Logikschaltkreis enthält also einen ersten und einen zweiten Inverter zum Erzeugen eines ersten und eines zweiten invertierten Signals, von denen sich eines schneller mit einem gemeinsamen, variablen Eingangssignal ändert als das andere. In Reaktion auf das erste invertierte Signal erzeugt der erste Puffer-Schaltkreis ein erstes Ausgangssignal, das eine gegenläufige Phase zum Eingangssignal besitzt. Indem er dem zweiten invertierten Signal gespeist wird, erzeugt der zweite Puffer-Schaltkreis ein zweites Aus— gangssignal, das dieselbe Phase wie das Eingangssignal besitzt. Vorzugsweise enthält der erste Puffer-Schaltkreis einen Verarmungs-Feldeffekttransistor, der durch das erste invertierte Signal gesteuert wird, und einen Anreicherungs-Feldeffekttransistor, der vom Eingangssignal gesteuert wird. Der zweite Puffer-Schaltkreis enthält einen Anreicherungs-Feldeffekttransistor, der vom zweiten invertierten Signal gesteuert wird, und einen Verarmungs-Feldeffekttransistor, der vom Eingangssignal gesteuert wird. Jeder Inverter enthält einen Treiber- und einen Last-Feldeffekttransistor. Die Verstärkerkennlinien der Treibertransistoren des ersten und des zweiten Inverters und/oder der den Lasttransistoren der betreffenden Inverter werden voneinander
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verschieden gemacht, um auf diese Weise zu erreichen, daß das erste invertierte Signal ein Niveau besitzt, das höher ist als das des zweiten invertierten Signals innerhalb eines Zeitintervalls während der Änderung des Eingangssignals ist.
Wenn auch die vorliegende Erfindung in Verbindung mit einem Aduesseninverter beschrieben worden ist, versteht es sich, daß die Erfindung ganz allgemein auch auf einen Logikschaltkreis zum erzeugen eines Paares von Logiksignalen anwendbar ist, die sich in Reaktion auf ein Eingangssignal zwischen einem niedrigen und einem hohen Niveau ändern. Ferner wird es anhand der Erfindung für einen Fachmann auch leicht möglich sein, einen Logikschaltkreis mit p-Kanal-Feldeffekttransistoren zu entwerfen. Es versteht sich, daß die Puffer-Schaltkreise auch jeden anderen beliebigen Aufbau besitzen können.
Ende der Beschreibung
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Claims (10)

  1. Patentansprüche
    f. Logikschaltkreis mit einer Inverterschaltung, dem ein veränderliches Eingangssignal zugeführt wird, und mit einem ersten und einem zweiten Puffer-Schaltkreis, die mit der Inverterschaltung verbunden sind und ein erstes bzw. zweites Ausgangssignal abgeben, dessen Phase sich mit der des Eingangssignales gegensinnig bzw. gleichsinnig ändert, dadurch gekennzeichnet, daß die Inverterschaltung einen ersten und einen zweiten Inverterschaltkreis (16, 41) enthält, die ein erstes bzw. ein zweites invertiertes Signal (I-,, I2) erzeugen, von denen sich das eine mit dem Eingangssignal schneller ändert als das andere, und daß das erste invertierte Signal (1^) dem ersten Puffer-Schaltkreis (21) und das zweite invertierte Signal (I2) dem zweiten Puffer-Schaltkreis (22) zugeführt wird.
  2. 2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Eingangssignal sowohl zum ersten als auch zum zweiten Puffer-Schaltkreis (21, 22) zugeführt wird.
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    ORIGINAL INSPECTED
  3. 3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der erste Puffer-Schaltkreis (21) einen Feldeffekttransistor (Qg) vom Verajpf)ungstyp, dessen Gateelektrode das erste invertierte Signal (I-,) zugeführt wird, und einen Feldeffekttransistor (Qr) vom Anreicherungstyp aufweist, dessen Gateelektrode das Eingangssignal zugeführt wird, daß der zweite Puffer-Schaltkreis (22) einen Feldeffekttransistor (Q7) vom Anreicherungstyp, dessen Gateelektrode das zweite invertierte Signal (I2) zugeführt wird, und einen Feldeffekttransistor (Qg) vom Verarmungstyp aufweist, dessen Gateelektrode das Eingangssignal zugeführt wird, und daß der Pegel des ersten invertierten Signals (I1) innerhalb eines Zeitintervalls während der Änderung des Eingangssignales höher als der des zweiten invertierten Signales (I2) ·
  4. 4. Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß der erste Inverterschaltkreis (16) einen Treiber-Feldeffekttransistor (Q1) und einen Last-Feldeffekttransistor (Q2) aufweist, wobei vom ersteren die Gateelektrode mit dem Eingangssignal gespeist wird und die Drainelektrode mit dem ersten Puffer-Schaltkreis (21) verbunden ist, und wobei vom letzteren die Gate- und die Sourceelektrode mit dem ersten Puffer-Schaltkreis (21) verbunden ist, und daß der zweite Inverterschaltkreis (41) einen Treiber-Feldeffekttransistor (Q3) und einen Last-Feldeffekttransistor (Q1.) aufweist, wobei vom ersteren die Gateelektrode mit dem Eingangssignal gespeist wird und die Drainelektrode mit dem zweiten Puffer-Schaltkreis (22) verbunden ist, und wobei vom letzteren die Gate- und die Sourceelektrode mit dem zweiten Puffer-Schaltkreis (22) verbunden ist.
  5. 5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Treibertransistoren (Q1, Q1.) des ersten und des zweiten Inverterschaltkreises (16, 41) voneinander verschiedene Verstärkerkennlinien besitzen.
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  6. 6. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Lasttransistoren (Q3J Q1.) des ersten und des zweiten Inverterschaltkreises (16, 41) voneinander verschiedene Verstärkerkennlinien besitzen.
  7. 7. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Treibertransistopen (Q1, Q2) und die Lasttransistoren (Q3 j Qh) des ersten und des zweiten Inverterschaltkreises (16, 41) unterschiedliche Verstärkerkennlinien besitzen.
  8. 8. Schaltkreis nach einem der Ansprüche 5,6 oder 7, dadurch gekennzeichnet , daß die betreffenden Verstärkerkennlinien /3(Q1)J /3(Q2) j /3^3^ und ,/3(Q4) der Treiberund Lasttransistoren des ersten Inverterschaltkreises (16) und die Treiber und Lasttransistoren des zweiten Inverterschaltkreises (41) folgender Formel genügen:
    Q11) >
    wobei die Verstärkerkennlinie /S(Q.) jedes der Treiber- und Lasttransistoren Q^ des ersten und des zweiten Inverterschaltkreises (16, 41) durch das Verhältnis I, ZV des Source-Drain-Stromes I , jedes Transistors Q. zur Gatespannung V jedes Transistors Q· gegeben ist.
  9. 9. Logifcschaltkreis, mit einer Eingangsklemme für ein Eingangssignal und einer ersten und einer zweiten Ausgangsklemme für ein erstes Ausgangssignal und ein dazu gegenphasiges zweites Ausgangssignal , gkennzeichnet durch
    a) einen ersten und einen zweiten Knotenpunkt (17, 42),
    b) einen ersten Feldeffekttransistor (Q1), dessen Gateelektrode mit der Eingangsklemme und dessen Drainelektrode mit dem ersten Knotenpunkt (17) verbunden ist und dessen Sourceelektrode mit einem ersten Potential gespeist wird,
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    -H-
    c) einen zweiten Feldeffekttransistor (Q2)* dessen Sourceelektrode mit dem ersten Knotenpunkt (17) verbunden ist und dessen Drainelektrode mit einem zweiten Potential gespeist wird,
    d) einem dritten Feldeffekttransistor (Q3)s dessen Gateelektrode mit der Eingangsklemme und dessen Drainelektrode mit dem zweiten Knotenpunkt (42) verbunden ist und dessen Sourceelektrode mit dem ersten Potential gespeist wird,
    e) einem vierten Feldeffekttransistor (Q4), dessen Sourceelektrode mit dem zweiten Knotenpunkt (42) verbunden ist und dessen Drainelektrode mit dem zweiten Potential gespeist wird,
    f) einem fünften Feldeffekttransistor (Q5)» dessen Gateelektrode mit der Eingangsklemme (10) verbunden ist, dessen Sourceelektrode mit dem ersten Potential gespeist wird und dessen Drainelektrode mit der ersten Ausgangklemme (11) verbunden ist,
    g) einem sechsten Feldeffekttransistor (Qg)» dessen Gateelektrode mit dem ersten Knotenounkt (17) und dessen Sourceelektrode mit der ersten Ausgangsklemme (11) verbunden ist, und dessen Drainelektrode mit dem zweiten Potential gespeist wird,
    h) einem siebten Feldeffekttransistor (Q^), dessen Gateelektrode mit dem zweiten Knotenpunkt (42) verbunden ist, dessen Sourceelektrode mit dem ersten Potential gespeist wird und dessen Drainelektrode mit der zweiten Ausgangsklemme (12) verbunden ist,
    i) einen achten Feldeffekttransistor (Q8) » dessen GatffiLektrode mit der Eingangsklemme (10) und dessen Sourceelektrode mit der zweiten Ausgangsklemme (12) verbunden ist und dessen Drainelektrode mit dem ersten Potential gespeist wird, und
    3) folgende Formel für die betreffenden Verstärkerkennlinien
    /3(Q1), /3(Q2)» ^(Q3),und /3(Q11) des ersten, zweiten, dritten und vierten Feldeffekttransistors:
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    Q4) > 13
    wobei die Verstärkerkennlinien /2(Qj ) jedes Transistors Q. durch das Verhältnis I^s^e- ^es Source-Drain-Stromes I, jedes TRansistors Q. zur Gatterspannung V jedes Transistors Q. gegeben ist.
  10. 10. Schaltkreis nach Asnpruch 9, dadurch gekennzeichnet, daß der zweite, vierte, sechte und achte Transistor vom Veramrungstyp sind und die Gateelektroden des zweiten und vierten Transistors mit dem ersten bzw. dem zweiten Knotenpunkt (17, i+2) verbunden sind.
    Ende der Ansprüche
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DE2855925A 1977-12-27 1978-12-23 Logikschaltkreis Expired DE2855925C2 (de)

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