JP3110221B2 - 全加算器回路 - Google Patents
全加算器回路Info
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- JP3110221B2 JP3110221B2 JP05248237A JP24823793A JP3110221B2 JP 3110221 B2 JP3110221 B2 JP 3110221B2 JP 05248237 A JP05248237 A JP 05248237A JP 24823793 A JP24823793 A JP 24823793A JP 3110221 B2 JP3110221 B2 JP 3110221B2
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- signal
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- carry
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 238000007599 discharging Methods 0.000 claims description 7
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- 238000010586 diagram Methods 0.000 description 5
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- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
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Description
【0001】
【産業上の利用分野】本発明は全加算器回路に関し、特
に下位ビットの全加算器から上位ビットの全加算器へ差
動でキャリー信号の伝播を行う回路に関する。
に下位ビットの全加算器から上位ビットの全加算器へ差
動でキャリー信号の伝播を行う回路に関する。
【0002】
【従来の技術】前段の全加算器から相補的な差動信号と
してキャリー信号を入力され、このキャリー信号と加算
すべきデータとから加算データを求め、後段の全加算器
にキャリー信号を伝播する回路として、従来は図6に示
すものがあった。
してキャリー信号を入力され、このキャリー信号と加算
すべきデータとから加算データを求め、後段の全加算器
にキャリー信号を伝播する回路として、従来は図6に示
すものがあった。
【0003】前段の全加算器からキャリー信号CIN及び
/CINを入力される。この回路では、キャリー信号CIN
の方が信号/CINよりもレベルが高いときはキャリーは
上がらず、逆に信号CINの方が信号/CINよりもレベル
が低いときにキャリーが上がるものとする。
/CINを入力される。この回路では、キャリー信号CIN
の方が信号/CINよりもレベルが高いときはキャリーは
上がらず、逆に信号CINの方が信号/CINよりもレベル
が低いときにキャリーが上がるものとする。
【0004】前段からのキャリー信号CIN及び/CINを
入力する入力端子と、当該ビットより後段のビットへキ
ャリー信号COUT 及び/COUT を出力する出力端子との
間は、キャリー信号の伝播を行う信号線131及び13
3により接続されている。この信号線131及び133
の間には、それぞれトランスファゲートとしてNチャネ
ルトランジスタ127及び129が設けられている。
入力する入力端子と、当該ビットより後段のビットへキ
ャリー信号COUT 及び/COUT を出力する出力端子との
間は、キャリー信号の伝播を行う信号線131及び13
3により接続されている。この信号線131及び133
の間には、それぞれトランスファゲートとしてNチャネ
ルトランジスタ127及び129が設けられている。
【0005】演算を行う前に、Nチャネルトランジスタ
137及び139のゲートにプリチャージ信号PREC
が入力されてオンし、信号線131及び133は所定の
レベルにプリチャージされる。また、Nチャネルトラン
ジスタ142により、信号線131と133とは等電位
にイコライズされる。同様に、プリチャージ信号PRE
Cをゲートに入力されてNチャネルトランジスタ135
がオンし、キャリー信号CIN及び/CINを入力される入
力端子が等電位になる。この後、トランジスタ137及
び139がオフし、演算が行われる。
137及び139のゲートにプリチャージ信号PREC
が入力されてオンし、信号線131及び133は所定の
レベルにプリチャージされる。また、Nチャネルトラン
ジスタ142により、信号線131と133とは等電位
にイコライズされる。同様に、プリチャージ信号PRE
Cをゲートに入力されてNチャネルトランジスタ135
がオンし、キャリー信号CIN及び/CINを入力される入
力端子が等電位になる。この後、トランジスタ137及
び139がオフし、演算が行われる。
【0006】当該ビットでは、データA及びBの加算を
行うが、共に論理「1」である場合には下位ビットから
のキャリー信号CIN及び/CINとは無関係に後段へキャ
リーを上げなければならない。この場合には、入力デー
タA及びBを入力されたEX−OR回路116からは論
理「0」のデータが出力され、このデータをゲートに入
力されたNチャネルトランジスタ127及び129はオ
フする。これにより、キャリー信号CIN及び/CINは、
後段へは伝播されない。
行うが、共に論理「1」である場合には下位ビットから
のキャリー信号CIN及び/CINとは無関係に後段へキャ
リーを上げなければならない。この場合には、入力デー
タA及びBを入力されたEX−OR回路116からは論
理「0」のデータが出力され、このデータをゲートに入
力されたNチャネルトランジスタ127及び129はオ
フする。これにより、キャリー信号CIN及び/CINは、
後段へは伝播されない。
【0007】入力データA及びBを入力されたEX−O
R回路116、NAND回路117からは共に論理
「0」のデータが出力され、このデータと論理「0」の
プリチャージ信号PRECを入力されたNAND回路1
20からは論理「1」のデータが出力される。このデー
タがNチャネルトランジスタ123のゲートに与えられ
てオンし、信号線131は放電されて電位が降下する。
逆にNAND回路121からは論理「0」のデータが出
力され、このデータをゲートに入力されたNチャネルト
ランジスタ125はオフし、信号線133はプリチャー
ジされた電位を保持する。これにより、信号線131の
方が信号線133よりも電位が低くなり、キャリー信号
COUT は信号/COUT よりも低くなる。この結果、後段
へキャリーが上がることになる。
R回路116、NAND回路117からは共に論理
「0」のデータが出力され、このデータと論理「0」の
プリチャージ信号PRECを入力されたNAND回路1
20からは論理「1」のデータが出力される。このデー
タがNチャネルトランジスタ123のゲートに与えられ
てオンし、信号線131は放電されて電位が降下する。
逆にNAND回路121からは論理「0」のデータが出
力され、このデータをゲートに入力されたNチャネルト
ランジスタ125はオフし、信号線133はプリチャー
ジされた電位を保持する。これにより、信号線131の
方が信号線133よりも電位が低くなり、キャリー信号
COUT は信号/COUT よりも低くなる。この結果、後段
へキャリーが上がることになる。
【0008】入力データA及びBが共に論理「0」であ
る場合は、下位ビットからのキャリー信号CIN及び/C
INとは無関係に後段へはキャリーは上がらない。入力デ
ータA及びBを入力されたEX−OR回路116からは
論理「0」のデータが出力され、Nチャネルトランジス
タ127及び129はオフする。このため、キャリー信
号CIN及び/CINは後段へ伝播されない。
る場合は、下位ビットからのキャリー信号CIN及び/C
INとは無関係に後段へはキャリーは上がらない。入力デ
ータA及びBを入力されたEX−OR回路116からは
論理「0」のデータが出力され、Nチャネルトランジス
タ127及び129はオフする。このため、キャリー信
号CIN及び/CINは後段へ伝播されない。
【0009】入力データA及びBを入力されたEX−O
R回路116から論理「0」のデータが出力され、NA
ND回路117から論理「1」のデータが出力されてイ
ンバータ19で反転されて論理「0」となる。この二つ
のデータと、論理「0」のプリチャージ信号PRECを
入力されたNAND回路121から、論理「1」のデー
タが出力される。このデータがNチャネルトランジスタ
125のゲートに与えられてオンし、信号線133が放
電されて電位が降下する。逆に、NAND回路120か
らは論理「0」のデータが出力され、このデータをゲー
トに入力されたNチャネルトランジスタ123はオフ
し、信号線133はプリチャージされた電位を保持す
る。これにより、信号線131の方が信号線133より
も電位が高くなり、キャリー信号COUT は信号/COUT
よりも高くなる。この結果、後段へはキャリーは上がら
ない。
R回路116から論理「0」のデータが出力され、NA
ND回路117から論理「1」のデータが出力されてイ
ンバータ19で反転されて論理「0」となる。この二つ
のデータと、論理「0」のプリチャージ信号PRECを
入力されたNAND回路121から、論理「1」のデー
タが出力される。このデータがNチャネルトランジスタ
125のゲートに与えられてオンし、信号線133が放
電されて電位が降下する。逆に、NAND回路120か
らは論理「0」のデータが出力され、このデータをゲー
トに入力されたNチャネルトランジスタ123はオフ
し、信号線133はプリチャージされた電位を保持す
る。これにより、信号線131の方が信号線133より
も電位が高くなり、キャリー信号COUT は信号/COUT
よりも高くなる。この結果、後段へはキャリーは上がら
ない。
【0010】入力データA及びBが論理「0」及び
「1」、又は論理「1」及び「0」の場合には、下位ビ
ットからのキャリー信号CIN及び/CINによりキャリー
が上がるか否かが決定される。入力データA及びBがE
X−OR回路116に入力されると、論理「1」のデー
タがNチャネルトランジスタ127及び129のゲート
に入力されてオンする。また、NAND回路120及び
121からは論理「0」のデータが出力され、Nチャネ
ルトランジスタ123及び125は共にオフする。この
結果、前段からのキャリー信号CIN及び/CINは、その
ままキャリー信号COUT /COUT として後段のビットへ
出力される。
「1」、又は論理「1」及び「0」の場合には、下位ビ
ットからのキャリー信号CIN及び/CINによりキャリー
が上がるか否かが決定される。入力データA及びBがE
X−OR回路116に入力されると、論理「1」のデー
タがNチャネルトランジスタ127及び129のゲート
に入力されてオンする。また、NAND回路120及び
121からは論理「0」のデータが出力され、Nチャネ
ルトランジスタ123及び125は共にオフする。この
結果、前段からのキャリー信号CIN及び/CINは、その
ままキャリー信号COUT /COUT として後段のビットへ
出力される。
【0011】また、このビットにおける加算は次のよう
にして行われる。入力データA及びBを入力されたEX
−OR回路116の出力結果と、前段からのキャリー信
号COUT 及び/COUT がセンスアンプ113で増幅され
て得られた結果とが、EX−OR回路118に入力され
てその演算結果が加算データ信号SUM OUT として外部へ
出力される。
にして行われる。入力データA及びBを入力されたEX
−OR回路116の出力結果と、前段からのキャリー信
号COUT 及び/COUT がセンスアンプ113で増幅され
て得られた結果とが、EX−OR回路118に入力され
てその演算結果が加算データ信号SUM OUT として外部へ
出力される。
【0012】
【発明が解決しようとする課題】しかし、従来の回路に
は次のような問題があった。
は次のような問題があった。
【0013】前段から入力されるキャリー信号CIN及び
/CINは、相互の電位差が微小な差動信号であってスイ
ングの幅は小さい。この信号CIN及び/CINがセンスア
ンプ113で増幅された後、入力データA及びBと共に
EX−OR回路118に入力される。即ち、従来は加算
結果を得るために、微小な差動信号であるキャリー信号
CIN及び/CINを用いるのではなく、センスアンプで増
幅した後のスイングの大きい信号を用いていた。この結
果、センスアンプ増幅後の信号が充放電に時間を要し動
作速度の遅延を招くと同時に、消費電流の増大をもたら
していた。
/CINは、相互の電位差が微小な差動信号であってスイ
ングの幅は小さい。この信号CIN及び/CINがセンスア
ンプ113で増幅された後、入力データA及びBと共に
EX−OR回路118に入力される。即ち、従来は加算
結果を得るために、微小な差動信号であるキャリー信号
CIN及び/CINを用いるのではなく、センスアンプで増
幅した後のスイングの大きい信号を用いていた。この結
果、センスアンプ増幅後の信号が充放電に時間を要し動
作速度の遅延を招くと同時に、消費電流の増大をもたら
していた。
【0014】また、EX−OR回路118から出力され
た加算データ信号SUM OUT は、EX−OR回路118の
出力端子に接続された図示されていないラッチ回路によ
り保持する必要がある。このラッチ回路は、センスアン
プ113とは別に設けられており、またラッチ動作のタ
イミングを決定する信号の生成も必要で素子数の増大を
招いていた。
た加算データ信号SUM OUT は、EX−OR回路118の
出力端子に接続された図示されていないラッチ回路によ
り保持する必要がある。このラッチ回路は、センスアン
プ113とは別に設けられており、またラッチ動作のタ
イミングを決定する信号の生成も必要で素子数の増大を
招いていた。
【0015】本発明は上記事情に鑑みてなされたもの
で、動作速度の高速化及び消費電流の低減、さらに素子
数の減少をもたらし得る全加算器回路を提供することを
目的とする。
で、動作速度の高速化及び消費電流の低減、さらに素子
数の減少をもたらし得る全加算器回路を提供することを
目的とする。
【0016】
【課題を解決するための手段】本発明の全加算器回路
は、複数のビット毎に全加算器が設けられ、前段の全加
算器から差動信号として第1のキャリー信号を入力さ
れ、当該ビットにおいて加算すべき二つの入力データを
入力されて演算を行い加算データを出力し、後段の全加
算器へ当該ビットからキャリーが上がるか否かを示す第
2のキャリー信号を出力する全加算器回路において、前
記第1のキャリー信号と前記入力データとを与えられて
演算を行い、差動信号として前記加算データと前記第2
のキャリー信号を出力する演算ブロックと、前記演算ブ
ロックから出力された前記加算データを与えられて差動
増幅を行い、ラッチした後出力するラッチ型センスアン
プとを備える。
は、複数のビット毎に全加算器が設けられ、前段の全加
算器から差動信号として第1のキャリー信号を入力さ
れ、当該ビットにおいて加算すべき二つの入力データを
入力されて演算を行い加算データを出力し、後段の全加
算器へ当該ビットからキャリーが上がるか否かを示す第
2のキャリー信号を出力する全加算器回路において、前
記第1のキャリー信号と前記入力データとを与えられて
演算を行い、差動信号として前記加算データと前記第2
のキャリー信号を出力する演算ブロックと、前記演算ブ
ロックから出力された前記加算データを与えられて差動
増幅を行い、ラッチした後出力するラッチ型センスアン
プとを備える。
【0017】
【作用】第1の差動信号をセンスアンプで増幅した後の
スイング幅の大きい信号を用いて演算を行うと、充放電
に時間を要し消費電流の増大を招くが、センスアンプで
増幅する前における微小な差動信号である第1のキャリ
ー信号を用いて演算ブロックにおいて演算を行うこと
で、動作が高速化され消費電流が減少する。また、セン
スアンプで増幅した信号を用いて演算を行い、その結果
をセンスアンプとは別に設けたラッチ回路でラッチする
場合と比較し、加算結果の増幅かつラッチ動作をラッチ
型センスアンプで行うことで、素子数を減少させること
ができる。
スイング幅の大きい信号を用いて演算を行うと、充放電
に時間を要し消費電流の増大を招くが、センスアンプで
増幅する前における微小な差動信号である第1のキャリ
ー信号を用いて演算ブロックにおいて演算を行うこと
で、動作が高速化され消費電流が減少する。また、セン
スアンプで増幅した信号を用いて演算を行い、その結果
をセンスアンプとは別に設けたラッチ回路でラッチする
場合と比較し、加算結果の増幅かつラッチ動作をラッチ
型センスアンプで行うことで、素子数を減少させること
ができる。
【0018】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【0019】図1に、本実施例による全加算器回路にお
ける3ビット分の構成を示す。
ける3ビット分の構成を示す。
【0020】各ビット毎に、加算データと後段へ出力す
べきキャリー信号C及び/Cを得るための演算ブロック
31a、31b、及び31cが設けられている。各演算
ブロック31a〜31cには、それぞれのビット毎に加
算すべき入力データA1及びB1、A2及びB2、A3
及びB3と、前段からのキャリー信号C及び/Cが入力
される。
べきキャリー信号C及び/Cを得るための演算ブロック
31a、31b、及び31cが設けられている。各演算
ブロック31a〜31cには、それぞれのビット毎に加
算すべき入力データA1及びB1、A2及びB2、A3
及びB3と、前段からのキャリー信号C及び/Cが入力
される。
【0021】また各々の演算ブロック31a〜31c
は、演算ブロック31aを例にとると次のような構成を
備えている。入力ブロック11aと、前段から後段へキ
ャリー信号Cを伝播する信号線31を充電するNチャネ
ルトランジスタ21a及び22a、信号線31を導通又
は非導通状態にするトランスファゲートとしてのNチャ
ネルトランジスタ23a、信号線31を放電するNチャ
ネルトランジスタ24a、同様に前段から後段へキャリ
ー信号/Cを伝播する信号線32を充電するNチャネル
トランジスタ25a及び26aと、信号線32を導通又
は非導通状態にするトランスファゲートとしてのNチャ
ネルトランジスタ27aと、信号線32を放電するNチ
ャネルトランジスタ28a、さらに後述する制御信号P
1とキャリー信号C及び/Cを与えられてEX−OR演
算を行う切換回路15aが設けられている。
は、演算ブロック31aを例にとると次のような構成を
備えている。入力ブロック11aと、前段から後段へキ
ャリー信号Cを伝播する信号線31を充電するNチャネ
ルトランジスタ21a及び22a、信号線31を導通又
は非導通状態にするトランスファゲートとしてのNチャ
ネルトランジスタ23a、信号線31を放電するNチャ
ネルトランジスタ24a、同様に前段から後段へキャリ
ー信号/Cを伝播する信号線32を充電するNチャネル
トランジスタ25a及び26aと、信号線32を導通又
は非導通状態にするトランスファゲートとしてのNチャ
ネルトランジスタ27aと、信号線32を放電するNチ
ャネルトランジスタ28a、さらに後述する制御信号P
1とキャリー信号C及び/Cを与えられてEX−OR演
算を行う切換回路15aが設けられている。
【0022】入力ブロック11aは、後述するように入
力データA1及びB1を入力されて制御信号P1、K
1、及びG1を生成するもので、トランジスタ23a及
び27aのそれぞれの動作は、制御信号P1により制御
される。
力データA1及びB1を入力されて制御信号P1、K
1、及びG1を生成するもので、トランジスタ23a及
び27aのそれぞれの動作は、制御信号P1により制御
される。
【0023】Nチャネルトランジスタ21aは、プリチ
ャージ信号/PRECをゲートに入力されて動作し、ト
ランジスタ22aは入力ブロック11aから出力される
制御信号G1により制御される。
ャージ信号/PRECをゲートに入力されて動作し、ト
ランジスタ22aは入力ブロック11aから出力される
制御信号G1により制御される。
【0024】Nチャネルトランジスタ24aは、プリチ
ャージ信号PRECをゲートに入力されて動作する。
ャージ信号PRECをゲートに入力されて動作する。
【0025】Nチャネルトランジスタ25aは、プリチ
ャージ信号/PRECをゲートに入力されて動作し、ト
ランジスタ26aは入力ブロック11aから出力される
制御信号K1により制御される。
ャージ信号/PRECをゲートに入力されて動作し、ト
ランジスタ26aは入力ブロック11aから出力される
制御信号K1により制御される。
【0026】また、Nチャネルトランジスタ28aはプ
リチャージ信号PRECをゲートに入力されて動作す
る。
リチャージ信号PRECをゲートに入力されて動作す
る。
【0027】切換回路15aは、上述のように入力ブロ
ック11aから与えられた制御信号P1に基づいてキャ
リー信号C及び/Cの出力切換を行うことで、加算に必
要なEX−OR演算を行うものである。この切換回路1
5aからの出力は、当該ビットにおける加算データに相
当する。この加算データは微小な電位差を持つ差動信号
であり、この信号がラッチ型センスアンプ16aに入力
されて差動増幅されて必要なレベルまで増幅され、加算
データ信号S1として出力される。また、このラッチ型
センスアンプ16aは、加算データ信号S1をセンスア
ンプ活性化信号SABに基づいてラッチする機能も合せ
持っている。
ック11aから与えられた制御信号P1に基づいてキャ
リー信号C及び/Cの出力切換を行うことで、加算に必
要なEX−OR演算を行うものである。この切換回路1
5aからの出力は、当該ビットにおける加算データに相
当する。この加算データは微小な電位差を持つ差動信号
であり、この信号がラッチ型センスアンプ16aに入力
されて差動増幅されて必要なレベルまで増幅され、加算
データ信号S1として出力される。また、このラッチ型
センスアンプ16aは、加算データ信号S1をセンスア
ンプ活性化信号SABに基づいてラッチする機能も合せ
持っている。
【0028】以上、演算ブロック31aについて述べた
が、他の演算ブロック31b及び31cも同様な構成を
備えており説明を省略する。
が、他の演算ブロック31b及び31cも同様な構成を
備えており説明を省略する。
【0029】次に、本実施例における動作について、演
算ブロック31a及びラッチ型センスアンプ16aを例
にとり説明する。
算ブロック31a及びラッチ型センスアンプ16aを例
にとり説明する。
【0030】先ず、各ビット毎の演算を行う前に、キャ
リー信号C及び/Cを伝播する信号線31及び32のプ
リチャージを行う。プリチャージ信号PRECが論理
「1」レベルになり、信号線31及び32が放電して論
理「0」レベルになる。プリチャージ終了後、プリチャ
ージ信号PRECは論理「0」レベルになり、プリチャ
ージ信号/PRECは論理「1」レベルになる。
リー信号C及び/Cを伝播する信号線31及び32のプ
リチャージを行う。プリチャージ信号PRECが論理
「1」レベルになり、信号線31及び32が放電して論
理「0」レベルになる。プリチャージ終了後、プリチャ
ージ信号PRECは論理「0」レベルになり、プリチャ
ージ信号/PRECは論理「1」レベルになる。
【0031】入力データA1及びB1が入力ブロック1
1aに入力される。入力ブロック11aの回路構成を図
2に示す。入力データA1及びB1がEX−OR回路1
2a、NOR回路13a、AND回路14aにそれぞれ
入力され、制御信号P1、K1、G1が出力される。
1aに入力される。入力ブロック11aの回路構成を図
2に示す。入力データA1及びB1がEX−OR回路1
2a、NOR回路13a、AND回路14aにそれぞれ
入力され、制御信号P1、K1、G1が出力される。
【0032】入力データA1及びB1が、例えば論理
「1」及び論理「0」、又は論理「0」及び論理「1」
レベルの場合には、EX−OR回路12aのみから論理
「1」レベルの制御信号P1が出力される。Nチャネル
トランジスタ23a及び27aがオンし、前段のビット
から転送されてきたキャリー信号C及び/Cが信号線3
1及び32を介して後段のビットへそのまま転送され
る。
「1」及び論理「0」、又は論理「0」及び論理「1」
レベルの場合には、EX−OR回路12aのみから論理
「1」レベルの制御信号P1が出力される。Nチャネル
トランジスタ23a及び27aがオンし、前段のビット
から転送されてきたキャリー信号C及び/Cが信号線3
1及び32を介して後段のビットへそのまま転送され
る。
【0033】入力データA1及びB1が共に論理「1」
レベルの場合には、前段からのキャリー信号C及び/C
とは無関係にキャリーを上げる必要がある。この場合
は、AND回路14aのみが論理「1」の制御信号G1
を出力する。この制御信号G1をゲートに入力されたN
チャネルトランジスタ22aがオンし、論理「1」のプ
リチャージ信号/PRECをゲートに入力されてオンし
ているNチャネルトランジスタ21aと共に信号線31
を充電する。信号線32は、論理「0」レベルの制御信
号K1を入力されてNチャネルトランジスタ26aがオ
フしているため充電されない。このため、キャリー信号
Cの方が信号/Cよりもレベルが低くなる。この結果、
後段のビットにはキャリーが上がることを意味するキャ
リー信号C及び/Cが出力される。
レベルの場合には、前段からのキャリー信号C及び/C
とは無関係にキャリーを上げる必要がある。この場合
は、AND回路14aのみが論理「1」の制御信号G1
を出力する。この制御信号G1をゲートに入力されたN
チャネルトランジスタ22aがオンし、論理「1」のプ
リチャージ信号/PRECをゲートに入力されてオンし
ているNチャネルトランジスタ21aと共に信号線31
を充電する。信号線32は、論理「0」レベルの制御信
号K1を入力されてNチャネルトランジスタ26aがオ
フしているため充電されない。このため、キャリー信号
Cの方が信号/Cよりもレベルが低くなる。この結果、
後段のビットにはキャリーが上がることを意味するキャ
リー信号C及び/Cが出力される。
【0034】入力データA1及びB1が共に論理「0」
レベルの場合は、前段からのキャリー信号C及び/Cと
は無関係にキャリーは上がらない。このときは、NOR
回路13aのみが論理「1」の制御信号K1を出力す
る。この制御信号K1をゲートに入力されたNチャネル
トランジスタ26aがオンし、論理「1」のプリチャー
ジ信号/PRECをゲートに入力されてオン状態にある
Nチャネルトランジスタ25aと共に信号線32を充電
する。信号線31は、論理「0」レベルの制御信号G1
を入力されたNチャネルトランジスタ26aがオフして
おり、充電されない。このため、キャリー信号/Cは信
号/Cよりレベルが低くなる。この結果、後段のビット
にはキャリーが上がらないことを意味するキャリー信号
C及び/Cが転送される。同様の動作が、他の演算ブロ
ック31b及び31cにおいても行われる。
レベルの場合は、前段からのキャリー信号C及び/Cと
は無関係にキャリーは上がらない。このときは、NOR
回路13aのみが論理「1」の制御信号K1を出力す
る。この制御信号K1をゲートに入力されたNチャネル
トランジスタ26aがオンし、論理「1」のプリチャー
ジ信号/PRECをゲートに入力されてオン状態にある
Nチャネルトランジスタ25aと共に信号線32を充電
する。信号線31は、論理「0」レベルの制御信号G1
を入力されたNチャネルトランジスタ26aがオフして
おり、充電されない。このため、キャリー信号/Cは信
号/Cよりレベルが低くなる。この結果、後段のビット
にはキャリーが上がらないことを意味するキャリー信号
C及び/Cが転送される。同様の動作が、他の演算ブロ
ック31b及び31cにおいても行われる。
【0035】ここで、信号線31に接続されたNチャネ
ルトランジスタ21a〜21c、22a〜22c、23
a〜23c、24a〜24cと、信号線32に接続され
たNチャネルトランジスタ25a〜25c、26a〜2
6c、27a〜27c、28a〜28cとは、次の点に
留意して寸法を設定する必要がある。
ルトランジスタ21a〜21c、22a〜22c、23
a〜23c、24a〜24cと、信号線32に接続され
たNチャネルトランジスタ25a〜25c、26a〜2
6c、27a〜27c、28a〜28cとは、次の点に
留意して寸法を設定する必要がある。
【0036】信号線31を例にとると、この信号線31
を転送されるキャリー信号Cのレベルが最も低下するの
は、最下位ビットで生成され出力されたキャリー信号C
が、全てのNチャネルトランジスタ23a,23b,2
3c,…を経て最上位ビットまでそのまま転送されてい
く場合である。このような場合にも、最上位ビットにお
けるセンスアンプがこのキャリー信号Cをセンスできる
レベルよりも低下しないように、トランジスタ21a〜
21c、22a〜22c、23a〜23cの寸法を設定
しなければならない。この寸法は、必要な動作速度とも
関係がある。高速動作を行う場合には、トランジスタ2
1a〜21c及び22a〜22cにより信号線31が充
電されて電位が上昇していく過程で、早いタイミングで
センスしなければならい。このため、これらのトランジ
スタの寸法は大きく設定する必要がある。また、トラン
ジスタ24aは、プリチャージを行うサイクル内でプリ
チャージが完了するように寸法を設定する必要がある。
を転送されるキャリー信号Cのレベルが最も低下するの
は、最下位ビットで生成され出力されたキャリー信号C
が、全てのNチャネルトランジスタ23a,23b,2
3c,…を経て最上位ビットまでそのまま転送されてい
く場合である。このような場合にも、最上位ビットにお
けるセンスアンプがこのキャリー信号Cをセンスできる
レベルよりも低下しないように、トランジスタ21a〜
21c、22a〜22c、23a〜23cの寸法を設定
しなければならない。この寸法は、必要な動作速度とも
関係がある。高速動作を行う場合には、トランジスタ2
1a〜21c及び22a〜22cにより信号線31が充
電されて電位が上昇していく過程で、早いタイミングで
センスしなければならい。このため、これらのトランジ
スタの寸法は大きく設定する必要がある。また、トラン
ジスタ24aは、プリチャージを行うサイクル内でプリ
チャージが完了するように寸法を設定する必要がある。
【0037】次に、レベルが決定されたキャリー信号C
及び/Cと、入力ブロック11aから出力された制御信
号Pを入力されてEX−OR演算を行う切換回路15a
と、ラッチ型センスアンプ16aの動作について述べ
る。切換回路15a及ラッチ型びセンスアンプ16a
は、図3のような構成を備えている。
及び/Cと、入力ブロック11aから出力された制御信
号Pを入力されてEX−OR演算を行う切換回路15a
と、ラッチ型センスアンプ16aの動作について述べ
る。切換回路15a及ラッチ型びセンスアンプ16a
は、図3のような構成を備えている。
【0038】切換回路15aは、ゲートに制御信号/P
1を入力されるNチャネルトランジスタN1及びN3
と、制御信号P1を入力されるNチャネルトランジスタ
N2及びN4とを有している。Nチャネルトランジスタ
N1及びN2は一端からそれぞれキャリー信号/C及び
Cを入力され、他端はラッチ型センスアンプ16aのP
チャネルトランジスタP3のゲートに接続されている。
NチャネルトランジスタN3及びN4は一端からそれぞ
れキャリー信号C及び/Cを入力され、他端はそれぞれ
ラッチ型センスアンプ16aのPチャネルトランジスタ
P2のゲートに接続されている。制御信号P1が論理
「1」(信号/P1が論理「0」)のときは、Nチャネ
ルトランジスタN2及びN4がオンする。Pチャネルト
ランジスタP3のゲートにはキャリー信号Cが入力さ
れ、PチャネルトランジスタP2のゲートにはキャリー
信号/Cが入力される。制御信号P1が論理「0」(信
号/P1が論理「1」)のときは入力状態が切り換わ
り、PチャネルトランジスタP3のゲートにはキャリー
信号/Cが入力され、PチャネルトランジスタP2のゲ
ートにはキャリー信号Cが入力される。
1を入力されるNチャネルトランジスタN1及びN3
と、制御信号P1を入力されるNチャネルトランジスタ
N2及びN4とを有している。Nチャネルトランジスタ
N1及びN2は一端からそれぞれキャリー信号/C及び
Cを入力され、他端はラッチ型センスアンプ16aのP
チャネルトランジスタP3のゲートに接続されている。
NチャネルトランジスタN3及びN4は一端からそれぞ
れキャリー信号C及び/Cを入力され、他端はそれぞれ
ラッチ型センスアンプ16aのPチャネルトランジスタ
P2のゲートに接続されている。制御信号P1が論理
「1」(信号/P1が論理「0」)のときは、Nチャネ
ルトランジスタN2及びN4がオンする。Pチャネルト
ランジスタP3のゲートにはキャリー信号Cが入力さ
れ、PチャネルトランジスタP2のゲートにはキャリー
信号/Cが入力される。制御信号P1が論理「0」(信
号/P1が論理「1」)のときは入力状態が切り換わ
り、PチャネルトランジスタP3のゲートにはキャリー
信号/Cが入力され、PチャネルトランジスタP2のゲ
ートにはキャリー信号Cが入力される。
【0039】ラッチ型センスアンプ16aは、Pチャネ
ルトランジスタP1〜P6と、Nチャネルトランジスタ
N5〜N10とで構成されたカレントミラー型差動増幅
回路と、NOR回路NR1およびNR2で構成されたラ
ッチ回路18aとを備えている。このラッチ型センスア
ンプ16aは、NチャネルトランジスタN7〜N10の
ゲートに入力されるセンスアンプ活性化信号SABに基
いて動作する。即ち、信号SABが論理「1」のときは
プリチャージが行われ、NチャネルトランジスタN7〜
N10がオンして差動増幅回路の出力端子に相当するノ
ードN11およびN12は接地電位Vssに固定される。
信号SABが論理「0」になると、Nチャネルトランジ
スタN7〜N10は全てオフし、センス動作及びラッチ
動作が行われる。
ルトランジスタP1〜P6と、Nチャネルトランジスタ
N5〜N10とで構成されたカレントミラー型差動増幅
回路と、NOR回路NR1およびNR2で構成されたラ
ッチ回路18aとを備えている。このラッチ型センスア
ンプ16aは、NチャネルトランジスタN7〜N10の
ゲートに入力されるセンスアンプ活性化信号SABに基
いて動作する。即ち、信号SABが論理「1」のときは
プリチャージが行われ、NチャネルトランジスタN7〜
N10がオンして差動増幅回路の出力端子に相当するノ
ードN11およびN12は接地電位Vssに固定される。
信号SABが論理「0」になると、Nチャネルトランジ
スタN7〜N10は全てオフし、センス動作及びラッチ
動作が行われる。
【0040】切換回路15aよりキャリー信号C及び/
Cがラッチ型センスアンプ16aに入力され、差動増幅
が行われて出力ノードN11及びN12のレベルが決定
する。この出力ノードN11及びN12のレベルがラッ
チ回路18aに入力されて、出力端子から加算データ信
号SUMが出力される。
Cがラッチ型センスアンプ16aに入力され、差動増幅
が行われて出力ノードN11及びN12のレベルが決定
する。この出力ノードN11及びN12のレベルがラッ
チ回路18aに入力されて、出力端子から加算データ信
号SUMが出力される。
【0041】具体的には、例えば制御信号P1が論理
「1」(信号/P1は論理「0」)の場合、キャリー信
号CがPチャネルトランジスタP3のゲートに入力さ
れ、信号/CがPチャネルトランジスタP2のゲートに
入力される。キャリー信号Cが論理「1」(信号/Cが
論理「0」)とすると、PチャネルトランジスタP3は
オフでPチャネルトランジスタP2はオンする。この場
合は、PチャネルトランジスタP6及びNチャネルトラ
ンジスタN5がオンで、PチャネルトランジスタP5及
びNチャネルトランジスタN6がオフする。この結果、
出力ノードN12は論理「0」で出力ノードN11は論
理「1」となり、ラッチ回路18aからは論理「0」レ
ベルの加算データ信号SUMが出力される。
「1」(信号/P1は論理「0」)の場合、キャリー信
号CがPチャネルトランジスタP3のゲートに入力さ
れ、信号/CがPチャネルトランジスタP2のゲートに
入力される。キャリー信号Cが論理「1」(信号/Cが
論理「0」)とすると、PチャネルトランジスタP3は
オフでPチャネルトランジスタP2はオンする。この場
合は、PチャネルトランジスタP6及びNチャネルトラ
ンジスタN5がオンで、PチャネルトランジスタP5及
びNチャネルトランジスタN6がオフする。この結果、
出力ノードN12は論理「0」で出力ノードN11は論
理「1」となり、ラッチ回路18aからは論理「0」レ
ベルの加算データ信号SUMが出力される。
【0042】ここで、センスアンプ活性化信号SABは
プリチャージ信号PRECと共に、クロック信号CLO
CKにより生成される。図4に、このクロック信号CL
OCKに基づいてセンスアンプ活性化信号SABとプリ
チャージ信号PRECを生成する回路の一例を示す。こ
の回路は、インバータIN11〜IN16と、ディレー
インバータDI11〜DI17と、NOR回路NR11
と、AND回路AN11とを有している。
プリチャージ信号PRECと共に、クロック信号CLO
CKにより生成される。図4に、このクロック信号CL
OCKに基づいてセンスアンプ活性化信号SABとプリ
チャージ信号PRECを生成する回路の一例を示す。こ
の回路は、インバータIN11〜IN16と、ディレー
インバータDI11〜DI17と、NOR回路NR11
と、AND回路AN11とを有している。
【0043】この回路により生成されたプリチャージ信
号PRECと、センスアンプ活性化信号SABと、クロ
ック信号CLOCKとのタイムチャートを図5に示す。
また図5に、入力データA1及びB1、キャリー信号C
及び/C、加算データ信号SUMのレベルも合わせて示
す。
号PRECと、センスアンプ活性化信号SABと、クロ
ック信号CLOCKとのタイムチャートを図5に示す。
また図5に、入力データA1及びB1、キャリー信号C
及び/C、加算データ信号SUMのレベルも合わせて示
す。
【0044】クロック信号CLOCKが立ち上がると、
プリチャージ信号PRECが立ち上がり、図1における
信号線31及び32が接地電位Vccにプリチャージされ
る。その後、プリチャージ信号PRECが立ち下がる
と、キャリー信号C及び/Cの演算が行われる。これに
より、図5に示されたように信号線31及び32を伝播
されるキャリー信号C及び/Cの相対的電位差が拡大し
ていく。次のサイクルでクロック信号CLOCKが立ち
上がり、プリチャージ信号PRECが立ち下がると、再
び信号線31及び32のプリチャージが行われる。この
とき、同時に演算されて得られたキャリー信号C及び/
Cが切換回路15aを介してラッチ型センスアンプ16
aに入力される。
プリチャージ信号PRECが立ち上がり、図1における
信号線31及び32が接地電位Vccにプリチャージされ
る。その後、プリチャージ信号PRECが立ち下がる
と、キャリー信号C及び/Cの演算が行われる。これに
より、図5に示されたように信号線31及び32を伝播
されるキャリー信号C及び/Cの相対的電位差が拡大し
ていく。次のサイクルでクロック信号CLOCKが立ち
上がり、プリチャージ信号PRECが立ち下がると、再
び信号線31及び32のプリチャージが行われる。この
とき、同時に演算されて得られたキャリー信号C及び/
Cが切換回路15aを介してラッチ型センスアンプ16
aに入力される。
【0045】ラッチ型センスアンプ16aは、クロック
信号CLOCKが立ち上がるタイミングでセンスアンプ
活性化信号SABがロウレベルになった時点で、差動増
幅及びラッチ動作を行う。加算データ信号SUMがラッ
チされた後、センスアンプ活性化信号SABはハイレベ
ルに立上がり、ラッチ型センスアンプ16aはプリチャ
ージを行う。また、プリチャージ信号PRECがハイレ
ベルになり信号線31及び32がプリチャージされ、次
の演算が行われる。
信号CLOCKが立ち上がるタイミングでセンスアンプ
活性化信号SABがロウレベルになった時点で、差動増
幅及びラッチ動作を行う。加算データ信号SUMがラッ
チされた後、センスアンプ活性化信号SABはハイレベ
ルに立上がり、ラッチ型センスアンプ16aはプリチャ
ージを行う。また、プリチャージ信号PRECがハイレ
ベルになり信号線31及び32がプリチャージされ、次
の演算が行われる。
【0046】以上説明した本実施例によれば、次のよう
な効果が得られる。図6に示された従来の回路では、上
述したように微小な差動信号であるキャリー信号C及び
/Cをセンスアンプ113で増幅してスイングの幅の大
きい信号にした後、EX−OR回路118により加算を
行っていた。このため、充放電に長い時間と多くの電流
を消費していた。また、加算結果をラッチする回路がセ
ンスアンプとは別に必要で素子数の増大を招いていた。
な効果が得られる。図6に示された従来の回路では、上
述したように微小な差動信号であるキャリー信号C及び
/Cをセンスアンプ113で増幅してスイングの幅の大
きい信号にした後、EX−OR回路118により加算を
行っていた。このため、充放電に長い時間と多くの電流
を消費していた。また、加算結果をラッチする回路がセ
ンスアンプとは別に必要で素子数の増大を招いていた。
【0047】これに対し、本実施例ではラッチ型センス
アンプ16a〜16cで増幅する前のスイング幅の小さ
いキャリー信号C及び/Cを用いて、演算ブロック31
a〜31cにおいて加算演算を行っている。この後、切
換回路16a〜16cから出力された加算データをラッ
チ型センスアンプ16a〜16cに入力して必要なレベ
ルまで増幅している。このように、センスアンプで増幅
する前段階の微小な電位差を持つキャリー信号C及び/
Cを用いて加算演算を行うことで、充放電に必要な時間
が短縮されると同時に、消費電流が低減される。さら
に、センスアンプ16a〜16cはラッチ機能を備え、
差動増幅動作とラッチ動作とを共通の信号SABで制御
することが可能であり、素子数を減少することができ
る。
アンプ16a〜16cで増幅する前のスイング幅の小さ
いキャリー信号C及び/Cを用いて、演算ブロック31
a〜31cにおいて加算演算を行っている。この後、切
換回路16a〜16cから出力された加算データをラッ
チ型センスアンプ16a〜16cに入力して必要なレベ
ルまで増幅している。このように、センスアンプで増幅
する前段階の微小な電位差を持つキャリー信号C及び/
Cを用いて加算演算を行うことで、充放電に必要な時間
が短縮されると同時に、消費電流が低減される。さら
に、センスアンプ16a〜16cはラッチ機能を備え、
差動増幅動作とラッチ動作とを共通の信号SABで制御
することが可能であり、素子数を減少することができ
る。
【0048】上述した実施例は一例であり、本発明を限
定するものではない。図1〜図4に示された回路構成は
一例であって、種々の変形が可能である。
定するものではない。図1〜図4に示された回路構成は
一例であって、種々の変形が可能である。
【0049】また、本実施例では図5に示されたよう
に、センスアンプ活性化信号SABでラッチ型センスア
ンプ15a〜15cのラッチ動作が終了した後に、プリ
チャージ信号PRECにより信号線31及び32のプリ
チャージが行われるようにタイミングが規定されてい
る。しかし、より高速動作が必要な場合には、ラッチ型
センスアンプ15a〜15cでラッチ動作が完全に終了
する前に信号線31及び32のプリチャージ動作を開始
してもよい。この場合には、例えば図4において、イン
バータIN14の出力端子に接続されているノードND
2を、ディレーインバータDI12の出力端子に接続す
ればよい。これにより、センスアンプ活性化信号SAB
が立ち上がる前にプリチャージ信号PRECが立ち上が
ることになる。
に、センスアンプ活性化信号SABでラッチ型センスア
ンプ15a〜15cのラッチ動作が終了した後に、プリ
チャージ信号PRECにより信号線31及び32のプリ
チャージが行われるようにタイミングが規定されてい
る。しかし、より高速動作が必要な場合には、ラッチ型
センスアンプ15a〜15cでラッチ動作が完全に終了
する前に信号線31及び32のプリチャージ動作を開始
してもよい。この場合には、例えば図4において、イン
バータIN14の出力端子に接続されているノードND
2を、ディレーインバータDI12の出力端子に接続す
ればよい。これにより、センスアンプ活性化信号SAB
が立ち上がる前にプリチャージ信号PRECが立ち上が
ることになる。
【0050】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプで増幅する前段階で、微小な差動信号として
の第1のキャリー信号を用いて演算ブロックで加算演算
を行うため、充放電に要する時間が短縮化されて動作が
高速化され、かつ消費電流が減少する。また、演算ブロ
ックから出力された加算結果の増幅かつラッチ動作をラ
ッチ型センスアンプで行うため、素子数を減少させるこ
とができる。
ンスアンプで増幅する前段階で、微小な差動信号として
の第1のキャリー信号を用いて演算ブロックで加算演算
を行うため、充放電に要する時間が短縮化されて動作が
高速化され、かつ消費電流が減少する。また、演算ブロ
ックから出力された加算結果の増幅かつラッチ動作をラ
ッチ型センスアンプで行うため、素子数を減少させるこ
とができる。
【図1】本発明の一実施例による全加算器回路の構成を
示した回路図。
示した回路図。
【図2】同全加算器回路における入力ブロックの構成を
示した回路図。
示した回路図。
【図3】同全加算器回路における切換回路及びラッチ回
路型センスアンプの構成を示した回路図。
路型センスアンプの構成を示した回路図。
【図4】同全加算器回路で用いられる制御信号を発生す
る回路の一例を示した回路図。
る回路の一例を示した回路図。
【図5】同全加算器回路における各信号の波形を示した
タイムチャート。
タイムチャート。
【図6】従来の全加算器回路の構成を示した回路図。
11a〜11c 入力ブロック 12a NAND回路 13a,NR1,NR2,NR11 NOR回路 14a AND回路 15a〜15c 切換回路 16a〜16c ラッチ型センスアンプ 18a ラッチ回路 21a〜21c,22a〜22c,23a〜23c,2
4a〜24c,25a〜25c,26a〜26c,27
a〜27c,28a〜28c,N1〜N10 Nチャネ
ルトランジスタ 31a〜31c 演算ブロック P1〜P6 Pチャネルトランジスタ IN11〜IN16 インバータ DI11〜DI17 ディレーインバータ AN11 AND回路
4a〜24c,25a〜25c,26a〜26c,27
a〜27c,28a〜28c,N1〜N10 Nチャネ
ルトランジスタ 31a〜31c 演算ブロック P1〜P6 Pチャネルトランジスタ IN11〜IN16 インバータ DI11〜DI17 ディレーインバータ AN11 AND回路
Claims (3)
- 【請求項1】複数のビット毎に全加算器が設けられ、前
段の全加算器から差動信号として第1のキャリー信号を
入力され、当該ビットにおいて加算すべき二つの入力デ
ータを入力されて演算を行い加算データを出力し、後段
の全加算器へ当該ビットからキャリーが上がるか否かを
示す第2のキャリー信号を出力する全加算器回路におい
て、 前記第1のキャリー信号と前記入力データとを与えられ
て演算を行い、差動信号として前記加算データと前記第
2のキャリー信号を出力する演算ブロックと、 前記演算ブロックから出力された前記加算データを与え
られて差動増幅を行い、ラッチした後出力するラッチ型
センスアンプとを備えることを特徴とする全加算器回
路。 - 【請求項2】複数のビット毎に全加算器が設けられ、前
段の全加算器から差動信号として第1のキャリー信号を
入力され、当該ビットにおいて加算すべき二つの入力デ
ータを入力されて演算を行い加算データを出力し、後段
の全加算器へ当該ビットからキャリーが上がるか否かを
示す第2のキャリー信号を出力する全加算器回路におい
て、 各々の全加算器間に設けられ、前段から前記第1のキャ
リー信号を与えられ、前記第2のキャリー信号を後段へ
伝播するための信号線対と、 前記信号線対をビット毎に導通又は非導通状態にし、導
通状態にした場合は前記第1のキャリー信号を前記第2
のキャリー信号として後段へ伝播するトランスファゲー
トと、 前記信号線対をビット毎に充電又は放電し、前記第2の
キャリー信号を生成する充放電手段と、 前記入力データを与えられ、前記トランスファゲートと
前記充放電手段の動作を制御する入力ブロックと、 前記第2のキャリー信号を与えられ、前記入力データに
応じて前記第2のキャリー信号の出力を切り換えて加算
データとして出力する切換回路と、 前記切換回路が出力した前記加算データを与えられて差
動増幅を行い、ラッチした後出力するラッチ型センスア
ンプとを備えることを特徴とする全加算器回路。 - 【請求項3】前記入力ブロックは、プリチャージ時に前
記信号線対を所定の電位にプリチャージするように前記
充放電手段を制御し、プリチャージ終了後、前記入力デ
ータが不一致のとき前記信号線対を導通状態にするよう
に前記トランスファゲートを制御し、前記入力データが
共に第1の値であるとき前記信号線対を非導通状態にす
るように前記トランスファゲートを制御しかつ前記信号
線対のうち一方を充電するように前記充放電手段を制御
し、前記入力データが共に第2の値であるとき前記信号
線対を非導通状態にするように前記トランスファゲート
を制御しかつ前記信号線対のうち他方を充電するように
前記充放電手段を制御するものであり、 前記切換回路は、前記入力データの一致又は不一致に応
じて、前記信号線対の相対的電位差を切り換えることで
排他的論理和演算を行い、この演算結果を前記加算デー
タとして前記ラッチ型センスアンプに与えるものである
ことを特徴とする請求項2記載の全加算器回路。
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