JPH07104975A - 全加算器回路 - Google Patents
全加算器回路Info
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- JPH07104975A JPH07104975A JP5248237A JP24823793A JPH07104975A JP H07104975 A JPH07104975 A JP H07104975A JP 5248237 A JP5248237 A JP 5248237A JP 24823793 A JP24823793 A JP 24823793A JP H07104975 A JPH07104975 A JP H07104975A
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- Japan
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- signal
- input
- carry
- full adder
- circuit
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Links
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 10
- 238000007599 discharging Methods 0.000 claims description 12
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- 230000004913 activation Effects 0.000 description 9
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- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
Landscapes
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Abstract
(57)【要約】
【目的】 高速化、消費電流の低減、及び素子数の減少
をもたらし得る全加算器回路を提供する。 【構成】 前段からキャリー信号Ｃ及び／Ｃを入力さ
れ、入力データＡ１及びＢ１、Ａ２及びＢ２、Ａ２及び
Ｂ３をそれぞれ与えられて加算演算を行い、差動信号と
して加算データと後段へのキャリー信号Ｃ及び／Ｃを出
力する演算ブロック３１ａ〜３１ｃと、演算ブロック３
１ａ〜３１ｃから出力された加算データを与えられ、差
動増幅を行って必要なレベルまで増幅した信号を生成
し、ラッチした後出力するラッチ型センスアンプ１６ａ
〜１６ｃとを備える。
をもたらし得る全加算器回路を提供する。 【構成】 前段からキャリー信号Ｃ及び／Ｃを入力さ
れ、入力データＡ１及びＢ１、Ａ２及びＢ２、Ａ２及び
Ｂ３をそれぞれ与えられて加算演算を行い、差動信号と
して加算データと後段へのキャリー信号Ｃ及び／Ｃを出
力する演算ブロック３１ａ〜３１ｃと、演算ブロック３
１ａ〜３１ｃから出力された加算データを与えられ、差
動増幅を行って必要なレベルまで増幅した信号を生成
し、ラッチした後出力するラッチ型センスアンプ１６ａ
〜１６ｃとを備える。
Description
【０００１】
【産業上の利用分野】本発明は全加算器回路に関し、特
に下位ビットの全加算器から上位ビットの全加算器へ差
動でキャリー信号の伝播を行う回路に関する。
に下位ビットの全加算器から上位ビットの全加算器へ差
動でキャリー信号の伝播を行う回路に関する。
【０００２】
【従来の技術】前段の全加算器から相補的な差動信号と
してキャリー信号を入力され、このキャリー信号と加算
すべきデータとから加算データを求め、後段の全加算器
にキャリー信号を伝播する回路として、従来は図６に示
すものがあった。
してキャリー信号を入力され、このキャリー信号と加算
すべきデータとから加算データを求め、後段の全加算器
にキャリー信号を伝播する回路として、従来は図６に示
すものがあった。
【０００３】前段の全加算器からキャリー信号ＣIN及び
／ＣINを入力される。この回路では、キャリー信号ＣIN
の方が信号／ＣINよりもレベルが高いときはキャリーは
上がらず、逆に信号ＣINの方が信号／ＣINよりもレベル
が低いときにキャリーが上がるものとする。
／ＣINを入力される。この回路では、キャリー信号ＣIN
の方が信号／ＣINよりもレベルが高いときはキャリーは
上がらず、逆に信号ＣINの方が信号／ＣINよりもレベル
が低いときにキャリーが上がるものとする。
【０００４】前段からのキャリー信号ＣIN及び／ＣINを
入力する入力端子と、当該ビットより後段のビットへキ
ャリー信号ＣOUT 及び／ＣOUT を出力する出力端子との
間は、キャリー信号の伝播を行う信号線１３１及び１３
３により接続されている。この信号線１３１及び１３３
の間には、それぞれトランスファゲートとしてＮチャネ
ルトランジスタ１２７及び１２９が設けられている。
入力する入力端子と、当該ビットより後段のビットへキ
ャリー信号ＣOUT 及び／ＣOUT を出力する出力端子との
間は、キャリー信号の伝播を行う信号線１３１及び１３
３により接続されている。この信号線１３１及び１３３
の間には、それぞれトランスファゲートとしてＮチャネ
ルトランジスタ１２７及び１２９が設けられている。
【０００５】演算を行う前に、Ｎチャネルトランジスタ
１３７及び１３９のゲートにプリチャージ信号ＰＲＥＣ
が入力されてオンし、信号線１３１及び１３３は所定の
レベルにプリチャージされる。また、Ｎチャネルトラン
ジスタ１４２により、信号線１３１と１３３とは等電位
にイコライズされる。同様に、プリチャージ信号ＰＲＥ
Ｃをゲートに入力されてＮチャネルトランジスタ１３５
がオンし、キャリー信号ＣIN及び／ＣINを入力される入
力端子が等電位になる。この後、トランジスタ１３７及
び１３９がオフし、演算が行われる。
１３７及び１３９のゲートにプリチャージ信号ＰＲＥＣ
が入力されてオンし、信号線１３１及び１３３は所定の
レベルにプリチャージされる。また、Ｎチャネルトラン
ジスタ１４２により、信号線１３１と１３３とは等電位
にイコライズされる。同様に、プリチャージ信号ＰＲＥ
Ｃをゲートに入力されてＮチャネルトランジスタ１３５
がオンし、キャリー信号ＣIN及び／ＣINを入力される入
力端子が等電位になる。この後、トランジスタ１３７及
び１３９がオフし、演算が行われる。
【０００６】当該ビットでは、データＡ及びＢの加算を
行うが、共に論理「１」である場合には下位ビットから
のキャリー信号ＣIN及び／ＣINとは無関係に後段へキャ
リーを上げなければならない。この場合には、入力デー
タＡ及びＢを入力されたＥＸ−ＯＲ回路１１６からは論
理「０」のデータが出力され、このデータをゲートに入
力されたＮチャネルトランジスタ１２７及び１２９はオ
フする。これにより、キャリー信号ＣIN及び／ＣINは、
後段へは伝播されない。
行うが、共に論理「１」である場合には下位ビットから
のキャリー信号ＣIN及び／ＣINとは無関係に後段へキャ
リーを上げなければならない。この場合には、入力デー
タＡ及びＢを入力されたＥＸ−ＯＲ回路１１６からは論
理「０」のデータが出力され、このデータをゲートに入
力されたＮチャネルトランジスタ１２７及び１２９はオ
フする。これにより、キャリー信号ＣIN及び／ＣINは、
後段へは伝播されない。
【０００７】入力データＡ及びＢを入力されたＥＸ−Ｏ
Ｒ回路１１６、ＮＡＮＤ回路１１７からは共に論理
「０」のデータが出力され、このデータと論理「０」の
プリチャージ信号ＰＲＥＣを入力されたＮＡＮＤ回路１
２０からは論理「１」のデータが出力される。このデー
タがＮチャネルトランジスタ１２３のゲートに与えられ
てオンし、信号線１３１は放電されて電位が降下する。
逆にＮＡＮＤ回路１２１からは論理「０」のデータが出
力され、このデータをゲートに入力されたＮチャネルト
ランジスタ１２５はオフし、信号線１３３はプリチャー
ジされた電位を保持する。これにより、信号線１３１の
方が信号線１３３よりも電位が低くなり、キャリー信号
ＣOUT は信号／ＣOUT よりも低くなる。この結果、後段
へキャリーが上がることになる。
Ｒ回路１１６、ＮＡＮＤ回路１１７からは共に論理
「０」のデータが出力され、このデータと論理「０」の
プリチャージ信号ＰＲＥＣを入力されたＮＡＮＤ回路１
２０からは論理「１」のデータが出力される。このデー
タがＮチャネルトランジスタ１２３のゲートに与えられ
てオンし、信号線１３１は放電されて電位が降下する。
逆にＮＡＮＤ回路１２１からは論理「０」のデータが出
力され、このデータをゲートに入力されたＮチャネルト
ランジスタ１２５はオフし、信号線１３３はプリチャー
ジされた電位を保持する。これにより、信号線１３１の
方が信号線１３３よりも電位が低くなり、キャリー信号
ＣOUT は信号／ＣOUT よりも低くなる。この結果、後段
へキャリーが上がることになる。
【０００８】入力データＡ及びＢが共に論理「０」であ
る場合は、下位ビットからのキャリー信号ＣIN及び／Ｃ
INとは無関係に後段へはキャリーは上がらない。入力デ
ータＡ及びＢを入力されたＥＸ−ＯＲ回路１１６からは
論理「０」のデータが出力され、Ｎチャネルトランジス
タ１２７及び１２９はオフする。このため、キャリー信
号ＣIN及び／ＣINは後段へ伝播されない。
る場合は、下位ビットからのキャリー信号ＣIN及び／Ｃ
INとは無関係に後段へはキャリーは上がらない。入力デ
ータＡ及びＢを入力されたＥＸ−ＯＲ回路１１６からは
論理「０」のデータが出力され、Ｎチャネルトランジス
タ１２７及び１２９はオフする。このため、キャリー信
号ＣIN及び／ＣINは後段へ伝播されない。
【０００９】入力データＡ及びＢを入力されたＥＸ−Ｏ
Ｒ回路１１６から論理「０」のデータが出力され、ＮＡ
ＮＤ回路１１７から論理「１」のデータが出力されてイ
ンバータ１９で反転されて論理「０」となる。この二つ
のデータと、論理「０」のプリチャージ信号ＰＲＥＣを
入力されたＮＡＮＤ回路１２１から、論理「１」のデー
タが出力される。このデータがＮチャネルトランジスタ
１２５のゲートに与えられてオンし、信号線１３３が放
電されて電位が降下する。逆に、ＮＡＮＤ回路１２０か
らは論理「０」のデータが出力され、このデータをゲー
トに入力されたＮチャネルトランジスタ１２３はオフ
し、信号線１３３はプリチャージされた電位を保持す
る。これにより、信号線１３１の方が信号線１３３より
も電位が高くなり、キャリー信号ＣOUT は信号／ＣOUT
よりも高くなる。この結果、後段へはキャリーは上がら
ない。
Ｒ回路１１６から論理「０」のデータが出力され、ＮＡ
ＮＤ回路１１７から論理「１」のデータが出力されてイ
ンバータ１９で反転されて論理「０」となる。この二つ
のデータと、論理「０」のプリチャージ信号ＰＲＥＣを
入力されたＮＡＮＤ回路１２１から、論理「１」のデー
タが出力される。このデータがＮチャネルトランジスタ
１２５のゲートに与えられてオンし、信号線１３３が放
電されて電位が降下する。逆に、ＮＡＮＤ回路１２０か
らは論理「０」のデータが出力され、このデータをゲー
トに入力されたＮチャネルトランジスタ１２３はオフ
し、信号線１３３はプリチャージされた電位を保持す
る。これにより、信号線１３１の方が信号線１３３より
も電位が高くなり、キャリー信号ＣOUT は信号／ＣOUT
よりも高くなる。この結果、後段へはキャリーは上がら
ない。
【００１０】入力データＡ及びＢが論理「０」及び
「１」、又は論理「１」及び「０」の場合には、下位ビ
ットからのキャリー信号ＣIN及び／ＣINによりキャリー
が上がるか否かが決定される。入力データＡ及びＢがＥ
Ｘ−ＯＲ回路１１６に入力されると、論理「１」のデー
タがＮチャネルトランジスタ１２７及び１２９のゲート
に入力されてオンする。また、ＮＡＮＤ回路１２０及び
１２１からは論理「０」のデータが出力され、Ｎチャネ
ルトランジスタ１２３及び１２５は共にオフする。この
結果、前段からのキャリー信号ＣIN及び／ＣINは、その
ままキャリー信号ＣOUT ／ＣOUT として後段のビットへ
出力される。
「１」、又は論理「１」及び「０」の場合には、下位ビ
ットからのキャリー信号ＣIN及び／ＣINによりキャリー
が上がるか否かが決定される。入力データＡ及びＢがＥ
Ｘ−ＯＲ回路１１６に入力されると、論理「１」のデー
タがＮチャネルトランジスタ１２７及び１２９のゲート
に入力されてオンする。また、ＮＡＮＤ回路１２０及び
１２１からは論理「０」のデータが出力され、Ｎチャネ
ルトランジスタ１２３及び１２５は共にオフする。この
結果、前段からのキャリー信号ＣIN及び／ＣINは、その
ままキャリー信号ＣOUT ／ＣOUT として後段のビットへ
出力される。
【００１１】また、このビットにおける加算は次のよう
にして行われる。入力データＡ及びＢを入力されたＥＸ
−ＯＲ回路１１６の出力結果と、前段からのキャリー信
号ＣOUT 及び／ＣOUT がセンスアンプ１１３で増幅され
て得られた結果とが、ＥＸ−ＯＲ回路１１８に入力され
てその演算結果が加算データ信号SUM OUT として外部へ
出力される。
にして行われる。入力データＡ及びＢを入力されたＥＸ
−ＯＲ回路１１６の出力結果と、前段からのキャリー信
号ＣOUT 及び／ＣOUT がセンスアンプ１１３で増幅され
て得られた結果とが、ＥＸ−ＯＲ回路１１８に入力され
てその演算結果が加算データ信号SUM OUT として外部へ
出力される。
【００１２】
【発明が解決しようとする課題】しかし、従来の回路に
は次のような問題があった。
は次のような問題があった。
【００１３】前段から入力されるキャリー信号ＣIN及び
／ＣINは、相互の電位差が微小な差動信号であってスイ
ングの幅は小さい。この信号ＣIN及び／ＣINがセンスア
ンプ１１３で増幅された後、入力データＡ及びＢと共に
ＥＸ−ＯＲ回路１１８に入力される。即ち、従来は加算
結果を得るために、微小な差動信号であるキャリー信号
ＣIN及び／ＣINを用いるのではなく、センスアンプで増
幅した後のスイングの大きい信号を用いていた。この結
果、センスアンプ増幅後の信号が充放電に時間を要し動
作速度の遅延を招くと同時に、消費電流の増大をもたら
していた。
／ＣINは、相互の電位差が微小な差動信号であってスイ
ングの幅は小さい。この信号ＣIN及び／ＣINがセンスア
ンプ１１３で増幅された後、入力データＡ及びＢと共に
ＥＸ−ＯＲ回路１１８に入力される。即ち、従来は加算
結果を得るために、微小な差動信号であるキャリー信号
ＣIN及び／ＣINを用いるのではなく、センスアンプで増
幅した後のスイングの大きい信号を用いていた。この結
果、センスアンプ増幅後の信号が充放電に時間を要し動
作速度の遅延を招くと同時に、消費電流の増大をもたら
していた。
【００１４】また、ＥＸ−ＯＲ回路１１８から出力され
た加算データ信号SUM OUT は、ＥＸ−ＯＲ回路１１８の
出力端子に接続された図示されていないラッチ回路によ
り保持する必要がある。このラッチ回路は、センスアン
プ１１３とは別に設けられており、またラッチ動作のタ
イミングを決定する信号の生成も必要で素子数の増大を
招いていた。
た加算データ信号SUM OUT は、ＥＸ−ＯＲ回路１１８の
出力端子に接続された図示されていないラッチ回路によ
り保持する必要がある。このラッチ回路は、センスアン
プ１１３とは別に設けられており、またラッチ動作のタ
イミングを決定する信号の生成も必要で素子数の増大を
招いていた。
【００１５】本発明は上記事情に鑑みてなされたもの
で、動作速度の高速化及び消費電流の低減、さらに素子
数の減少をもたらし得る全加算器回路を提供することを
目的とする。
で、動作速度の高速化及び消費電流の低減、さらに素子
数の減少をもたらし得る全加算器回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明の全加算器回路
は、複数のビット毎に全加算器が設けられ、前段の全加
算器から差動信号として第１のキャリー信号を入力さ
れ、当該ビットにおいて加算すべき二つの入力データを
入力されて演算を行い加算データを出力し、後段の全加
算器へ当該ビットからキャリーが上がるか否かを示す第
２のキャリー信号を出力する全加算器回路において、前
記第１のキャリー信号と前記入力データとを与えられて
演算を行い、差動信号として前記加算データと前記第２
のキャリー信号を出力する演算ブロックと、前記演算ブ
ロックから出力された前記加算データを与えられて差動
増幅を行い、ラッチした後出力するラッチ型センスアン
プとを備える。
は、複数のビット毎に全加算器が設けられ、前段の全加
算器から差動信号として第１のキャリー信号を入力さ
れ、当該ビットにおいて加算すべき二つの入力データを
入力されて演算を行い加算データを出力し、後段の全加
算器へ当該ビットからキャリーが上がるか否かを示す第
２のキャリー信号を出力する全加算器回路において、前
記第１のキャリー信号と前記入力データとを与えられて
演算を行い、差動信号として前記加算データと前記第２
のキャリー信号を出力する演算ブロックと、前記演算ブ
ロックから出力された前記加算データを与えられて差動
増幅を行い、ラッチした後出力するラッチ型センスアン
プとを備える。
【００１７】
【作用】第１の差動信号をセンスアンプで増幅した後の
スイング幅の大きい信号を用いて演算を行うと、充放電
に時間を要し消費電流の増大を招くが、センスアンプで
増幅する前における微小な差動信号である第１のキャリ
ー信号を用いて演算ブロックにおいて演算を行うこと
で、動作が高速化され消費電流が減少する。また、セン
スアンプで増幅した信号を用いて演算を行い、その結果
をセンスアンプとは別に設けたラッチ回路でラッチする
場合と比較し、加算結果の増幅かつラッチ動作をラッチ
型センスアンプで行うことで、素子数を減少させること
ができる。
スイング幅の大きい信号を用いて演算を行うと、充放電
に時間を要し消費電流の増大を招くが、センスアンプで
増幅する前における微小な差動信号である第１のキャリ
ー信号を用いて演算ブロックにおいて演算を行うこと
で、動作が高速化され消費電流が減少する。また、セン
スアンプで増幅した信号を用いて演算を行い、その結果
をセンスアンプとは別に設けたラッチ回路でラッチする
場合と比較し、加算結果の増幅かつラッチ動作をラッチ
型センスアンプで行うことで、素子数を減少させること
ができる。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１９】図１に、本実施例による全加算器回路にお
ける３ビット分の構成を示す。
ける３ビット分の構成を示す。
【００２０】各ビット毎に、加算データと後段へ出力す
べきキャリー信号Ｃ及び／Ｃを得るための演算ブロック
３１ａ、３１ｂ、及び３１ｃが設けられている。各演算
ブロック３１ａ〜３１ｃには、それぞれのビット毎に加
算すべき入力データＡ１及びＢ１、Ａ２及びＢ２、Ａ３
及びＢ３と、前段からのキャリー信号Ｃ及び／Ｃが入力
される。
べきキャリー信号Ｃ及び／Ｃを得るための演算ブロック
３１ａ、３１ｂ、及び３１ｃが設けられている。各演算
ブロック３１ａ〜３１ｃには、それぞれのビット毎に加
算すべき入力データＡ１及びＢ１、Ａ２及びＢ２、Ａ３
及びＢ３と、前段からのキャリー信号Ｃ及び／Ｃが入力
される。
【００２１】また各々の演算ブロック３１ａ〜３１ｃ
は、演算ブロック３１ａを例にとると次のような構成を
備えている。入力ブロック１１ａと、前段から後段へキ
ャリー信号Ｃを伝播する信号線３１を充電するＮチャネ
ルトランジスタ２１ａ及び２２ａ、信号線３１を導通又
は非導通状態にするトランスファゲートとしてのＮチャ
ネルトランジスタ２３ａ、信号線３１を放電するＮチャ
ネルトランジスタ２４ａ、同様に前段から後段へキャリ
ー信号／Ｃを伝播する信号線３２を充電するＮチャネル
トランジスタ２５ａ及び２６ａと、信号線３２を導通又
は非導通状態にするトランスファゲートとしてのＮチャ
ネルトランジスタ２７ａと、信号線３２を放電するＮチ
ャネルトランジスタ２８ａ、さらに後述する制御信号Ｐ
１とキャリー信号Ｃ及び／Ｃを与えられてＥＸ−ＯＲ演
算を行う切換回路１５ａが設けられている。
は、演算ブロック３１ａを例にとると次のような構成を
備えている。入力ブロック１１ａと、前段から後段へキ
ャリー信号Ｃを伝播する信号線３１を充電するＮチャネ
ルトランジスタ２１ａ及び２２ａ、信号線３１を導通又
は非導通状態にするトランスファゲートとしてのＮチャ
ネルトランジスタ２３ａ、信号線３１を放電するＮチャ
ネルトランジスタ２４ａ、同様に前段から後段へキャリ
ー信号／Ｃを伝播する信号線３２を充電するＮチャネル
トランジスタ２５ａ及び２６ａと、信号線３２を導通又
は非導通状態にするトランスファゲートとしてのＮチャ
ネルトランジスタ２７ａと、信号線３２を放電するＮチ
ャネルトランジスタ２８ａ、さらに後述する制御信号Ｐ
１とキャリー信号Ｃ及び／Ｃを与えられてＥＸ−ＯＲ演
算を行う切換回路１５ａが設けられている。
【００２２】入力ブロック１１ａは、後述するように入
力データＡ１及びＢ１を入力されて制御信号Ｐ１、Ｋ
１、及びＧ１を生成するもので、トランジスタ２３ａ及
び２７ａのそれぞれの動作は、制御信号Ｐ１により制御
される。
力データＡ１及びＢ１を入力されて制御信号Ｐ１、Ｋ
１、及びＧ１を生成するもので、トランジスタ２３ａ及
び２７ａのそれぞれの動作は、制御信号Ｐ１により制御
される。
【００２３】Ｎチャネルトランジスタ２１ａは、プリチ
ャージ信号／ＰＲＥＣをゲートに入力されて動作し、ト
ランジスタ２２ａは入力ブロック１１ａから出力される
制御信号Ｇ１により制御される。
ャージ信号／ＰＲＥＣをゲートに入力されて動作し、ト
ランジスタ２２ａは入力ブロック１１ａから出力される
制御信号Ｇ１により制御される。
【００２４】Ｎチャネルトランジスタ２４ａは、プリチ
ャージ信号ＰＲＥＣをゲートに入力されて動作する。
ャージ信号ＰＲＥＣをゲートに入力されて動作する。
【００２５】Ｎチャネルトランジスタ２５ａは、プリチ
ャージ信号／ＰＲＥＣをゲートに入力されて動作し、ト
ランジスタ２６ａは入力ブロック１１ａから出力される
制御信号Ｋ１により制御される。
ャージ信号／ＰＲＥＣをゲートに入力されて動作し、ト
ランジスタ２６ａは入力ブロック１１ａから出力される
制御信号Ｋ１により制御される。
【００２６】また、Ｎチャネルトランジスタ２８ａはプ
リチャージ信号ＰＲＥＣをゲートに入力されて動作す
る。
リチャージ信号ＰＲＥＣをゲートに入力されて動作す
る。
【００２７】切換回路１５ａは、上述のように入力ブロ
ック１１ａから与えられた制御信号Ｐ１に基づいてキャ
リー信号Ｃ及び／Ｃの出力切換を行うことで、加算に必
要なＥＸ−ＯＲ演算を行うものである。この切換回路１
５ａからの出力は、当該ビットにおける加算データに相
当する。この加算データは微小な電位差を持つ差動信号
であり、この信号がラッチ型センスアンプ１６ａに入力
されて差動増幅されて必要なレベルまで増幅され、加算
データ信号Ｓ１として出力される。また、このラッチ型
センスアンプ１６ａは、加算データ信号Ｓ１をセンスア
ンプ活性化信号ＳＡＢに基づいてラッチする機能も合せ
持っている。
ック１１ａから与えられた制御信号Ｐ１に基づいてキャ
リー信号Ｃ及び／Ｃの出力切換を行うことで、加算に必
要なＥＸ−ＯＲ演算を行うものである。この切換回路１
５ａからの出力は、当該ビットにおける加算データに相
当する。この加算データは微小な電位差を持つ差動信号
であり、この信号がラッチ型センスアンプ１６ａに入力
されて差動増幅されて必要なレベルまで増幅され、加算
データ信号Ｓ１として出力される。また、このラッチ型
センスアンプ１６ａは、加算データ信号Ｓ１をセンスア
ンプ活性化信号ＳＡＢに基づいてラッチする機能も合せ
持っている。
【００２８】以上、演算ブロック３１ａについて述べた
が、他の演算ブロック３１ｂ及び３１ｃも同様な構成を
備えており説明を省略する。
が、他の演算ブロック３１ｂ及び３１ｃも同様な構成を
備えており説明を省略する。
【００２９】次に、本実施例における動作について、演
算ブロック３１ａ及びラッチ型センスアンプ１６ａを例
にとり説明する。
算ブロック３１ａ及びラッチ型センスアンプ１６ａを例
にとり説明する。
【００３０】先ず、各ビット毎の演算を行う前に、キャ
リー信号Ｃ及び／Ｃを伝播する信号線３１及び３２のプ
リチャージを行う。プリチャージ信号ＰＲＥＣが論理
「１」レベルになり、信号線３１及び３２が放電して論
理「０」レベルになる。プリチャージ終了後、プリチャ
ージ信号ＰＲＥＣは論理「０」レベルになり、プリチャ
ージ信号／ＰＲＥＣは論理「１」レベルになる。
リー信号Ｃ及び／Ｃを伝播する信号線３１及び３２のプ
リチャージを行う。プリチャージ信号ＰＲＥＣが論理
「１」レベルになり、信号線３１及び３２が放電して論
理「０」レベルになる。プリチャージ終了後、プリチャ
ージ信号ＰＲＥＣは論理「０」レベルになり、プリチャ
ージ信号／ＰＲＥＣは論理「１」レベルになる。
【００３１】入力データＡ１及びＢ１が入力ブロック１
１ａに入力される。入力ブロック１１ａの回路構成を図
２に示す。入力データＡ１及びＢ１がＥＸ−ＯＲ回路１
２ａ、ＮＯＲ回路１３ａ、ＡＮＤ回路１４ａにそれぞれ
入力され、制御信号Ｐ１、Ｋ１、Ｇ１が出力される。
１ａに入力される。入力ブロック１１ａの回路構成を図
２に示す。入力データＡ１及びＢ１がＥＸ−ＯＲ回路１
２ａ、ＮＯＲ回路１３ａ、ＡＮＤ回路１４ａにそれぞれ
入力され、制御信号Ｐ１、Ｋ１、Ｇ１が出力される。
【００３２】入力データＡ１及びＢ１が、例えば論理
「１」及び論理「０」、又は論理「０」及び論理「１」
レベルの場合には、ＥＸ−ＯＲ回路１２ａのみから論理
「１」レベルの制御信号Ｐ１が出力される。Ｎチャネル
トランジスタ２３ａ及び２７ａがオンし、前段のビット
から転送されてきたキャリー信号Ｃ及び／Ｃが信号線３
１及び３２を介して後段のビットへそのまま転送され
る。
「１」及び論理「０」、又は論理「０」及び論理「１」
レベルの場合には、ＥＸ−ＯＲ回路１２ａのみから論理
「１」レベルの制御信号Ｐ１が出力される。Ｎチャネル
トランジスタ２３ａ及び２７ａがオンし、前段のビット
から転送されてきたキャリー信号Ｃ及び／Ｃが信号線３
１及び３２を介して後段のビットへそのまま転送され
る。
【００３３】入力データＡ１及びＢ１が共に論理「１」
レベルの場合には、前段からのキャリー信号Ｃ及び／Ｃ
とは無関係にキャリーを上げる必要がある。この場合
は、ＡＮＤ回路１４ａのみが論理「１」の制御信号Ｇ１
を出力する。この制御信号Ｇ１をゲートに入力されたＮ
チャネルトランジスタ２２ａがオンし、論理「１」のプ
リチャージ信号／ＰＲＥＣをゲートに入力されてオンし
ているＮチャネルトランジスタ２１ａと共に信号線３１
を充電する。信号線３２は、論理「０」レベルの制御信
号Ｋ１を入力されてＮチャネルトランジスタ２６ａがオ
フしているため充電されない。このため、キャリー信号
Ｃの方が信号／Ｃよりもレベルが低くなる。この結果、
後段のビットにはキャリーが上がることを意味するキャ
リー信号Ｃ及び／Ｃが出力される。
レベルの場合には、前段からのキャリー信号Ｃ及び／Ｃ
とは無関係にキャリーを上げる必要がある。この場合
は、ＡＮＤ回路１４ａのみが論理「１」の制御信号Ｇ１
を出力する。この制御信号Ｇ１をゲートに入力されたＮ
チャネルトランジスタ２２ａがオンし、論理「１」のプ
リチャージ信号／ＰＲＥＣをゲートに入力されてオンし
ているＮチャネルトランジスタ２１ａと共に信号線３１
を充電する。信号線３２は、論理「０」レベルの制御信
号Ｋ１を入力されてＮチャネルトランジスタ２６ａがオ
フしているため充電されない。このため、キャリー信号
Ｃの方が信号／Ｃよりもレベルが低くなる。この結果、
後段のビットにはキャリーが上がることを意味するキャ
リー信号Ｃ及び／Ｃが出力される。
【００３４】入力データＡ１及びＢ１が共に論理「０」
レベルの場合は、前段からのキャリー信号Ｃ及び／Ｃと
は無関係にキャリーは上がらない。このときは、ＮＯＲ
回路１３ａのみが論理「１」の制御信号Ｋ１を出力す
る。この制御信号Ｋ１をゲートに入力されたＮチャネル
トランジスタ２６ａがオンし、論理「１」のプリチャー
ジ信号／ＰＲＥＣをゲートに入力されてオン状態にある
Ｎチャネルトランジスタ２５ａと共に信号線３２を充電
する。信号線３１は、論理「０」レベルの制御信号Ｇ１
を入力されたＮチャネルトランジスタ２６ａがオフして
おり、充電されない。このため、キャリー信号／Ｃは信
号／Ｃよりレベルが低くなる。この結果、後段のビット
にはキャリーが上がらないことを意味するキャリー信号
Ｃ及び／Ｃが転送される。同様の動作が、他の演算ブロ
ック３１ｂ及び３１ｃにおいても行われる。
レベルの場合は、前段からのキャリー信号Ｃ及び／Ｃと
は無関係にキャリーは上がらない。このときは、ＮＯＲ
回路１３ａのみが論理「１」の制御信号Ｋ１を出力す
る。この制御信号Ｋ１をゲートに入力されたＮチャネル
トランジスタ２６ａがオンし、論理「１」のプリチャー
ジ信号／ＰＲＥＣをゲートに入力されてオン状態にある
Ｎチャネルトランジスタ２５ａと共に信号線３２を充電
する。信号線３１は、論理「０」レベルの制御信号Ｇ１
を入力されたＮチャネルトランジスタ２６ａがオフして
おり、充電されない。このため、キャリー信号／Ｃは信
号／Ｃよりレベルが低くなる。この結果、後段のビット
にはキャリーが上がらないことを意味するキャリー信号
Ｃ及び／Ｃが転送される。同様の動作が、他の演算ブロ
ック３１ｂ及び３１ｃにおいても行われる。
【００３５】ここで、信号線３１に接続されたＮチャネ
ルトランジスタ２１ａ〜２１ｃ、２２ａ〜２２ｃ、２３
ａ〜２３ｃ、２４ａ〜２４ｃと、信号線３２に接続され
たＮチャネルトランジスタ２５ａ〜２５ｃ、２６ａ〜２
６ｃ、２７ａ〜２７ｃ、２８ａ〜２８ｃとは、次の点に
留意して寸法を設定する必要がある。
ルトランジスタ２１ａ〜２１ｃ、２２ａ〜２２ｃ、２３
ａ〜２３ｃ、２４ａ〜２４ｃと、信号線３２に接続され
たＮチャネルトランジスタ２５ａ〜２５ｃ、２６ａ〜２
６ｃ、２７ａ〜２７ｃ、２８ａ〜２８ｃとは、次の点に
留意して寸法を設定する必要がある。
【００３６】信号線３１を例にとると、この信号線３１
を転送されるキャリー信号Ｃのレベルが最も低下するの
は、最下位ビットで生成され出力されたキャリー信号Ｃ
が、全てのＮチャネルトランジスタ２３ａ，２３ｂ，２
３ｃ，…を経て最上位ビットまでそのまま転送されてい
く場合である。このような場合にも、最上位ビットにお
けるセンスアンプがこのキャリー信号Ｃをセンスできる
レベルよりも低下しないように、トランジスタ２１ａ〜
２１ｃ、２２ａ〜２２ｃ、２３ａ〜２３ｃの寸法を設定
しなければならない。この寸法は、必要な動作速度とも
関係がある。高速動作を行う場合には、トランジスタ２
１ａ〜２１ｃ及び２２ａ〜２２ｃにより信号線３１が充
電されて電位が上昇していく過程で、早いタイミングで
センスしなければならい。このため、これらのトランジ
スタの寸法は大きく設定する必要がある。また、トラン
ジスタ２４ａは、プリチャージを行うサイクル内でプリ
チャージが完了するように寸法を設定する必要がある。
を転送されるキャリー信号Ｃのレベルが最も低下するの
は、最下位ビットで生成され出力されたキャリー信号Ｃ
が、全てのＮチャネルトランジスタ２３ａ，２３ｂ，２
３ｃ，…を経て最上位ビットまでそのまま転送されてい
く場合である。このような場合にも、最上位ビットにお
けるセンスアンプがこのキャリー信号Ｃをセンスできる
レベルよりも低下しないように、トランジスタ２１ａ〜
２１ｃ、２２ａ〜２２ｃ、２３ａ〜２３ｃの寸法を設定
しなければならない。この寸法は、必要な動作速度とも
関係がある。高速動作を行う場合には、トランジスタ２
１ａ〜２１ｃ及び２２ａ〜２２ｃにより信号線３１が充
電されて電位が上昇していく過程で、早いタイミングで
センスしなければならい。このため、これらのトランジ
スタの寸法は大きく設定する必要がある。また、トラン
ジスタ２４ａは、プリチャージを行うサイクル内でプリ
チャージが完了するように寸法を設定する必要がある。
【００３７】次に、レベルが決定されたキャリー信号Ｃ
及び／Ｃと、入力ブロック１１ａから出力された制御信
号Ｐを入力されてＥＸ−ＯＲ演算を行う切換回路１５ａ
と、ラッチ型センスアンプ１６ａの動作について述べ
る。切換回路１５ａ及ラッチ型びセンスアンプ１６ａ
は、図３のような構成を備えている。
及び／Ｃと、入力ブロック１１ａから出力された制御信
号Ｐを入力されてＥＸ−ＯＲ演算を行う切換回路１５ａ
と、ラッチ型センスアンプ１６ａの動作について述べ
る。切換回路１５ａ及ラッチ型びセンスアンプ１６ａ
は、図３のような構成を備えている。
【００３８】切換回路１５ａは、ゲートに制御信号／Ｐ
１を入力されるＮチャネルトランジスタＮ１及びＮ３
と、制御信号Ｐ１を入力されるＮチャネルトランジスタ
Ｎ２及びＮ４とを有している。Ｎチャネルトランジスタ
Ｎ１及びＮ２は一端からそれぞれキャリー信号／Ｃ及び
Ｃを入力され、他端はラッチ型センスアンプ１６ａのＰ
チャネルトランジスタＰ３のゲートに接続されている。
ＮチャネルトランジスタＮ３及びＮ４は一端からそれぞ
れキャリー信号Ｃ及び／Ｃを入力され、他端はそれぞれ
ラッチ型センスアンプ１６ａのＰチャネルトランジスタ
Ｐ２のゲートに接続されている。制御信号Ｐ１が論理
「１」（信号／Ｐ１が論理「０」）のときは、Ｎチャネ
ルトランジスタＮ２及びＮ４がオンする。Ｐチャネルト
ランジスタＰ３のゲートにはキャリー信号Ｃが入力さ
れ、ＰチャネルトランジスタＰ２のゲートにはキャリー
信号／Ｃが入力される。制御信号Ｐ１が論理「０」（信
号／Ｐ１が論理「１」）のときは入力状態が切り換わ
り、ＰチャネルトランジスタＰ３のゲートにはキャリー
信号／Ｃが入力され、ＰチャネルトランジスタＰ２のゲ
ートにはキャリー信号Ｃが入力される。
１を入力されるＮチャネルトランジスタＮ１及びＮ３
と、制御信号Ｐ１を入力されるＮチャネルトランジスタ
Ｎ２及びＮ４とを有している。Ｎチャネルトランジスタ
Ｎ１及びＮ２は一端からそれぞれキャリー信号／Ｃ及び
Ｃを入力され、他端はラッチ型センスアンプ１６ａのＰ
チャネルトランジスタＰ３のゲートに接続されている。
ＮチャネルトランジスタＮ３及びＮ４は一端からそれぞ
れキャリー信号Ｃ及び／Ｃを入力され、他端はそれぞれ
ラッチ型センスアンプ１６ａのＰチャネルトランジスタ
Ｐ２のゲートに接続されている。制御信号Ｐ１が論理
「１」（信号／Ｐ１が論理「０」）のときは、Ｎチャネ
ルトランジスタＮ２及びＮ４がオンする。Ｐチャネルト
ランジスタＰ３のゲートにはキャリー信号Ｃが入力さ
れ、ＰチャネルトランジスタＰ２のゲートにはキャリー
信号／Ｃが入力される。制御信号Ｐ１が論理「０」（信
号／Ｐ１が論理「１」）のときは入力状態が切り換わ
り、ＰチャネルトランジスタＰ３のゲートにはキャリー
信号／Ｃが入力され、ＰチャネルトランジスタＰ２のゲ
ートにはキャリー信号Ｃが入力される。
【００３９】ラッチ型センスアンプ１６ａは、Ｐチャネ
ルトランジスタＰ１〜Ｐ６と、Ｎチャネルトランジスタ
Ｎ５〜Ｎ１０とで構成されたカレントミラー型差動増幅
回路と、ＮＯＲ回路ＮＲ１およびＮＲ２で構成されたラ
ッチ回路１８ａとを備えている。このラッチ型センスア
ンプ１６ａは、ＮチャネルトランジスタＮ７〜Ｎ１０の
ゲートに入力されるセンスアンプ活性化信号ＳＡＢに基
いて動作する。即ち、信号ＳＡＢが論理「１」のときは
プリチャージが行われ、ＮチャネルトランジスタＮ７〜
Ｎ１０がオンして差動増幅回路の出力端子に相当するノ
ードＮ１１およびＮ１２は接地電位Ｖssに固定される。
信号ＳＡＢが論理「０」になると、Ｎチャネルトランジ
スタＮ７〜Ｎ１０は全てオフし、センス動作及びラッチ
動作が行われる。
ルトランジスタＰ１〜Ｐ６と、Ｎチャネルトランジスタ
Ｎ５〜Ｎ１０とで構成されたカレントミラー型差動増幅
回路と、ＮＯＲ回路ＮＲ１およびＮＲ２で構成されたラ
ッチ回路１８ａとを備えている。このラッチ型センスア
ンプ１６ａは、ＮチャネルトランジスタＮ７〜Ｎ１０の
ゲートに入力されるセンスアンプ活性化信号ＳＡＢに基
いて動作する。即ち、信号ＳＡＢが論理「１」のときは
プリチャージが行われ、ＮチャネルトランジスタＮ７〜
Ｎ１０がオンして差動増幅回路の出力端子に相当するノ
ードＮ１１およびＮ１２は接地電位Ｖssに固定される。
信号ＳＡＢが論理「０」になると、Ｎチャネルトランジ
スタＮ７〜Ｎ１０は全てオフし、センス動作及びラッチ
動作が行われる。
【００４０】切換回路１５ａよりキャリー信号Ｃ及び／
Ｃがラッチ型センスアンプ１６ａに入力され、差動増幅
が行われて出力ノードＮ１１及びＮ１２のレベルが決定
する。この出力ノードＮ１１及びＮ１２のレベルがラッ
チ回路１８ａに入力されて、出力端子から加算データ信
号ＳＵＭが出力される。
Ｃがラッチ型センスアンプ１６ａに入力され、差動増幅
が行われて出力ノードＮ１１及びＮ１２のレベルが決定
する。この出力ノードＮ１１及びＮ１２のレベルがラッ
チ回路１８ａに入力されて、出力端子から加算データ信
号ＳＵＭが出力される。
【００４１】具体的には、例えば制御信号Ｐ１が論理
「１」（信号／Ｐ１は論理「０」）の場合、キャリー信
号ＣがＰチャネルトランジスタＰ３のゲートに入力さ
れ、信号／ＣがＰチャネルトランジスタＰ２のゲートに
入力される。キャリー信号Ｃが論理「１」（信号／Ｃが
論理「０」）とすると、ＰチャネルトランジスタＰ３は
オフでＰチャネルトランジスタＰ２はオンする。この場
合は、ＰチャネルトランジスタＰ６及びＮチャネルトラ
ンジスタＮ５がオンで、ＰチャネルトランジスタＰ５及
びＮチャネルトランジスタＮ６がオフする。この結果、
出力ノードＮ１２は論理「０」で出力ノードＮ１１は論
理「１」となり、ラッチ回路１８ａからは論理「０」レ
ベルの加算データ信号ＳＵＭが出力される。
「１」（信号／Ｐ１は論理「０」）の場合、キャリー信
号ＣがＰチャネルトランジスタＰ３のゲートに入力さ
れ、信号／ＣがＰチャネルトランジスタＰ２のゲートに
入力される。キャリー信号Ｃが論理「１」（信号／Ｃが
論理「０」）とすると、ＰチャネルトランジスタＰ３は
オフでＰチャネルトランジスタＰ２はオンする。この場
合は、ＰチャネルトランジスタＰ６及びＮチャネルトラ
ンジスタＮ５がオンで、ＰチャネルトランジスタＰ５及
びＮチャネルトランジスタＮ６がオフする。この結果、
出力ノードＮ１２は論理「０」で出力ノードＮ１１は論
理「１」となり、ラッチ回路１８ａからは論理「０」レ
ベルの加算データ信号ＳＵＭが出力される。
【００４２】ここで、センスアンプ活性化信号ＳＡＢは
プリチャージ信号ＰＲＥＣと共に、クロック信号ＣＬＯ
ＣＫにより生成される。図４に、このクロック信号ＣＬ
ＯＣＫに基づいてセンスアンプ活性化信号ＳＡＢとプリ
チャージ信号ＰＲＥＣを生成する回路の一例を示す。こ
の回路は、インバータＩＮ１１〜ＩＮ１６と、ディレー
インバータＤＩ１１〜ＤＩ１７と、ＮＯＲ回路ＮＲ１１
と、ＡＮＤ回路ＡＮ１１とを有している。
プリチャージ信号ＰＲＥＣと共に、クロック信号ＣＬＯ
ＣＫにより生成される。図４に、このクロック信号ＣＬ
ＯＣＫに基づいてセンスアンプ活性化信号ＳＡＢとプリ
チャージ信号ＰＲＥＣを生成する回路の一例を示す。こ
の回路は、インバータＩＮ１１〜ＩＮ１６と、ディレー
インバータＤＩ１１〜ＤＩ１７と、ＮＯＲ回路ＮＲ１１
と、ＡＮＤ回路ＡＮ１１とを有している。
【００４３】この回路により生成されたプリチャージ信
号ＰＲＥＣと、センスアンプ活性化信号ＳＡＢと、クロ
ック信号ＣＬＯＣＫとのタイムチャートを図５に示す。
また図５に、入力データＡ１及びＢ１、キャリー信号Ｃ
及び／Ｃ、加算データ信号ＳＵＭのレベルも合わせて示
す。
号ＰＲＥＣと、センスアンプ活性化信号ＳＡＢと、クロ
ック信号ＣＬＯＣＫとのタイムチャートを図５に示す。
また図５に、入力データＡ１及びＢ１、キャリー信号Ｃ
及び／Ｃ、加算データ信号ＳＵＭのレベルも合わせて示
す。
【００４４】クロック信号ＣＬＯＣＫが立ち上がると、
プリチャージ信号ＰＲＥＣが立ち上がり、図１における
信号線３１及び３２が接地電位Ｖccにプリチャージされ
る。その後、プリチャージ信号ＰＲＥＣが立ち下がる
と、キャリー信号Ｃ及び／Ｃの演算が行われる。これに
より、図５に示されたように信号線３１及び３２を伝播
されるキャリー信号Ｃ及び／Ｃの相対的電位差が拡大し
ていく。次のサイクルでクロック信号ＣＬＯＣＫが立ち
上がり、プリチャージ信号ＰＲＥＣが立ち下がると、再
び信号線３１及び３２のプリチャージが行われる。この
とき、同時に演算されて得られたキャリー信号Ｃ及び／
Ｃが切換回路１５ａを介してラッチ型センスアンプ１６
ａに入力される。
プリチャージ信号ＰＲＥＣが立ち上がり、図１における
信号線３１及び３２が接地電位Ｖccにプリチャージされ
る。その後、プリチャージ信号ＰＲＥＣが立ち下がる
と、キャリー信号Ｃ及び／Ｃの演算が行われる。これに
より、図５に示されたように信号線３１及び３２を伝播
されるキャリー信号Ｃ及び／Ｃの相対的電位差が拡大し
ていく。次のサイクルでクロック信号ＣＬＯＣＫが立ち
上がり、プリチャージ信号ＰＲＥＣが立ち下がると、再
び信号線３１及び３２のプリチャージが行われる。この
とき、同時に演算されて得られたキャリー信号Ｃ及び／
Ｃが切換回路１５ａを介してラッチ型センスアンプ１６
ａに入力される。
【００４５】ラッチ型センスアンプ１６ａは、クロック
信号ＣＬＯＣＫが立ち上がるタイミングでセンスアンプ
活性化信号ＳＡＢがロウレベルになった時点で、差動増
幅及びラッチ動作を行う。加算データ信号ＳＵＭがラッ
チされた後、センスアンプ活性化信号ＳＡＢはハイレベ
ルに立上がり、ラッチ型センスアンプ１６ａはプリチャ
ージを行う。また、プリチャージ信号ＰＲＥＣがハイレ
ベルになり信号線３１及び３２がプリチャージされ、次
の演算が行われる。
信号ＣＬＯＣＫが立ち上がるタイミングでセンスアンプ
活性化信号ＳＡＢがロウレベルになった時点で、差動増
幅及びラッチ動作を行う。加算データ信号ＳＵＭがラッ
チされた後、センスアンプ活性化信号ＳＡＢはハイレベ
ルに立上がり、ラッチ型センスアンプ１６ａはプリチャ
ージを行う。また、プリチャージ信号ＰＲＥＣがハイレ
ベルになり信号線３１及び３２がプリチャージされ、次
の演算が行われる。
【００４６】以上説明した本実施例によれば、次のよう
な効果が得られる。図６に示された従来の回路では、上
述したように微小な差動信号であるキャリー信号Ｃ及び
／Ｃをセンスアンプ１１３で増幅してスイングの幅の大
きい信号にした後、ＥＸ−ＯＲ回路１１８により加算を
行っていた。このため、充放電に長い時間と多くの電流
を消費していた。また、加算結果をラッチする回路がセ
ンスアンプとは別に必要で素子数の増大を招いていた。
な効果が得られる。図６に示された従来の回路では、上
述したように微小な差動信号であるキャリー信号Ｃ及び
／Ｃをセンスアンプ１１３で増幅してスイングの幅の大
きい信号にした後、ＥＸ−ＯＲ回路１１８により加算を
行っていた。このため、充放電に長い時間と多くの電流
を消費していた。また、加算結果をラッチする回路がセ
ンスアンプとは別に必要で素子数の増大を招いていた。
【００４７】これに対し、本実施例ではラッチ型センス
アンプ１６ａ〜１６ｃで増幅する前のスイング幅の小さ
いキャリー信号Ｃ及び／Ｃを用いて、演算ブロック３１
ａ〜３１ｃにおいて加算演算を行っている。この後、切
換回路１６ａ〜１６ｃから出力された加算データをラッ
チ型センスアンプ１６ａ〜１６ｃに入力して必要なレベ
ルまで増幅している。このように、センスアンプで増幅
する前段階の微小な電位差を持つキャリー信号Ｃ及び／
Ｃを用いて加算演算を行うことで、充放電に必要な時間
が短縮されると同時に、消費電流が低減される。さら
に、センスアンプ１６ａ〜１６ｃはラッチ機能を備え、
差動増幅動作とラッチ動作とを共通の信号ＳＡＢで制御
することが可能であり、素子数を減少することができ
る。
アンプ１６ａ〜１６ｃで増幅する前のスイング幅の小さ
いキャリー信号Ｃ及び／Ｃを用いて、演算ブロック３１
ａ〜３１ｃにおいて加算演算を行っている。この後、切
換回路１６ａ〜１６ｃから出力された加算データをラッ
チ型センスアンプ１６ａ〜１６ｃに入力して必要なレベ
ルまで増幅している。このように、センスアンプで増幅
する前段階の微小な電位差を持つキャリー信号Ｃ及び／
Ｃを用いて加算演算を行うことで、充放電に必要な時間
が短縮されると同時に、消費電流が低減される。さら
に、センスアンプ１６ａ〜１６ｃはラッチ機能を備え、
差動増幅動作とラッチ動作とを共通の信号ＳＡＢで制御
することが可能であり、素子数を減少することができ
る。
【００４８】上述した実施例は一例であり、本発明を限
定するものではない。図１〜図４に示された回路構成は
一例であって、種々の変形が可能である。
定するものではない。図１〜図４に示された回路構成は
一例であって、種々の変形が可能である。
【００４９】また、本実施例では図５に示されたよう
に、センスアンプ活性化信号ＳＡＢでラッチ型センスア
ンプ１５ａ〜１５ｃのラッチ動作が終了した後に、プリ
チャージ信号ＰＲＥＣにより信号線３１及び３２のプリ
チャージが行われるようにタイミングが規定されてい
る。しかし、より高速動作が必要な場合には、ラッチ型
センスアンプ１５ａ〜１５ｃでラッチ動作が完全に終了
する前に信号線３１及び３２のプリチャージ動作を開始
してもよい。この場合には、例えば図４において、イン
バータＩＮ１４の出力端子に接続されているノードＮＤ
２を、ディレーインバータＤＩ１２の出力端子に接続す
ればよい。これにより、センスアンプ活性化信号ＳＡＢ
が立ち上がる前にプリチャージ信号ＰＲＥＣが立ち上が
ることになる。
に、センスアンプ活性化信号ＳＡＢでラッチ型センスア
ンプ１５ａ〜１５ｃのラッチ動作が終了した後に、プリ
チャージ信号ＰＲＥＣにより信号線３１及び３２のプリ
チャージが行われるようにタイミングが規定されてい
る。しかし、より高速動作が必要な場合には、ラッチ型
センスアンプ１５ａ〜１５ｃでラッチ動作が完全に終了
する前に信号線３１及び３２のプリチャージ動作を開始
してもよい。この場合には、例えば図４において、イン
バータＩＮ１４の出力端子に接続されているノードＮＤ
２を、ディレーインバータＤＩ１２の出力端子に接続す
ればよい。これにより、センスアンプ活性化信号ＳＡＢ
が立ち上がる前にプリチャージ信号ＰＲＥＣが立ち上が
ることになる。
【００５０】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプで増幅する前段階で、微小な差動信号として
の第１のキャリー信号を用いて演算ブロックで加算演算
を行うため、充放電に要する時間が短縮化されて動作が
高速化され、かつ消費電流が減少する。また、演算ブロ
ックから出力された加算結果の増幅かつラッチ動作をラ
ッチ型センスアンプで行うため、素子数を減少させるこ
とができる。
ンスアンプで増幅する前段階で、微小な差動信号として
の第１のキャリー信号を用いて演算ブロックで加算演算
を行うため、充放電に要する時間が短縮化されて動作が
高速化され、かつ消費電流が減少する。また、演算ブロ
ックから出力された加算結果の増幅かつラッチ動作をラ
ッチ型センスアンプで行うため、素子数を減少させるこ
とができる。
【図１】本発明の一実施例による全加算器回路の構成を
示した回路図。
示した回路図。
【図２】同全加算器回路における入力ブロックの構成を
示した回路図。
示した回路図。
【図３】同全加算器回路における切換回路及びラッチ回
路型センスアンプの構成を示した回路図。
路型センスアンプの構成を示した回路図。
【図４】同全加算器回路で用いられる制御信号を発生す
る回路の一例を示した回路図。
る回路の一例を示した回路図。
【図５】同全加算器回路における各信号の波形を示した
タイムチャート。
タイムチャート。
【図６】従来の全加算器回路の構成を示した回路図。
１１ａ〜１１ｃ 入力ブロック １２ａ ＮＡＮＤ回路 １３ａ，ＮＲ１，ＮＲ２，ＮＲ１１ ＮＯＲ回路 １４ａ ＡＮＤ回路 １５ａ〜１５ｃ 切換回路 １６ａ〜１６ｃ ラッチ型センスアンプ １８ａ ラッチ回路 ２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃ，２
４ａ〜２４ｃ，２５ａ〜２５ｃ，２６ａ〜２６ｃ，２７
ａ〜２７ｃ，２８ａ〜２８ｃ，Ｎ１〜Ｎ１０ Ｎチャネ
ルトランジスタ ３１ａ〜３１ｃ 演算ブロック Ｐ１〜Ｐ６ Ｐチャネルトランジスタ ＩＮ１１〜ＩＮ１６ インバータ ＤＩ１１〜ＤＩ１７ ディレーインバータ ＡＮ１１ ＡＮＤ回路
４ａ〜２４ｃ，２５ａ〜２５ｃ，２６ａ〜２６ｃ，２７
ａ〜２７ｃ，２８ａ〜２８ｃ，Ｎ１〜Ｎ１０ Ｎチャネ
ルトランジスタ ３１ａ〜３１ｃ 演算ブロック Ｐ１〜Ｐ６ Ｐチャネルトランジスタ ＩＮ１１〜ＩＮ１６ インバータ ＤＩ１１〜ＤＩ１７ ディレーインバータ ＡＮ１１ ＡＮＤ回路
Claims (3)
- 【請求項１】複数のビット毎に全加算器が設けられ、前
段の全加算器から差動信号として第１のキャリー信号を
入力され、当該ビットにおいて加算すべき二つの入力デ
ータを入力されて演算を行い加算データを出力し、後段
の全加算器へ当該ビットからキャリーが上がるか否かを
示す第２のキャリー信号を出力する全加算器回路におい
て、 前記第１のキャリー信号と前記入力データとを与えられ
て演算を行い、差動信号として前記加算データと前記第
２のキャリー信号を出力する演算ブロックと、 前記演算ブロックから出力された前記加算データを与え
られて差動増幅を行い、ラッチした後出力するラッチ型
センスアンプとを備えることを特徴とする全加算器回
路。 - 【請求項２】複数のビット毎に全加算器が設けられ、前
段の全加算器から差動信号として第１のキャリー信号を
入力され、当該ビットにおいて加算すべき二つの入力デ
ータを入力されて演算を行い加算データを出力し、後段
の全加算器へ当該ビットからキャリーが上がるか否かを
示す第２のキャリー信号を出力する全加算器回路におい
て、 各々の全加算器間に設けられ、前段から前記第１のキャ
リー信号を与えられ、前記第２のキャリー信号を後段へ
伝播するための信号線対と、 前記信号線対をビット毎に導通又は非導通状態にし、導
通状態にした場合は前記第１のキャリー信号を前記第２
のキャリー信号として後段へ伝播するトランスファゲー
トと、 前記信号線対をビット毎に充電又は放電し、前記第２の
キャリー信号を生成する充放電手段と、 前記入力データを与えられ、前記トランスファゲートと
前記充放電手段の動作を制御する入力ブロックと、 前記第２のキャリー信号を与えられ、前記入力データに
応じて前記第２のキャリー信号の出力を切り換えて加算
データとして出力する切換回路と、 前記切換回路が出力した前記加算データを与えられて差
動増幅を行い、ラッチした後出力するラッチ型センスア
ンプとを備えることを特徴とする全加算器回路。 - 【請求項３】前記入力ブロックは、プリチャージ時に前
記信号線対を所定の電位にプリチャージするように前記
充放電手段を制御し、プリチャージ終了後、前記入力デ
ータが不一致のとき前記信号線対を導通状態にするよう
に前記トランスファゲートを制御し、前記入力データが
共に第１の値であるとき前記信号線対を非導通状態にす
るように前記トランスファゲートを制御しかつ前記信号
線対のうち一方を充電するように前記充放電手段を制御
し、前記入力データが共に第２の値であるとき前記信号
線対を非導通状態にするように前記トランスファゲート
を制御しかつ前記信号線対のうち他方を充電するように
前記充放電手段を制御するものであり、 前記切換回路は、前記入力データの一致又は不一致に応
じて、前記信号線対の相対的電位差を切り換えることで
排他的論理和演算を行い、この演算結果を前記加算デー
タとして前記ラッチ型センスアンプに与えるものである
ことを特徴とする請求項２記載の全加算器回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05248237A JP3110221B2 (ja) | 1993-10-04 | 1993-10-04 | 全加算器回路 |
| EP94115592A EP0646860B1 (en) | 1993-10-04 | 1994-10-04 | Full adder circuit |
| US08/317,435 US5596520A (en) | 1993-10-04 | 1994-10-04 | CMOS full adder circuit with pair of carry signal lines |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05248237A JP3110221B2 (ja) | 1993-10-04 | 1993-10-04 | 全加算器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07104975A true JPH07104975A (ja) | 1995-04-21 |
| JP3110221B2 JP3110221B2 (ja) | 2000-11-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0646860B1 (ja) |
| JP (1) | JP3110221B2 (ja) |
| KR (1) | KR0139872B1 (ja) |
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-
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-
1994
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- 1994-10-04 DE DE69423694T patent/DE69423694T2/de not_active Expired - Lifetime
- 1994-10-04 KR KR94025294A patent/KR0139872B1/ko not_active IP Right Cessation
- 1994-10-04 EP EP94115592A patent/EP0646860B1/en not_active Expired - Lifetime
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| EP0646860B1 (en) | 2000-03-29 |
| KR0139872B1 (en) | 1998-07-01 |
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