DE69423694T2

DE69423694T2 - Volladdiererschaltung

Info

Publication number: DE69423694T2
Application number: DE69423694T
Authority: DE
Inventors: Hiroyuki Hara; Takayasu Sakurai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-10-04
Filing date: 1994-10-04
Publication date: 2000-08-10
Anticipated expiration: 2014-10-05
Also published as: EP0646860B1; JPH07104975A; KR0139872B1; EP0646860A1; JP3110221B2; US5596520A; DE69423694D1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Volladdierer- Schaltung, und insbesondere auf eine Volladdierer-Schaltung zur Übertragung eines Übertragsignals bzw. Carry-Signals von einem Volladdierer eines weniger bedeutenden bzw. weniger signifikanten Bits zu einem Volladdierer eines bedeutenderen bzw. signifikanteren Bits.
Fig. 1 zeigt eine Addiererschaltung, welche sich auf die vorliegende Erfindung bezieht, bei welcher zwei Carry-Signale aus einem Volladdierer einer vorangegangenen Stufe als komplementäre Differenzen-Carrysignale eingegeben werden; Additionsdaten werden auf der Grundlage der Carrysignale und zu addierender Daten erhalten; und die anderen Carrysignale werden an einen Volladdierer einer nachfolgenden Stufe übertragen.
Ausführlicher gesagt, werden die komplementären Carrysignale Cin und /Cin aus dem Volladdierer der vorangegangenen Stufe in den gegenwärtigen Volladdierer eingegebenen. Wenn in diesem Volladdierer der Signalpegel des Carrysignals Cin höher ist als jener des Carrysignals /Cin, wird für das Bit der nachfolgenden Stufe kein Carry bzw. Übertrag erzeugt. Im Gegensatz dazu, wenn der Signalpegel des Carrysignals Cin niedriger ist als jene des Carrysignals /Cin, wird ein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt. Zwischen zwei Eingangsanschlüssen zur Eingabe der Carrysignale C und /C aus dem Bit der vorangegangenen Stufe, und zwei Ausgangsanschlüssen zur Ausgabe der Carrysignale Cout und /Cout an das Bit der nachfolgenden Stufe, sind zwei Signalleitungen 131 und 133 angeschlossen, um jeweils die Carrysignale zu übertragen. Zwischen den zwei Signalleitungen 131 und 133 sind zwei N-Kanal Transistoren 127 und 129 als Übertragungstore bzw. Gates der Signalleitungen vorgesehen.
Vor dem Betrieb wird ein Vorladesignal PREC in die zwei Gates der zwei N-Kanal Transistoren 137 und 139 eingegeben, um diese Transistoren einzuschalten, so daß die Signalleitungen 131 und 133 auf einen vorbestimmten Pegel vorgeladen werden. Ferner werden die zwei Signalleitungen 131 und 133 auf das gleiche Potential eingestellt, über einen N-Kanal Transistor 142, der ebenfalls ansprechend auf das Vorladesignal PREC eingeschaltet wird. Auf die gleiche Weise wie oben wird das Vorladesignal PREC in das Gate eines N-Kanal Transistors 135 eingegeben, um diesen Transistor einzuschalten, so daß die zwei Eingangsanschlüsse zur Eingabe der Carrysignale Cin und /Cin durch diesen N-Kanal Transistor 135 auf das gleiche Potential eingestellt werden. Danach werden beide Transistoren 137 und 139 abgeschaltet, um den Additionsvorgang durchzuführen.
In dem Bit der gegenwärtigen Stufe werden zwei Daten A und B addiert. Wenn beide Daten auf dem logischen [1]-Pegel sind, muß ein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt werden, unabhängig von den Carrysignalen Cin und /Cin, die durch das weniger bedeutende Bit angelegt werden. In diesem Fall gibt eine EX-ODER-Schaltung 116 (an welche zwei Eingangsdaten A und B angelegt werden) ein Signal des logischen Pegels [0] an die Gates des N-Kanal Transistoren 127 und 129 aus, so daß diese Transistoren beide abgeschaltet werden. Im Ergebnis werden beide Carrysignale Cin und /Cin nicht an das Bit der nachfolgenden Stufe übertragen.
Die EX-ODER-Schaltung 116 und eine NAND-Schaltung 117 (wobei Eingangssignale A und B an beide angelegt werden) geben beide jeweils ein Signal des logischen Pegels [0] aus. Diese zwei Signale des logischen [0]-Pegels der Schaltungen 116 und 117 und das logische [0]-Pegelsignal des Vorladesignals PREC werden alle in eine NAND-Schaltung eingegeben, so daß die NAND-Schaltung 120 das Signal mit dem logischen Pegel [1] ausgibt. Dieses Signal wird an das Gate des N-Kanal Transistors 123 gegeben, um diesen einzuschalten, mit dem Ergebnis, daß die Signalleitung 131 auf ein niedriges Potential Vss entladen wird. Im Gegensatz dazu gibt eine NAND- Schaltung 121 ein logisches [0]-Pegelsignal aus. Dieses Signal wird an das Gate eines N-Kanal Transistors 125 gegeben, um ihn auszuschalten, mit dem Ergebnis, daß die Signalleitung 133 auf dem vorgeladenen Potential PREC gehalten wird. Daher wird das Potential der Signalleitung 131 niedriger als jenes der Signalleitung 133, so daß das Potential des Carrysignals Cout niedriger wird als jenes des Carrysignals /Cout. Im Ergebnis wird ein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt.
Andererseits, wenn beide Daten auf dem logischen [0]-Pegel sind, wird kein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt, unabhängig von dem Carrysignalen Cin und /Cin, die von dem Bit niedriger Bedeutung angelegt werden. In diesem Fall gibt die EX-ODER-Schaltung 116 (an welche zwei Eingabedaten A und B angelegt werden) ein logisches [0]-Pegelsignal an die Gates der N-Kanal Transistoren 127 und 129 aus, so daß diese Transistoren beide ausgeschaltet werden. Als Ergebnis werden die Carrysignale Cin und /Cin beide nicht an das Bit der nachfolgenden Stufe übertragen.
Die EX-ODER-Schaltung 116 (an welche die Eingabedaten A und B angelegt werden) gibt das logische [0]-Pegelsignal aus. Die NAND-Schaltung 117 (an welche die Eingabedaten A und B auf gleiche Weise angelegt werden) gibt das logische [1]- Pegelsignal aus. Dieses Signal wird von einem Invertierer 119 auf das logische Signal des Pegels [0] invertiert. Diese zwei logischen [0]-Pegelsignale der Schaltungen 116 und 117 und das logische [0]-Pegelsignal des Vorladesignals PREC werden alle in die NAND-Schaltung 121 eingegeben, so daß die NAND- Schaltung 121 das logische [1]-Pegelsignal ausgibt. Dieses Signal wird an das Gate des N-Kanal Transistors 125 gegeben, um ihn einzuschalten, mit dem Ergebnis, daß die Signalleitung 133 auf ein niedriges Potential Vss entladen wird. Im Gegensatz dazu gibt die NAND-Schaltung 120 ein logisches [0]- Pegelsignal aus. Dieses Signal wird an das Gate des N-Kanal Transistors 123 gegeben, um ihn auszuschalten, mit dem Ergebnis, daß die Signalleitung 133 auf dem vorgeladenen Potential PREC gehalten wird. Daher wird das Potential der Signalleitung 133 höher als jenes der Signalleitung 131, so daß das Potential des Carrysignals Cout höher wird als jenes des Carrysignals /Cout. Als Ergebnis wird kein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt.
Wenn die Eingangsdaten A und B jeweils auf dem logischen [0]- Pegel und [1]-Pegel sind, oder jeweils auf dem logischen [1]- Pegel und [0]-Pegel, entscheiden die Carrysignale Cin und /Cin, die von dem Bit geringerer Bedeutung angelegt werden, ob ein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe erzeugt werden muß oder nicht. Wenn die Eingangsdaten A und B in die EX-ODER-Schaltung 116 eingegeben werden, wird das logische [1]-Pegelsignal in die Gates der N-Kanal Transistoren 127 und 129 eingegeben, um sie jeweils einzuschalten. Ferner wird das Signal des logischen [0]-Pegels aus den zwei NAND- Schaltungen 120 und 121 ausgegeben, um jeweils die N-Kanal Transistoren 123 und 125 auszuschalten. Als Ergebnis werden die Carrysignale Cin und /Cin aus dem Bit der vorangegangenen Stufe ausgegeben wie sie sind, an das Bit der nachfolgenden Stufe als Carrysignale Cout und /Cout.
Ferner werden die Bits wie folgt addiert: die Ausgangsresultate der EX-ODER-Schaltung 116 für eingegebene Eingangsdaten A und B und das verstärkte Ergebnis eines Leseverstärkers 113 betreffend die Carrysignale der vorangegangenen Stufe Cin und /Cin werden beide in eine EX- ODER-Schaltung 118 eingegeben, und das logische Operationsergebnis hiervon wird nach Außen als Additionsdatensignal SUM OUT ausgegeben.
In der in Fig. 1 gezeigten Schaltung sind die Carrysignale Cin und /Cin, die aus dem Bit der vorangegangenen Stufe eingegeben werden, Kleinstpegel-Differenzsignale, und daher ist die Potentialdifferenz zwischen den beiden klein. Nach der Verstärkung durch den Leseverstärker 113 wird ein Differenzsignal zwischen den zwei Signalen Cin und /Cin in die EX-ODER-Schaltung 118 zusammen mit den Eingangsdaten A und B eingegeben. In anderen Worten, das Additionsergebnis kann auf der Grundlage des Differenzensignals mit einer von dem Leseverstätker 113 verstärkten großen Amplitude erhalten werden, ohne Verwendung der Kleinstamplituden- Differenzcarrysignale Cin und /Cin. Dementsprechend besteht das Problem, daß eine gewisse Zeit erforderlich ist, um das von dem Leseverstärker verstärkte Signal zu laden und entladen, so daß die Betriebsgeschwindigkeit abnimmt und gleichzeitig der Stromverbrauch zunimmt.
Zusätzlich muß das Additionsdatensignal SUM OUT, daß von der EX-ODER-Schaltung 118 ausgegeben wird, durch eine Halteschaltung (nicht gezeigt), die mit einem Ausgangsanschluß der EX-ODER-Schaltung 118 verbunden ist, gehalten werden. Da diese Halteschaltung getrennt vom Leseverstärker 113 vorgesehen ist, wird ein weiteres Signal zur Bestimmung der Haltetaktung zusätzlich benötigt, wodurch das weitere Problem geschaffen wird, daß die Zahl der Elemente unweigerlich zunimmt.
Patent Abstracts of Japan, Band 14, Nr. 500 (P-1125), 31.10.1990 & JP-A-02 206 831 offenbart eine Volladdierer- Schaltung, bei welcher das XODER-Signal und XNODER-Signal von Eingangssignalen an erste und zweite Logikschaltungen ausgegeben werden. Eine erste Pegelsicherungsschaltung sichert, daß die Pegel der aus der ersten Logikschaltung ausgegebenen Signale ein Versorgungspotential oder ein Erdpotential haben, und legt sie an die zweite Logikschaltung an. Eine zweite Pegelsicherungsschaltung sichert, daß die Pegel der aus der zweiten Logikschaltung ausgegebenen Signale das Versorgungspotential oder Erdpotential haben, und legt diese Signale an einen ersten Leseverstärker an. Eine erste und zweite Übertragungsgate-Schaltung sind vorgesehen, welche - in Übereinstimmung mit den Pegeln der ausgegebenen Signale der ersten Logikschaltung - das Durchlaufen der Signale gestatten oder nicht. Eine Carrysignal-Löschschaltung steuert den Pegel eines Carryeingangssignals, welches durch die erste Übertragungsgate-Schaltung gelaufen ist. Eine Carry- Erzeugungssschaltung steuert den Pegel des komplementären Signals des Carryeingangssignals, welches durch die zweite Übertragungsgate-Schaltung gelaufen ist, in Übereinstimmung mit dem Pegel eines Signals A oder B. Eine zweite Leseverstärkerschaltung gibt ein Carryausgangssignal CO und das komplementäre Signal aus, das Inverse von CO, aus Ausgangsanschlüssen Y und dem Inversen von Y.
WO 85/04965 offenbart eine Carrypropagier-Addierschaltung, welche differentiell eine Carryeingabe erfaßt, wobei erste und zweite Carrybit-Leiter auf eine gleiche Spannung vorgeladen werden, durch einen Vorladeabschnitt.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist die Aufgabe der vorliegenden Erfindung, eine Volladdierer-Schaltung zu schaffen, welche die Betriebsgeschwindigkeit erhöhen, den Stromverbrauch senken und des weiteren die Zahl der Elemente senken kann.
Diese Aufgabe wird durch eine Volladdierer-Schaltung mit den Merkmalen des Anspruchs 1 gelöst.
Wenn die Addition auf der Grundlage der Differenzcarrysignale mit großer Pegeldifferenz durchgeführt wird, die erhalten werden nach der Leseverstärkung, wie es der Fall war bei der oben erwähnten Schaltung, die mit der vorliegenden Erfindung in Beziehung steht, ist eine lange Ladezeit und ein großer Stromkonsum erforderlich. In der vorliegenden Erfindung dagegen, da die Addition vom Berechnungsblock auf der Grundlage der Differenzcarrysignale mit kleinster Pegeldifferenz durchgeführt wird, die vor der Leseverstärkung erhalten werden, ist es möglich die Betriebsgeschwindigkeit zu erhöhen und den Stromverbrauch zu senken. Ferner, da das Additionsresultat verstärkt wird und ferner durch den Leseverstärker mit Haltefunktion gehalten wird, ist es möglich die Zahl der erforderlichen Elemente zu verringern, im Vergleich mit dem Fall, bei dem die Additionsberechnung auf der Grundlage der Signale durchgeführt wird, die von dem Leseverstärker verstärkt wurden, und ferner das berechnete Resultat von einer anderen Halteschaltung gehalten wird, welche getrennt vom Leseverstärker vorgesehen ist.
Weitere Ausführungen und Verbesserungen der vorliegenden Erfindung gehen aus den abhängigen Ansprüchen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltbild, daß eine Volladdierer-Schaltung zeigt, die mit der vorliegenden Erfindung in Beziehung steht;
Fig. 2 ist ein Schaltbild, daß eine Ausführung der Volladdierer-Schaltung nach der vorliegenden Erfindung zeigt;
Fig. 3 ist ein Schaltbild, daß eine Eingangsblockstruktur der in Fig. 2 gezeigten Volladdierer-Schaltung zeigt;
Fig. 4 ist ein Schaltbild, daß eine Umschalt-Schaltung und eine Leseverstärkerschaltung mit Haltefunktion der in Fig. 2 gezeigten Volladdierer-Schaltung zeigt;
Fig. 5 ist ein Schaltbild, daß ein Beispiel einer Schaltung zur Erzeugung von Steuersignalen zeigt, die für die in Fig. 2 gezeigte Volladdierer-Schaltung verwendet werden; und
Fig. 6 ist ein Zeitdiagramm, daß die Signalformen von verschiedenen Signalen der in Fig. 2 gezeigten Volladdierer-Schaltung zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGEN

Eine Ausführung der Volladdierer-Schaltung nach der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die angehängten Zeichnungen beschrieben.
Fig. 2 zeigt eine 3-Bit-Volladierer-Schaltung der vorliegenden Erfindung. Eine Volladdierer-Schaltung besteht aus drei Berechungsblöcken 31a, 31b und 31c, zur Erhaltung von Additionsdaten und Carrysignalen C und /C, welche an das Bit der nachfolgenden Stufe auszugeben sind, für jedes Bit. In jeden Berechnungsblock 31a, 31b oder 31c werden Eingangsdaten A1 und B1, A2 und B2, oder A3 und B3 und Carrysignale C und /C des Bits der vorangegangenen Stufe eingegeben.
Ferner besteht jeder Berechnungsblock 31a (als ein Beispiel von drei Blöcken) aus einem Eingangsblock 11a; zwei N-Kanal Transistoren 21a und 22a zum Laden einer Signalleitungen 31 für die Übertragung des Carrysignals C aus dem Bit der vorangegangenen Stufe an das Bit der nachfolgenden Stufe; einem N-Kanal Transistor 23a (als ein Übertragungsgate bzw. Übertragungstor) zur Aktivierung oder Deaktivierung der Signalleitung 31; einem N-Kanal Transistor 24a zum Laden der Signalleitung 31; zwei N-Kanal Transistoren 25a und 26a zum Laden einer Signalleitung 32 für die Übertragung des Carrysignals /C aus dem Bit der vorangegangenen Stufe an das Bit der nachfolgenden Stufe; einem N-Kanal Transistor 27a (als ein Übertragungsgate bzw. Übertragungstor) zur Aktivierung oder Deaktivierung der Signalleitung 32; einem N-Kanal Transistor 28a zum Entladen der Signalleitung 32; und einer Umschalt-Schaltung 15a zur Durchführung eines EX-ODER-Vorgangs auf der Grundlage eines Steuersignals P1 und von Carrysignalen C und /C (wird später beschrieben).
Der Eingangsblock 11a gibt die Eingabedaten A1 und B1 (wie später beschrieben wird) ein, und erzeugt jeweils Steuersignale P1, K1 und G1. der Betrieb der Transistoren 23a und 27a wird jeweils auf der Grundlage dieses Steuersignals P1 gesteuert.
Der N-Kanal Transistor 21a wird ansprechend auf ein Vorladesignal /PREC betrieben, das an sein Gate angelegt wird, und der N-Kanal Transistor 22a wird ansprechend auf ein Steuersignal G1 gesteuert, das aus dem Eingangsblock 11a an sein Gate ausgegeben wird.
Der N-Kanal Transistor 24a wird ansprechend auf ein Vorladesignal PREC betrieben, das an sein Gate angelegt wird.
Der N-Kanal Transistor 25a wird ansprechend auf ein Vorladesignal /PREC betrieben, das an sein Gate angelegt wird, und der N-Kanal Transistor 26a wird ansprechend auf ein Steuersignal K1 gesteuert, das aus dem Eingangsblock 11a an sein Gate ausgegeben wird.
Der N-Kanal Transistor 28a wird ansprechend auf ein Vorladesignal PREC betrieben, das an sein Gate angelegt wird.
Die Umschalt-Schaltung 15a schaltet die Kombination der Differenzcarrysignale C und /C, oder /C und C auf der Grundlage des Steuersignals P1, das von dem Eingangsblock 11a betrieben wird, wie oben beschrieben, und führt die EX-ODER- Operation durch, die für den Addiervorgang notwendig ist. Die Kombination der Carrysignale C und /C, oder /C und C, hat eine winzige Potentialdifferenz. Dieses Signal wird in einen Leseverstärker 16a mit Haltefunktion eingegeben, auf einen notwendigen Pegel differenzverstärkt, und dann als Additionsdatensignal S1 ausgegeben. Ferner wird dieser Leseverstärker 16a mit Haltefunktion auch mit einer Funktion ausgestattet, um das Additionsdatensignal S1 ansprechend auf das Leseverstärker-Aktivierungssignal SAB zu halten.
Die anderen Berechnungsblöcke 31b und 31c sind im Grunde genommen die gleichen wie der oben beschriebene Berechnungsblock 31a, so daß eine ausführliche Beschreibung hier weggelassen wird.
Der Betrieb des Berechnungsblocks 31a und des Leseverstärkers 16a mit Haltefunktion, die in Fig. 2 gezeigt werden, wird im folgenden beschrieben.
Vor der Additionsoperation jedes Bits werden die Leitungen 31 und 32 für die Übertragung der Carrysignale C und /C vorgeladen. Das Vorladesignal PREC wird auf den logischen [1]- Pegel gesetzt, und die Signalleitungen 31 und 32 werden beide auf den logischen [0]-Pegel entladen. Nach dem Vorladen wird das Vorladesignal PREC auf den logischen [0]-Pegel gesetzt, und das Vorladesignal /PREC wird auf den logischen [1]-Pegel gesetzt.
Hier werden die Eingabedaten A1 und B1 dem Eingangsblock 11a eingegeben. Fig. 3 zeigt die Schaltungskonstruktion dieses Eingangsblocks 11a. In Fig. 3 werden Eingangsdaten A1 und B1 einer EX-ODER-Schaltung 12a, einer NODER-Schaltung 13a und einer UND-Schaltung 14a jeweils eingegeben, um jeweils die Steuersignale P1, K1 und G1 auszugeben.
In dem Fall, wo die Eingangsdaten A1 und B1 jeweils auf den logischen [1]-Pegel und [0]-Pegel eingestellt sind, oder jeweils auf den logischen [0]-Pegel und [1]-Pegel, wird das Steuersignal P1 mit dem logischen [1]-Pegel nur von der EX- ODER-Schaltung 12a ausgegeben. Daher werden die N-Kanal Transistoren 23a und 27a eingeschaltet, so daß Carrysignale C und /C, die aus dem Bit der vorangegangenen Stufe übertragen werden, übertragen werden wie sie sind, jeweils durch die Signalleitungen 31 und 32 an das Bit der nachfolgenden Stufe.
Wenn die Eingangsdaten A1 und B1 beide auf dem logischen [1]- Pegel sind, ist es notwendig ein Carry bzw. Übertrag für das Bit der nachfolgenden Stufe zu erzeugen, unabhängig von den Carrysignalen C und /C des Bits der vorangegangenen Stufe. In diesem Fall gibt nur die UND-Schaltung 14a das Steuersignal G1 des logischen [1]-Pegels aus. Dieses Steuersignal G1 wird dem Gate des N-Kanal Transistors 22a eingegeben, um ihn einzuschalten, so daß die Signalleitung 31 geladen wird, in Zusammenarbeit mit dem N-Kanal Transistor 21a, der eingeschaltet wird ansprechend auf das Vorladesignal /PREC des logischen Pegels [1], das an seinem Gate angelegt wird. Da der N-Kanal Transistor 26a von dem Steuersignal K1 des logischen Pegels [0] abgeschaltet wird, ist die Signalleitung 32 nicht geladen. Dementsprechend ist der Pegel des Carrysignals C höher als jener des Carrysignals /C.
Als Ergebnis werden die Carrysignale C und /C, welche einen Carry bzw. Übertrag anzeigen, an das Bit der nachfolgenden Stufe ausgegeben.
Wenn die Eingangsdaten A1 und B1 beide auf dem logischen [0]- Pegel liegen, wird kein Carry bzw. Übertrag erzeugt, unabhängig von dem Carrysignalen C und /C des Bits der vorangegangenen Stufe. In diesem Fall gibt nur die NODER- Schaltung 13a das Steuersignal K1 des logischen Pegels [1] aus. Dieses Steuersignal K1 wird dem Gate des N-Kanal Transistors 26a eingegeben, um ihn einzuschalten, so daß die Signalleitung 32 geladen wird, im Zusammenwirken mit dem N- Kanal Transistor 25a, der ansprechend auf das Vorladesignal /PREC des logischen Pegels [1], das an seinem Gate angelegt ist, eingeschaltet ist. Da der N-Kanal Transistor 22a von dem Steuersignal G1 des logischen Pegels [0] abgeschaltet ist, wird die Signalleitung 31 nicht geladen. Dementsprechend ist der Pegel des Carrysignals /C höher als jener des Carrysignals C.
Im Ergebnis werden die Carrysignale C und /C, welche keinen Carry bzw. Übertrag anzeigen, an das Bit der nachfolgenden Stufe ausgegeben.
Der gleiche Betrieb wir oben wird jeweils in den anderen Blöcken 31b und 31c ausgeführt.
Hierbei ist es notwendig, die Größe der N-Kanal Transistoren 21a bis 21c, 22a bis 22c, 23a bis 23c und 24a bis 24c, welche alle mit der Signalleitung 31 verbunden sind, sowie die Größen der N-Kanal Transistoren 25a bis 25c, 26a bis 26c, 27a bis 27c, 28a bis 28c, welche alle mit der Signalleitung 32 verbunden sind, unter Berücksichtigung der folgenden Punkte zu bestimmen:
Im Fall beispielsweise der Signalleitung 31, wird der Pegel des Carrysignals C, das an die Signalleitung 31 übertragen wird, minimiert, wenn das Carrysignal C, das von dem am wenigsten bedeutenden Bit erzeugt und ausgegeben wird, an das bedeutendste Bit über alle N-Kanal Transistoren 23a, 23b, 23c, ... übertragen wird. Daher ist es notwendig die Abmessungen der Transistoren 21a bis 21c, 22a bis 22c, 23a bis 23c so zu bestimmen, daß das Carrysignal des Minimalpegels von dem Leseverstärker für das am wenigsten bedeutende Bit erfaßt werden kann (in anderen Worten, die Größen der Transistoren müssen groß genug sein, um das Carrysignal zu übertragen ohne den Potentialpegel des Carrysignals übermäßig zu verringern). Diese Transistorabmessungen stehen in Beziehung zu der erforderlichen Betriebsgeschwindigkeit. Das bedeutet, daß wenn eine hohe Betriebsgeschwindigkeit erforderlich ist, das Carrysignal zu einem frühen Zeitpunkt in dem Prozeß erfaßt werden muß, während welchem die Signalleitung 31 von den Transistoren 21a bis 21c und 22a bis 22c geladen wird und dadurch das dortige Potential zunimmt. Daher ist es notwendig, die Abmessungen der Transistoren ausreichend groß zu wählen. Ferner muß die Größe des Transistors 24a so bestimmt werden, daß die Vorladung innerhalb des Vorladezyklus abgeschlossen werden kann.
Nun wird der Betrieb der Carrysignale C und /C, deren Pegel entschieden wurden, der Umschalt-Schaltung 15a zur Ausführung der EX-ODER-Operation auf der Grundlage des von dem Eingangsblock 11a ausgegebenen Steuersignals P, und des Leseverstärkers 16a mit Haltefunktion im folgenden beschrieben. Die Umschalt-Schaltung 15a und der Leseverstärker 16a mit Haltefunktion sind so aufgebaut, wie es in Fig. 4 gezeigt ist.
Die Umschalt-Schaltung 15a besteht aus N-Kanal Transistoren N1 und N3, wobei in jedes Gate das Steuersignal /P1 eingegeben wird, und aus N-Kanal Transistoren N2 und N4, wobei in jedes Gate das Steuersignal P1 eingegeben wird. Das Carrysignal /C wird in ein Ende des N-Kanal Transistors N1 angegeben, und das Carrysignal C wird in ein Ende des N-Kanal Transistors N2 angegeben. Die anderen Enden von beiden N-Kanal Transistoren N1 und N2 sind mit dem Gate eines P-Kanal Transistors P3 des Leseverstärkers 16a mit Haltefunktion verbunden. Auf die gleiche Weise wie oben, wird das Carrysignal C in ein Ende des N-Kanal Transistors N3 eingegeben, und das Carrysignal /C wird in ein Ende des N-Kanal Transistors N4 eingegeben. Die anderen Enden von beiden N-Kanal Transistoren N3 und N4 sind mit dem Gate des P-Kanal Transistors P2 des Leseverstärkers 16a mit Haltefunktion verbunden. Wenn das Steuersignal P1 auf dem logischen [1]-Pegel ist (das Signal /P auf dem logischen [0]- Pegel) werden die N-Kanal Transistoren N2 und N4 beide eingeschaltet. Daher wird das Carrysignal C in das Gate des P- Kanal Transistors P3 eingegeben, und das Carrysignal /C wird in das Gate des P-Kanal Transistors P2 eingegeben. Im Gegensatz dazu, wenn das Steuersignal P1 auf dem logischen [0]-Pegel (das Signal /P auf dem logischen [1]-Pegel ist), da die Eingangsbedingungen vertauscht sind, wird das Carrysignal /C in das Gate des P-Kanal Transistors P3 eingegeben, und das Carrysignal C wird in das Gate des P-Kanal Transistors P2 eingegeben.
Der Leseverstärker 16a mit Haltefunktion ist mit P-Kanal Transistoren P1 bis P6 ausgestattet, sowie mit einer Differenzverstärkerschaltung mit Stromspiegel, die aus N-Kanal Transistoren N5 bis N10 besteht, und mit einer Halteschaltung 18a, die aus zwei NODER-Schaltungen NR1 und NR2 besteht. Der Leseverstärker 16a mit Haltefunktion arbeitet auf der Grundlage des Leseverstärker-Aktivierungssignals SAB, das dem Gate der N-Kanal Transistoren N7 bis N10 eingegeben wird. In anderen Worten, wenn das Signal SAB auf dem logischen [1]- Pegel liegt, wird die Vorladung ausgeführt, so daß die N-Kanal Transistoren N7 bis N10 eingeschaltet werden und dadurch Knoten N11 und N12, die den Ausgangsanschlüssen der Differenzverstärkerschaltung entsprechen, auf einem Erdpotential Vss gehalten werden. Wenn das Signal SAB auf den logischen [0]-Pegel wechselt, da die N-Kanal Transistoren N7 und N10 alle abgeschaltet sind, werden sowohl der Lesevorgang als auch der Haltevorgang durchgeführt.
Die Carrysignale C und /C werden aus der Umschalt-Schaltung 15a in den Leseverstärker 16a mit Haltefunktion eingegeben und dann differenzverstärkt, um beide Ausgangsknoten N11 und N12 zu bestimmen. Diese Pegel an den Ausgangsknoten N11 und N12 werden der Halteschaltung 18a eingegeben, so daß das Additionsdatensignal SUM durch einen Ausgangsanschluß der Halteschaltung 18a ausgegeben werden kann.
Etwas praktischer ausgedrückt, wenn das Steuersignal P1 auf dem logischen [1]-Pegel ist (das Signal /P1 auf dem logischen [0]-Pegel ist), wird das Carrysignal C dem Gate des P-Kanal Transistors P3 eingegeben, und das Signal /P wird dem Gate des P-Kanal Transistors P2 eingegeben. Hierbei, wenn das Carrysignal C auf dem logischen [1]-Pegel ist (das Signal /C auf dem logischen [0]-Pegel ist), wird der P-Kanal Transistor P3 abgeschaltet, und der P-Kanal Transistor P2 eingeschaltet. In diesem Fall werden der P-Kanal Transistor P6 und der N- Kanal Transistor N5 eingeschaltet, und der P-Kanal Transistor PS und der N-Kanal Transistor N6 werden abgeschaltet. Als Ergebnis befindet sich der Ausgangsknoten N12 auf dem logischen [0]-Pegel, und der Ausgangsknoten N11 auf dem logischen [1]- Pegel, so daß die Halteschaltung 18a ein Additionsdatensignal SUM des logischen [0]-Pegels ausgibt.
Hierbei werden das Leseverstärker-Aktivierungssignal SAB und das Vorladesignal PREC beide von einem Taktsignal CLOCK erzeugt. Fig. 4 zeigt ein Beispiel der Schaltung zur Erzeugung des Leseverstärker-Aktivierungssignals SAB und des Vorladesignals PREC auf der Grundlage des Taktsignals CLOCK. Die Schaltung besteht aus Invertierern IN11 bis IN16, Verzögerungsinvertierern DI11 bis DI17, einer NODER-Schaltung NR11 und einer UND-Schaltung AN11.
Ferner zeigt die Fig. 6 ein Zeitdiagramm des Leseverstärker- Aktivierungssignals SAB und des Vorladesignals PREC, die beide von der in Fig. 5 gezeigten Schaltung ansprechend auf das Taktsignal CLOCK erzeugt werden. Ferner zeigt Fig. 6 die jeweiligen Pegel der Eingangsdaten A1 und B1, der Carrysignale C und /C, und des Additionsdatensignals SUM.
In Fig. 6, wenn das Taktsignal CLOCK ansteigt, steigt auch das Vorladesignal PREC an, so daß die Signalleitungen 31 und 32 beide auf das Erdpotential Vss in Fig. 2 vorgeladen werden. Danach, wenn das Vorladesignal PREC abfällt, wird die Differenz zwischen den zwei Carrysignalen C und /C berechnet. Daher nimmt die relative Potentialdifferenz zwischen den zwei Carrysignalen C und /C, die durch die zwei Signalleitungen 31 und 32 übertragen werden, allmählich zu, wie in Fig. 6 gezeigt.
In dem nachfolgenden Zyklus, wenn der Taktsignal CLOCK ansteigt und das Vorladesignal PREC abfällt, werden die Signalleitungen 31 und 32 erneut vorgeladen. Zu diesem Zeitpunkt werden die Carrysignale C und /C, die durch gleichzeitige Berechnung erhalten werden, in den Leseverstärker 16a mit Haltefunktion über die Umschalt- Schaltung 15a eingegeben.
Zu dem Zeitpunkt, bei dem das Taktsignal CLOCK ansteigt und ferner das Leseverstärker-Aktivierungssignal SAB auf den logischen [0]-Pegel abfällt, verstärkt der Leseverstärker 16a mit Haltefunktion die zwei eingegebenen Carrysignale C und /C und hält die verstärkten Signale. Nach dem Halten der Additionsdaten SUM, steigt das Leseverstärker- Aktivierungssignal SAB auf den logischen [1]-Pegel, so daß der Leseverstärker 16a mit Haltefunktion vorgeladen wird. Ferner wechselt das Vorladesignal PREC auf den logischen [1]-Pegel, um die Signalleitungen 31 und 32 für die nachfolgende Berechnung vorzuladen.
In der oben beschriebenen Ausführung können die folgenden Wirkungen erzielt werden: in der in Fig. 1 gezeigten Schaltung, nachdem die winzigen bzw. kleinsten Differenzcarrysignale C und /C von dem Leseverstärker 113 verstärkt wurden, um ein Differenzsignal mit einer großen Pegeldifferenz zwischen den beiden Signalen zu erhalten, wird das Differenzcarrysignal aus dem Leseverstärker 113 an die EX- ODER-Schaltung 118 für die Additionsoperation angelegt. Daher ist eine relativ lange Zeit erforderlich und ein relativ großer Strom wird verbraucht. Zusätzlich ist die Schaltung zum Halten des Additionsergebnisses getrennt vom Leseverstärker vorgesehen, so daß die Zahl der Elemente groß ist.
Im Gegensatz dazu wird in der in Fig. 2 gezeigten Schaltung die Additionsoperation durch Verwendung der Carrysignale C und /C von kleiner Pegeldifferenz ausgeführt (vor der Verstärkung durch die Leseverstärker 16a bis 16c mit Haltefunktion). Danach werden die Additionsdaten, die von den Umschalt- Schaltungen 15a bis 15c ausgegeben werden, den Leseverstärkern 16a bis 16c mit Haltefunktion eingegeben, um deren Pegel auf einen erforderlichen Pegel zu verstärken. Wie oben beschrieben, da in der Schaltung nach der vorliegenden Erfindung die Additionsoperation auf der Grundlage der Carrysignale C und /C mit kleinster Potentialdifferenz durchgeführt wird (erhalten vor der Verstärkung durch den Leseverstärker), ist es möglich die erforderliche Ladezeit zu verringern und den Stromverbrauch zu senken. Zusätzlich, da die Leseverstärker 16a bis 16c mit der Haltefunktion ausgestattet sind, ist es möglich die Differenzverstärkungs- Operation und die Halteoperation auf der Grundlage des gemeinsamen Signals SAB zu steuern, so daß die Zahl der Elemente verringert werden kann.
Die Ausführung der Volladdierer-Schaltung nach der vorliegenden Erfindung wurde nur im Wege eines Beispiels erklärt. Das bedeutet, daß die in Fig. 2 bis 5 beschriebenen Schaltungen als Beispiele beschrieben wurden, so daß verschiedene Modifikationen durchgeführt werden können, ohne nur auf die gezeigten Beispiele beschränkt zu sein.
Ferner ist die Taktung in dem in Fig. 6 gezeigten Zeitdiagramm so bestimmt, daß nach dem Abschluß der Halteoperation der Leseverstärker 15a bis 15c mit Haltefunktion auf der Grundlage des Leseverstärker- Aktivierungssignals SAB, die Signalleitungen 31 und 32 auf der Grundlage des Vorladesignals PREC vorgeladen werden. Wenn jedoch eine höhere Betriebsgeschwindigkeit erforderlich ist, ist es auch möglich den Vorlade-Vorgang für die Signalleitungen 31 und 32 vor dem vollständigen Ende der Halteoperation der Leseverstärker 15a bis 15c mit Haltefunktion zu beginnen. In diesem Fall, zum Beispiel in Fig. 5, wird der Knoten ND2, der mit dem Ausgangsanschluß des Invertierers IN14 verbunden ist, mit dem Ausgangsanschluß des Verzögerungsinvertierers DI12 verbunden. Durch diese Verbindung kann das Vorladesignal PREC ansteigen bevor das Leseverstärker-Aktivierungssignal SAB ansteigt.

Claims

1. Volladdierer-Schaltung, welche eine Vielzahl von Volladdierern hat, wobei jeder für jedes Bit vorgesehen ist, und jeder Volladdierer umfaßt:

einen Berechnungsblock (31a, 31b, 31c), der auf ein erstes Carrysignal anspricht, das von einer vorangehenden Bitstufe als Differenzsignal gegeben wird, und auf zwei externe Eingangsdaten (A1, B1, A2, B2, A3, B3), die an einer gegenwärtigen Bitstufe addiert werden sollen, um Additionsdaten auszugeben, die auf der Grundlage des ersten Carrysignals und der externen Eingangsdaten berechnet werden, und um ferner ein zweites Carrysignal an eine nachfolgende Bitstufe als Differenzsignal (C, /C) auszugeben, das anzeigt, ob von der gegenwärtigen Bitstufe ein Carry erzeugt wird oder nicht;

wobei der Berechnungsblock umfaßt:

einen Eingangsblock (11a, 11b, 11c), der anspricht auf die externen Eingangsdaten (A1, B1, A2, B2, A3, B3) zur Erzeugung und zur Ausgabe von ersten (K1, G1, K2, G2, K3, G3) und zweiten Steuersignalen (P1, P2, P3);

ein Paar von Carrysignal-Leitungen (31, 32), die zwischen jeweiligen Volladdierern vorgesehen sind, um das erste Carrysignal, das an der vorangegangenen Bitstufe erzeugt wird, an die gegenwärtige Bitstufe anzulegen, und um das zweite Carrysignal (C, /C), das an der gegenwärtigen Bitstufe erzeugt wird, an die nachfolgende Bitstufe zu übertragen;

Vorlademittel (21a, 25a, 21b, 25b, 21c, 25c), die auf externe Vorladesignale (PREC, /PREC) ansprechen, um ein Paar der Carrysignal-Leitungen (31, 32) jeweils auf ein vorbestimmtes Potential vorzuladen;

zweite Carrysignal-Erzeugungsmittel (22a, 26a, 22b, 26b, 22c, 26c), die auf das erste Steuersignal (K1, G1, K2, G2, K3, G3) ansprechen, um das zweite Carrysignal zu erzeugen, nachdem ein Paar der Carrysignal-Leitungen vorgeladen wurden;

ein Transfergate (23a, 27, 23b, 27b, 23c, 27c), das auf das zweite Steuersignal (P1, P2, P3) anspricht, um ein Paar der Carrysignal-Leitungen ein oder auszuschalten, um das erste Carrysignal an die nachfolgende Bitstufe als zweites Carrysignal zu übertragen, in dem Fall, daß ein Paar der Carrysignal-Leitungen eingeschaltet ist;

wobei die Volladdierer-Schaltung dadurch gekennzeichnet ist, daß der Berechnungsblock ferner eine Umschalt- Schaltung (15a, 15b, 15c) umfaßt, die auf das zweite Carrysignal und das zweite Steuersignal (P1, P2, P3) anspricht, um die Exklusiv-Oder-Operation auf der Grundlage des zweiten Carrysignals und des zweiten Steuersignals auszuführen und ein Differenzsummensignal auszugeben, und dadurch, daß die Volladdierer-Schaltung weiterhin einen Leseverstärker (16a, 16b, 16c) mit Haltefunktion umfaßt, zur Ausgabe eines Additionsergebnisses der gegenwärtigen Bitstufe nachdem das Differenzsummensignal, das von dem Berechnungsblock ausgegeben wurde, differenzverstärkt und gehalten wurde;

wobei der Leseverstärker (16a, 16b, 16c) mit Haltefunktion umfaßt:

einen Differenzeingangsabschnitt (siehe Fig. 4, P1 bis P6) zum Zuführen des Differenzsummensignals (P1, P2, P3), und zur Ausgabe eines Signals, das eine Differenz zwischen dem Differenzsummensignal anzeigt;

einen Verstärker (N5-N10) zur Zuführung des Signals, das die Differenz anzeigt, zur Verstärkung der Differenz und zur Ausgabe des Additionsergebnisses der gegenwärtigen Bitstufe; und

eine Halteschaltung (18a) zum Halten und Ausgeben des Additionsergebnisses.

2. Volladdierer-Schaltung nach Anspruch 1, wobei der Eingangsblock anlegt:

wenn die externen Eingangsdaten (A1, B1, A2, B2, A3, B3) im logischen Pegel nicht übereinstimmen, das zweite Steuersignal (P1, P2, P3) an das Transfergate (23a, 27, 23b, 27b, 23c, 27c), so daß ein Paar der Carrysignal- Leitungen (31, 32) eingeschaltet werden können;

wenn die Eingangsdaten (A1, B1, A2, B2, A3, B3) beide auf einem ersten logischen Pegel sind, das zweite Steuersignal an das Transfergate (23a, 27, 23b, 27b, 23c, 27c), so daß ein Paar der Carrysignal-Leitungen (31, 32) abgeschaltet werden können, und ferner das erste Steuersignal (K1, G1, K2, G2, K3, G3) an das zweite Carrysignal-Erzeugungsmittel (22a, 26a, 22b, 26, 22c, 26c), so daß das zweite Carrysignal auf den ersten logischen Pegel eingestellt wird; und

wenn die Eingangsdaten (A1, B1, A2, B2, A3, B3) beide auf einem zweiten logischen Pegel sind, das zweite Steuersignal (P1, P2, P3) an das Transfergate (23a, 27, 23b, 27b, 23c, 27c), so daß ein Paar der Carrysignal- Leitungen (31, 32) abgeschaltet werden kann, und ferner das erste Steuersignal (K1, G1, K2, G2, K3, G3) an das zweite Carrysignal-Erzeugungsmittel (22a, 26a, 22b, 26, 22c, 26c), so daß das zweite Carrysignal auf den zweiten logischen Pegel eingestellt wird; und

wobei die Umschalt-Schaltung (15a, 15b, 15c) eine Exklusiv-Oder-Berechnung durchführt, indem eine relative Potentialdifferenz zwischen einem Paar der Carrysignal- Leitungen (31, 32) entsprechend der Übereinstimmung oder Nichtübereinstimmung der externen Eingangsdaten geschaltet wird, und das Berechnungsresultat an den Leseverstärker (16a, 16b, 16c) mit Haltefunktion anlegt.

3. Volladdierer-Schaltung nach Anspruch 2, wobei der Eingangsblock umfaßt:

eine UND-Schaltung (14a) und eine NODER-Schaltung (13a), die auf die externen Eingangsdaten ansprechen, um eine logische Summenoperation und eine logische Produktoperation durchzuführen, um das erste Steuersignal (K1, G1, K2, G2, K3, G3) als Differenzsignal auszugeben; und

eine EX-ODER-Schaltung (12a), die auf die externen Eingangsdaten (A1, B1, A2, B2, A3, B3) anspricht, um eine exklusive logische Summenoperation durchzuführen, um das zweite Steuersignal (P1, P2, P3) auszugeben;

wobei das zweite Carrysignal-Erzeugungsmittel (22a, 26a, 22b, 26, 22c, 26c) zwei Ladetransistoren umfaßt, die jeweils vorgesehen sind für ein Paar der Carrysignal- Leitungen (31, 32) und auf Steuersignale (K1, G1, K2, G2, K3, G3) ansprechen, die von der UND-Schaltung (14a) und der NODER-Schaltung (13a) an deren jeweilige Gates ausgegeben werden, um den Ladevorgang eines Paars der Carrysignal-Leitungen (31, 32) zu steuern; und

wobei das Transfergate (23a, 27, 23b, 27b, 23c, 27c) zwei Gatetransistoren umfaßt, die jeweils vorgesehen sind für ein Paar der Carrysignal-Leitungen (31, 32) und auf das zweite Steuersignal (P1, P2, P3) ansprechen, das von der EX-ODER-Schaltung (12a) an deren jeweilige Gates ausgegeben wird, zur Steuerung des Einschalt- und Ausschaltvorgangs des Transfergates.

4. Volladdierer-Schaltung nach Anspruch 3, wobei die Größen der zwei Ladetransistoren des zweiten Carrysignal- Erzeugungsmittels (22a, 26a, 22b, 26, 22c, 26c) und die Größen der zwei Transistoren des Transfergates (23a, 27, 23b, 27b, 23c, 27c) so bestimmt werden, daß wenn das erste Carrysignal, das von dem am wenigsten bedeutenden Bit zum bedeutendsten Bit übertragen wird wie es ist, der Leseverstärker (16a, 16b, 16c) mit Haltefunktion am Volladdierer der Stufe des am wenigsten bedeutenden Bits, dieses erste Carrysignal lesen kann.