DE68927560T2

DE68927560T2 - Hochgeschwindige, hochleistende Nulldetektorschaltung mit Parallelverarbeitung

Info

Publication number: DE68927560T2
Application number: DE68927560T
Authority: DE
Inventors: Masako Nec Ic Microcomp Nakano; Yutaka Nec Ic Microco Yamagami
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1988-04-29
Filing date: 1989-05-02
Publication date: 1997-05-28
Anticipated expiration: 2009-05-03
Also published as: EP0339685B1; JPH01277931A; EP0339685A2; EP0339685A3; DE68927560D1; US5020016A

Description

Parallelverarbeitende Nulldetektorschaltung mit hoher Geschwindigkeit und hoher Leistungsfähigkeit
Die Erfindung betrifft eine Nulldetektorschaltung für einen elektronischen Rechner oder einen Computer, und insbesondere eine Nulldetektorschaltung zum Erfassen von Nullen für alle Bits in dem Ergebnis einer Addition oder Subtraktion zwischen zwei Binärzahlen.
Bisher wurden die sog. Nulldetektorschaltungen zur Erfassung verwendet, daß das Ergebnis einer Addition oder einer Subtraktion zwischen zwei Binärzahlen aus der gleichen Anzahl von Bits vom höchstwertigen Bit (MSB) bis zum niedrigstwertigen Bit (LSB) Null ist.
Die Nulldetektion wird wie folgt durchgeführt: die beiden Binärzahlen werden einander durch eine Additionsschaltung oder eine Subtraktionsschaltung für jede Stelle oder jeden Ort in der Reihenfolge gezählt vom LSB-Bit bis zum MSB-Bit addiert oder subtrahiert, und das Ergebnis der Addition oder Subtraktion für jede Stelle wird in eine NOR-Schaltung eingegeben. Wenn die Addition oder Subtraktion vom LSB-Bit bis zum MSB-Bit beendet ist, wird, falls die NOR-Schaltung schließlich einen Logik-Wert "1" ausgibt, festgestellt oder entschieden, daß alle Bits des Resultats der Addition oder Subtraktion Null sind.
Falls jedoch in der oben beschriebenen Nulldetektorschaltung die Bitzahl der zu addierenden oder zu subtrahierenden Binärzahlen groß wird, wird die Zeit vom Beginn der Addition/Subtraktion bis zur Beendigung der Addition/Sub-traktion für das MSB-Bit lang. Dementsprechend ist die Nulldektektion (die Erfassung, daß alle Bits gleich Null sind) in dem Ergebnis der Operation entsprechend verzögert. Insbesondere wird die Leistungfähigkeit der Nulldetektion gering.
Desweiteren war in den meisten Fällen die NOR-Schaltung der bekannten Nulldetektorschaltung vom dynamischen Typ. Wenn eine dynamische NOR-Schaltung verwendet wird, wird die Nulldetektion des Additions/Subtraktionsergebnisses durchgeführt, wie es in dem Zeitablaufdiagramm der Fig. 1 dargestellt ist.
Die dynamische NOR-Schaltung wiederholt insbesondere abwechselnd eine Vorladungsspanne tp und einer Abtastspanne ts synchron mit einem Taktpuls, wie in Fig. 1 dargestellt ist. Wenn bei der Addition die dynamische NOR-Schaltung in der Abtastperiode ist, wird ein Additionsausgabesignal von einer Additionsschaltung an die dynamische NOR-Schaltung mit einer Verzögerungszeit t&sub2; vom Beginn der Abtastperiode ts eingegeben, wie in Fig. 1 dargestellt ist. Diese Verzögerungszeit t&sub2; ist durch die Gesamtzeit für die Übertragsweiterleitungszeit von einem LSB bis zu einem MSB und durch die Additionszeit für das MSB bestimmt. Wie in Fig. 1 dargestellt ist, erzeugt desweiteren die dynamische NOR-Schaltung ein Ausgangssignal nach einer Verzögerungszeit t&sub3;, die durch die Operationszeit der dynamischen NOR-Schaltung selbst bestimmt ist.
Wie sich aus dem Obigen ergibt, ist die bekannte Nulldetektorschaltung so aufgebaut, daß, wenn die Abtastperiode begonnen wird, die Nulldetektion für das Additionsergebnis nach einer Verzögerung von (t&sub2; + t&sub3;) insgesamt von dem Beginn der Abtastperiode an durchgeführt wird. Falls somit die Bitzahl der Binärzahlen, die der Addition oder Subtraktion auszusetzen sind, groß wird, wird selbstverständlich die Verzögerungszeit t&sub2; groß, da die Übertrag-Weiterleitungszeit vom LSB zum MSB unausweichlich ansteigt. Dementsprechend wird die Verzögerung der Nulldetektion deutlicher. Dieses Problem tritt auch bei der Erfassung von Null in einem Subtraktionsergebnis auf.
IBM-Technical Disclosure Bulletin, Volume 13, Nummer 9, Februar 1971, Seiten 2477-2478, L.C.Queen, "Predictive Adding Circuitt", beschreibt eine Nulldektektorschaltung gemäß dem Oberbegriff des Anspruchs 1. Diese Schaltung umfaßt eine Logikschaltung, die zwei Binärzahlen zur Erzeugung eines Nullunterscheidungssignals empfängt. Desweiteren wird der Subtraktionsaspekt durch eine Zweierkomplement-Arithmetik berücksichtigt.
Es ist eine Aufgabe der Erfindung, eine Nulldetektorschaltung zu schaffen, die mit hoher Geschwindigkeit und hoher Leistungsfähigkeit erfassen kann, daß alle Bits eines Resultats einer Addition/Subtraktion Null sind, selbst für den Fall, daß die der Addition/Subtraktion zu unterwerfenden Daten eine große Bitzahl aufweisen.
Es ist eine weitere Aufgabe der Erfindung, eine Nulldetektorschaltung zu schaffen, die in parallelverarbeitender Weise arbeitet, die eine hochschnelle und eine hocheffiziente Nulldetektion ermöglicht.
Diese Aufgaben werden durch eine Nulldetektorschaltung gelöst, die in den Ansprüchen 1 bzw. 2 definiert ist; die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.
Die obigen und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele mit Bezug auf die beigefügten Zeichnungen deutlich.
Fig. 1 ist ein Zeitablaufdiagramm zur Erläuterung der Operation einer konventionellen, dynamischen NOR-Schaltung,
Fig. 2a, 2b, 2c erläutern das Prinzip der Nulldetektion entsprechend der Erfindung,
Fig. 3 ist ein Konzeptblockdiagramm einer Nulldetektorschaltung gemäß der Erfindung,
Fig. 4 ist ein detailliertes Blockdiagramm eines Ausführungsbeispiels der Nulldetektorschaltung gemäß der Erfindung, und
Fig. 5 ist ein Zeitablaufsdiagramm zur Erläuterung des Betriebs der dynamischen NOR-Schaltung, die in Fig. 4 dargestellt ist.
Zunächst wird das Prinzip der Nullerfassung, die in der Nulldetektorschaltung gemäß der Erfindung durchgeführt wird, erläutert.
Die folgenden Tabellen 1 und 2 erläutern zwei Beispiele einer Addition, bei der alle Bits des Additionsergebnisses (entsprechend den vollen Stellen eines ersten und eines zweiten Summanden) zu Null werden. Tabelle 1 Tabelle 2
In den obigen Tabellen bezeichnet "A" einen ersten Summanden, und "B" bezeichnet einen zweiten Summanden. Sowohl der erste Summand als auch der zweite Summand sind eine Binärzahl und aus acht Bits zusammengesetzt.
Eine Regel kann aus den obigen Tabellen für den Fall entnommen werden, daß, wenn zwei Binärzahlen aus jeweils einer Anzahl von Bits zueinander addiert werden, das Additionsergebnis in allen Bits eines Teils entsprechend dem LSB-Bit bis zu dem MSB-Bit des ersten Summanden "A" und des zweiten Summanden "B" zu Null wird. Diese Regel wird mit Bezug auf die Figuren 2A, 2B und 2C erläutert, in denen ein oberer Block ein Bilddatum des ersten Summanden "A" und ein unterer Block mit Bilddatum des zweiten Summanden "B" darstellt. In der folgenden Erläuterung bezeichnet zur Vereinfachung (Ai, Bi) eine Kombination des i-ten Bit des ersten Summanden "A" und des i-ten Bits des zweiten Summanden "B" (wobei i eine natürliche Zahl ist, die den Stellenplatz der beiden Binärzahlen A und B bezeichnet).

Regel 1

Wie in Fig. 2A dargestellt ist, gilt für den Fall
(Ai, Bi) = (0,0)
(Ai+1, Bi+1) muß (0,0) sein Erste Bedingung
oder (Ai+1, Bi+1) muß (1,1) Zweite Bedingung

Regel 2

Wie in Fig. 2B dargestellt ist, gilt für den Fall von
(Ai, Bi) = (1,1)
(Ai+1, Bi+1) muß (0,1) oder (1,0) sein Dritte Bedingung

Regel 3

Wie in Fig. 2C dargestellt ist, gilt für den Fall
(Ai, Bi) = (1,0) oder (0,1)
(Ai+1, Bi+1) muß (1,0) oder (0,1) sein Vierte Bedingung

Regel 4

Die Kombination der LSB-Bits (Ai, Bi) darf weder (0,1) noch (1,0) sein Fünfte Bedingung
Nebenbei bemerkt, falls das LSB-Bit sowohl des ersten Summanden als auch des zweiten Summanden in Richtung auf ein weiteres niedrigstwertiges Bit erweitert wird und "0" in das erweiterte Bit eingebracht wird, wird es nicht notwendig, die fünfte Bedingung zu berücksichtigen.
Falls dementsprechend eine Unterscheidung durchgeführt wird, ob die obengenannten ersten bis vierten Bedingungen oder die ersten bis fünften Bedingungen, falls erforderlich, für jedes Bitpaar derselben Stelle oder desselben Ortes der beiden Binärzahlen "A" und "B" erfüllt sind, ist es möglich, zu erfassen, ob alle Bits des Ergebnisses der Addition/Subtraktion zwischen den beiden Binärzahlen "A" und "B" Null sind, ohne das Ergebnis der Addition/Subtraktion abzuwarten.
Zur Erfassung, ob die obengenannten ersten bis vierten Bedingungen oder ersten bis fünften Bedingungen, falls erforderlich, erfüllt sind, kann eine Logikschaltung verwendet werden. Für jede Arthmetik-Operationsstufe für jedes Bitpaar derselben Stelle oder desselben Platzes des ersten Summanden "A" und des zweiten Summanden "B" kann nämlich eine AND-Schaltung verwendet werden, um zu entscheiden, ob (Ai, Bi) = (1,1) oder nicht ist, und eine NOR-Schaltung kann verwendet werden, um zu entscheiden, ob (Ai, Bi) = (0,0) ist oder nicht. Desweiteren kann eine EOR-Schaltung (Exklusiv-Oder) verwendet werden, um zu bestimmen, ob (Ai, Bi) = (1,0) oder (0,1) ist oder nicht.
Wenn somit ein logisches Produkt (AND) zwischen der Ausgabe der NOR-Schaltung für das i-te Bit und der Ausgabe der NOR- Schaltung für das (i+1)-te Bit erhalten wird, ist es möglich, zu entscheiden, ob die obengenannte erste Bedingung erfüllt ist oder nicht.
Falls ein logisches Produkt zwischen der Ausgabe der NOR- Schaltung für das i-te Bit und der Ausgabe der AND-Schaltung für das (i+1)-te Bit erhalten wird, ist es möglich, festzustellen, ob die obengenannte zweite Bedingung erfüllt ist oder nicht.
Falls ein logisches Produkt zwischen der Ausgabe der AND- Schaltung für das i-te Bit und der Ausgabe der EOR-Schaltung für das (i+1)-te Bit erhalten wird, ist es möglich, festzustellen, ob die obengenannte dritte Bedingung erfüllt ist oder nicht.
Falls ein logisches Produkt zwischen der Ausgabe der EOR- Schaltung für das i-te Bit und der Ausgabe der EOR-Schaltung für das (i+1)-te Bit erhalten wird, ist es möglich, festzustellen, ob die obengenannte vierte Bedingung erfüllt ist oder nicht.
Falls desweiteren ein EOR für das LSB-Bit-Paar des ersten Summanden "A" und des zweiten Summanden "B" erhalten wird, ist es möglich, festzustellen, ob die obengenannte 5-te Bedingung erfüllt ist oder nicht.
Falls schließlich die Negierung einer logischen Summe (NCR) von den obengenannten Logikprodukten erhalten wird, ist es möglich, festzustellen, ob jede der ersten bis vierten Bedingungen in der i-ten Arithmetik-Operationsstufe für die Bitpaare der i-ten Stelle oder des i-ten Platzes erfüllt ist oder nicht. Mit anderen Worten, falls jede der obengenannten ersten bis vierten Bedingungen erfüllt ist, wird die Negation der logischen Summe zu einem Logikpegel von "0". Auf diese Weise wurde in der i-ten Arithmetikoperationsstufe entschieden, daß eine Bedingung erfüllt ist, die notwendig dafür ist, daß das Ergebnis der Addition zwischen einem Bitpaar in der i-ten Stelle und zwischen einem weiteren Bitpaar in der (i+1)-ten Stelle zu 0 wird.
Anschließend werden die Negierungen aller Logiksummen aller Arithmetik-Operationsstufen an eine Diskriminatorschaltung geliefert, so daß eine Logikoperation zur Entscheidung durchgeführt werden kann, ob die Negierungen der Logiksumme für alle Arithmetik-Operationsstufen auf demselben Logikwert "0" sind. Als Ergebnis wird festgestellt, ob das Additionsergebnis in allen Stellen oder Plätzen entsprechend dem LSB und bis zum MSB der zwei Binärzahlen "A" und "B" 0 ist. Wenn beispielsweise die Diskriminatorschaltung aus einer NOR-Schaltung gebildet ist, erzeugt die NOR-Schaltung einen Logikpegel mit "1" als Diskriminator-Ergebnissignal, wenn das Additionsergebnis vom LSB bis zum MSB überall ist, da die Negation der Logiksumme für alle Arithmetik- Operationsstufen zu einem Logikpegel von "0" kommt.
Nebenbei bemerkt, falls die fünfte Bedingung berücksichtigt werden soll, wird die Ausgabe der EOR-Schaltung in der ersten Arithmetik-Operationsstufe für das LSB-Bit der Diskriminatorschaltung wie der NOR-Schaltung zugeführt.
Das erfindungsgemäße Prinzip der Nulldetektierung kann nicht nur bei der oben beschriebenen Addition sondern auch bei einer Subtraktion verwendet werden. Insbesondere kann das Prinzip der Nullerfassung zur Diskriminierung verwendet werden, daß alle Bits des Subtraktionsergebnisses 0 sind. In diesem Fall ist es möglich, zu erfassen "alle Bits = 0" durch Einbringen eines Leihbits in das erweiterte Bit, das in Verbindung mit der fünften Bedingung erläutert wurde.
Unabhängig von der Bitlänge der Binärzahlen, die einer Addition/Subtraktion auszusetzen sind, ist es somit möglich, mit hoher Geschwindigkeit und hoher Leistungsfähigkeit zu erfassen, daß alle Bits des Ergebnisses der Addition/Subtraktion 0 sind.
Bezugnehmend auf Fig. 3 ist ein Konzeptblockdiagramm einer Nulldetektorschaltung gemäß der Erfindung dargestellt. Die dargestellte Nulldetektorschaltung ist so aufgebaut, daß sie einen ersten Summanden "A" und einen zweiten Summanden "B" empfängt, wobei beide eine Binärzahl aus n Bits sind (wobei n ≥ 2). Dementsprechend können der erste Summand "A" und "B" wie folgt ausgedrückt werden:
wobei k eine natürliche Zahl ist.
Desweiteren sind in Fig. 3 An+1 und Bn+1 (n+1)-te Bitdaten, die gebildet werden, wenn ein Übertrag aus den n-ten Bitdaten gebildet wird.
Die dargestellte Nulldetektorschaltung umfaßt Bedingungsdetektorschaltungen 10A, 10B, ...10N mit der gleichen Anzahl wie die Bitzahl (n) des ersten Summanden "A" und des zweiten Summanden "B". Die Bedingungsdetektorschaltungen 10A, 10B,...10N führen die obengenannte Logikoperation durch, um festzustellen, ob jede der obengenannten ersten bis vierten Bedingungen erfüllt ist oder nicht, damit das Additionsergebnis in einer bezeichneten Stelle 0 wird, und zwar für die Bitpaare (A&sub1;, B&sub1;), (A&sub2;, B&sub2;), (A&sub3;, B&sub3;),...(An, Bn) der entsprechenden zugewiesenen Stellen oder Plätze des ersten Summanden "A" und des zweiten Summanden "B". Zu diesem Zweck empfängt jede der Bedingungsdetektorschaltungen 10A, 10B, ...10N ein Bitpaar (Ai, Bi) derselben i-ten Stelle oder des Platzes des ersten Summanden "A" und des zweiten Summanden "B" und ein weiteres Bitpaar (Ai+1, Bi+1) des (i+1)-ten Platzes, der um 1 höherwertiger ist als der i-te Platz. Insbesondere empfängt die Bedingungsdetektorschaltung 10A für das Paar der LSB-Bits (A&sub1;, B&sub1;) des ersten Summanden "A" und des zweiten Summanden "B" zwei Paare von Bits (A&sub1;, B&sub1;) und (A&sub2;, B&sub2;) des ersten Summanden "A" und des zweiten Summanden "B". Die Bedingungs-Detektorschaltung 10B für das Paar der zweitniedrigstwertigen Bits (A&sub2;, B&sub2;) des ersten Summanden "A" und des zweiten Summanden "B" zwei Bitpaare (A&sub2;, B&sub2;) (A&sub3;, B&sub3;) des ersten Summanden "A" und des zweiten Summanden "B".
Nur wenn jede der ersten bis vierten Bedingungen zwischen den Bitpaaren Ai, Bi derselben Stelle des ersten Summanden "A" und des zweiten Summanden "B" und einem weiteren Bitpaar (A&sub1;&sbplus;&sub1;, Bi+1) einer um ein Bit höherwertigen Stelle aufgestellt sind, erzeugt jede der Bedingungsdetektorschaltungen 10A, 10B, ...10N ein Detektorsignal S&sub1;, S&sub2;, S&sub3; ...Sn, beispielsweise mit einem Logikwert "0", das seinerseits an eine Diskriminatorschaltung 40 geliefert wird. Diese Diskriminatorschaltung 40 erzeugt ein Diskriminations-Ausgabesignal mit beispielsweise einem Logikwert "1", wenn alle Bedingungsdetektorschaltungen 10A, 10B, ...10N das Detektorsignal mit dem Logikwert "0" ausgeben, was anzeigt, daß das Ergebnis der Addition/Subtraktion "0" ist.
Die Bedingungsdetektorschaltungen 10A, 10B, ...10N können vom selben Aufbau sein. Aufgrund dessen ist ein Beispiel eines speziellen Aufbaus der Bedingungsdetektorschaltung 10A mit Bezug auf Fig. 4 erläutert, die den detaillierten Schaltungsaufbau der Nulldetektorschaltung darstellt.
Die Bedingungsdetektorschaltung 10A umfaßt eine NOR-Schaltung 12, eine EOR-Schaltung 14 und eine NAND-Schaltung 16, von denen jede einen ersten Eingang aufweist, der zum Empfang des niedrigstwertigen Bits A&sub1; des binären ersten Summanden "A" verbunden ist, und einen zweiten Eingang, der zum Empfang des niedrigstwertigen Bits B&sub1; des binären zweiten Summanden "B" geschaltet ist. Der Ausgang der NAND- Schaltung 16 ist mit einem Inverter 18 derart verbunden, daß die NAND-Schaltung 16 und der Inverter 18 als Ganzes eine AND-Schaltung bilden. Der Ausgang x&sub1; der NOR-Schaltung 12 ist mit einem Eingang einer NAND-Schaltung 20 verbunden, deren zweiter Eingang zum Empfang der Ausgabe y&sub1; einer entsprechenden NOR-Schaltung (nicht dargestellt) der Bedingungsdetektorschaltung 10b für ein zweites Bitpaar (A&sub2;, B&sub2;) des ersten Summanden "A" und des zweiten Summanden "B" geschaltet ist. Der Ausgang x&sub1; der NOR-Schaltung 12 ist weiterhin mit einem Eingang einer NAND-Schaltung 22 verbunden, deren zweiter Eingang zum Empfang der Ausgabe y&sub3; eines Inverters (nicht dargestellt) der Bedingungsdetektorschaltung 10B geschaltet ist, die dem Inverter 18 der Bedingungsdetektorschaltung 10A entspricht.
Die Ausgänge z&sub1;, z&sub4; der NAND-Schaltungen 20 bis 26 sind jeweils mit einer Viereingangs-NAND-Schaltung 28 verbunden, deren Ausgang mit einem Inverter 30 verbunden ist. Aufgrunddessen arbeiten die Viereingangs-NAND-Schaltung 28 und der Inverter 30 zusammen und bilden eine Viereingangs-AND- Schaltung, die das Detektorsignal S&sub1; an eine entsprechende Unitärschaltung 40A der dynamischen NOR-Schaltung erzeugt, die die Diskriminatorschaltung 40 bildet. Um desweiteren zu entscheiden, ob das niedrigstwertige Bitpaar (A&sub1;, B&sub1;) des binären ersten Summanden "A" und des binären zweiten Summanden "B" die vorstehend genannte fünfte Bedingung erfüllen, ist der Ausgang x&sub2; der EOR-Schaltung 14 mit einer entsprechenden zusätzlichen Unitärschaltung 42 der Diskriminatorschaltung 40 (der dynamischen NOR-Schaltung) verbunden.
Falls bei der oben beschriebenen Anordnung der Bedingungsdetektorschaltung 10a die Relation zwischen dem niedrigstwertigen Bitpaar (A&sub1;, B&sub1;) und dem zweiten Bitpaar (A&sub2;, B&sub2;) des binären ersten Summanden "A" und des binären zweiten Summanden "B" alle der ersten bis vierten obengenannten Bedingungen erfüllen, so daß das Additionsergebnis Null wird, wird das Detektorausgangssignal S&sub1; auf den Logikpegel "0" gebracht.
Die zweite bis n-te Bedingungsdetektorschaltung 10B bis 10N sind in dem gleichen Aufbau wie die Bedingungsdetektorschaltung 10A gestaltet, so daß sie das Detektorsignal S&sub2; bis Sn für entsprechende Unitärschaltungen 40B bis 40N der dynamischen NOR-Schaltung (der Diskriminatorschaltung) 40 erzeugen.
Zwei Bits (An+1, Bn+1), die gebildet werden, wenn ein Übertrag aus dem höchstwertigen Bitpaar (An, Bn) erzeugt wird, werden in eine Schaltung 32 eingegeben, die in gleicher Weise aufgebaut ist wie die Schaltung aus der NOR-Schaltung 12, der EOR-Schaltung 14, der NAND-Schaltung 16 und dem Inverter 18 in der Bedingungsdetektorschaltung 10a. Diese Schaltung 32 gibt somit drei Signale entsprechend den Ausgabesignalen X1, X2 und X3 an die Bedingungsdetektorschaltung 10N für das höchstwertige Bitpaar (An, Bn) aus.
Wie dem Fachmann bekannt ist, ist eine dynamische NOR- Schaltung so aufgebaut, daß sie abwechselnd ein Vorladen und ein Abtasten zum Zweck der Erzeugung eines Logiksignals durchführt, das eine Negierung einer logischen Summe von Eingangssignalen durchführt. In diesem Ausführungsbeispiel erzeugt die dynamische NOR-Schaltung 40 ein Logiksignal, das die Negation einer Logiksumme des Signals X2 und der Detektorsignale S&sub1; bis Sn erzeugt. Zu diesem Zweck umfaßt die dargestellte dynamische NOR-Schaltung 40 die Unitärschaltung 42, die das Signal x&sub2; der ersten Bedingungsdetektorschaltung 10A für das niedrigstwertige Bitpaar (A&sub1;, B&sub1;) empfängt, die Unitärschaltungen 40A bis 40N, die die Detektorsignale S&sub1; bis Sn erhalten, die von den ersten bis n-ten Bedingungsdetektorschaltungen 10A bis 10N ausgegeben werden, und eine Treiberschaltung 44 zum Treiben der Unitärschaltungen 42 und 40A bis 40N.
Jede der Unitärschaltungen 42 und 40A bis 40N umfaßt ein Paar N-Kanal-MOSFETs (Metalloxidhalbleiterfeldeffekttransistoren) 50 und 52, die in Reihe zwischen eine Dynamik- oder Vorladungsleitung 54 und Masse geschaltet sind. Der MOSFET 50 hat ein Drain, das mit der Dynamikleitung 54 verbunden ist, und ein Gate, das zum Empfang des Signals x&sub2; oder eines entsprechenden der Detektorsignale S&sub1; bis Sn geschaltet ist. Der sourcegeerdetete MOSFET 52 hat ein Drain, das mit dem Source des MOSFET 50 verbunden ist, und ein Gate, das mit einer gemeinsamen Gateleitung 56 verbunden ist.
Die Dynamikleitung 54 ist über einen P-Kanal-Vorlade-MOSFET 58 der Treiberschaltung 44 mit einer positiven hohen Spannung Vcc verbunden. Der MOSFET 58 ist mit seinem Gate zum Empfang eines Vorladepulses &sub1; geschaltet, und die gemeinsame Gateleitung 56 ist zum Empfang eines Abtastpulses &sub2; geschaltet. Desweiteren ist die Dynamikleitung 54 über ein Paar kaskadierte Inverter 60 und 62 mit einem Ausgabeanschluß OUT verbunden. Das Paar der kaskadierten Inverter 60 und 62 bildet einen Ausgabepuffer.
Der Betrieb jeder Unitärschaltung der dynamischen NOR- Schaltung 40 wird mit Bezug auf Fig. 5 erläutert, die das Zeitablaufdiagramm für die Taktpulse und die Ausgabe der dynamischen NOR-Schaltung darstellt.
Falls ein negativer Teil &sub1; eines Taktpulses, der in Fig. 5 dargestellt ist, dem P-Kanal-Vorlade-MOSFET 58 als Vorladesteuersignal zugeführt wird, wird der MOSFET 58 eingeschaltet, so daß die Dynamikleitung 54 auf die elektrische Versorgungsspannung Vcc vorgeladen wird. Zu diesen Zeitpunkt werden die sourcegeerdeten MOSFETs 52 in einem Ausschaltzustand gehalten. Die Vorladung wird für eine Zeitspanne tp durchgeführt. Anschließend wird ein positiver Teil &sub2; des Taktpulses, der in Fig. 5 dargestellt ist, den (n+1) N-Kanal-MOSFETs 52 als Abtaststeuersignale zugeführt, wobei alle MOSFETs 52 eingeschaltet werden. Andererseits wird der Vorlade-MOSFET 58 ausgeschaltet. Die Abtastung wird für eine Zeitspanne ts durch geführt. Hier sind der Vorladepuls &sub1; und der Abtastpulse &sub2; der gleiche Taktpuls, sie können aber unabhängig voneinander sein.
Das Signal x&sub2; der Bedingungsdetektorschaltung 10A für das niedrigstwertige Bit und die Detektorsignale S&sub1; bis Sn, die von den Bedingungsdetektorschaltungen 10A bis 10E vom LSB bis zum MSB ausgegeben werden, werden den Gateelektroden der entsprechenden N-Kanal-0 50 zugeführt. Falls sowohl das Signal x&sub2; der Bedingungsdetektorschaltung 10A für das niedrigstwertige Bit als auch die Detektorsignale S&sub1;bis Sn auf einem niedrigen Pegel sind, der dem Logik-Pegel "0" entspricht, werden alle N-Kanal-MOSFETs 50 ausgeschaltet gehalten. Aufgrunddessen wird in der Abtastperiode ts die elektrische Ladung auf der Dynamikleitung 54 nicht entladen, so daß ein Potential, das im wesentlichen gleich der positiven Spannung Vcc ist, von der Dynamikleitung 54 an den Ausgangspuffer, der aus dem Inverterpaar 60 und 62 gebildet ist, ausgegeben wird. Dementsprechend erzeugt der Ausgangspuffer ein Logiksignal mit "1" über den Ausgabeanschluß OUT nach einer Verzögerungszeit t&sub1; vom Beginn der Abtastperiode ts an, wie in Fig. 5 dargestellt ist. Auf diese Weise wird festgestellt, daß das Ergebnis der Addition zwischen dem ersten Summanden A und dem zweiten Summanden B vom LSB bis zum MSB "0" ist.
Falls andererseits zumindest eins der Signale x2 der ersten Bedingungsdetektorschaltung 10A und der Detektorsignale s&sub1; bis Sn auf einem hohen Pegel ist, der dem Logikpegel "1" entspricht, wird der N-Kanal-MOSFET 50, der an seinem Gate das Hochpegelsignal erhält, eingeschaltet. Aufgrunddessen wird in der Abtastperiode ts die elektrische Ladung auf der Dynamikleitung 54 über den eingeschalteten MOSFET 50 und den reihengeschalteten MOSFET 52, der durch den Abtastpuls &sub2; eingeschaltet wurde, entladen, so daß ein Tiefpegelsignal von der Dynamikleitung 54 ausgegeben wird. Dementsprechend erzeugt der Ausgangspuffer aus dem Inverterpaar 60 und 62 ein Logiksignal "0" über den Ausgangsanschluß OUT. Auf diese Weise wird festgestellt, daß das Additionsergebnis zwischen dem ersten Summanden "A" und dem zweiten Summanden "B" nicht überall vom LSB bis zum MSB Null ist.
Wie oben dargestellt, erzeugt die dynamische NOR-Schaltung 40 die Negation der logischen Summe aus dem Signal x&sub2; der ersten Bedingungsdetektorschaltung 10A und den Detektorsignalen S&sub1; bis Sn und gibt die Negation der Logiksumme über den Ausgangspuffer an den Ausgangsanschluß OUT.
In dem oben beschriebenen Ausführungsbeispiel werden die Logikoperationen der ersten bis n-ten Bedingungsdetektorschaltungen 10A bis 10N parallel zueinander durchgeführt. Aufgrunddessen ist die Verzögerungszeit t&sub1; durch die Gesamtzeit einer kurzen Operationszeit der parallelen Logik- operationen und der Operationszeit der dynamischen NOR- Schaltung 40 bestimmt. Dementsprechend wird die Operationszeit, die zur Erfassung von Null im Additionsergebnis erforderlich ist, um (t&sub2;+t&sub3;)-t&sub1; im Vergleich mit der bekannten Nulldetektorschaltung verkürzt.
Bei dem oben beschriebenen Ausführungsbeispiel wäre es für den Fachmann selbstverständlich, die aus vier NAND-Schaltungen 20 bis 26 und der vier Eingangs-NAND-Schaltung 28 zusammengesetzte Schaltung durch eine Schaltung zu ersetzen, die aus vier AND-Schaltungen und einer Viereingangs- NOR-Schaltung besteht, die mit den Ausgängen der vier AND- Schaltungen verbunden sind.
Desweiteren wurde die dynamische NOR-Schaltung 40 in dem obengenannten Ausführungsbeispiel verwendet. Eine statische NOR-Schaltung kann jedoch anstatt der dynamischen NOR- Schaltung 40 verwendet werden. In diesem Fall kann die Nulldetektion in der Vorladungszeitspanne durchgeführt werden.
Desweiteren kann das obengenannte Ausführungsbeispiel unterscheiden, ob alle Bits des Operationsergebnisses Null sind oder nicht, nicht nur im Fall der Addition, sondern auch im Fall der Subtraktion. Im Fall der Subtraktion wird erfaßt, daß alle Bits des Subtraktionsergebnisses Null sind, durch Addieren eines Bits in einer Stelle, die noch niedriger ist als das LSB-Bit eines Eingabezahlenpaares und durch Eingeben eines Leihbits in das zugefügte Bit.
Wie sich aus dem Obigen ergibt, umfaßt die erfindungsgemäße Null-Detektorschaltung eine Anzahl von Bedingungsdetektorschaltungen, von denen jede ein entsprechendes Paar von Bits derselben Stelle zweier Binärzahlen erhält, die einer Addition/Subtraktion zu unterziehen sind, gleichzeitig und parallel zu den anderen Bedingunsdetektorschaltungen. Die Bedingungsdetektorschaltungen führen gleichzeitig ihre Logikoperationen aus und erzeugen das Resultat ihrer Logikoperationen parallel zu den anderen Bedinungsdetektorschaltungen. Die Ergebnisse der Logikoperationen werden gleichzeitig in die Diskriminatorschaltung eingegeben, in der festgestellt wird, ob alle Bits des Operationsergebnisses zu Null werden oder nicht. Da es somit nicht notwendig ist, das Ergebnis der momentanen Addition/Subtraktionsoperation abzuwarten, kann die Nulldetektion des Additions/Subtraktionsergebnisses mit hoher Geschwindigkeit und hoher Leistungsfähigkeit durchgeführt werden, selbst wenn die beiden Zahlen, die einer Addition/Subtraktion auszusetzen sind, eine große Bitlänge aufweisen.

Claims

1. Nulldetektorschaltung zur Erfassung, ob das Ergebnis einer Addition/Substraktion zwischen einem Paar Binärzahlen, die jeweils aus einer Anzahl von Bits bestehen, in allen der Anzahl von Bits zu Null wird oder nicht, mit einer Anzahl von Logikschaltungen (10A, 10B, 10C, ..., 10N), von denen jede ein Bitpaar Ai und Bi derselben Stelle des Paares der Binärzahlen A und B erhält, wobei i eine natürliche Zahl ist, die den Stellenplatz des Paares der Bitzahlen A und B angibt, wobei jede der Logikschaltungen ein Nullunterscheidungssignal abgibt, wenn eine vorgegebene Bedingung für die Bits des Paares der Binärzahlen A und B erfüllt ist, wobei die Nulldetektorschaltung weiterhin eine Diskriminatorschaltung (40) aufweist zur Erzeugung eines Nullerkennungsausgangssignals, wenn die Ergebnisse einer Logikoperation aller Logikschaltungen in derselben vorgegebenen Bedingung sind, wobei die vorgegebene Bedingung umfaßt:

eine erste Bedingung: falls [Ai, Bi] = [0, 0], [Ai+1,Bi+1] = [0, 0];

eine zweite Bedingung: falls [Ai, Bi] [0, 0], [Ai+1, Bi+1] = [1, 1];

eine dritte Bedingung: falls [Ai, Bi] = [1, 1], [Ai+1,Bi+1] = [0, 1] oder [1, 0]; und

eine vierte Bedingung: falls [Ai, Bi] = [1, 0] oder [0, 1], [Ai+1,Bi+1] = [1, 0] oder [0, 1],

dadurch gekennzeichnet, daß die Diskriminatorschaltung (40) durch eine dynamische NOR-Schaltung (50, 52, 58) gebildet ist, die die Resultate einer Logikoperation jeder der Logikschaltungen erhält,

wobei jede der Logikschaltungen eine erste Logikschaltungsstufe mit einer NOR-Schaltung (12) aufweist, eine Exklusiv- ODER-Schaltung (14) und eine UND-Schaltung (16+18), die jeweils ein Paar der Bits Ai und Bi derselben Stelle des Paares von Binärzahlen A und B erhalten, und eine zweite Logikstufe mit einem ersten NAND-Tor (20) mit einem ersten Eingang, der mit dem Ausgang der NOR-Schaltung (12) verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der NOR-Schaltung der ersten Logikstufe und der Logikschaltung für eine (i+1)-te Stelle verbunden ist, ein zweites NAND- Tor (22) mit einem ersten Eingang, der mit dem Ausgang der NOR-Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der UND-Schaltung der ersten Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, ein drittes NAND-Tor (24) mit einem ersten Eingang, der mit dem Ausgang der Exklusiv-ODER-Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der Exklusiv-ODER- Schaltung der ersten Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, ein viertes NAND-Tor (26) mit einem ersten Eingang, der mit dem Ausgang der AND- Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der UND-Schaltung der ersten Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, und ein UND-Tor (28+30) mit vier Eingängen, das zum Empfang der jeweiligen Ausgaben der ersten und vierten NAND-Tore verbunden ist, zur Erzeugung eines Logiksignals für die Diskriminatorschaltung.

2. Nulldetektorschaltung zur Erfassung, ob das Resultat einer Addition/Substraktion zwischen einem Paar Binärzahlen, die jeweils aus einer Anzahl von Bits bestehen, in allen der Anzahl von Bits zu Null wird oder nicht, mit einer Anzahl von Logikschaltungen (10A, 10B, 10C, ..., 10N), die jeweils ein Paar von Bits Ai und Bi derselben Stelle des Paares der Binärzahlen A und B erhalten, wobei i eine natürliche Zahl ist, die den Stellenplatz des Paares der Binärzahlen A und B angibt, wobei jede der Logikschaltungen ein Nullerfassungssignal abgibt, wenn eine vorgegebene Bedingung für die Bits des Paares der Binärzahlen A und B erfüllt ist, wobei die Nulldetektorschaltung weiterhin eine Diskriminatorschaltung (40) aufweist zur Erzeugung eines Nullerfassungs-Ausgabesignals, wenn die Ergebnisse einer Logikoperation aller Logikschaltungen in derselben vorgegebenen Bedingung sind, wobei die vorgegebene Bedingung aufweist:

eine erste Bedingung: falls [Ai, Bi] = [0, 0], [Ai+1,Bi+1] = [0, 0];

eine zweite Bedingung: falls [Ai, Bi] = [0, 0], [Ai+1, Bi+1] = [1, 1];

eine vierte Bedingung: falls [Ai, Bi] = [1, 0] oder [0, 1], [Ai+1,Bi+1] = [1, 0] oder [0, 1]

dadurch gekennzeichnet, daß die Diskriminatorschaltung (40) durch eine dynamische NOR-Schaltung (50, 52, 58) aufgebaut ist, die die Ergebnisse einer Logikoperation jeder der Logikschaltungen erhält,

wobei jede Logikschaltungen eine erste Logikstufe mit einer NOR-Schaltung (12) aufweist, eine Exklusiv-ODER-Schaltung (14) und eine UND-Schaltung (16), die jeweils zum Empfang eines Paares von Bits Ai und Bi derselben Stelle des Paares der Binärzahlen A und B geschaltet sind, und eine zweite Logikstufe mit einem ersten UND-Tor mit einem ersten Eingang, der mit dem Ausgang der NOR-Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der NOR- Schaltung der ersten Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, ein zweites UND-Tor mit einem ersten Eingang, der mit dem Ausgang der NOR-Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der UND-Schaltung der ersten Logikstufe der Logikschaltungen für die (i+1)-te Stelle verbunden ist, ein drittes UND-Tor mit einem ersten Eingang, der mit dem Ausgang der Exklusiv-ODER-Schaltung verbunden ist, und einen zweiten Eingang, der mit dem Ausgang der Exklusiv-ODER- Schaltung der ersten Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, ein viertes UND-Tor mit einem ersten Eingang, der mit dem Ausgang der UND-Schaltung verbunden ist, und einem zweiten Eingang, der mit dem Ausgang der UND-Schaltung für die erste Logikstufe der Logikschaltung für die (i+1)-te Stelle verbunden ist, und einem NOR-Tor mit vier Eingängen, das zum Empfang der jeweiligen Ausgaben der ersten und vierten UND-Tore geschaltet ist, zur Erzeugung eines Logiksignals an die Diskriminatorschaltung.

3. Schaltung nach Anspruch 1, wobei die Logikschaltungen das Nullerfassungssignal nur dann erzeugen, wenn das Paar der LSB-Bits [A&sub1;, B&sub1;] des Paares der Binärzahlen A und B weder [0, 1] noch [1, 0] ist.

4. Schaltung nach Anspruch 1 oder 2, wobei die dynamische NOR-Schaltung (40) Unitärschaltungen (40A-N) in gleicher Anzahl wie die Logikschaltung enthält und wobei eine Vorladungsleitung (54) mit einer Vorladespannung (Vcc) über einen Gatetransistor (58) verbunden ist, der in Abhängigkeit von einem ersten Taktimpuls ( &sub1;) eingeschaltet wird, wobei die Vorladungleitung über einen Ausgangspuffer (60, 62) mit einem Ausgangsanschluß verbunden ist, wobei jede der Unitärschaltungen einen ersten Transistor (50) mit einer Steuerelektrode aufweist, die zum Empfang des Logiksignals geschaltet ist, das von einer entsprechenden Logikschaltung ausgegeben wird, und einem zweiten Transistor (52) mit einer Steuerelektrode, die zum Empfang eines gemeinsamen zweiten Taktpulses ( &sub2;) geschaltet ist, wobei der erste und zweite Transistor in Reihe zwischen die Vorladeleitung und Masse geschaltet sind.

5. Schaltung nach Anspruch 4, wobei die dynamische NOR- Schaltung eine erste zusätzliche Unitärschaltung (42) aufweist mit einem ersten zusätzlichen Transistor mit einer Steuerelektrode, die zum Empfang der Ausgabe der Exklusiv- ODER-Schaltung (14) der ersten Logikstufe der Logikschaltung für das Paar niedrigstwertiger Bits des Paares der Binärzahlen A und B geschaltet ist, und einem zweiten zusätzlichen Transistor mit einer Steuerelektrode, die zum Empfang des gemeinsamen zweiten Taktpulses ( &sub2;) geschaltet ist, wobei der erste und der zweite zusätzliche Transistor in Reihe zwischen die Vorladeleitung und Masse geschaltet sind.