JPS6388636A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6388636A JPS6388636A JP61234924A JP23492486A JPS6388636A JP S6388636 A JPS6388636 A JP S6388636A JP 61234924 A JP61234924 A JP 61234924A JP 23492486 A JP23492486 A JP 23492486A JP S6388636 A JPS6388636 A JP S6388636A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- output
- gate
- result
- comes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims 9
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に、演算の結
果がＯであった事を記憶する手段を有するマイクロコン
ピュータに関する。
果がＯであった事を記憶する手段を有するマイクロコン
ピュータに関する。
従来この種のマイクロコンピュータは、演算の結果がＯ
であった事を記憶する手段（以下Ｚフラグと呼ぶ）は、
たとえばＡ、 Ｂという連続する演算を行わせた場合、
Ａの演算の結果が０であったとすると、Ｚフラグはセッ
トされ、続くＢの演算の結果がＯ以外になった場合Ｚ７
ラグはリセットされるという様に動作した。このため、
Ａ、Ｂという連続する演算の両方の結果が０でちったか
どうかを知るためには、Ａの演算後Ｚフラグの内容を他
の記憶手段に記憶させ、続くＢの演算直後にＢの演算結
果の状態が記憶されているＺフラグの内容と、Ａの演算
結果の状態が記憶されている記憶手段の内容の論理演算
等を行うという様な複雑な処理が必要であった。
であった事を記憶する手段（以下Ｚフラグと呼ぶ）は、
たとえばＡ、 Ｂという連続する演算を行わせた場合、
Ａの演算の結果が０であったとすると、Ｚフラグはセッ
トされ、続くＢの演算の結果がＯ以外になった場合Ｚ７
ラグはリセットされるという様に動作した。このため、
Ａ、Ｂという連続する演算の両方の結果が０でちったか
どうかを知るためには、Ａの演算後Ｚフラグの内容を他
の記憶手段に記憶させ、続くＢの演算直後にＢの演算結
果の状態が記憶されているＺフラグの内容と、Ａの演算
結果の状態が記憶されている記憶手段の内容の論理演算
等を行うという様な複雑な処理が必要であった。
以下図面を参照しながら従来のＺフラグの制御について
説明する。第２図は従来の２フラグを有するマイクロコ
ンピュータのＺフラグ周辺のブロック・ダイアグラムで
ある。
説明する。第２図は従来の２フラグを有するマイクロコ
ンピュータのＺフラグ周辺のブロック・ダイアグラムで
ある。
第２図に於いて、ＡＬＵ３は、データ１とデータ２の夫
々ｎビットの演算を行い。その結果をＡＬＵ出力４（ｎ
ビット）へ出力する。ＮＯＲゲート５はＡＬＵ出力４の
すべてのビットが０の時高レベルを、甘た０以外の時に
は低レベルを７リツプ・フロップで構成されるＺ７ラグ
９のデータ人力８へ出力する。Ｚフラグ９ば、演算命令
が実行されるとデータ８の内容を記憶し、その内容をＺ
フラグ出力１０へ出力す。々おキャリー・フラグ（以下
ＣＹフラグと呼ぶ）１２はＡＩ、Ｕ３が加算を行った時
にキャリー（桁上げ）が発生したか、または減算に於い
てボロー（借り）が発生した場合に高レベルが記憶され
、その他の場合には低レベルが記憶されるフリツプ・フ
ロップによって構成されている。つまりＣＹフラグは、
一番最近行った演算のキャリーまたはボローの情報を記
憶している。
々ｎビットの演算を行い。その結果をＡＬＵ出力４（ｎ
ビット）へ出力する。ＮＯＲゲート５はＡＬＵ出力４の
すべてのビットが０の時高レベルを、甘た０以外の時に
は低レベルを７リツプ・フロップで構成されるＺ７ラグ
９のデータ人力８へ出力する。Ｚフラグ９ば、演算命令
が実行されるとデータ８の内容を記憶し、その内容をＺ
フラグ出力１０へ出力す。々おキャリー・フラグ（以下
ＣＹフラグと呼ぶ）１２はＡＩ、Ｕ３が加算を行った時
にキャリー（桁上げ）が発生したか、または減算に於い
てボロー（借り）が発生した場合に高レベルが記憶され
、その他の場合には低レベルが記憶されるフリツプ・フ
ロップによって構成されている。つまりＣＹフラグは、
一番最近行った演算のキャリーまたはボローの情報を記
憶している。
ＡＬＵ３に対する演算には、単に入力１と入力２の値を
演算するものと、それらにＣＹフラグの内容を下位の桁
からのキヤＩＪ−−ｆたけボロー情報として演算するも
のがある。後者を特にキャリー・フラグ付演算と呼ぶ。
演算するものと、それらにＣＹフラグの内容を下位の桁
からのキヤＩＪ−−ｆたけボロー情報として演算するも
のがある。後者を特にキャリー・フラグ付演算と呼ぶ。
いま第２に示す回路を内蔵したマイクロコンビー−一タ
に３ｎビツト巾のデータＡとＢの比較を行わせる。比較
は減算によって行う事ができるがＡＬＵ３はｎビット巾
の演算しかできないため、キャリー・フラグ付演算を行
う。比較の手順を第３図にフローチャートで示す。
に３ｎビツト巾のデータＡとＢの比較を行わせる。比較
は減算によって行う事ができるがＡＬＵ３はｎビット巾
の演算しかできないため、キャリー・フラグ付演算を行
う。比較の手順を第３図にフローチャートで示す。
第３図による方法では、ＡとＢの値が一致したかどうか
は、ＡからＢをｎビット毎に３回に分けて減算し、その
結果Ｚ７ラグがセットされ（つま、りＡＨがＯｆ）ＡＭ
、ＡＬが共にｏの場合ＡとＢが一致している判定しそれ
以外の場合には不一致と判定する。
は、ＡからＢをｎビット毎に３回に分けて減算し、その
結果Ｚ７ラグがセットされ（つま、りＡＨがＯｆ）ＡＭ
、ＡＬが共にｏの場合ＡとＢが一致している判定しそれ
以外の場合には不一致と判定する。
」二連した従来の第２図に示す回路で構成されたマイク
ロコンピュータは１回の演算のビット巾以上のデータの
比較を行う場合、比較（減算）の後にデータの分割の数
だけの判定（第３図の■の部分）が必要である。これは
ビット長が長くなればそれだけプログラムのステップが
増加し、プログラム作成のコスト及びプログラムを記憶
するメモリのコストが増大するばかりでなく、処理時間
が長くなるという欠点を有する。
ロコンピュータは１回の演算のビット巾以上のデータの
比較を行う場合、比較（減算）の後にデータの分割の数
だけの判定（第３図の■の部分）が必要である。これは
ビット長が長くなればそれだけプログラムのステップが
増加し、プログラム作成のコスト及びプログラムを記憶
するメモリのコストが増大するばかりでなく、処理時間
が長くなるという欠点を有する。
本発明は、いくらビット長が長くなったとしてもデータ
の比較に於いて、第３図の■に相当する判定をＺフラグ
の判定１回で行う事ができるマイクロコンピータを提供
する事を目的とする。
の比較に於いて、第３図の■に相当する判定をＺフラグ
の判定１回で行う事ができるマイクロコンピータを提供
する事を目的とする。
この目的のため本発明は、Ｚフラグが一度低レベルが記
憶（リセット）されると、演算の結果によっては二が４
でと′１５レベルの記憶（セクト）ができない様にする
だめの回路を具備している。
憶（リセット）されると、演算の結果によっては二が４
でと′１５レベルの記憶（セクト）ができない様にする
だめの回路を具備している。
このため演算の最初でＺフラグをセットしておく事によ
り、連較する演算の途中に於いて一度でもＺフラグがリ
セ、、 ｌ−されると、それ以後の演算の結果ではＺフ
ラグはセットされる事はなく、データの一致の判定は比
ｔ２（減算）後にＺフラグの内容を判定するだけでよい
事になる。
り、連較する演算の途中に於いて一度でもＺフラグがリ
セ、、 ｌ−されると、それ以後の演算の結果ではＺフ
ラグはセットされる事はなく、データの一致の判定は比
ｔ２（減算）後にＺフラグの内容を判定するだけでよい
事になる。
〔実バ４ｆり・・１〕
以下図面を参照しながら本発明の詳細な説明な行う。
第１図は本発明の一実施例のブロック・ダイアグラムで
ある。なお第１図の第２図と同一の動作を行う部分には
同一の番号を付し、ここではそれらの説明を省略する。
ある。なお第１図の第２図と同一の動作を行う部分には
同一の番号を付し、ここではそれらの説明を省略する。
ＡＮＤゲート２０は一方の入力にＮＯＲゲート５の出力
が入力され、もう一方の入力にはＺ７ラグ２１の出力１
０が入力される。マルチ・プレキサ（ＭＵＸ）７は、一
方の入力にＡＮＤゲート２゜の出力１１が入力され、も
う一方の入力には２フラグ操作命令実行時のデータ６が
入力される。
が入力され、もう一方の入力にはＺ７ラグ２１の出力１
０が入力される。マルチ・プレキサ（ＭＵＸ）７は、一
方の入力にＡＮＤゲート２゜の出力１１が入力され、も
う一方の入力には２フラグ操作命令実行時のデータ６が
入力される。
ＭＵＸ７は演算命令実行時は、ＡＮＤゲート２０の出力
１１を選択し、またＺ７ラグ操作命令実行時にはデータ
６を選択し、Ｚフラグ２１のデータ入力８へ出力する。
１１を選択し、またＺ７ラグ操作命令実行時にはデータ
６を選択し、Ｚフラグ２１のデータ入力８へ出力する。
Ｚ７ラグ２１は演算命令またはＺフラグ操作命令が実行
された時のみ入力８上のデータを内部に記憶する。
された時のみ入力８上のデータを内部に記憶する。
次に第１図の回路の動作を説明する。
Ｚ７ラグ操作命令が実行されると、Ｚフラグはデータ６
の内容を内部に記憶し出力１ｏへ出力する。い−！２フ
ラグ操作命令により、Ｚフラグには＠１″がセットされ
ていると仮定する。
の内容を内部に記憶し出力１ｏへ出力する。い−！２フ
ラグ操作命令により、Ｚフラグには＠１″がセットされ
ていると仮定する。
この状態で演算が行われ、ＡＬＵ３の出力４がＯになっ
たとするとＮＯＲゲート５の出力は高レベル（” １
” ’）となり、い−ｉＺフラグの出力】０は”１”で
あるからＡＮＤゲート２０の出力１１は′°１“になる
。演算命令の実行によりＭＵＸ７は出力１１を選択し、
Ｚフラグ２１の入力８へ出力し、その結果Ｚフラグには
“１ｎが読み込まれる。つまりＺフラグ２１の内容は′
１＃から変化しない。
たとするとＮＯＲゲート５の出力は高レベル（” １
” ’）となり、い−ｉＺフラグの出力】０は”１”で
あるからＡＮＤゲート２０の出力１１は′°１“になる
。演算命令の実行によりＭＵＸ７は出力１１を選択し、
Ｚフラグ２１の入力８へ出力し、その結果Ｚフラグには
“１ｎが読み込まれる。つまりＺフラグ２１の内容は′
１＃から変化しない。
このｔまの状態で引き続き演算が行われ、その結果が０
以外になると、ＮＯＲゲート５の出力は低レベル（”Ｏ
″）となシ、従って、Ｚフラグ２１には′０″が読み込
まれ、その出力には′０′が出力される。
以外になると、ＮＯＲゲート５の出力は低レベル（”Ｏ
″）となシ、従って、Ｚフラグ２１には′０″が読み込
まれ、その出力には′０′が出力される。
Ｚフラグ２１が“０″を保持している時に演算が行われ
、その結果がＯになった場合には、ＮＯＲゲート５の出
力は１”になるが、Ｚフラグ２１の出力１０がパ０＃の
ため、ＡＮＤゲート２０の出力には′Ｏｎが出力され、
このためＺフラグ２１は″０＃を保持したまま変化しな
い。
、その結果がＯになった場合には、ＮＯＲゲート５の出
力は１”になるが、Ｚフラグ２１の出力１０がパ０＃の
ため、ＡＮＤゲート２０の出力には′Ｏｎが出力され、
このためＺフラグ２１は″０＃を保持したまま変化しな
い。
以上の事から明らかな様に、第１図の実施例では２フラ
グは一度リセットされると、演算・８令によっては二度
とセットされるｇはない。
グは一度リセットされると、演算・８令によっては二度
とセットされるｇはない。
第４図と第１図に示す実施例の回路を具備するマイクロ
コンピュータによるデータの比較のフローチャートを示
す。比較データは第３図に示したフローチャートの場合
と全く同一にしである。
コンピュータによるデータの比較のフローチャートを示
す。比較データは第３図に示したフローチャートの場合
と全く同一にしである。
第４図からも明らかな様に、本発明のマイクロコンピュ
ータでは比較を行う前にまずＺフラグをセットする。次
に比較（減算）を行い（第４図の■の部分）、データが
一致したかどうかは忌にＺフラグの内容を判定するだけ
で済む。もし比較の後で２フラグがセットされていれば
、データは一致しているのであり、リセットされている
ならば不一致であるという事ができて）。
ータでは比較を行う前にまずＺフラグをセットする。次
に比較（減算）を行い（第４図の■の部分）、データが
一致したかどうかは忌にＺフラグの内容を判定するだけ
で済む。もし比較の後で２フラグがセットされていれば
、データは一致しているのであり、リセットされている
ならば不一致であるという事ができて）。
これを第３図の従来のマイクロコンビエータのフローチ
ャートと比較すると、本発明のマイクロコンピュータで
は比較の前に必ずＺ７ラグをセットするという処理が従
来のものと較べて余分に必要であるが、一致の判定はデ
ータのビット数に全く無関係に２フラグの判定だけで済
む。つまり、ビット長の長いデータを比較すればするほ
ど本発明のマイクロコンピュータは、従来のものと較べ
てプログラム・ステップ数は少なく、マたそれにともな
い処理時間も短縮される。
ャートと比較すると、本発明のマイクロコンピュータで
は比較の前に必ずＺ７ラグをセットするという処理が従
来のものと較べて余分に必要であるが、一致の判定はデ
ータのビット数に全く無関係に２フラグの判定だけで済
む。つまり、ビット長の長いデータを比較すればするほ
ど本発明のマイクロコンピュータは、従来のものと較べ
てプログラム・ステップ数は少なく、マたそれにともな
い処理時間も短縮される。
以上説明した様に、本発明のマイクロコンピュータは、
従来のものと較ベビット長の長いデータを比較する場合
に少ないプログラム・ステップ数で処理ができるため、
プログラムを格納するメモリのコストを低下させ、また
、プログラムの処理時間を短縮させるという大きな効果
がある。
従来のものと較ベビット長の長いデータを比較する場合
に少ないプログラム・ステップ数で処理ができるため、
プログラムを格納するメモリのコストを低下させ、また
、プログラムの処理時間を短縮させるという大きな効果
がある。
第１図は本発明の一実施例のブロック・ダイアグラム、
第２図は従来の回路のブロック・グイ７グラム、第３図
は従来のマイクロコンピュータによるデータの比較のフ
ローチャート、第４図は本発明のマイクロコンピュータ
によるデータの比較のフローチャートである。ここに； １・・・・・・入力データ、２・・−・−人力データ、
３・−・・−・ＡＬＵ、４・・・・・・ＡＬＵ出力％
５・・・・・・ＮＯＲゲート、６・・・・・・Ｚフラグ
操作データ、７・・・・・・マルチ・ブレキサ、８・・
・・・・Ｚ７ラグ入力、９・・・・・・Ｚフラグ、１０
・・・・・・Ｚフラグ出力、１１・・・・・・ＡＮＤＮ
Ｏゲート、１２・・・・・・キャリー・フラグ、２０・
・・・・・ＡＮＤゲート、２１・・・・・・Ｚフラグで
ある。 代理人 弁理士 内 原 １ パ１′＋・・、・
−ツ 童３ 口
第２図は従来の回路のブロック・グイ７グラム、第３図
は従来のマイクロコンピュータによるデータの比較のフ
ローチャート、第４図は本発明のマイクロコンピュータ
によるデータの比較のフローチャートである。ここに； １・・・・・・入力データ、２・・−・−人力データ、
３・−・・−・ＡＬＵ、４・・・・・・ＡＬＵ出力％
５・・・・・・ＮＯＲゲート、６・・・・・・Ｚフラグ
操作データ、７・・・・・・マルチ・ブレキサ、８・・
・・・・Ｚ７ラグ入力、９・・・・・・Ｚフラグ、１０
・・・・・・Ｚフラグ出力、１１・・・・・・ＡＮＤＮ
Ｏゲート、１２・・・・・・キャリー・フラグ、２０・
・・・・・ＡＮＤゲート、２１・・・・・・Ｚフラグで
ある。 代理人 弁理士 内 原 １ パ１′＋・・、・
−ツ 童３ 口
Claims (1)
- 演算手段と該演算手段の結果が０になった事を検出する
ゼロ検出手段と該ゼロ検出手段が０を検出するかまたは
命令によって第１の状態となり、該ゼロ検出手段が０以
外の値を検出するかまたは命令によって第２の状態とな
るゼロ検出記憶手段を具備し、該ゼロ検出記憶手段が第
２の状態になると、該ゼロ検出手段の検出結果によって
は、該ゼロ検出記憶手段は、第１の状態にならない様に
した事を特徴とするマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234924A JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
| EP19870114336 EP0262674A3 (en) | 1986-10-01 | 1987-10-01 | Microcomputer having z-flag capable of detecting coincidence at high speed |
| US07/103,320 US4878189A (en) | 1986-10-01 | 1987-10-01 | Microcomputer having Z-flag capable of detecting coincidence at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234924A JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388636A true JPS6388636A (ja) | 1988-04-19 |
Family
ID=16978415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234924A Pending JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4878189A (ja) |
| EP (1) | EP0262674A3 (ja) |
| JP (1) | JPS6388636A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219031A (ja) * | 1987-03-09 | 1988-09-12 | Fanuc Ltd | 高速浮動小数点演算器 |
| JPH0675767A (ja) * | 1992-07-28 | 1994-03-18 | Matsushita Electric Ind Co Ltd | プロセッサ |
| JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
| US8210523B2 (en) | 2007-02-08 | 2012-07-03 | Glory Ltd. | Paper sheet holding apparatus |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
| US5581496A (en) * | 1992-07-20 | 1996-12-03 | Industrial Technology Research Institute | Zero-flag generator for adder |
| US5367477A (en) * | 1993-11-29 | 1994-11-22 | Motorola, Inc. | Method and apparatus for performing parallel zero detection in a data processing system |
| US6018757A (en) * | 1996-08-08 | 2000-01-25 | Samsung Electronics Company, Ltd. | Zero detect for binary difference |
| US5862066A (en) * | 1997-05-01 | 1999-01-19 | Hewlett-Packard Company | Methods and apparatus for fast check of floating point zero or negative zero |
| US6742013B2 (en) | 2001-05-03 | 2004-05-25 | Sun Microsystems, Inc. | Apparatus and method for uniformly performing comparison operations on long word operands |
| US6929612B2 (en) * | 2003-06-26 | 2005-08-16 | Ingenious Designs Llc | Battery operated flexible massage tube |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121538A (ja) * | 1982-12-28 | 1984-07-13 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS59161733A (ja) * | 1983-03-07 | 1984-09-12 | Oki Electric Ind Co Ltd | パタ−ン検出回路 |
| US4736291A (en) * | 1985-11-22 | 1988-04-05 | Texas Instruments Incorporated | General-purpose array processor |
-
1986
- 1986-10-01 JP JP61234924A patent/JPS6388636A/ja active Pending
-
1987
- 1987-10-01 EP EP19870114336 patent/EP0262674A3/en not_active Withdrawn
- 1987-10-01 US US07/103,320 patent/US4878189A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219031A (ja) * | 1987-03-09 | 1988-09-12 | Fanuc Ltd | 高速浮動小数点演算器 |
| JPH0675767A (ja) * | 1992-07-28 | 1994-03-18 | Matsushita Electric Ind Co Ltd | プロセッサ |
| JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
| US8210523B2 (en) | 2007-02-08 | 2012-07-03 | Glory Ltd. | Paper sheet holding apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US4878189A (en) | 1989-10-31 |
| EP0262674A3 (en) | 1990-10-31 |
| EP0262674A2 (en) | 1988-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5608887A (en) | Method of processing data strings | |
| US4578750A (en) | Code determination using half-adder based operand comparator | |
| US4542456A (en) | Method and apparatus for performing range checks | |
| JPS6388636A (ja) | マイクロコンピユ−タ | |
| JPH0348536B2 (ja) | ||
| JPH0228830A (ja) | 整数除算回路 | |
| JPH034936B2 (ja) | ||
| US4272809A (en) | Channel device | |
| US6005502A (en) | Method for reducing the number of bits needed for the representation of constant values in a data processing device | |
| JPH05274143A (ja) | 複合条件処理方式 | |
| JPH0222413B2 (ja) | ||
| JP2812610B2 (ja) | パイプライン制御方式 | |
| JPS6327746B2 (ja) | ||
| JP3525582B2 (ja) | ビット操作回路 | |
| JPH0233173B2 (ja) | ||
| JP2005032020A (ja) | 記憶装置 | |
| JP2919184B2 (ja) | パイプライン処理を行う情報処理装置 | |
| JPH04184535A (ja) | 並列演算装置 | |
| JP2000305782A (ja) | 演算装置 | |
| JP3110072B2 (ja) | 事前正規化回路 | |
| JPH01184577A (ja) | 情報処理装置 | |
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPH0823849B2 (ja) | メモリ読出レジスタ制御装置 | |
| JPH0792902A (ja) | プログラマブルコントローラ | |
| JPS6329839A (ja) | デ−タ処理装置 |