JPS6388636A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6388636A JPS6388636A JP61234924A JP23492486A JPS6388636A JP S6388636 A JPS6388636 A JP S6388636A JP 61234924 A JP61234924 A JP 61234924A JP 23492486 A JP23492486 A JP 23492486A JP S6388636 A JPS6388636 A JP S6388636A
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- JP
- Japan
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- flag
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- gate
- result
- comes
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- 238000001514 detection method Methods 0.000 claims 9
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
Landscapes
- Engineering & Computer Science (AREA)
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に、演算の結
果がOであった事を記憶する手段を有するマイクロコン
ピュータに関する。
果がOであった事を記憶する手段を有するマイクロコン
ピュータに関する。
従来この種のマイクロコンピュータは、演算の結果がO
であった事を記憶する手段(以下Zフラグと呼ぶ)は、
たとえばA、 Bという連続する演算を行わせた場合、
Aの演算の結果が0であったとすると、Zフラグはセッ
トされ、続くBの演算の結果がO以外になった場合Z7
ラグはリセットされるという様に動作した。このため、
A、Bという連続する演算の両方の結果が0でちったか
どうかを知るためには、Aの演算後Zフラグの内容を他
の記憶手段に記憶させ、続くBの演算直後にBの演算結
果の状態が記憶されているZフラグの内容と、Aの演算
結果の状態が記憶されている記憶手段の内容の論理演算
等を行うという様な複雑な処理が必要であった。
であった事を記憶する手段(以下Zフラグと呼ぶ)は、
たとえばA、 Bという連続する演算を行わせた場合、
Aの演算の結果が0であったとすると、Zフラグはセッ
トされ、続くBの演算の結果がO以外になった場合Z7
ラグはリセットされるという様に動作した。このため、
A、Bという連続する演算の両方の結果が0でちったか
どうかを知るためには、Aの演算後Zフラグの内容を他
の記憶手段に記憶させ、続くBの演算直後にBの演算結
果の状態が記憶されているZフラグの内容と、Aの演算
結果の状態が記憶されている記憶手段の内容の論理演算
等を行うという様な複雑な処理が必要であった。
以下図面を参照しながら従来のZフラグの制御について
説明する。第2図は従来の2フラグを有するマイクロコ
ンピュータのZフラグ周辺のブロック・ダイアグラムで
ある。
説明する。第2図は従来の2フラグを有するマイクロコ
ンピュータのZフラグ周辺のブロック・ダイアグラムで
ある。
第2図に於いて、ALU3は、データ1とデータ2の夫
々nビットの演算を行い。その結果をALU出力4(n
ビット)へ出力する。NORゲート5はALU出力4の
すべてのビットが0の時高レベルを、甘た0以外の時に
は低レベルを7リツプ・フロップで構成されるZ7ラグ
9のデータ人力8へ出力する。Zフラグ9ば、演算命令
が実行されるとデータ8の内容を記憶し、その内容をZ
フラグ出力10へ出力す。々おキャリー・フラグ(以下
CYフラグと呼ぶ)12はAI、U3が加算を行った時
にキャリー(桁上げ)が発生したか、または減算に於い
てボロー(借り)が発生した場合に高レベルが記憶され
、その他の場合には低レベルが記憶されるフリツプ・フ
ロップによって構成されている。つまりCYフラグは、
一番最近行った演算のキャリーまたはボローの情報を記
憶している。
々nビットの演算を行い。その結果をALU出力4(n
ビット)へ出力する。NORゲート5はALU出力4の
すべてのビットが0の時高レベルを、甘た0以外の時に
は低レベルを7リツプ・フロップで構成されるZ7ラグ
9のデータ人力8へ出力する。Zフラグ9ば、演算命令
が実行されるとデータ8の内容を記憶し、その内容をZ
フラグ出力10へ出力す。々おキャリー・フラグ(以下
CYフラグと呼ぶ)12はAI、U3が加算を行った時
にキャリー(桁上げ)が発生したか、または減算に於い
てボロー(借り)が発生した場合に高レベルが記憶され
、その他の場合には低レベルが記憶されるフリツプ・フ
ロップによって構成されている。つまりCYフラグは、
一番最近行った演算のキャリーまたはボローの情報を記
憶している。
ALU3に対する演算には、単に入力1と入力2の値を
演算するものと、それらにCYフラグの内容を下位の桁
からのキヤIJ−−fたけボロー情報として演算するも
のがある。後者を特にキャリー・フラグ付演算と呼ぶ。
演算するものと、それらにCYフラグの内容を下位の桁
からのキヤIJ−−fたけボロー情報として演算するも
のがある。後者を特にキャリー・フラグ付演算と呼ぶ。
いま第2に示す回路を内蔵したマイクロコンビー−一タ
に3nビツト巾のデータAとBの比較を行わせる。比較
は減算によって行う事ができるがALU3はnビット巾
の演算しかできないため、キャリー・フラグ付演算を行
う。比較の手順を第3図にフローチャートで示す。
に3nビツト巾のデータAとBの比較を行わせる。比較
は減算によって行う事ができるがALU3はnビット巾
の演算しかできないため、キャリー・フラグ付演算を行
う。比較の手順を第3図にフローチャートで示す。
第3図による方法では、AとBの値が一致したかどうか
は、AからBをnビット毎に3回に分けて減算し、その
結果Z7ラグがセットされ(つま、りAHがOf)AM
、ALが共にoの場合AとBが一致している判定しそれ
以外の場合には不一致と判定する。
は、AからBをnビット毎に3回に分けて減算し、その
結果Z7ラグがセットされ(つま、りAHがOf)AM
、ALが共にoの場合AとBが一致している判定しそれ
以外の場合には不一致と判定する。
」二連した従来の第2図に示す回路で構成されたマイク
ロコンピュータは1回の演算のビット巾以上のデータの
比較を行う場合、比較(減算)の後にデータの分割の数
だけの判定(第3図の■の部分)が必要である。これは
ビット長が長くなればそれだけプログラムのステップが
増加し、プログラム作成のコスト及びプログラムを記憶
するメモリのコストが増大するばかりでなく、処理時間
が長くなるという欠点を有する。
ロコンピュータは1回の演算のビット巾以上のデータの
比較を行う場合、比較(減算)の後にデータの分割の数
だけの判定(第3図の■の部分)が必要である。これは
ビット長が長くなればそれだけプログラムのステップが
増加し、プログラム作成のコスト及びプログラムを記憶
するメモリのコストが増大するばかりでなく、処理時間
が長くなるという欠点を有する。
本発明は、いくらビット長が長くなったとしてもデータ
の比較に於いて、第3図の■に相当する判定をZフラグ
の判定1回で行う事ができるマイクロコンピータを提供
する事を目的とする。
の比較に於いて、第3図の■に相当する判定をZフラグ
の判定1回で行う事ができるマイクロコンピータを提供
する事を目的とする。
この目的のため本発明は、Zフラグが一度低レベルが記
憶(リセット)されると、演算の結果によっては二が4
でと′15レベルの記憶(セクト)ができない様にする
だめの回路を具備している。
憶(リセット)されると、演算の結果によっては二が4
でと′15レベルの記憶(セクト)ができない様にする
だめの回路を具備している。
このため演算の最初でZフラグをセットしておく事によ
り、連較する演算の途中に於いて一度でもZフラグがリ
セ、、 l−されると、それ以後の演算の結果ではZフ
ラグはセットされる事はなく、データの一致の判定は比
t2(減算)後にZフラグの内容を判定するだけでよい
事になる。
り、連較する演算の途中に於いて一度でもZフラグがリ
セ、、 l−されると、それ以後の演算の結果ではZフ
ラグはセットされる事はなく、データの一致の判定は比
t2(減算)後にZフラグの内容を判定するだけでよい
事になる。
〔実バ4fり・・1〕
以下図面を参照しながら本発明の詳細な説明な行う。
第1図は本発明の一実施例のブロック・ダイアグラムで
ある。なお第1図の第2図と同一の動作を行う部分には
同一の番号を付し、ここではそれらの説明を省略する。
ある。なお第1図の第2図と同一の動作を行う部分には
同一の番号を付し、ここではそれらの説明を省略する。
ANDゲート20は一方の入力にNORゲート5の出力
が入力され、もう一方の入力にはZ7ラグ21の出力1
0が入力される。マルチ・プレキサ(MUX)7は、一
方の入力にANDゲート2゜の出力11が入力され、も
う一方の入力には2フラグ操作命令実行時のデータ6が
入力される。
が入力され、もう一方の入力にはZ7ラグ21の出力1
0が入力される。マルチ・プレキサ(MUX)7は、一
方の入力にANDゲート2゜の出力11が入力され、も
う一方の入力には2フラグ操作命令実行時のデータ6が
入力される。
MUX7は演算命令実行時は、ANDゲート20の出力
11を選択し、またZ7ラグ操作命令実行時にはデータ
6を選択し、Zフラグ21のデータ入力8へ出力する。
11を選択し、またZ7ラグ操作命令実行時にはデータ
6を選択し、Zフラグ21のデータ入力8へ出力する。
Z7ラグ21は演算命令またはZフラグ操作命令が実行
された時のみ入力8上のデータを内部に記憶する。
された時のみ入力8上のデータを内部に記憶する。
次に第1図の回路の動作を説明する。
Z7ラグ操作命令が実行されると、Zフラグはデータ6
の内容を内部に記憶し出力1oへ出力する。い−!2フ
ラグ操作命令により、Zフラグには@1″がセットされ
ていると仮定する。
の内容を内部に記憶し出力1oへ出力する。い−!2フ
ラグ操作命令により、Zフラグには@1″がセットされ
ていると仮定する。
この状態で演算が行われ、ALU3の出力4がOになっ
たとするとNORゲート5の出力は高レベル(” 1
” ’)となり、い−iZフラグの出力】0は”1”で
あるからANDゲート20の出力11は′°1“になる
。演算命令の実行によりMUX7は出力11を選択し、
Zフラグ21の入力8へ出力し、その結果Zフラグには
“1nが読み込まれる。つまりZフラグ21の内容は′
1#から変化しない。
たとするとNORゲート5の出力は高レベル(” 1
” ’)となり、い−iZフラグの出力】0は”1”で
あるからANDゲート20の出力11は′°1“になる
。演算命令の実行によりMUX7は出力11を選択し、
Zフラグ21の入力8へ出力し、その結果Zフラグには
“1nが読み込まれる。つまりZフラグ21の内容は′
1#から変化しない。
このtまの状態で引き続き演算が行われ、その結果が0
以外になると、NORゲート5の出力は低レベル(”O
″)となシ、従って、Zフラグ21には′0″が読み込
まれ、その出力には′0′が出力される。
以外になると、NORゲート5の出力は低レベル(”O
″)となシ、従って、Zフラグ21には′0″が読み込
まれ、その出力には′0′が出力される。
Zフラグ21が“0″を保持している時に演算が行われ
、その結果がOになった場合には、NORゲート5の出
力は1”になるが、Zフラグ21の出力10がパ0#の
ため、ANDゲート20の出力には′Onが出力され、
このためZフラグ21は″0#を保持したまま変化しな
い。
、その結果がOになった場合には、NORゲート5の出
力は1”になるが、Zフラグ21の出力10がパ0#の
ため、ANDゲート20の出力には′Onが出力され、
このためZフラグ21は″0#を保持したまま変化しな
い。
以上の事から明らかな様に、第1図の実施例では2フラ
グは一度リセットされると、演算・8令によっては二度
とセットされるgはない。
グは一度リセットされると、演算・8令によっては二度
とセットされるgはない。
第4図と第1図に示す実施例の回路を具備するマイクロ
コンピュータによるデータの比較のフローチャートを示
す。比較データは第3図に示したフローチャートの場合
と全く同一にしである。
コンピュータによるデータの比較のフローチャートを示
す。比較データは第3図に示したフローチャートの場合
と全く同一にしである。
第4図からも明らかな様に、本発明のマイクロコンピュ
ータでは比較を行う前にまずZフラグをセットする。次
に比較(減算)を行い(第4図の■の部分)、データが
一致したかどうかは忌にZフラグの内容を判定するだけ
で済む。もし比較の後で2フラグがセットされていれば
、データは一致しているのであり、リセットされている
ならば不一致であるという事ができて)。
ータでは比較を行う前にまずZフラグをセットする。次
に比較(減算)を行い(第4図の■の部分)、データが
一致したかどうかは忌にZフラグの内容を判定するだけ
で済む。もし比較の後で2フラグがセットされていれば
、データは一致しているのであり、リセットされている
ならば不一致であるという事ができて)。
これを第3図の従来のマイクロコンビエータのフローチ
ャートと比較すると、本発明のマイクロコンピュータで
は比較の前に必ずZ7ラグをセットするという処理が従
来のものと較べて余分に必要であるが、一致の判定はデ
ータのビット数に全く無関係に2フラグの判定だけで済
む。つまり、ビット長の長いデータを比較すればするほ
ど本発明のマイクロコンピュータは、従来のものと較べ
てプログラム・ステップ数は少なく、マたそれにともな
い処理時間も短縮される。
ャートと比較すると、本発明のマイクロコンピュータで
は比較の前に必ずZ7ラグをセットするという処理が従
来のものと較べて余分に必要であるが、一致の判定はデ
ータのビット数に全く無関係に2フラグの判定だけで済
む。つまり、ビット長の長いデータを比較すればするほ
ど本発明のマイクロコンピュータは、従来のものと較べ
てプログラム・ステップ数は少なく、マたそれにともな
い処理時間も短縮される。
以上説明した様に、本発明のマイクロコンピュータは、
従来のものと較ベビット長の長いデータを比較する場合
に少ないプログラム・ステップ数で処理ができるため、
プログラムを格納するメモリのコストを低下させ、また
、プログラムの処理時間を短縮させるという大きな効果
がある。
従来のものと較ベビット長の長いデータを比較する場合
に少ないプログラム・ステップ数で処理ができるため、
プログラムを格納するメモリのコストを低下させ、また
、プログラムの処理時間を短縮させるという大きな効果
がある。
第1図は本発明の一実施例のブロック・ダイアグラム、
第2図は従来の回路のブロック・グイ7グラム、第3図
は従来のマイクロコンピュータによるデータの比較のフ
ローチャート、第4図は本発明のマイクロコンピュータ
によるデータの比較のフローチャートである。ここに; 1・・・・・・入力データ、2・・−・−人力データ、
3・−・・−・ALU、4・・・・・・ALU出力%
5・・・・・・NORゲート、6・・・・・・Zフラグ
操作データ、7・・・・・・マルチ・ブレキサ、8・・
・・・・Z7ラグ入力、9・・・・・・Zフラグ、10
・・・・・・Zフラグ出力、11・・・・・・ANDN
Oゲート、12・・・・・・キャリー・フラグ、20・
・・・・・ANDゲート、21・・・・・・Zフラグで
ある。 代理人 弁理士 内 原 1 パ1′+・・、・
−ツ 童3 口
第2図は従来の回路のブロック・グイ7グラム、第3図
は従来のマイクロコンピュータによるデータの比較のフ
ローチャート、第4図は本発明のマイクロコンピュータ
によるデータの比較のフローチャートである。ここに; 1・・・・・・入力データ、2・・−・−人力データ、
3・−・・−・ALU、4・・・・・・ALU出力%
5・・・・・・NORゲート、6・・・・・・Zフラグ
操作データ、7・・・・・・マルチ・ブレキサ、8・・
・・・・Z7ラグ入力、9・・・・・・Zフラグ、10
・・・・・・Zフラグ出力、11・・・・・・ANDN
Oゲート、12・・・・・・キャリー・フラグ、20・
・・・・・ANDゲート、21・・・・・・Zフラグで
ある。 代理人 弁理士 内 原 1 パ1′+・・、・
−ツ 童3 口
Claims (1)
- 演算手段と該演算手段の結果が0になった事を検出する
ゼロ検出手段と該ゼロ検出手段が0を検出するかまたは
命令によって第1の状態となり、該ゼロ検出手段が0以
外の値を検出するかまたは命令によって第2の状態とな
るゼロ検出記憶手段を具備し、該ゼロ検出記憶手段が第
2の状態になると、該ゼロ検出手段の検出結果によって
は、該ゼロ検出記憶手段は、第1の状態にならない様に
した事を特徴とするマイクロコンピュータ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61234924A JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
US07/103,320 US4878189A (en) | 1986-10-01 | 1987-10-01 | Microcomputer having Z-flag capable of detecting coincidence at high speed |
EP19870114336 EP0262674A3 (en) | 1986-10-01 | 1987-10-01 | Microcomputer having z-flag capable of detecting coincidence at high speed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61234924A JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6388636A true JPS6388636A (ja) | 1988-04-19 |
Family
ID=16978415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61234924A Pending JPS6388636A (ja) | 1986-10-01 | 1986-10-01 | マイクロコンピユ−タ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4878189A (ja) |
EP (1) | EP0262674A3 (ja) |
JP (1) | JPS6388636A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63219031A (ja) * | 1987-03-09 | 1988-09-12 | Fanuc Ltd | 高速浮動小数点演算器 |
JPH0675767A (ja) * | 1992-07-28 | 1994-03-18 | Matsushita Electric Ind Co Ltd | プロセッサ |
JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
US8210523B2 (en) | 2007-02-08 | 2012-07-03 | Glory Ltd. | Paper sheet holding apparatus |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
US5581496A (en) * | 1992-07-20 | 1996-12-03 | Industrial Technology Research Institute | Zero-flag generator for adder |
US5367477A (en) * | 1993-11-29 | 1994-11-22 | Motorola, Inc. | Method and apparatus for performing parallel zero detection in a data processing system |
US6018757A (en) * | 1996-08-08 | 2000-01-25 | Samsung Electronics Company, Ltd. | Zero detect for binary difference |
US5862066A (en) * | 1997-05-01 | 1999-01-19 | Hewlett-Packard Company | Methods and apparatus for fast check of floating point zero or negative zero |
US6742013B2 (en) | 2001-05-03 | 2004-05-25 | Sun Microsystems, Inc. | Apparatus and method for uniformly performing comparison operations on long word operands |
US6929612B2 (en) * | 2003-06-26 | 2005-08-16 | Ingenious Designs Llc | Battery operated flexible massage tube |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59121538A (ja) * | 1982-12-28 | 1984-07-13 | Mitsubishi Electric Corp | デ−タ処理装置 |
JPS59161733A (ja) * | 1983-03-07 | 1984-09-12 | Oki Electric Ind Co Ltd | パタ−ン検出回路 |
US4736291A (en) * | 1985-11-22 | 1988-04-05 | Texas Instruments Incorporated | General-purpose array processor |
-
1986
- 1986-10-01 JP JP61234924A patent/JPS6388636A/ja active Pending
-
1987
- 1987-10-01 EP EP19870114336 patent/EP0262674A3/en not_active Withdrawn
- 1987-10-01 US US07/103,320 patent/US4878189A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63219031A (ja) * | 1987-03-09 | 1988-09-12 | Fanuc Ltd | 高速浮動小数点演算器 |
JPH0675767A (ja) * | 1992-07-28 | 1994-03-18 | Matsushita Electric Ind Co Ltd | プロセッサ |
JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
US8210523B2 (en) | 2007-02-08 | 2012-07-03 | Glory Ltd. | Paper sheet holding apparatus |
Also Published As
Publication number | Publication date |
---|---|
EP0262674A2 (en) | 1988-04-06 |
EP0262674A3 (en) | 1990-10-31 |
US4878189A (en) | 1989-10-31 |
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