JP2919184B2 - パイプライン処理を行う情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令処理を高速に実行
するためのパイプライン処理を行う情報処理装置に関
し、特に、本発明はパイプライン処理の遅れを減じるこ
とにより、計算システムの性能を向上させることができ
る情報処理装置に関するものである。

【０００２】

【従来の技術】パイプライン処理とは、一つの命令処理
を複数の処理に分割し複数の命令処理を並列に実行する
処理方式である。図８（ａ），（ｂ）に６段で構成され
るパイプライン処理における各命令の実行処理を示す。
同図において、分割された複数の処理は「ステート」と
いう名前で区別され、パイプライン処理は、Ｄステー
ト、Ａステート、Ｔステート、Ｂステート、Ｅステー
ト、Ｗステートの各処理を順番に通過することにより、
処理される。

【０００３】Ｄステートでは命令のデコード、Ａステー
トではアドレス計算、ＴステートではＴＬＢ（変換索引
緩衝機構、以下ＴＬＢという）の索引、Ｂステートでは
ＬＢＳ（ローカル・バッファ・ストレージ、以下、ＬＢ
Ｓという）キャッシュ・メモリからのデータのリード、
Ｅステートでは演算の実行、Ｗステートでは演算結果の
レジスタへの格納が行われる。また、複数命令処理間で
同一のステートがセットされることはない。

【０００４】１ステートが処理される時間を１マシンサ
イクルと呼ぶが、理想的にパイプライン処理が動作すれ
ば図８（ａ）に示すようにＮ個の命令がＮマシンサイク
ルで実行される。ところで、パイプライン処理を行う情
報処理装置においては、パイプライン処理を理想的に動
作させることを妨げる要因としてパイプラインのインタ
ロックが存在する。その代表的なものとして、汎用レジ
スタを更新しようとしている命令の後続命令が上記汎用
レジスタをアドレス計算に使用するケースに生じるＤス
テート・インタロックがある。

【０００５】図８（ｂ）は上記Ｄステート・インタロッ
クが生じている状態を示した図であり、同図において、
命令１は例えば汎用レジスタ１を更新する命令であり、
更新データはＷステートで得られる。命令２は汎用レジ
スタ１をＡステートでアドレス計算に使用する命令であ
り、命令１での更新データをＡステートのアドレス加算
器入力データ・レジスタにセットできるタイミングま
で、そのＤステートでインタロックしている。

【０００６】高速性を要求される情報処理装置において
は、上記のようなインタロックを減ずるため様々なバイ
パス機構を設けており、Ｄステートのインタロックを制
御する回路が著しく複雑なものになる。しかも、Ｄステ
ートのインタロック制御を受けるレジスタはその数が多
く、インタロック制御信号の上記レジスタへのロード数
増加がさらにインタロック制御信号の信号伝搬遅延時間
を伸ばしてしまい、情報処理装置のマシンサイクル短縮
を阻害する大きな要因となっている。

【０００７】このことは、現在多くの計算システムに採
用されている演算ステージ・パイプライン技術にとって
特に重要になりつつある。すなわち、アドレス計算に用
いることがない浮動小数点レジスタを更新する命令に関
しての演算ステージ・パイプライン技術が進むにつれ
て、それら浮動小数点命令と合前後してパイプラインに
投入される一般命令によるインタロックの度合いが大き
なものとなっている。

【０００８】図９（ａ），（ｂ）は上記のような演算ス
テージのパイプライン処理をＥステート、Ｖステートの
２ステートで行う演算ステージ・パイプライン命令の実
行処理を示す図であり、同図（ａ）は全ての命令がＥス
テート、Ｖステートの２ステートでパイプライン処理を
行っている場合であり、同図（ｂ）は２ステートでパイ
プライン処理を行う演算ステージ・パイプライン命令の
間に一般命令（同図における命令２）が投入された場合
である。

【０００９】図９から明らかなように、図９（ｂ）にお
いては、図９（ａ）に較べて５番目の命令の実行が１サ
イクル遅れている。しかしながら、汎用レジスタを更新
する一般命令に演算パイプライン技術を採用すること
は、Ｄステージのインタロック制御をさらに複雑なもの
とし、その部分の制御回路の増大を招くこととなる。図
１０はパイプライン処理における各ステートの主な処理
を示す図であり、同図においてはパイプライン処理を６
ないし７ステートで行うものについて示している。

【００１０】同図において、４０１は汎用レジスタ，浮
動小数点レジスタなどを含むレジスタ・スタック、４０
２は仮想アドレスを実アドレスにアドレス変換するＴＬ
Ｂ、４０３は高速なアクセスを可能とするため主記憶装
置のデータのコピーを保持するＬＢＳ、４０４は演算を
実行するための演算器、５０１，５０２はそれぞれアド
レス計算用のデータを保持するベース・レジスタ、イン
デックス・レジスタ、５０３は命令から切りだされたデ
ィスプレースメント部を保持するレジスタ、５０４はレ
ジスタ５０１ないし５０３の内容を加算するアドレス加
算器、５０５，５０６，５０７，５０９は各ステートの
結果を保持するレジスタ、５０８はレジスタ・スタック
４０１の内容を保持するレジスタである。

【００１１】次に、図１０により、パイプライン処理に
おける各ステートの主な処理を説明する。Ｄステートに
おいては、オペコードがデコードされ、レジスタ・スタ
ック４０１よりアドレス計算用のデータが読み出されて
ベース・レジスタ５０１、インデックス・レジスタ５０
２にセットされる。また、図示しない命令レジスタから
ティスプレースメント部が切りだされレジスタ５０３に
セットされる。

【００１２】Ａステートにおいては、レジスタ５０１，
５０２，５０３の内容がアドレス加算器５０４により加
算され、その結果が有効アドレスとしてレジスタ５０５
にセットされる。Ｔステートにおいては、レジスタ５０
５にセットされた有効アドレスがＴＬＢ４０２により実
アドレスに変換され、レジスタ５０６にセットされる。

【００１３】Ｂステートにおいては、レジスタ５０６に
セットされた実アドレスによりＬＢＳからデータが読み
だされレジスタ５０７にセットされる。Ｅステートにお
いては、レジスタ５０７にセットされた内容、レジスタ
・オペランド・バス５０１を介して与えられるレジスタ
・スタック４０１の内容に基づき演算器４０４により演
算が実行され、その結果がレジスタ５０９にセットされ
る。

【００１４】Ｗステートにおいては、レジスタ５０９の
セットされた結果をレジスタ・スタック４０１に書き込
む。レジスタ・スタック４０１の内容はレジスタ・オペ
ランド・バス５０１を介して演算器４０４に送ることが
できる。図１１は、本発明の前提となる図１０に示した
アドレス加算器５０４の制御部の基本構成を示す図であ
り、同図において、４０１は図１０に示したレジスタ・
スタック、４１１は命令バッファ、４１２は命令を保持
する命令レジスタ、６０１は制御部、５０４は図１０に
示したアドレス加算器、５０１，５０２，５０３はそれ
ぞれ図１０に示したアドレス計算用のデータを保持する
ベース・レジスタ、インデックス・レジスタ、および、
命令から切りだされたディスプレースメント部を保持す
るレジスタ、５０５は図１０に示したアドレス計算結果
を保持するレジスタである。

【００１５】６０２，６０３はアドレス加算器５０４の
入力データを選択するための制御信号を保持するレジス
タ、６０４，６０５，６０６，６０７はバイパス・デー
タを保持するバイパス・レジスタ、６３０，６３１はセ
レクタであり、レジスタ６０２，６０３に保持された制
御信号に応じて、ベース・レジスタ５０１、インデック
ス・レジスタ５０２の出力、あるいは、バイパス・レジ
スタ６０４，６０５，６０６，６０７の出力を選択す
る。

【００１６】６０８〜６１１は汎用レジスタ書き込みを
示すビットを保持するレジスタ、６１２〜６１５はバイ
パス可能であることを示すビットを保持するレジスタ、
６１６〜６１９はバイパス・データが保持されるレジス
タ（バイパス・レジスタ６０４，６０５，６０６，６０
７）を指示するレジスタ、６２０〜６２３はレジスタ書
き込み番号を指示するレジスタであり、各レジスタはシ
フト・レジスタから構成され、Ａ，Ｔ，Ｂ，Ｅの各ステ
ートでその内容がシフトされる。

【００１７】図１１において、ＬＢＳから読みだされた
命令データは命令バッファ４１１に蓄えられ、１命令ず
つ切りだされて命令レジスタ４１２にセットされる。命
令レジスタ４１２の内容は制御回路６０１に入力され、
ベース・レジスタ番号ＩＢ、インデックスレジスタ番号
ＩＸが切りだされ、その番号に基づきレジスタ・スタッ
ク４０１のベース・レジスタ、インデックス・レジスタ
が読みだされて、ベース・レジスタ５０１、５０２にセ
ットされる。

【００１８】また、命令レジスタ４１２よりディスプレ
ースメント部ＳＥＴ ＤＲが切りだされ、レジスタ５０
３にセットされる。セレクタ６３０，６３１はレジスタ
６０２，６０３に保持された制御信号に応じて、ベース
・レジスタ５０１、インデックス・レジスタ５０２の出
力、あるいは、バイパス・レジスタ６０４，６０５，６
０６，６０７の出力を選択する。

【００１９】アドレス加算器５０４はセレクタ６３０，
６３１の出力、レジスタ５０３の出力に応じてアドレス
計算を行い、その結果をレジスタ５０５およびバイパス
・レジスタ６０４，６０５，６０６，６０７にセットす
る。レジスタ５０５にセットされたデータは、図１０に
示したように、ＴＬＢの索引に用いられる。Ｄステート
が終了すると、制御回路６０１はＤステートが終了した
ことを示すＤステート終了信号６２６を出力し、この信
号により命令バッファ４１１より次の命令が切りださ
れ、命令レジスタ４１２にセットされる。

【００２０】図１２は図１１に示した制御回路６０１の
従来例を示す図であり、同図において、７０１は命令レ
ジスタの内容を入力として、ベース・レジスタ番号７１
７を切りだすためのデコーダであり、このデコーダ７０
１の出力７１７がそのままベース・レジスタ番号ＩＢと
して、図１１に示したレジスタ・スタック４０１の索引
に用いられる。また、デコーダ７０１は命令レジスタの
内容をデコードし、ベース・レジスタ使用命令であるこ
とを示す信号７１５を出力する。

【００２１】７０２〜７０５はデコーダ７０１が出力す
るベース・レジスタ番号７１７と図１１に示したレジス
タ書き込み番号を指示するレジスタ６２０〜６２３の出
力を比較する比較器、＋６０８〜＋６１０は図１１に示
した汎用レジスタ書き込みを示すビットを保持するレジ
スタ６０８〜６１１の出力信号、−６１２〜−６１５は
図１１に示したバイパス可能であることを示すビットを
保持するレジスタ６１２〜６１５の出力の否定信号、＋
６１２〜＋６１５は上記レジスタ６１２〜６１５の出力
信号、＋６１６〜＋６１９は図１１に示したバイパス・
データが保持されるレジスタを指示するレジスタ６１６
〜６１９の出力信号である。

【００２２】７０６〜７０９はレジスタ干渉検出回路で
あり、その出力は、それぞれ、パイプラインの先行命令
のＡ，Ｔ，Ｂ，Ｅステートとレジスタ干渉を起こしてい
ることを示す。７１６はレジスタ干渉検出回路７０６〜
７０９の出力等に基づきＤステート終了信号＋Ｄ ＲＥ
ＬＥＡＳＥを出力する論理積回路、７１８は論理積回路
７１６の出力などに基づき命令レジスタ更新を制御する
信号＋６２６を出力する論理積回路である。

【００２３】７１０〜７１３は適切なバイパス・レジス
タ番号を選択するためのセレクタ、７１４は図１１に示
したセレクタ６３０を制御する制御信号６２４を出力す
るデコーダである。なお、図１２にはベース・レジスタ
に関するＤステートのインタロックおよびバイパス部を
示したが、インデックス・レジスタについても同様な回
路が設けられている。

【００２４】同図において、デコーダ７０１が出力する
ベース・レジスタ番号７１７は比較器７０２〜７０５に
おいて、レジスタ６２０〜６２３（図１１）に保持され
たレジスタ書き込み番号と比較される。レジスタ干渉検
出回路７０６は、ベース・レジスタ使用命令であること
を示す信号７１５がオンであり、また、比較器７０２が
一致検出信号を出力し、かつ、Ａステートのレジスタ書
き込み信号＋６０８と、Ａステートのバイパス可能信号
の否定−６１２とがオンであるとき出力を発生する。こ
の出力はＤステートで先行命令のＡステートとレジスタ
干渉を起こしていることを示しており、レジスタ干渉検
出回路７０６の出力は論理積回路７１６に与えられる。

【００２５】論理積回路７１６は、命令レジスタ上の命
令がバリッドであることを示す信号の否定信号−Ｄ Ｖ
ＡＬＩＤ、レジスタ以外の干渉条件を示す信号＋ＩＮＴ
ＬＫ Ｄ ＯＲ、レジスタ干渉検出回路７０６の出力、が
全てオフになるとＤステートが終了したことを示す信号
＋Ｄ ＲＥＬＥＡＳＥを出力する。また、論理積回路７
１８は論理積回路７１６の出力信号＋Ｄ ＲＥＬＥＡＳ
Ｅとマルチフローの最後のフローであることを示す＋Ｅ
ＮＤ ＯＰ信号と論理積をとり、命令レジスタ更新を示
す信号６２６を出力する。

【００２６】

【発明が解決しようとする課題】ところで、前記したよ
うに、汎用レジスタを更新する一般命令に演算パイプラ
イン技術を採用することは、Ｄステージのインタロック
制御をさらに複雑なものとし、その部分の制御回路の増
大を招き、上記した従来技術のままでは、マシンサイク
ル増大を招かずにはその実現が困難であった。

【００２７】すなわち、上記従来技術においては、命令
レジスタ更新を制御する信号６２６（図１１，図１２）
及びアドレス加算器５０４の入力レジスタの更新等を制
御する信号Ｄ ＲＥＬＥＡＳＥ（図１２）をロードする
レジスタ（図示せず）の数が多く、これがマシンサイク
ル短縮のためのクリティカル・パスになっていた。この
ため、一般命令について演算パイプライン技術を導入す
ることは、パイプラインのＥステート以降のステート数
増加（書き込みステートであるＷステートまで）が、制
御部６０１（図１１）中の比較器、選択器の増加を招
き、上記したクリティカル・パスの信号伝搬遅延時間を
増大させることとなってしまう。

【００２８】例えば、演算パイプラインに図９に示した
Ｖステートを追加した場合、それに対応して比較器、レ
ジスタ干渉検出回路等を追加する必要があり、それに伴
い、Ｄ ＲＥＬＥＡＳＥ信号等のロード数が増加し、信
号伝搬遅延時間を増大させることとなる。本発明は上記
した従来技術の欠点に鑑みなされたものであって、Ｄス
テートにおいてはレジスタ干渉待ち合わせのためのイン
タロックは行わず、Ｄステートに続くパイプライン処理
ステートでレジスタ干渉待ち合わせのためのインタロッ
クを行うことにより、従来クリティカル・パスになって
いた命令レジスタ更新を制御する信号及びアドレス加算
器の入力レジスタの更新等を制御する信号のロード数を
飛躍的に減少させ、パイプライン処理の遅れを減じるこ
とにより、計算システムの性能を向上させた情報処理装
置を提供することを目的とする。

【００２９】

【課題を解決するための手段】図１は本発明の原理図で
ある。上記課題を解決するため、本発明の請求項１の発
明は、パイプライン処理を行う情報処理装置において、
デコード・ステートにおいて命令コードよりアドレス計
算に必要な情報を得てその情報を保持するアドレス情報
保持手段１と、命令コードより得られたアドレス計算に
必要な情報と、アドレス情報保持手段１の出力を選択す
る選択手段２と、パイプラインの先行命令の各ステート
の情報と選択手段２の出力によりレジスタ干渉を検出す
るレジスタ干渉検出手段３と、レジスタ干渉検出手段３
の検出結果を受けてパイプラインのインタロックを行わ
せるインタロック手段４とを設け、レジスタ干渉を検出
するデコード・ステートではレジスタ干渉待ち合わせの
ためのインタロックは行わず、デコード・ステートに続
くパイプライン処理ステートにおいてレジスタ干渉待ち
合わせのためのインタロックを行うように構成したもの
である。

【００３０】本発明の請求項２の発明は、請求項１の発
明において、レジスタ更新を行う命令処理中に諸回路に
より計算された結果を格納するパイパス・レジスタ５を
備え、命令コードより得られたアドレス計算に必要な情
報とアドレス情報保持手段１に保持されたアドレス計算
に必要な情報から選択された出力により、パイパス・レ
ジスタ５を選択しアドレス計算を行うようにしたもので
ある。

【００３１】本発明の請求項３の発明は、請求項１また
は請求項２の発明において、レジスタ更新を指示するレ
ジスタ、バイパス可能を指示するレジスタ、バイパス・
データを保持するバイパス・レジスタの番号を指定する
レジスタ、書込みレジスタ番号を指定するレジスタを最
大の演算パイプライン処理を行った時のパイプライン・
ステート数に対応した数だけ設け、アドレス計算時のレ
ジスタ干渉インタロックおよびバイパス制御を行うよう
に構成したものである。

【００３２】本発明の請求項４の発明は、請求項１，２
または請求項３の発明において、アドレス計算に必要な
情報として、命令コードより、アドレス計算に用いるベ
ース・レジスタ指定番号、インデックス・レジスタ指定
番号、ディスプレースメント部およびアドレス加算器入
力制御情報を得るようにしたものである。

【００３３】

【作用】本発明の請求項１の発明においては、アドレス
情報保持手段１に、命令コードより得たアドレス情報を
保持させ、選択手段３により、命令コードより得られた
アドレス情報もしくはアドレス情報保持手段に保持され
た情報を選択してレジスタ干渉を検出する。すなわち、
アドレス情報保持手段で命令コードより得られたアドレ
ス情報を保持し、デコード・ステートに続くパイプライ
ン処理ステートで、レジスタ干渉検出を行う。これによ
り、デコード・ステートに続くパイプライン処理ステー
トにおいてインタロックを行うことができる。 ここで、
デコード・ステートのリリースで制御されるレジスタの
数に比べ、デコード・ステートに続くパイプライン処理
ステートのリリースで制御される数は極めて少ない。し
たがって、レジスタ干渉検出手段３によるレジスタ干渉
検出時、ラッチアップされるレジスタの数を少なくする
ことができ、従来技術においてクリティカル・パスとな
っていたロード数を飛躍的に減少させることができる。

【００３４】本発明の請求項２の発明においては、命令
コードより得られたアドレス計算に必要な情報とアドレ
ス情報保持手段１に保持されたアドレス計算に必要な情
報から選択された出力により、パイパス・レジスタ５を
選択しアドレス計算を行うようにしたので、請求項１の
発明においてバイパス制御時、アドレス計算を行うこと
が可能となり、請求項１と同様の効果をうることができ
る。

【００３５】本発明の請求項３の発明においては、、請
求項１または請求項２の発明において、レジスタ更新を
指示するレジスタ、バイパス可能を指示するレジスタを
最大の演算パイプライン処理を行った時のパイプライン
・ステート数に対応した数だけ設け、アドレス計算時の
レジスタ干渉インタロックおよびバイパス制御を行うよ
うに構成したので、演算パイプラインの数に対応したレ
ジスタ干渉インタロックおよびバイパス制御を行うこと
ができる。

【００３６】本発明の請求項４の発明においては、請求
項１，２または請求項３の発明において、アドレス計算
に必要な情報として、命令コードより、アドレス計算に
用いるベース・レジスタ指定番号、インデックス・レジ
スタ指定番号、ディスプレースメント部およびアドレス
加算器入力制御情報を得るようにしたので、請求項１と
同様の効果をうることができる。

【００３７】

【実施例】図２は本発明の実施例を示す図であり、同図
は図１１に示した制御回路６０１の内部構成を示してい
る。同図において、図１２の従来例と同一のものには同
一の符号が付されており、７０２〜７０５はセレクタ８
０３の出力と図１１に示したレジスタ書き込み番号を指
示するレジスタ６２０〜６２３の出力を比較する比較
器、＋６０８〜＋６１０は図１１に示した汎用レジスタ
書き込みを示すビットを保持するレジスタ６０８〜６１
１の出力信号、−６１２〜−６１５は図１１に示したバ
イパス可能であることを示すビットを保持するレジスタ
６１２〜６１５の出力の否定信号、＋６１２〜＋６１５
は上記レジスタ６１２〜６１５の出力信号、＋６１６〜
＋６１９は図１１に示したバイパス・データが保持され
るレジスタを指示するレジスタ６１６〜６１９の出力信
号である。

【００３８】７０６〜７０９は、図１２の従来例と同
様、レジスタ干渉検出回路であり、その出力は、それぞ
れ、パイプラインの先行命令のＡ，Ｔ，Ｂ，Ｅステート
とレジスタ干渉を起こしていることを示す。７１０〜７
１３は、図１２の従来例と同様、適切なバイパス・レジ
スタ番号を選択するためのセレクタ、７１４は図１１に
示したセレクタ６３０を制御する制御信号６２４を出力
するデコーダである。

【００３９】８０１はデコード・ステートおよびその次
のステートでレジスタ干渉を起こしたことを検出した信
号を保持するレジスタ、８０２，８０３はレジスタ８０
１の出力により切り換えられるセレクタ、８０４はデコ
ーダ７０１により生成されたベース・レジスタ番号７１
７をデコード・ステートに続くステートの間保持するレ
ジスタ、８０５はデコーダ７０１が生成するベース・レ
ジスタを使用することを示す信号７１５をデコード・ス
テートに続くステートの間保持するレジスタである。

【００４０】セレクタ８０２，８０３はベース・レジス
タ番号ＩＢ、ベース・レジスタ使用指示信号を選択する
セレクタであり、レジスタ８０１の保持信号がオフであ
れば、デコーダ７０１の出力がセレクタ８０２，８０３
により選択され、また、レジスタ８０１の保持信号がオ
ンであれば、レジスタ８０５，８０４の出力がセレクタ
８０２，８０３により選択される。

【００４１】セレクタ８０２，８０３の出力は、レジス
タ干渉の検出回路７０２〜７０９、バイパス・レジスタ
の選択回路７１０〜７１３、アドレス加算器の入力制御
信号生成回路７１４に入力される。また、セレクタ８０
３の出力はベース・レジスタ番号ＩＢとして、図１１に
示すレジスタ・スタック４０１の索引に用いられる。８
０６は、命令レジスタ上の命令がバリッドであることを
示す信号の否定信号−Ｄ ＶＡＬＩＤ、レジスタ以外の
干渉条件を示す信号＋ＩＮＴＬＫ Ｄ ＯＲが全てオフ
になるとデコード・ステートが終了したことを示す信号
＋Ｄ ＲＥＬＥＡＳＥを出力する論理積回路、８０７は
論理積回路８０６の出力信号＋Ｄ ＲＥＬＥＡＳＥとマ
ルチフロー命令の最後のフローであることを示す＋ＥＮ
Ｓ ＯＰ信号との論理積をとり、命令レジスタ更新を示
す信号６２６を出力する論理積回路である。ここで、マ
ルチフロー命令とは、２回デコードサイクルを必要とす
る命令をいう。例えば、ロード命令は、あるメモリアド
レスからデータをフェッチする命令であり、アドレス計
算は１回で済みデコードサイクルは一回ですむ。これに
対し、ムーブ命令は、あるメモリアドレスからあるメモ
リアドレスへと、必ず２回デコードサイクルが必要とな
る。このような命令をマルチフロー命令という。また、
８０８，８０９は論理積回路であり、＋Ｄ ＲＥＬＥＡ
ＳＥ信号とレジスタ干渉検出回路７０６〜７０９の出力
により、レジスタ８０１をセットし、以後、レジスタ干
渉検出回路７０６〜７０９の出力により、レジスタ８０
１のセット状態を保持する。

【００４２】なお、図２にはベース・レジスタに関する
デコード・ステートのインタロックおよびバイパス部を
示したが、インデックス・レジスタについても同様な回
路が設けられている。同図において、レジスタ８０１が
オフのとき、セレクタ８０３はデコーダ７０１が出力す
るベース・レジスタ番号７１７を選択して、比較器７０
２〜７０５に与える。比較器７０２〜７０５は、レジス
タ６２０〜６２３（図１１）に保持されたレジスタ書き
込み番号とセレクタ８０３の出力とを比較し、一致する
と一致検出信号を出力する。

【００４３】レジスタ干渉検出回路７０６は、ベース・
レジスタ使用命令であることを示す信号７１５がオンで
あり、また、比較器７０２が一致検出信号を出力し、か
つ、Ａステートのレジスタ書き込み信号＋６０８と、Ａ
ステートのバイパス可能信号の否定−６１２とがオンで
あるとき出力を発生する。この出力はデコード・ステー
トで先行命令のＡステートとレジスタ干渉を起こしてい
ることを示しており、レジスタ干渉検出回路７０６の出
力はゲート８０８，８０９に与えられ、レジスタ８０１
をセットする。

【００４４】レジスタ８０１がセットされることによ
り、以降、セレクタ８０２，８０３は、ベース・レジス
タを使用することを示す信号７１５、ベース・レジスタ
番号７１７をそれぞれ保持するレジスタ８０５，８０４
の出力を選択する。一方、論理積回路８０６は、命令レ
ジスタ上の命令がバリッドであることを示す信号の否定
信号−Ｄ ＶＡＬＩＤ、レジスタ以外の干渉条件を示す
信号＋ＩＮＴＬＫ Ｄ ＯＲがオフになると、デコード
・ステートが終了したことを示す信号＋Ｄ ＲＥＬＥＡ
ＳＥを出力し、デコード・ステートを終了させる。

【００４５】また、論理積回路８０７は論理積回路８０
６の出力信号＋Ｄ ＲＥＬＥＡＳＥとマルチフローの最
後のフローであることを示す＋ＥＮＤ ＯＰ信号と論理
積をとり、命令レジスタ更新を示す信号６２６を出力す
る。図３は本発明におけるデコード・ステートのインタ
ロック信号およびアドレス加算器入力レジスタの更新制
御信号を生成する回路の実施例を示す図であり、同図は
図２のレジスタ８０１の出力信号＋８０１、＋Ｄ ＲＥ
ＬＥＡＳＥ等をその入力として、アドレス加算器の入力
レジスタ更新を制御する信号９０１、Ａステート終了を
制御する信号９０２および図２に示す＋ＩＮＴＬＫ Ｄ
ＯＲ信号を生成する回路を示している。

【００４６】同図において、＋ＩＮＴＬＫ Ａ ＯＲは
Ａステートのインタロック要因を示す信号、＋８０１は
デコード・ステートおよびその次のステートでレジスタ
干渉を起こしたことを検出した信号を保持するレジスタ
８０１（図２）の出力信号、＋Ｄ ＲＥＬＥＡＳＥはデ
コード・ステート終了を示す信号、＋Ａ ＶＡＬＩＤは
Ａステートのバリッド信号、９１１，９１２，９１４は
論理和回路、９１３は論理積回路、９０１はアドレス加
算器の入力レジスタ更新を制御する信号、＋ＩＮＴＬＫ
Ｄ ＯＲはデコード・ステートのインタロックを示す
信号である。同図において、レジスタ８０１の出力信号
＋８０１は論理和回路９１１において、＋ＩＮＴＬＫ
Ａ ＯＲ信号と論理和され、論理積回路９１３におい
て、ハリッド信号＋Ａ ＶＡＬＩＤと論理積がとられ
る。論理積回路９１３はＡステート終了を制御する信号
９０２を出力するとともに、その出力は、論理和回路９
１４において、他のデコード・ステートのインタロック
要因と論理和がとられて＋ＩＮＴＬＫ Ｄ ＯＲを出力
し、図２に示す論理積回路８０６の入力となる。

【００４７】また、デコード・ステートの終了を示す＋
Ｄ ＲＥＬＥＡＳＥ信号とレジスタ８０１の出力＋８０
１は論理和回路９１２において論理和が取られ、アドレ
ス加算器の入力レジスタ更新を制御する信号９０１を出
力する。論理和回路９１２の出力９０１がオンのときア
ドレス加算器の入力レジスタは更新され、オフのときそ
の更新は抑止される。

【００４８】図４は図２におけるアドレス加算器入力選
択制御信号６２４を生成するデコーダ７１４の実施例を
示す図であり、７１０〜７１３は図２におけるセレクタ
７１０〜７１３の出力であるバイパス・レジスタ番号を
示す２ビットの信号、８０２は図２に示すセレクタ８０
２の出力であり、ベース・レジスタを使用することを指
示する信号、１００１は論理和回路、１００２は論理積
回路、６２４は図１１に示すセレクタ６３０を切り換え
る３ビットの制御信号である。

【００４９】同図において、バイパス・レジスタ番号を
示す２ビットの信号７１０〜７１３は論理和回路１００
１に与えられ、制御信号６２４の下位２ビットとなり、
また、ベース・レジスタを使用することを指示する信号
８０２は論理積回路１００２に与えられ、論理和回路１
００１の否定出力と論理積が取られ、制御信号６２４の
上位１ビットの信号となる。したがって、バイパスが行
われず、かつ、ベース・レジスタをアドレス加算に使用
するのであれば制御信号６２４は２進「１００」とな
り、図１１において、ベース・レジスタ５０１の出力が
アドレス加算器５０４に入力される。また、バイパス可
能である場合、例えばレジスタ７１２の出力がバイパス
・レジスタ６０５を指示する２進「０１」であれば、制
御信号６２４は２進「００１」となり、図１１におい
て、ベース・レジスタ５０１の代わりにバイパス・レジ
スタ６０５の出力がアドレス加算器５０４の入力にな
る。

【００５０】図５は上記実施例の動作を示すタイム・チ
ャートであり、同図により本実施例の動作を説明する。
同図において、命令１は汎用レジスタ１を更新する命
令、命令２はベース・レジスタに汎用レジスタ１を使用
する命令、命令３はベース・レジスタに汎用レジスタ２
を使用する命令である。

【００５１】同図において、命令１はＷステートで、演
算結果を保持するレジスタ５０９（図１０）に汎用レジ
スタ１を更新するデータを出力する。一方、命令２は上
記したように汎用レジスタ１をベース・レジスタとして
使用する命令であり、Ａステートでインタロックする。
すなわち、タイミング２で、図２におけるセレクタ８０
２，８０３が信号７１５および信号７１７を選択し、比
較器７０２に、命令２がベース・レジスタを使用する命
令であることを示す信号７１５および命令２のベース・
レジスタ番号７１７を入力する。比較器７０２は命令１
のＡステートのレジスタ書き込み番号を示す信号６２０
と命令２のベース・レジスタ番号７１７とを比較し、そ
の一致を検出する。また、図２のレジスタ８０４，８０
５には、ベース・レジスタ番号、ベース・レジスタの使
用を示す信号が保持される。

【００５２】図２のレジスタ干渉検出回路７０６は比較
器７０２が出力する一致検出信号と、命令１のＡステー
トのレジスタ書き込みを指示する信号＋６０８と命令１
のＡステートのバイパス可能を示す信号６１２の否定信
号との論理積をとり、この出力によりレジスタ８０１を
セットする。また、バイパス可能を示す信号６１２がオ
フであることからセレクタ７１０ではその入力のバイパ
ス・レジスタ番号＋６１６が選択されず、セレクタ８０
２の出力によりデコーダ７１４の出力６２４は図１１の
ベース・レジスタ５０１がアドレス加算器５０４の入力
になるように指示する。

【００５３】タイミング３では、レジスタ８０１の信号
がオンであることから、図３に示す論理積回路９１３の
出力により、命令２はＡステートでインタロックし、ま
た、論理和回路９１４の出力＋ＩＮＴＬＫ Ｄ ＯＲが
オンになるので、命令３はデコード・ステートでインタ
ロックする。また、タイミング２でセットされた図２の
レジスタ８０４，８０５の内容は保持される。

【００５４】一方、レジスタ８０１の信号がオンである
からセレクタ８０２，８０３はレジスタ８０５，８０４
の出力を選択し、命令１のＴステートの信号と比較器７
０３で比較され、レジスタ干渉検出回路７０７により干
渉が検出され、再びレジスタ８０１をセットする。以下
同様に、タイミング４では比較器７０４、レジスタ干渉
検出回路７０８の出力により、タイミング５では比較器
７０５、レジスタ干渉検出回路７０９の出力により、レ
ジスタ８０１がセットされる。

【００５５】レジスタ８０１がオンの間は、前記したよ
うに図１１のアドレス加算器５０４の入力レジスタ５０
１の更新はイネーブルされ、ベース・レジスタ番号ＩＢ
はレジスタ８０４の内容が選択される。タイミング６で
は、演算結果を保持するレジスタ５０９（図１０）の内
容がレジスタ・スタック４０１の中をバイパスしてレジ
スタ５０１にセットされる。

【００５６】また、図２にはベース・レジスタ番号ＩＢ
とＷステートの情報を比較する回路は存在しないので、
タイミング６ではレジスタ８０１をセットする信号は生
成されない。タイミング７ではレジスタ８０１の信号が
オフになったため、ベース・レジスタ番号ＩＢは、セレ
クタ８０３により選択された命令レジスタの内容から切
りだされた信号７１７が使用される。

【００５７】図６は上記実施例において、バイパス・ケ
ースにおける動作を示すタイム・チャートであり、同図
により本実施例の動作を説明する。同図において、命令
１はロード命令で汎用レジスタ１を更新する命令、命令
２はベース・レジスタに汎用レジスタ１を使用する命
令、命令３はベース・レジスタに汎用レジスタ２を使用
する命令である。

【００５８】命令１はロード命令であり、タイミング４
でバイパス・データをバイパス・レジスタ６０５にセッ
トする。バイパス・レジスタ番号を指示するレジスタ６
１６〜６１８は２ビットのレジスタであり、図６に示す
ようにその内容が２進数「０１」のときバイパス・レジ
スタ６０５を指定する。バイパス可能を示すレジスタ６
１２〜６１４はタイミング４でオンとなりバイパス・レ
ジスタが使用可能になったことを示す。

【００５９】タイミング２，３までは図５において説明
したのと同様に動作し、タイミング４において、バイパ
ス可能を示すレジスタ６１４がオンであることから図２
のレジスタ干渉検出回路７０８の出力はオフとなり、タ
イミング５において、レジスタ８０１はオフとなる。ま
た、セレクタ７１２ではバイパス・レジスタ番号を指示
するレジスタ６１８の内容が選択され、制御信号６２４
は図１１のセレクタ６３０がバイパス・レジスタ６０５
を指定するように生成される。

【００６０】上記実施例によれば、レジスタ干渉検出回
路７０６〜７０９の出力がラッチ・アップすべきレジス
タはレジスタ８０１の１つだけとなり、従来技術におい
てクリティカル・パスとなっていたロード数を飛躍的に
減少させることができる。これに伴い、制御回路６０１
の回路数増加の制限が減じられるため、一般命令のパイ
プライン技術等の実現が容易となものとなり、計算シス
テムの性能向上に大きな効果がある。すなわち、前記し
た従来例の図１２においては、ゲート７０６，７０７，
７０８，７０９の出力がゲート７１６の入力となってい
る。従って、ゲート７０６〜７０９の出力がＤ ＲＥＬ
ＥＡＳＥ制御の論理に加わる。Ｄリリースで制御される
レジスタとしては、図１１に示した命令レジスタ、図１
０に示したレジスタ５０１，５０２，５０３がある。ま
たその外、図示していないが、すべてのＡステートで保
持すべき情報がある。 一方、Ａリリースで制御されるレ
ジスタとしては、Ｔステートで保持すべき情報として図
１０に示すレジスタ５０５がある。 そして、命令はＤス
テートで命令レジスタの内容が解読され、全ての必要な
情報（後続のＡ，Ｔ，Ｂ，Ｅ，Ｖ，Ｗステートで必要と
なる情報）が生成される。これらの情報のうちでＡステ
ートのみに必要な情報として、例えばアドレスモード、
記憶保護キー等の情報があり、これらの情報はＴステー
トでは保持されない。 以上のように、全ての解読情報は
Ｄリリースで制御されてＡステートへと渡され、その一
部がＴステートへと渡され、またその一部がＢステート
へと渡されていく。実回路においては、ＤリリースとＡ
リリースで制御されるレジスタの差は２倍にもなる。し
たがって、Ｄステートではレジスタ干渉のためのインタ
ロックを行わず、Ｄステートに続く次のステートでレジ
スタ干渉待ち合わせのためのインタロックを行うことに
より、ゲート７０６〜７０９の出力が１マシンサイクル
内に伝搬されるレジスタ数を飛躍的に減少させることが
できる。

【００６１】また、 前記した図９に示したように演算
パイプライン処理用にステートＶを追加した構成をとり
パイプライン処理を行う計算システムにおいては、図１
１におけるレジスタ書き込みを示すレジスタ６０８〜６
１１、バイパス可能であることを示すレジスタ６１２〜
６１５、バイパス・レジスタ番号を示すレジスタ６１６
〜６１９、レジスタ書き込み番号を示すレジスタ６２０
〜６２３にＶステート用の情報を保持するレジスタを追
加し、それらの出力を用いて図２における比較器７０２
〜７０５、レジスタ干渉検出回路７０６〜７０９、バイ
パス・レジスタ選択回路７１０〜７１３にＶステート用
の回路を追加することが容易に可能となる。

【００６２】図７は制御回路６０１を拡張した実施例を
示す図であり、同図においては、図２に示した実施例に
対して、比較器１３０１、レジスタ干渉検出器１３０
２、バイパス・レジスタ選択回路１３０３がＶステート
用に追加されており、その他の構成は図２の実施例と同
様である。同図において、１３０４はレジスタ６２３
（図１１）の内容を受けてＶステートで保持するレジス
タ（図示せず）の内容であり、レジスタ書き込み番号を
指示する。また、１３０５、１３０６、１３０７も同様
にレジスタ６１１，６１５，６１９（図１１）の内容を
受けてＶステートで保持するレジスタ（図示せず）の内
容である。

【００６３】図７の実施例の動作はＶステートにおいて
レジスタ干渉を検出する機能が追加されている点を除
き、基本的に図２の実施例のものと同様である。また、
以上の回路追加は最大の演算パイプライン処理を行った
時のパイプライン・ステート数増加分まで可能である。
なお、上記実施例においては、デコード・ステートとア
ドレス計算ステートを分離した計算システムについての
制御方式を示したが、本発明は本質的に命令デコード・
ステートでのクリティカル・パス軽減に効果を上げるも
のであり、他のパイプライン構成をとる計算システムに
おいても同様な制御方式を採用することができる。

【００６４】

【発明の効果】以上説明したことから明らかなように、
本発明においては、デコード・ステートではレジスタ干
渉待ち合わせのためのインタロックは行わず、デコード
・ステートに続くパイプライン処理ステートにおいてイ
ンタロックを行うようにしたので、レジスタ干渉検出手
段によるレジスタ干渉検出時、１つのレジスタだけをラ
ッチ・アップするだけでよく、従来技術においてクリテ
ィカル・パスとなっていたロード数を飛躍的に減少させ
ることができる。

【００６５】また、これに伴い、制御回路の回路数増加
の制限が減じられるため、一般命令の演算パイプライン
の実現等が容易となり計算システムの性能向上に資すと
ころが大である。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例を示す図である。

【図３】インタロック信号を生成する回路の実施例を示
す図である。

【図４】アドレス加算器入力選択制御信号生成回路の実
施例を示す図である。

【図５】実施例の動作を示すタイム・チャートである。

【図６】実施例の動作（バイパス・ケース）を示すタイ
ム・チャートである。

【図７】制御回路を拡張した実施例を示す図である。

【図８】パイプライン命令の実行処理の様子を示す図
（その１）である。

【図９】パイプライン命令の実行処理の様子を示す図
（その２）である。

【図１０】パイプライン処理における各ステートの主な
処理を示す図である。

【図１１】アドレス加算器の制御部の基本構成を示す図
である。

【図１２】従来例を示す図である。

【符号の説明】

４０１ レジスタ・スタック ４１１ 命令バッファ ４１２ 命令レジスタ ５０４ アドレス加算器 ５０１ ベース・レジスタ ５０２ インデックス・レジスタ ６０１ 制御部 ６０４，６０５，６０６，６０７ バイパス・レジス
タ ５０３，５０５ ６０２，６０３，６０８，６０９，６
１０，６１１，６１２ ６１３，６１４，６１５，６１６ ６１７，６１８，６
１９，６２０，６２１ ６２２，６２３，８０１ ８０４ ８０５
レジスタ ６３０，６３１，７１０，７１２，７１３，８０２，８
０３ セレクタ ７０２，７０２，７０４，７０５ 比較器、 ７０６，７０７，７０８，７０９ レジスタ
干渉検出回路 ７１４ デコーダ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 パイプライン処理を行う情報処理装置に
   おいて、 デコード・ステートにおいて命令コードよりアドレス計
   算に必要な情報を得てその情報を保持するアドレス情報
   保持手段(1) と、 命令コードより得られたアドレス計算に必要な情報と、
   アドレス情報保持手段(1) の出力を選択する選択手段
   (2) と、 パイプラインの先行命令の各ステートの情報と選択手段
   (2) の出力によりレジスタ干渉を検出するレジスタ干渉
   検出手段(3) と、 レジスタ干渉検出手段(3) の検出結果を受けてパイプラ
   インのインタロックを行わせるインタロック手段(4) と
   を設け、レジスタ干渉を検出する デコード・ステートではレジス
   タ干渉待ち合わせのインタロックを行わず、デコード・
   ステートに続くパイプライン処理ステートにおいて、レ
   ジスタ干渉待ち合わせのためのインタロックを行うこと
   を特徴とするパイプライン処理を行う情報処理装置。
2. 【請求項２】 レジスタ更新を行う命令処理中に諸回路
   により計算された結果を格納するバイパスレジスタ(5)
   を備え、 命令コードより得られたアドレス計算に必要な情報とア
   ドレス情報保持手段(1) に保持されたアドレス計算に必
   要な情報から選択された出力により、バイパス・レジス
   タ(5) を選択してアドレス計算を行うことを特徴とする
   請求項１のパイプライン処理を行う情報処理装置。
3. 【請求項３】 レジスタ更新を指示するレジスタ、バイ
   パス可能を指示するレジスタ、バイパス・データを保持
   するバイパス・レジスタの番号を指定するレジスタ、書
   き込みレジスタ番号を指定するレジスタを最大の演算パ
   イプライン処理を行った時のパイプライン・ステートに
   対応した数だけ設け、アドレス計算時のレジスタ干渉イ
   ンタロックおよびバイパス制御を行うことを特徴とする
   請求項１のパイプライン処理を行う情報処理装置。
4. 【請求項４】 アドレス計算に必要な情報として、命令
   コードより、アドレス計算に用いるベース・レジスタ指
   定番号、インデックス・レジスタ指定番号、ディスプレ
   ースメント部、および、アドレス加算器入力制御情報を
   得ることを特徴とする請求項１，２または請求項３のパ
   イプライン処理を行う情報処理装置。