JPS59161733A - パタ−ン検出回路 - Google Patents
パタ−ン検出回路Info
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- JPS59161733A JPS59161733A JP3589183A JP3589183A JPS59161733A JP S59161733 A JPS59161733 A JP S59161733A JP 3589183 A JP3589183 A JP 3589183A JP 3589183 A JP3589183 A JP 3589183A JP S59161733 A JPS59161733 A JP S59161733A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- specific pattern
- pattern
- parallel
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、シリアルガデイジタル信号中、例えば装置個
有に取り付けられたアドレス・やターン等、特別に定め
た特定パターンを検出するノ９ターン検出回路に関する
ものである。
有に取り付けられたアドレス・やターン等、特別に定め
た特定パターンを検出するノ９ターン検出回路に関する
ものである。
（従来技術）
第１図は、従来の特定・ぐターン検出回路の一構成例を
示すブロック図であって、図中、ＩＮは人カンリアル信
号の到来する入力端子、１は前記入力ブリアル信号をノ
ｏラレル信号に変換する直並列変換回路、２は特別に定
められた特定・ぐターン、換言すると、あらかじめ定め
られた検出しようとするパターン（以下、特定・ぐター
／と云う）を・マラレル信号として発生する・ぐターン
発生回路、３は前記特定パターンの長さ、換言するとビ
ット数用意されている排他的論理和回路、４はアンド回
路、０ＴＪＴは特定パター／が検出された時に所定の信
号を送出する出力端子である。
示すブロック図であって、図中、ＩＮは人カンリアル信
号の到来する入力端子、１は前記入力ブリアル信号をノ
ｏラレル信号に変換する直並列変換回路、２は特別に定
められた特定・ぐターン、換言すると、あらかじめ定め
られた検出しようとするパターン（以下、特定・ぐター
／と云う）を・マラレル信号として発生する・ぐターン
発生回路、３は前記特定パターンの長さ、換言するとビ
ット数用意されている排他的論理和回路、４はアンド回
路、０ＴＪＴは特定パター／が検出された時に所定の信
号を送出する出力端子である。
以上の構成において、到来するシリ゛アル信号中からあ
らかじめ定めである特定・ｐターンを検出するには、先
ず、入力端子ＩＮに到来の入力フリアル信号を、直並列
変換回路１を通してパラレル信号に変換する。この後、
前記変換して得た・マラビル（８号を、・やターン発生
回路２からの検出すべき特定・ぐターンの・ｐラレル信
号と１ビツト毎に排他的論理和回路３で比較する。各々
の排他的論理和回路３ての比較結果は、アンド回路４に
送られて論理積の演算が行なわれ、検出すべき特定・ぐ
ターンの検出が行えるのである。すなわち、各々の排他
的論理和回路３での比較か、全て一致すると出力端子Ｏ
ＵＴより′１″が、不一致の場合にはアンド回路４から
出力端子０ＵＴＫ’１４ｊ’して°“Ｏ′″が、各々得
られ、・ぐターン検出が行なえるのである。
らかじめ定めである特定・ｐターンを検出するには、先
ず、入力端子ＩＮに到来の入力フリアル信号を、直並列
変換回路１を通してパラレル信号に変換する。この後、
前記変換して得た・マラビル（８号を、・やターン発生
回路２からの検出すべき特定・ぐターンの・ｐラレル信
号と１ビツト毎に排他的論理和回路３で比較する。各々
の排他的論理和回路３ての比較結果は、アンド回路４に
送られて論理積の演算が行なわれ、検出すべき特定・ぐ
ターンの検出が行えるのである。すなわち、各々の排他
的論理和回路３での比較か、全て一致すると出力端子Ｏ
ＵＴより′１″が、不一致の場合にはアンド回路４から
出力端子０ＵＴＫ’１４ｊ’して°“Ｏ′″が、各々得
られ、・ぐターン検出が行なえるのである。
しかしながら、上記説明の第１図で示す如き構成のパタ
ーン検出回路では、検出すべき特定・やターンが長くな
ると、パターン検出の為の排他的論理和回路３、アンド
回路、およびパターン発生回路２、特に排他的論理和回
路３が検出すべき特定パターンの長さに合わせて多数必
要となり、したかって、パターン検出回路としての回路
規模上、大きなものとなり、その回路実装面積か広くな
って小型化に逆行し、しかも消費電力が増大する等の欠
点があった。
ーン検出回路では、検出すべき特定・やターンが長くな
ると、パターン検出の為の排他的論理和回路３、アンド
回路、およびパターン発生回路２、特に排他的論理和回
路３が検出すべき特定パターンの長さに合わせて多数必
要となり、したかって、パターン検出回路としての回路
規模上、大きなものとなり、その回路実装面積か広くな
って小型化に逆行し、しかも消費電力が増大する等の欠
点があった。
（発明の目的および構成）
本発明はこれらの点を除去する為になさ杆たものであっ
て、その構成は、排他的論理和回路を最小の１つとし、
更に、２つのフリップフロ、プ回路、検出すべき特定・
ぐターンの発生回路、その・Ｑターンを７リアル信号に
変換する並直列変換回路、およびあらかじめ決められた
いくつかのタイミングを作成して、上記回路に供給する
タイミング作成回路を有機的に接続して得たものであり
、これにより／リアルなディジタル信号列の中に含まれ
る検出すべき特定パターンの検出を、その長さに係らず
少量の・・−ド構成で行うことが出来るのである。以下
、図を用いて詳細に説明する。
て、その構成は、排他的論理和回路を最小の１つとし、
更に、２つのフリップフロ、プ回路、検出すべき特定・
ぐターンの発生回路、その・Ｑターンを７リアル信号に
変換する並直列変換回路、およびあらかじめ決められた
いくつかのタイミングを作成して、上記回路に供給する
タイミング作成回路を有機的に接続して得たものであり
、これにより／リアルなディジタル信号列の中に含まれ
る検出すべき特定パターンの検出を、その長さに係らず
少量の・・−ド構成で行うことが出来るのである。以下
、図を用いて詳細に説明する。
（実施例）
第２図は本発明に係るパターン検出回路の一実施例を示
すブロック図であって、図中、５は第１図のそれと同じ
検出すべき特定パターンを発生するパターン発生回路２
からのパラレル信号を７リアル信号に変換する並直列変
換回路である。６はセット、リセットタイプのフリップ
フロップ回路、７は特定パターンの検出状態を判定する
フリップフロ、プ回路である。又、８は前記各回路にあ
らかじめ決められたタイミングにより所定の信号を作成
して供給し、制御を行うタイミング作成回路で、検出す
べき特定・やターンの始捷る時間位置と終了する時間位
置は各々認識している。更に、前記パターン発生回路２
かも発生した特定パターンの・ぐラレル信号は、並直列
変換回路５にてシリアルな信号列に変換されるが、この
シリアル信号はタイミング作成回路８からのタイミング
信号によって７リアル信号に変換されるもので、入力端
子ＩＮに到来する入力シリアル信号と同一ビットレート
はもぢろん、そのビット位相も同じである。
すブロック図であって、図中、５は第１図のそれと同じ
検出すべき特定パターンを発生するパターン発生回路２
からのパラレル信号を７リアル信号に変換する並直列変
換回路である。６はセット、リセットタイプのフリップ
フロップ回路、７は特定パターンの検出状態を判定する
フリップフロ、プ回路である。又、８は前記各回路にあ
らかじめ決められたタイミングにより所定の信号を作成
して供給し、制御を行うタイミング作成回路で、検出す
べき特定・やターンの始捷る時間位置と終了する時間位
置は各々認識している。更に、前記パターン発生回路２
かも発生した特定パターンの・ぐラレル信号は、並直列
変換回路５にてシリアルな信号列に変換されるが、この
シリアル信号はタイミング作成回路８からのタイミング
信号によって７リアル信号に変換されるもので、入力端
子ＩＮに到来する入力シリアル信号と同一ビットレート
はもぢろん、そのビット位相も同じである。
なお、他は各々、第１図のものと同じである。
、 次に、以上の如く構成されたパターン検出回路の動
作を説明してみる。
作を説明してみる。
ここで、タイミング作成回路８は、入力シリアル信号の
特定・ぐターンの検出を始める時間にフリップフロップ
回路６をリセットする信号をあらかじめ送出し、該フリ
ップフロ、プ回路６を、排他的論理和回路３でのパター
ン比較結果の不一致信号を待つ状態、換言すると、セッ
ト状態に設定する。
特定・ぐターンの検出を始める時間にフリップフロップ
回路６をリセットする信号をあらかじめ送出し、該フリ
ップフロ、プ回路６を、排他的論理和回路３でのパター
ン比較結果の不一致信号を待つ状態、換言すると、セッ
ト状態に設定する。
以上の状態において、入力端子ＩＮに入力シリアル信号
が到来すると、該信号は前述の如く排他的論理回路３に
おいて、並直列変換回路５にて変換された特定パターン
の７リアル信号と１ビツトずつ順に比較される。この排
他的論理和回路３は、前記２つの入力信号の論理が不一
致の場合のみ出力信号が存在するもので、したがって、
前記入力シリアル信号と並直列変換回路５の出力信号が
一致している場合は、排他的論理和回路３の出力信号は
存在せず、フリップフロップ回路６はリセットされない
のである。
が到来すると、該信号は前述の如く排他的論理回路３に
おいて、並直列変換回路５にて変換された特定パターン
の７リアル信号と１ビツトずつ順に比較される。この排
他的論理和回路３は、前記２つの入力信号の論理が不一
致の場合のみ出力信号が存在するもので、したがって、
前記入力シリアル信号と並直列変換回路５の出力信号が
一致している場合は、排他的論理和回路３の出力信号は
存在せず、フリップフロップ回路６はリセットされない
のである。
以上、排他的論理和回路３での・ぐターン比較は特定パ
ターン発生期間中継続して行なわれ、その比較結果は、
フリ、プフロップ回路６に順々に蓄積されることになる
。そして、タイミング作成回路８が検出すべき特定パタ
ーンの最後のビットの比較が終了したことを認識すると
、該タイミング作成回路８はフリップフロ、プ回路７に
対して、あらかじめ決められたタイミングによってラン
チ信号を匈える。これによって、フリップフロップ回路
７は、特定・ぐターンが検出出来たか否かを判定し、例
えば” １ ”か′Ｏ″の信号を出力することになる。
ターン発生期間中継続して行なわれ、その比較結果は、
フリ、プフロップ回路６に順々に蓄積されることになる
。そして、タイミング作成回路８が検出すべき特定パタ
ーンの最後のビットの比較が終了したことを認識すると
、該タイミング作成回路８はフリップフロ、プ回路７に
対して、あらかじめ決められたタイミングによってラン
チ信号を匈える。これによって、フリップフロップ回路
７は、特定・ぐターンが検出出来たか否かを判定し、例
えば” １ ”か′Ｏ″の信号を出力することになる。
すなわち、前述のようにフリップフロップ回路６は、特
定・ぐターン発生期間の途中で不一致／、ｏターンのビ
ットが検出されると、その時点でＪシＩ他的論理和１回
路３からの出力信号によってリセットされているからで
、この場合、フリップフロップ回路７は出力端子ＯＵＴ
に” ｏ ”を出力することになり、一方、前記判定が
一致・ｐターンのビット検出であれば“１″が出力され
ることになる。
定・ぐターン発生期間の途中で不一致／、ｏターンのビ
ットが検出されると、その時点でＪシＩ他的論理和１回
路３からの出力信号によってリセットされているからで
、この場合、フリップフロップ回路７は出力端子ＯＵＴ
に” ｏ ”を出力することになり、一方、前記判定が
一致・ｐターンのビット検出であれば“１″が出力され
ることになる。
そして、フリップフロップ回路７は、タイミング作成回
路８から新たなラッチ信号が到来して判定する機会が来
るまで前回の特定、ｌターン発生期間に行った判定結果
をラッチしていることになる。
路８から新たなラッチ信号が到来して判定する機会が来
るまで前回の特定、ｌターン発生期間に行った判定結果
をラッチしていることになる。
以後、タイミング作成回路８ば、特定・ぐターンの検出
機会が到来する度に、タイミングを作成し、これまで述
へて来た手順によってパターン検出の動作を制御するこ
とになる。
機会が到来する度に、タイミングを作成し、これまで述
へて来た手順によってパターン検出の動作を制御するこ
とになる。
以上のように、シリアルなディノタル信号列の中に含ま
れる特定パターンの検出を、１つの排他的論理和回路と
、第１と第２のノリ、プフロップ回路て実現しており、
又、検出すべき特定・ぐターン長が長くなっても、タイ
ミング作成回路８とパターン発生回路２の変更のみで対
応出来、しかもツクターン発生回路２もメモリ素子（例
えばＲＯＭ。
れる特定パターンの検出を、１つの排他的論理和回路と
、第１と第２のノリ、プフロップ回路て実現しており、
又、検出すべき特定・ぐターン長が長くなっても、タイ
ミング作成回路８とパターン発生回路２の変更のみで対
応出来、しかもツクターン発生回路２もメモリ素子（例
えばＲＯＭ。
ＲＡＭ等）を使用すれば非常に小規模でかつ、検出した
い特定パターンを容易に変更できる構成とすることが出
来ることは明らかである。
い特定パターンを容易に変更できる構成とすることが出
来ることは明らかである。
（発明の効果）
以上、詳細に述べて来たように本発明によれば、比較的
少量のハード構成で７リアルな特定・ぐターンの検出が
行え、シリアル信号列中に含まれる同期パターン、装置
個有に割り付けられたアドレス・ξターン、その他、特
別に定められた・やターンを検出する回路に利用するこ
とが出来る等、汎用性のある・やターン検出回路を提供
出来るのである。
少量のハード構成で７リアルな特定・ぐターンの検出が
行え、シリアル信号列中に含まれる同期パターン、装置
個有に割り付けられたアドレス・ξターン、その他、特
別に定められた・やターンを検出する回路に利用するこ
とが出来る等、汎用性のある・やターン検出回路を提供
出来るのである。
【図面の簡単な説明】
第１図は、従来の・やターン検出回路の一構成例を示す
プロ、り図、第２図は本発明に係る・Ｑターン検出回路
の一実施例を示すブロック図である。 ＩＮは入力端子、ＯＵＴは出力端子、ｌは面並列変換回
路、２ば・ぐターン発生回路、３は排他的論理和回路、
４はアンド回路、５は並直列変換回路、６．７はフリッ
プフロ、プ回路、８はタイミング作成回路である。 特許出願人 沖電気工業株式会社 第２図 １、事件の表示 昭和５８年 特 許 願第０３５８９１号２ 発明の
名称 パターン検出回路 ３ 補正をする者 事件との関係 特 許 出 願 人６、補
正の内容 （１）明細書第４頁第１６行目にある「係らす」を「係
わらず」と補正する。 （２）同書第４頁第１９行目にある「係る」を１係わる
」と補正する。
プロ、り図、第２図は本発明に係る・Ｑターン検出回路
の一実施例を示すブロック図である。 ＩＮは入力端子、ＯＵＴは出力端子、ｌは面並列変換回
路、２ば・ぐターン発生回路、３は排他的論理和回路、
４はアンド回路、５は並直列変換回路、６．７はフリッ
プフロ、プ回路、８はタイミング作成回路である。 特許出願人 沖電気工業株式会社 第２図 １、事件の表示 昭和５８年 特 許 願第０３５８９１号２ 発明の
名称 パターン検出回路 ３ 補正をする者 事件との関係 特 許 出 願 人６、補
正の内容 （１）明細書第４頁第１６行目にある「係らす」を「係
わらず」と補正する。 （２）同書第４頁第１９行目にある「係る」を１係わる
」と補正する。
Claims (1)
- 【特許請求の範囲】 ／リアルなディジタル信号中に含まれる特定ノターンの
検出回路において、あらかじめ定めだ検出すべき特定ノ
やターンを・ξラレル信号として設定す 参る第１の手段と、前記パラレル信号を７リアル信号に
並直列変換する第２の手段と、到来する入力・／リアル
信号と前記並直列変換して得たシリアル信号とを比較す
る第３の手段と、検出すべき特定・ぐターンの発生期間
の状態を記憶する第４の手段と、次の特定・ぐターンの
発生期間丑で第４の手段の状態を判定し、ラッチする第
５の手段と、検出すべき特定・ξターンの発生期間の始
めと終りの時間位置を認識し、前記第２の手段、第４の
手段、および第５の手段に所定のタイミング信号を送出
してそれらを制御する第６の手段を配して成るパターン
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589183A JPS59161733A (ja) | 1983-03-07 | 1983-03-07 | パタ−ン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589183A JPS59161733A (ja) | 1983-03-07 | 1983-03-07 | パタ−ン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161733A true JPS59161733A (ja) | 1984-09-12 |
Family
ID=12454644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3589183A Pending JPS59161733A (ja) | 1983-03-07 | 1983-03-07 | パタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161733A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298880A (ja) * | 1986-06-19 | 1987-12-25 | Toyo Kikai Kk | デ−タ比較方式 |
| EP0262674A2 (en) * | 1986-10-01 | 1988-04-06 | Nec Corporation | Microcomputer having Z-flag capable of detecting coincidence at high speed |
| FR2648924A1 (fr) * | 1989-06-23 | 1990-12-28 | Peugeot | Dispositif de comparaison dynamique d'une trame de donnees en serie, avec une consigne |
| FR2681450A1 (fr) * | 1991-09-18 | 1993-03-19 | Ericsson Ge Mobile Communicat | Comparateur electronique destine a selectionner la plus grande de deux valeurs d'entree codees en binaire. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835891A (ja) * | 1981-08-24 | 1983-03-02 | コマ−シヤル・レジンス・コムパニ− | 弾性ボタン式継手を有する誘導加熱リング |
-
1983
- 1983-03-07 JP JP3589183A patent/JPS59161733A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835891A (ja) * | 1981-08-24 | 1983-03-02 | コマ−シヤル・レジンス・コムパニ− | 弾性ボタン式継手を有する誘導加熱リング |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298880A (ja) * | 1986-06-19 | 1987-12-25 | Toyo Kikai Kk | デ−タ比較方式 |
| EP0262674A2 (en) * | 1986-10-01 | 1988-04-06 | Nec Corporation | Microcomputer having Z-flag capable of detecting coincidence at high speed |
| FR2648924A1 (fr) * | 1989-06-23 | 1990-12-28 | Peugeot | Dispositif de comparaison dynamique d'une trame de donnees en serie, avec une consigne |
| FR2681450A1 (fr) * | 1991-09-18 | 1993-03-19 | Ericsson Ge Mobile Communicat | Comparateur electronique destine a selectionner la plus grande de deux valeurs d'entree codees en binaire. |
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