KR880013330A - D/a 변환기 - Google Patents

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코르넬리스 요젭 두인마이예르 아드리아누스
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앤.브이.필립스 글로아이람펜파브켄
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Abstract

내용 없음

Description

D/A 변환기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 두 적분기를 구비하는 변환기의 제1실시예, 제2도는 다른 캐패시터 회로망을 구비하는 제1실시예의 부분도, 제3도는 제1도의 변환기에서의 제어유닛의 실시예.

Claims (14)

  1. 제1적분 회로의 출력은 제2 적분회로의,l 입력에 결합되며, 적분회로 각각은 (제1 및제2) 제1 및 제2증폭기 스테이지를 구비하며, 제1 및 제2증폭기 스테이지의 인버팅 입력과 출력사이에 결합된 제1 및 제2캐패시터 및 인버팅 및 비인버팅 입력을 가지며, 제1 및 제2 적분회로는 제어 신호 입력에 인가되는 제어신호의 영향하에서 적분단계를 적절하게 이행하기에 적합하게 되어 있으며, 입력 및 출력과 제어신호 입력을 각각 가지는 제1 및 제2 집적회로의 시리즈 장치을 구비하며, 제1출력단계에서의 제1 제어신호와, 제2출력단계에서의 제2 제어신호와, 제1 출력단에서의 제3 제어신호와, 제2 출력단에서의 제4 제어신호를 차례로 적절하게 공급하며, 제1 및 제2 적분회로의 제어신호 입력에 결합된 제1 및 제2출력을 가지는 제어 유닛을 구비하여, 워드 길이n을 가지는 디지털 신호를 아날로그 신호로 변환시키기 위한 D/A변환기에 있어서, 적분기는 절환 캐패시터 적분기이며, 최소한 두 개의 캐패시터를 구비하는 캐패시터 회로망은 제1 적분기의 입력과 제1 증폭기 스테이지의 인버팅 입력사이에 결합되며, 최소한 두 캐패시터를 구비하는 제2 캐패시터 회로망은 제2 적분기의 입력과 제2 증폭기 스테이지의 인버팅 입력사이에 결합되며, 제1 캐패시터 회로망은 주어진 타임 인터벌 동안에 제1 및 제3 제어신호의 영향하에서 제1 증폭기 스테이지의 인버팅 입력에 M1,Cref1 및 M3.Cref1의 전 캐패시턴스에 적절하게 결합되며, 제2 캐페시터 회로망은 주어진 타임 인터벌 동안에, 제2및 제4 제어신회의 영향하에서 제2 증폭기 스테이지의 인버팅 입력에 M2.Cref2 및 M4.Cref2의 전 캐패시턴스에 각각 적절하게 결합되며, Cref1및 Cref2는 캐패시턴스에 고착되어, 워드 길이 n을 가진임의 디지털 신호를 변환시키기 위해, M2+M4가 상수(K)로 되게 홀드하는 것을 특징으로 하는 D/A변환기.
  2. 제2항에 있어서, 상수(K)는2p가 되며, 여기서P≤n인 것을 특징으로 하는 D/A변환기.
  3. 제2항에 있어서, M3=1이며, M4는 n비트디지탈 신호의 P최하위 비트에 의해 형성된 2진수에 대응하는 값이며,M1은 n비트 디지털 신호의 n-P 최상위 비트에 의해 형성된 2진수에 대응하는 값이 되는것을 특징으로 하는 D/A변환기.
  4. 제1 또는 2항에 있어서, 제3 절환 캐패시터 적분기는 제3 증폭기 스테이지를 구비하며, 상기 증폭기 스테이지의 인버팅 입력과 출력사이에 결합된 제3 캐패시터는 제3 적분기의 입력과 증폭기 스테이지의 인버팅 입력사이에 결합된 최소한 두 캐패시터를 구비하며, 제2 절환 캐패시터 적분기와 직렬로 배치되며 상기 제3 적분기는 상기 적분기의 제어 신호 입력에서 제어신호의 영향하에서 적분단계를 이행하기에 적합하게 되며, 제어유닛은 제1 적분기의 출력에서의 신호를 초기 레벨로 가져가서, 제1 출력에 인가되는 제5 제어신호를 발생시키며, 또 상기 제어 유닛은, 제3 적분기의 제어 신호 입력에 결합된 제3출력에 인가되는 제6 제어신호 및 제8 제어신호를 차례로 발생시키기에 적합하며, 제6 제어신호후 및 제8 제어신호 앞에, 제2 출력에 인가되는 제7 제어신호를 발생시키기에 적합하며, 제1 캐패시터 회로망은 주어진 타임 인터벌 동안에 M5.Cef1의 전 캐패시턴스를 제5 제어신호의 영향하에서 제1 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, 제3 캐패시터 회로망은 주어진 타임 인터벌동안에, M6.Cref3및 M8.Cref3의 전 캐패시턴스를 제6및 제8 제어신회의 영향하에서 제3증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, 제2캐패시터 회로망은 주어진 타임 인터벌 동안에, M7.Cref2의 전 캐패시턴스를 제7 제어신호의 영향하에서 제2 증폭기 스테이지의 인버팅 입력에 결합시키기에 적합하며, Cref3는 고정된 캐패턴스가 되는 것을 특징으로 하는 D/A 변환기.
  5. 제4항에 있어서, 워드 길이n을 가진 임의 디지털 신호를 변환시키기 위해, M6+M8는 상수(K´)가 되는 것을 특징으로 하는 D/A 변환기.
  6. 제5항에 있어서, 상수(K´)는 2q가 되며, 여기서 P+q≤n이 되는 것을 특징으로 하는 D/A 변환기
  7. 제6항에 있어서, M3=M5=M7=1이며, M8은 n비트 디지털 신호의 q최하위 비트로 구성된 2진수에 대응하는 값이며, M1은 n-P-q최상위 비트로 구성된 2진수에 대응하는 값이며, M4는 n비트 디지털 신호의 잔존 P비트로 구성된 2진수에 대응하는 값인 것을 특징으로 하는 D/A 변환기.
  8. 제1,2 또는 3항에 있어서, n은 짝수이며 P=n/2인 것을 특징으로 하는 D/A 변환기.
  9. 제4항 또는 7항중의 어느 한 항에 있어서, n은 3으로 계산될수 있으며, P=q=n/3인 것을 특징으로 하는 D/A 변환기.
  10. 제4항에 있어서, 다른 스위칭 소자 및 캐패시터의 병렬장치는 제1 적분회로의 인버팅 입력과 출력사이에 결합되며, 다른 소자는 리세트 신호를 위한 제어 신호입력을 가지는 것을 특징으로 하는 D/A 변환기.
  11. 선 행중 어느 한항에 있어서, 캐패시터 회로망에서의 모든 캐패시터는 거의 동일한 캐패시터스를 가지는 것을 특징으로 하는 D/A 변환기.
  12. 제1항 내지 10항중의 어느 한 항에 있어서, 인덱스m(m은 정수)을 캐패시터 회로망에서의 캐패시터에 부가하며, 인덱스 1은 최하위 캐패시턴스를 가지는 캐패시터에 할당되며, 연속 표식은 연속 증가 캐패시턴스를 가지는 인텍스i및 인덱스i+1을 가진 캐패시터 사이의 캐패시턴스비는 i의 각값에 대해 거의 캐패시터에 할당되며, 1/2이 되며 여기서iim-이며 im은 최상위 인덱스 값인 것을 특징으로 하는 D/A변환기.
  13. 제1항에 있어서, 전 캐패시턴스 M2,Cref2 및 M4,Cref2는 서로 상보성인 제2 캐패시터 회로망에서 의 부분으로 구성되는 것을 특징으로 하는 D/A 변환기.
  14. 제5항에 있어서, 전 캐패시턴스 M6,Cref3 및 M8,Cref3은 서로 상보성인 제3 캐패시턴 회로망에서 의 부분으로 구성되는 것을 특징으로 하는 D/A변환기
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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