JPS63284928A - デジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第１および第２積分回路の直列回路と、制御
装置とを具え、ワード長がｎのデジタル信号をアナログ
信号に変換するデジタル−アナログ変換器であって、前
記の第１および第２積分回路の各々は入力端、出力端お
よび制御信号入力端を有し、第１積分回路の出力端は第
２積分回路の入力端に結合され、第１および第２積分回
路はそれぞれ第１および第２増幅段を有し、これら第１
および第２増幅段の各々は反転および非反転入力端と出
力端とを有し、これら第１および第２増幅段はそれぞれ
その反転入力端および出力端間に結合した第１および第
２キャパシタを具え、前記の第１および第２積分回路は
前記の制御信号入力端に供給される制御信号による制御
の下で積分ステップを達成するようになっており、前記
の制御装置は前記の第１および第２積分回路の制御信号
入力端にそれぞれ結合された第１および第２出力端を有
しており、この制御装置はその第１出力端に第１制御信
号を、その第２出力端に第２制御信号を、その第１出力
端に第３制御信号を、その第２出力端に第４制御信号を
この順序で生じるようになっている当該デジタル−アナ
ログ変換器に関するものである。

この種類の変換器は特開昭５９−８４２７号明細書に開
示されており既知であり、ｎビットデジタル信号を変換
するためのものである。この既知の変換器における積分
回路はアナログ積分器の形態をしている。

この既知の変換器は１６ビツトのデジタル信号をアナロ
グ信号に変換するためのものであり、以下のように動作
する。第１積分回路は第１制御信号による制御の下で積
分ステップを旧回行ない、２８Ｖｒｅｆに比例する第１
の値が取出される。ここにＶｒｅｆは基卓値である。次
に、第２積分回路が第２制御信号により門２回動作せし
められ、ＭＳＢ・２８Ｖｒｅｆに比例するアナログ信号
が第２積分回路の出力端に生ぜしめられる。ここにＨＳ
Ｂは１６ビツトデジタル信号の８個の最上位ビット（最
上位から８個のビット）の２進数の値に等しい。次に、
第１積分回路の出力が制御装置のリセット信号による制
御の下で初期レベルにされる（この場合界にリセットさ
れる）。次に、第１積分回路が第３制御信号による制御
の下でＦＩ３回積分ステップを行ない、シ、、８．に比
例する第２の値が取出される。

次に、第２積分回路が第４制御信号により１回動作せし
められる。これにより、（ＭＳＢ・２６＋　ＬＳＢ）Ｖ
ｒｅｆに比例するアナログ出力信号が生ぜしめられる。

ここにＬＳＢは１６ビツトデジタル信号の８個の最下位
ビット（最下位から８個のビット）の２進数の値に等し
い。この既知の変換器はアナログ出力信号に、妨害を及
ぼすオフセット成分を生ぜしめるおそれがある。

本発明の目的は、アナログ出力信号にいかなる妨害オフ
セント成分をも殆ど生せしめないデジタル−アナログ変
換器を提供せんとするにある。

本発明は、第１および第２積分回路の直列回路と、制御
装置とを具え、ワード長がｎのデジタル信号をアナログ
信号に変換するデジタル−アナログ変換器であって、前
記の第１および第２積分回路の各々は入力端、出力端お
よび制御信号入力端を有し、第１積分回路の出力端は第
２積分回路の入力端に結合され、第１および第２積分回
路はそれぞれ第１および第２増幅段を有し、これら第１
および第２増幅段の各りは反転および非反転入力端と出
力端とを有し、これら第１および第２増幅段はそれぞれ
その反転入力端および出力端間に結合した第１および第
２キャパシタを具え、前記の第１および第２積分回路は
前記の制御信号入力端に供給される制御信号による制御
の下で積分ステップを達成するようになっており、前記
の制御装置は前記の第１および第２積分回路の制御信号
入力端にそれぞれ結合された第１および第２出力端を有
しており、この制御装置はその第１出力端に第１制御信
号を、その第２出力端に第２制御信号を、その第１出力
端に第３制御信号を、その第２出力端に第４制御信号を
この順序で生じるようになっている当該デジタル−アナ
ログ変換器において、前記の第１および第２積分回路は
切換式の第１および第２キャパシタ積分器であり、少く
とも２つのキャパシタを有する第１キャパシタ回路網が
前記の第１キャパシタ積分器の入力端と前記の第１増幅
段の反転入力端との間に結合され、少くとも２つのキャ
パシタを有する第２キャパシタ回路網が前記の第２キャ
パシタ積分器の入力端と前記の第２増幅段の反転入力端
との間に結合され、前記の第１キャパシタ回路網は前記
の第１および第３制御信号による制御の下でそれぞれ合
計で旧・ＣｒｅｅｌおよびＭ３・Ｃｒｅｆｔのキャパシ
タンスを所定の時間間隔中梁１増幅段の反転入力端に結
合するようになっており、前記の第２キャパシタ回路網
は前記の第２および第４制御信号による制御の下でそれ
ぞれ合計でＭ２・Ｃｒｅｆ２および４Ｍ・Ｃｒｅｆｔ２
のキャパシタンスを所定の時間間隔中第２増幅段の反転
入力端に結合するようになっており、ここにＣｒｅｆｔ
およびＣ□、２は固定キャパシタンスであり、ワード長
がｎの任意のデジタル信号を変換する場合にＭ２　＋　
Ｍ４は定数（ｋ）に等しいようにすることを特徴とする
。ｎビットデジタル信号を変換する場合には、前記の定
数（ｋ）を２ｐに等しく選択し、ｐ≦ｎとするのが好ま
しい。

従って、本発明はワード長がｎの２進（デジタル）信号
を変換するデジタル−アナログ変換器に用いるのに限定
されるものではない。本発明は、２進システム以外のシ
ステムと関連しうるワード長ｎのデジタル信号を変換す
るデジタル−アナログ変換器にも用いることができる。

例えば、３進或いは４進システムが可能である。

本発明は以下の認識を基に成したものである。

既知の変換器はその出力端に信号依存性のオフセット成
分を生せしめるおそれがある。このことは、ｎビットデ
ジタル信号の値が異なる場合のオフセソト成分は異なる
値を有するということを意味する。変換器の出力端にお
けるオフセット成分は、これが第１積分回路の出力端に
おけるオフセット成分Ｖ。から得られる限り、 （ＭＳＢ＋ＬＳＢ）　・Ｖ。

に等しいということを計算により求めることができる。

このことは例えば、ＭＳＢ＝ＯおよびＩ、ＳＢ　＝２５
５　　（１０進）が満足される１６ビツトデジタル信号
の場合、オフセット成分は２５５Ｖｏに等しいというこ
とを意味する。しかし、１の値だけ大きな１６ビツトデ
ジタル信号の場合、すなわちＭＳＢ＝１でＬＳＢ＝０で
ある場合には、上述したことはオフセット成分がＶＱに
等しいということを意味する。

本発明による手段は、信号に依存しないオフセット成分
が変換器の出力端に生じるように２つの積分回路が制御
されるという認識を基に達成している。このことは、変
換器の出力端にオフセット電圧が生じるも、このオフセ
ット電圧の大きさはデジタル信号の値に依存しないとい
うことを意味する。オフセット電圧がこのように固定で
ある場合、その大きさを節単に決定することができるこ
と勿論であり、所望に応じ後の段階で容易に補償を行な
うことができる。本発明による第２積分回路は最初に第
２制御信号を、次に第４制御信号を受け、一方、最初に
合計でＭ２・Ｃｒｅｆ２のキャパシタンスが、次に合計
で４４・Ｃｒｅｆ２のキャパシタンスが第２増幅段の反
転入力端に結合される為（ここにＭ２＋Ｍ１は定数ｋに
等しい）、（Ｍ２＋犯４）　・ｖｏ、すなわちに−Ｖ、
に比例するオフセット電圧が変換器の出力端に生ぜしめ
られる。従って、このオフセット電圧は変換すべき信号
にかかわらず所定の一定値を有する。

本発明によるデジタル−アナログ変換器では、Ｍ３＝１
とし、Ｍ１はｎビットデジタル信号の最下位からｐ個の
ビットより成る２進数に相当する値とし、肘はｎビット
デジタル信号の最上位からｎ　−ｐ個のビットより成る
２進数に相当する値とすることができる。第１積分回路
が固定値（すなわち前述した第１の値および第２の値）
を発生し、第２積分回路のみがｎビットデジタル信号の
値から取出された制御信号により制御されるようになっ
ている既知の変換器における制御と相違して、本発明に
よる変換器では、全部で４回の積分ステップで変換すべ
きデジタル信号の値に依存する信号が第１および第２積
分回路の双方で取出される。

従って、１回目の積分ステップに対し旧が前述した値Ｍ
ＳＢに等しくなり、２回目の積分ステップに対しＭ２＝
　ｋ＝Ｍ４となり、３回目の積分ステップに対しＭ３＝
１となり（このことは、第１積分回路における２回の積
分ステップ後その出力端に（Ｍ１＋１）・ｖ９２、すな
わち（ＭＳＢ＋１）　・Ｖ、、ｆ　ニ等しい出力信号が
存在し、従ってこの信号はｎビットデジタル信号の値に
も依存するということを意味する）、４回目の積分ステ
ップに対しＭ４が前述した値ＬＳＢに等しくなる。

本発明によるデジタル−アナログ変換器においては、更
に、第３増幅段と、この第３増幅段の反転入力端および
出力端間に結合された第３キャパシタと、第３キャパシ
タ回路網とを具える切換式の第３キャパシタ積分器が前
記の第２キャパシタ積分器と直列に配置されており、前
記の第３キャパシタ回路網は前記の第３キャパシタ積分
器の入力端と前記の第３増幅段の反転入力端との間に結
合された少（とも２つのキャパシタを有しており、前記
の第３キャパシタ積分器はこの第３キャパシタ積分器の
制御信号入力端における制御信号による制御の下で積分
ステップを達成するようになっており、前記の制御装置
は、第１キャパシタ積分器の出力端における信号を初期
レベルにし後にこの制御装置の第１出力端に供給すべき
第５制御信号を発生させるためのリセット信号を発生す
るようになっており、更にこの制御装置は、前記の第３
キャパシタ積分器の制御信号入力端に結合された第３出
力端に供給すべき第６制御信号および第８制御信号をこ
の順序で発生するようになっているとともに、前記の第
６制御信号の後で前記の第８制御信号の前に、前記の第
２出力端に供給すべき第７制御信号を発生するようにな
っており、前記の第１キャパシタ回路網は更に、前記の
第５制御信号による制御の下で合計でＭ５・ｃｒｅｒ＋
のキャパシタンスを所定の時間間隔中第１増幅段の反転
入力端に結合するようになっており、前記の第３キャパ
シタ回路網は、前記の第６および第８制御信号による制
御の下でそれぞれ合計でＭ６・ｃｒｅｔ３および間・Ｃ
ｒ１ｌｆｆｆのキャパシタンスを所定の時間間隔中筒３
増幅段の反転入力端に結合するようになっており、前記
の第２キャパシタ回路網は、前記の第７制御信号による
制御の下で合計でＭ７・Ｃ，、ａｆ２のキャパシタンス
を所定の時間間隔中筒２増幅段の反転入力端に結合する
ようになっており、前記のＣｒｅｆ３は固定キャパシタ
ンスであるようにすることができる。任意のｎビットデ
ジタル信号を変換する場合に、Ｍ６　＋　Ｍ８を定数（
ｋ′）に等しく、例えば２ｑ（ここにｐ＋ｑ≦ｎである
）に等しくする場合には、変換器の出力端に生じるオフ
セット成分もほぼ一定となり、デジタル信号の値に殆ど
依存しなくなる。

第３積分回路と直列に少くとも第４積分回路を配置する
ことにより、本発明による変換器を更に拡張することが
できること勿論である。

ｎビットデジタル信号を変換する場合、本発明によるデ
ジタル−アナログ変換器においては更に、Ｍ３＝Ｍ５＝
Ｍ７＝１とし、Ｍ８はｎビットデジタル信号の最下位か
らｑ個のビットより成る２進数に相当する値であり、Ｍ
１は最上位からｎ−ｐ−ｑ個のビットより成る２進数に
相当する値であり、Ｍ１はｎビットデジタル信号の残り
の２個のビットより成る２進数に相当する値であるよう
にすることができる。この場合、変換すべきｎビットデ
ジタル信号が３部分に、すなわち、（１０進）数Ｍｌを
構成するｎ−ｐ−ｑ個の最上位ビットすなわちＭＳＢと
、（１０進）数Ｍ８を構成するｑ個の最下位ビットすな
わちＬＳＢと、（１０進）故旧を構成する残りのｐビッ
トすなわちＩＳＢとに分割される。第１および第２積分
回路における最初の４回の積分ステップは前述した実施
例における積分ステップと同じであり、この場合旧がｎ
−ｐ−ｑ個の最上位ビットに相当し、Ｍ２＝　ｋ　−Ｉ
ＳＢおよびＭ４＝ＩＳＢとなるということが前述した実
施例と相違する。第３積分回路によって行なう６回目の
積分ステップは第２積分回路によって行なう４回目の積
分ステップの後のいかなる瞬時にも行なうことができる
こと明らかである。また、第３積分回路によって行なう
６回目および８回目の積分ステップでは、合計でに′・
Ｃｒｅｒ３のキャパシタンスが第３増幅段の反転入力端
に結合され、このキャパシタンスは任意のデジタル信号
に対し一定であること明らかである。

２段設計の変換器では、ｎを偶数とした場合にｐをｎ／
２に等しくするのが好ましい。３段設計の変換器では、
ｎを３で割れる値とした場合にｐ＝ｑ＝ｎ／３とするの
が好ましい。これらの場合、キャパシタ回路網における
合計のキャパシタンスが最小となる為、キャパシタに対
し必要とするＩＣ表面積も最小となる。

出力レベルを初期値にリセットしうるようにするために
は、前記の第１増幅段の反転入力端および出力端間にス
イッチング素子とキャパシタとの並列回路が結合され、
上記のスイッチング素子はリセット信号を受けるための
制御信号入力端を有しているようにすることができる。

前記のキャパシタ回路網は種々に構成しうる。

その−例は、１つのキャパシタ回路網におけるキャパシ
タのキャパシタンスが互いにほぼ等しくなるようにする
ことである。他の例は、１つのキャパシタ回路網におけ
る順次のキャパシタのキャパシタンスが順次に２倍とな
るようにすることである。しかし前者の例の方が有利で
ある。その理由は〜この場合キャパシタのキャパシタン
スの広がりを少な（しうる為である。

このキャパシタンスの広がりが変換器の出力信号に及ぼ
す影響は、合計のキャパシタンスＭ２・Ｃｒａｒｚおよ
び旧・Ｃｒａｒｚを第２キャパシタ回路網において互い
に相補を成す部分を以って構成することにより更に抑圧
しうる。これと同じことが第３キャパシタ回路網におけ
るキャパシタンスＭ６・Ｃ９２，および悶・Ｃｒｓ。を
形成する場合にも当てはまる。

図面につき本発明を説明する。

第１図は、第１および第２の切換式キャパシタ積分器１
および２の直列回路を有する本発明にょるデジタル−ア
ナログ変換器の第１実施例を示す。

この直列回路を得る目的で、第１積分器１の出力端３を
第２ｖＪ分器２の入力端４に結合する。第１積分器１は
反転入力端（−）および非反転入力端（＋）と出力端７
とを有する増幅段５と、前記の反転入力端および出力端
間に結合されたキャパシタ９と、この第１積分器の入力
端１３および前記の増幅段５の反転入力端間に結合され
少くとも２つのキャパシタを有するキャパシタ回路網１
１とを具えている。一方、第２積分器２は反転入力端（
−）および非反転入力端（＋）と出力端８とを有する増
幅段６と、前記の反転入力端および出力端間に結合され
たキャパシタ１０と、この第１積分器の入力端４および
前記の増幅段６の反転入力端間に結合され少くとも２つ
のキャパシタを有するキャパシタ回路網１２とを具えて
いる。増幅段５および６の非反転入力端（＋）は定電位
点（大地）に結合されている。第１および第２積分器１
および２のそれぞれの制御信号入力端１４および１５は
制御装置１８からリード線１６．１〜１６．ｍおよび１
７．１〜１７．ｋをそれぞれ経て供給される制御信号を
受けるためのものである。第１積分器１に対する制御信
号はキャパシタ回路網１１の入力端１４．１〜１４．ｍ
を経てスイッチ２５．１〜２５０ｍに供給され、これら
スイッチが制御される。第２積分器２に対する制御信号
はキャパシタ回路網工２の入力端１５．１〜１５．ｋを
経てスイッチ２６．１〜２６．ｋに供給され、これらス
イッチが制御される。キャパシタ回路網１１は、すべて
がキャパシタンスｃｒａ　ｆ　Ｉを有するｍ個のキャパ
シタ２７゜１〜２７１ｍを具えている。スイッチ２５．
１〜２５０ｍが一方の位置にあると、キャパシタ２７．
１〜２７１ｍは入力端１３と大地との間に結合され、こ
れらスイッチが他方の位置にあると、これらキャパシタ
は増幅段５の反転入力端と大地との間に結合される。こ
れと同じことがキャパシタ回路網１２中のスイッチ２６
．１〜２６．ｋにもいえる。キャパシタ２８．１〜２８
．にはすべてキャパシタンスＣ９，２を有している。キ
ャパシタ回路網１１および１２は幾分寄生キャパシタン
スの形容を受けやすい（フィリップス社の技術文献“Ｐ
ｈ１ｌｉｐｓＴｅｃｈｎｉｓｃｈ　Ｔｉｊｄｓｃｈｒｉ
ｆむ４１．　Ｎｏ、４”の第１０９〜１２ｑ頁における
第１４図に関する説明を参照しうる）。

従って、実際には、例えば上記の技術文献の第１３図に
つき説明された回路を用いた、上述したのとは異なる構
造のスイッチおよびキャパシタを使用するのが好ましい
。この技術文献の第１３ａ図につき説明された回路を用
いて実現したものをキャパシタ回路１１に対し第２図に
示す。第１図の実施例の動作を説明するためには、上記
の技術文献の第１１ｂ図についても説明されているそれ
ほど理想的でない回路網を用いれば充分である。

第１および第２リセツト信号Ｒ１およびＲ２は制御装置
１８からリード線１９および２０を経てスイッチング素
子２１および２２にそれぞれ供給される。これらスイッ
チング素子はキャパシタ９および１０に並列に配置され
、スイッチとして構成されている。制御装置１８は、入
力端２３．０〜２３．ｎ−１を経てこの制御装置１８に
供給されるｎビットデジタル信号から制御信号を取出す
。またこの制御装置はクロック発生器２４からクロック
パルスをも受ける。

第１図の変換器は以下のように動作する。スイッチ２５
．１〜２５０ｍが図示の位置にあると、キャパシタ２７
．１〜２７０ｍが電圧Ｖｒｏｆに充電される。これらス
イッチのこの位置は例えば、リード線１６．１〜１６、
ｍのすべてを経てこれらスイッチに低論理信号が供給さ
れる場合に実現される。リセット信号Ｒ１はリード綿１
９を経てスイッチ２１に供給される。これによりキャパ
シタ９が放電される。リセット信号Ｒ２による制御の下
でキャパシタ１０も放電される。

リセット信号Ｒ２の発生瞬時が、積分器２が１回目の積
分ステップを実行する瞬時の前であれば、このリセット
信号Ｒ２の発生瞬時を異ならせることができる。ここで
第１制御信号をリード線１６．１〜１６、ｍを経て積分
器１に供給する。このことは、ｍ本のリード線のうちＭ
１本のリード線で信号が短期間高レベルになるというこ
とを意味する。従って、ｍ個のスイッチのうち１個のス
イッチが図示とは異なる位置に短期間切換ねる。従って
、ｍ個のキャパシタ２５のうち１個のキャパシタが放電
され、これによりキャパシタ９が充電される。これによ
り、出力端７には ＭＬ　・Ｖｒａｒ　・Ｃｒｅｒ＋／Ｃｚ＝Ｍ１　・（Ｘ
　・Ｖｒｅｒに等しい電圧が生じる。ここにＣ２はキャ
パシタ９のキャパシタンスである。スイッチ２６．１〜
２６．ｋが図示の位置にあると、キャパシタ２８．１〜
２８．ｋが上記の電圧まで充電される。これらスイッチ
２６．１〜２６、にの位置は例えばリード線１７．１〜
１７．ｋを経てこれらスイッチに供給される低論理信号
により決定される。次に、第２制御信号をリード線１７
．１−・１７、ｋを経て積分器２に供給する。このこと
は、ｋ本のリード線１７のうちＭ２　（＝　ｋ＝Ｍ４）
本のリード線を経て高レベル信号かに個のスイッチ２６
のうちのＭ２個のスイッチに短期間供給され、これによ
りこれら１個のスイッチが短期間図示の位置とは異なる
位置をとるということを意味している。従ってＭ２個の
キャパシタ２８が放電され、キャパシタ１０が充電され
る。これにより出力端８に 旧・（ｋ　＝Ｍ４）−α・β・Ｖｒａ　ｒに等しい電圧
が生じる。ここにβはＣ−ｔｔ／Ｃａに等しり、Ｃ４は
キャパシタ１０のキャパシタンスである。次に、第３制
御信号をリード線１６を経て積分器１に供給する。この
ことは、ｍ本のリード線１６のうちＭ３（＝１’）木の
リード線で信号が短期間高レベルになるということを意
味する。これにより、出力端７には （Ｍ１＋１）・α・Ｖｒａｒ に等しい電圧が生じる。最後に第４制御信号をリー　ド
綿１７を経て積分器２に供給する。このことば、ｋ′ｔ
のリード線１７のうち１木のリード線で信号が短期間高
レベルになるということを意味する。これらのリード線
はに木のリード線のうち２回目の積分ステップ中低レベ
ルに維持されていた１木のリード線とするのが好ましい
。従って、キャパシタ回路！１ｉｉ１２における残りの
ｌ個のキャパシタが増幅段６の反転入力端に結合される
。このようにすることにより、キャパシタ２６．１〜２
６．にのキャパシタンスの広がりにより出力端７におけ
る信号に及ぼす影響が最小になるという利点が得られる
。こみ場合、第２積分器２の出力端８には Ｍ４・（Ｍ１＋　１）　−ｃｒ−β’　Ｖｒａｆ十Ｍ１
・（ｋ＝Ｍ４）・α・β’Ｖｒ、ｒに等しい電圧が生じ
る。この電圧は （Ｍｌ−に＋旧）・α・β’　Ｖｒａｆに等しく、ｋ＝
２２の場合 （Ｍｌ　・２’十Ｍ４）　・ｒｘ−β・Ｖｒｅｆとなる
。ここにｐ≦ｎである。ｋ＝２”の場合、第１図におけ
るｍは２′″りに等しい。制御装置１８の入力端２３　
（２３，ｎ−１〜２３．０）に供給されるｎビットデジ
タル信号ｂｎ−１・・・・ｂｏ　　（第１図参照）を変
換する場合、２進数す、−１・・・・ｂ、ｂ、、すなわ
ちデジタル信号のｐ個の最下位ビット（最下位からｐ個
のビット）より成る２進数に相当する（１０進）数ＬＳ
Ｂを旧に対してとる必要がある。またＭｌに対しては、
２進数す、、−１・・・・ｂ、、、すなわちデジタル信
号のｎ−ｐ個の最上位ビット（最上位からｎ−ｐ個のビ
ット）より成る２進数に相当する（１０進）数ＭＳＢを
とる必要がある。

２回目および４回目の積分ステップを組合せた場合には
、変換器により変換される任意のいかなるｎビットデジ
タル信号に対しても（Ｍ１＋Ｍ４）・Ｃ７゜、２の固定
のキャパシタンスが増幅段６の反転入力端に結合される
こと明らかである。このことは、出力端７におけるオフ
セット（残留偏差）電圧Ｖ。による出力端８における１
フセツトはあらゆる場合に同じ固定値となるということ
を意味する。

このことを以下の計算により示すことができる。

１回目の積分ステップ後、出力端７には電圧Ｍ１’　α
’　ｖｒｅｒ＋ｖ。

が生じる。２回目の積分ステップ後、出力端８に電圧 （Ｍｌ　・（Ｘ　・Ｖ−＝ｒ＋Ｖｏ）　’　（ｋ　　Ｍ
４）　’βが生じる。３回目の積分ステップ後、出力端
７に電圧 （Ｍ１＋　１　）　’　ｒｘ　’　Ｖｒｅｒ＋Ｖ。

が生じる。４回目の積分ステップ後、出力端８に電圧 （Ｍｌ・ｋ十Ｍ４）・α・β・Ｖ、、、＋　ｋ−β−Ｖ
０が生じる。ｋは任意のｎビットデジタル信号に対して
一定である為、出力端８におけるオフセット電圧も変換
すべき任意のデジタル信号に対して一定である。

ｋが偶数である場合、ｐ＝ｎ／２とするのが好ましい。

このようにすると、キャパシタ回路網１１および１２に
お、けるキャパシタの総数が最小、すなわち２・２ｐと
なり、従って必要とするＩＣ（集積回路）表面が最小と
なるという利点が得られる。キャパシタ２７．１〜２７
．ｍやキャパシタ２８．１〜２８．ｋに対する１つの条
件はこれらキャパシタができるだけ同じキャパシタンス
を有するようにする必要があるということである。従っ
て、第１図に示すような種類の変換器による変換により
、可成り正確で迅速なデジタル−アナログ変換が得られ
る。実際にはクロックパルス発生器２４の５つのクロッ
クパルスのみが、すなわちリセット信号を発生させるた
めの最初のクロックパルスと４つの制御信号を発生させ
るための次の４つのクロックパルスとの５つのクロック
パルスのみが１回の変換に必要となる。

第２図の回路網１１′のようなキャパシタ回路網を有す
る第１図の変換器も上述したのと同様に動作する。リー
ド線１６．１に低論理信号が現われる場合には、スイッ
チ２５．１ａおよび２５．１ｂが図示の実線の位置にあ
る。従ってキャパシタ２７．１が電圧Ｖｒ’ｌｌｆまで
充電される。リード線１６．１における信号が高レベル
になると、これら２つのスイッチ２５．１ａおよび２５
．１ｂは実線の位置とは異なる破線の位置に切換わる。

従って、キャパシタ２７．１が増幅段５の反転入力端を
経て放電する為、キャパシタ９が充電される。スイッチ
２５．２ａおよび２５．２ｂ〜２５．ｍａおよび２５．
ｍｂも同様に動作する。

第３図は第１図の変換器における制御装置１８の一実施
例を示す。この制御装置は５カウンタ６０を有している
。このカウンタ６０の入力端６１に供給されるクロック
発生器２４のクロックパルスＣ１による制御の下で５つ
の出力端６２．１〜６２．５の順次の出力端６２．ｉが
出力端６２．１から開始して次々に高レベルとなる。最
初のクロックパルスで出力端６２．１がリセットパルス
Ｒ１およびＲ２を生じる。次のクロックパルスで出力端
６２．２が高レベルとなる。この出力端６２．２はへＮ
Ｄゲート６３．１〜６３１ｍの一方の入力端に結合され
ている。これらＡＮＤゲート６３．１〜６３０ｍの他方
の入力端は回路６５のｍ個の出力端６４．１〜６４、ｍ
の関連の出力端に結合されている。この回路６５はｎ−
ｐ個の入力端６６を有し、これら入力端にはデジタル故
旧Ｂ、すなわち変換すべきｎビ・ノドデジタル信号のう
ちｎ−ｐ個の最上位ビットより成るデジタル数１１ｎ−
１・・・・ｂｐが供給される。回路６５は前述したｎ−
ｐビットのデジタル数に相当する（１０進）数と対応す
る個数の出力端６４、すなわち合計でＭ１個の出力端を
高レベルとする。従ってこのことは＠＝２”−’である
ことを意味する。出力端６２．２が高レベルになると、
ＡＮＤゲート６３がイネーブル状態となり、回路６５の
出力端６４における信号がＡＮＤゲート６３を通過する
。この場合、出力端６４．１における信号がＡＮＤゲー
ト６３．１およびＯＲゲート６７（その一方の入力端）
を経てリード線１６．１に供給される。同様に、出力端
６４．ｉ　（ここにｉは２〜２ｎ−ｐの値をとる）にお
ける信号がＡＮＤゲー）６３．ｉを経てリード線１６．
１に供給される。これにより第１図の変換器において１
回目の積分ステップが達成される。クロック発生器２４
の次のクロックパルスでは、出力端６２．２が再び低レ
ベルとなり、ＡＮＤゲート６３が禁止状態となり、出力
端６２．３が高レベルとなる。この出力端６２．３はＡ
ＮＤゲート６８．１〜６８．にの一方の入力端に結合さ
れている為、これらのＡＮＤゲートがイネーブル状態と
なる。これらＡＮＤゲート６８．１〜６８．にの他方の
入力端にはインバータ７１．１〜７１．ｋをそれぞれ経
て回路７０の出力端６９．１〜６９．ｋが結合されてい
る。この回路７０は２個の入力端７２．１〜７２．ｐを
有しており、これら入力端には変換すべきｎビットのデ
ジタル信号のうちｐ個の最下位ビットに相当するデジタ
ル数ｂ１１−１−．。

ｂｏが供給される。この回路７０は前記の回路６５と同
様に動作する。このことは、ｋ（＝２’）個の出力端６
９のうちＭ４個の出力端が高レベルとなることを意味す
る。出力端６９１（ここにｉは１〜にの値をとる）にお
ける信号はインバータ７１ｉ　、ＡＮＤゲート６８ｉお
よびＯＲゲー）７３ｉ　　（これらの一方の入力端）を
経てリード線１７．ｉに供給される。このことは、イン
バータ７１における信号反転の為に、ｋ本のリード線１
７のうちに一旧木のリード線に裔しベル信号が生じるこ
とを意味する。これにより第１図の変換器で２回目の積
分ステップを達成する。

次のクロックパルスで出力端６２．３が再び低レベルと
なり、ＡＮＤゲート６８が禁止状態となり、出力端６２
．４が高レベルとなる。この出力端６２．４はＯＲゲー
ト６７の他方の入力端に結合されている為、このＯＲゲ
ートは高レベル信号をリード線１６．１に通し、これに
より３回目の積分ステップを達成する。次のクロックパ
ルスで出力端６２．４が再び低レベルとなり、出力端６
２．５が高レベルとなる。この出力端６２．５はに個の
へＮＤゲート７４．１〜７４．にの一方の入力端に結合
されている。これらＡＮＤゲート７４．ｉの他方の入力
端は回路７０の対応する出力端６９．ｉに結合されてい
る（ここにｉは１−にのイ直をとる）。ＡＮＤゲート７
４．４の出力端の各々は関連のＯＲゲート７３ｉの他方
の入力端に結合されている。出力端６２．５における高
レベル信号はＡＮＤゲート７４をイネーブル状態にする
為、出力端６９に存在する信号をリード線１７に供給し
うる。このことは、ｋ本のリード線１７のうちの１本の
リード線に高レベル信号が現われるということを意味す
る。従って、回路ｗＪ１２におけるキャパシタの相補部
分が増幅段６の反転入力端に結合される。これにより第
１図の変換器における４回目の積分ステップが達成され
、その後ｎビットデジタル信号の変換が終了する。クロ
ック発生器２４の次のクロックパルスでは、新たなｎビ
ットデジタル信号が回路６５および７ｏの入力端６６お
よび７２に供給され、出力端６２．５が再び低レベルと
なり、出力端６２．１が高レベルとなる。これにより次
のｎビットデジタル信号の変換が開始される。

第４図は、本発明による２段のデジタル−アナログ変換
器の第２実施例を示す。本例の変換器は第１図の変換器
に極めて類似する。本例では、キャパシタ回路網および
制御装置のみが異なるように形成されている。これらの
キャパシタ回路網に符号１１“、１２“を、制御装置に
符号１８′を付した。

キャパシタ回路網１１“は１個のキャパシタ３７．１〜
３７、ｒを有している。後の説明から明らかとなるよう
に、ｒ””ｎ−ｐである。キャパシタ回路網１２“は２
個のキャパシタ３８．１〜３８．ｐを有する。キャパシ
タ３７．１〜３７．ｒの各々のキャパシタンスは前の順
番数のキャパシタの２倍である。このことは、キャパシ
タ３７．１〜３７．ｒはそれぞれ、Ｃ１，２Ｃ１，・、
、、。

２’−’Ｃ１に等しいキャパシタンスを有するというこ
とを意味する。同様に、キャパシタ３８．１〜３８．ｐ
はそれぞれ、Ｃ３，２Ｃ３，・・・・、　２ｐ−’Ｃ３
に等しいキャパシタンスを有する。キャパシタ３７．２
〜３７．ｒおよび３８．２〜３８．ｐはそれぞれ単位キ
ャパシタＣ１およびＣ３の２個以上の並列回路により形
成するのが好ましい。このようにする目的はキャパシタ
ンス間の比を最適にすることにある。制御装置１８′は
前述した場合と異なるように動作する。その理由は、キ
ャパシタ回路網の制御を前述した場合と異ならせる必要
がある為である。本例の変換器は以下のように動作する
。

リード線１６．１〜１６．ｒが低論理信号を伝達すると
、スイッチ２５．１〜２５．ｒのすべてが図示の位置に
ある。

この際、キャパシタ３７．１〜３７．ｒは電圧Ｖｒａｆ
に充電される。制御装置１８′は最初にリセット信号Ｒ
１およびＲ２をリード線１９および２０を経てスイッチ
２１および２２にそれぞれ供給し、キャパシタ９および
１０を放電させる。次に、リード線１６．１〜１６．ｒ
のうちのある本数のリード線における信号を高レベルと
し、従ってスイッチ２５．１〜２５．ｒのうちのある個
数のスイッチを短期間切換えて、Ｍｌ・ＣＩの合計のキ
ャパシタンスが増幅段５の反転入力端に結合されるよう
にする。このことは実際には、リード線１６．１におけ
る信号がｎビットデジタル信号のビットｂｐに相当し、
リード線１６．２における信号がビットｂ２，１に相当
し、以下同様であり、リード線１６ｒにおける信号がｎ
ビットデジタル信号のビットｂ、、−＋に相当するとい
うことを意味する。次にリード線１７．１〜１７．ｐの
うちのある本数のリード線における信号が高レベルとな
り、従ってスイッチ２６．１〜２６．ｐのうちのある個
数のスイッチが短期間図示とは異なる位置に切換わる為
、合計で（２ｐ＝Ｍ４）・Ｃ３のキャパシタンスが増幅
段６の反転入力端に結合される。このことは実際に、制
御装置１８′の入力端２３．０〜２３．ｐ−１に結合さ
れるｐビットのデジタル信号Ｅｌｐ−１・・・・ｂｏの
ビットｂｉが論理値０°′を有する場合に関連のリード
線１７．ｉにおける信号が高レベルとなるということを
意味する（ここにｉは０〜ｐ−１の値をとる）。次に、
リード線１６．１における信号が短期間高レベルとなり
、スイッチ３７．１が短期間切換わる。次にリード線１
７．１〜１７．ｐのうちのある本数のリード線における
信号が短期間高レベルとなり、合計で旧・Ｃ３のキャパ
シタンスが増幅段６の反転入力端に結合される。このこ
とは実際に、前述したｐビットのデジタル数のビットｂ
、が論理値″°１゛である場合に、関連のリード線１７
．ｉｍすなわちビットｂｉ　と同じインデックスｉを有
するリード線における信号が高レベルであるということ
を意味する（ここにｉは０−ｐ−１の値をとる）。

第５図は、第４図の変換器における制御装置１８′の一
具体例を示す。この第５図の制御装置の回路図は、第３
図の制御装置に極めて類似している。

本例の、第３図の制御装置との相違点は、第３図の制御
装置の回路６５および７０が第５図の制御装置に存在せ
ず、ｒ　（−ｎ−ｐ）個のＡＮＤゲート６３と、２個の
ＡＮＤゲート６８と、２個のＡＮＤゲート７４と、２個
のＯＲゲート７３と、２個のインバータ７１とが存在す
るということのみである。このことは、入力端２３．０
〜２３．ｐ−１がインバータ７１．１〜７１．ｐおよび
ＡＮＤゲート７４．１〜７４．ｐに直接結合され、入力
端２３．ｐ〜２３、ｎ−１がＡＮＤゲーｔ−６３，１〜
６３．ｒに直接結合されることを意味する。それ以外で
は、この制御装置の動作は第３図の制御装置の動作と同
じであり、その詳細な説明は省略する。

第６図はｎビットデジタル信号を変換する３段変換器を
示す。この変換器の積分器ｌおよび２の構造は第１図の
変換器の積分器１および２の構造と同じである。また積
分器４３の構造は積分器１および２の構造と同じである
。キャパシタ回路網５７は大地と、関連のスイッチ５１
．１〜５１．に’　との間に配置したに′個のキャパシ
タ５３．１〜５３．に’を有する。これらキャパシタ５
３のすべては同じキャパシタンスＣｒ１ｌｆ３を有して
いる。またスイッチ５１は、制御装置１８″により発生
せしめられリード線４７．１〜４７．に’を経てこれら
スイッチに供給される信号による制御の下で切換えるこ
とができる。キャパシタ５４に並列に配置され、このキ
ャパシタを放電させるためのスイッチ５０にはリード線
４９を経てリセット信号Ｒ３が供給される。

第６図の変換器は以下のように動作する。第６図の変換
器の最初の４回の積分ステップは第１図の変換器の４回
の積分ステップに一致する。この際、前述したように、
出力端８には （Ｍｌ・ｋ十Ｍ４）・α・β’　Ｖｒｅｆに等しい電圧
が生じる。次にリセット信号Ｒ１が再び発生せしめられ
る。従って、出力端７における電圧が零に等しくなる。

次に高レベル信号、すなわち第５制御信号が信号リード
線１６のうちのある本数のリード線に発生せしめられ、
これにより合計でＭ５・Ｃｒｅｆｔのキャパシタンスが
増幅段５０反転入力端に短期間結合される。このことは
リード線１６．１における信号が高レベルになるという
ことを意味する（Ｍ５＝１の場合）。これによりα・Ｖ
ｒａｆ に等しい電圧が出力端７に生じる。リセット信号Ｒ３が
スイッチ５０に供給された後キャパシタ５４が放電され
る。この放電はより早期の瞬時に行なわしめることもで
きることに注意すべきである。例えば、この放電を変換
の開始時におけるキャパシタ９および１０の放電と時間
的に一致させることができる。次に制御装置１８″がリ
ード線４７．１〜４７．に’に第６制御信号を発生し、
合計でＭ６・Ｃｒｅｆ３　（＝（ｋ’　　Ｍ８ＬＣｒ−
ｒ３）が増幅段５５の反転入力端に結合されるようにす
る。これにより、 （ｋ’　＝Ｍ８）　・δ・（Ｍｌ・ｋ十Ｍ４）・α・β
・Ｖｒｅｆに等しい電圧が増幅段５５の出力端５６に生
じる。ここにδ”＝Ｃ−ｒ＋／Ｃ６であり、Ｃ６はキャ
パシタ５４のキャパシタンスである。この最後の積分ス
テップはより早期の段階で、しかし４回目の積分ステッ
プ後に行なうようにすることもできる。次に、リード線
１７．１〜１７．ｋを経てキャパシタ回路網１２に供給
される第７制御信号による制御の下で、合計でＭｌ・Ｃ
９，２のキャパシタンスが増幅段６の反転入力端に結合
されるような個数のスイッチ２６を短期間図示とは異な
る位置（破線で示す位置）に切換える。このことは例え
ばリード線１７．１における信号が高レベルになるとい
うことを意味する（Ｍ７＝１の場合）。これにより、 α・β・Ｖ、、ｆ＋（Ｍｌ・ｋ十Ｍ４）　・α・β・Ｖ
ｒａｆに等しい電圧が出力端８に生ぜしめられる。次に
、リード線４７を経てキャパシタ回路網５７に供給され
る第８制御信号による制御の下で、合計で間・Ｃｒｅｆ
３のキャパシタンスが増幅段５５の反転入力端に結合さ
れる。この場合、キャパシタ回路網５７におけるキャパ
シタ５３の相補部分が増幅段５５の反転入力端に結合さ
れるようにするのが好ましい。この場合、 （ｋ−に’　　・１十に’　　−１十Ｍ８）・α・β・
δ’　ｖｒａｆに等しい電圧が出力端５６に生じる。ｋ
＝２’、に’＝　２”の場合、上記の式は （Ｍｌ　−２（″”’　＋Ｍ４　・２ｑ＋Ｍ８）　−ａ
−β・δ’　Ｖｒａｆとなる。ここにｐ＋ｑ≦ｎである
。このことは、第６図のキャパシタ回路網１１がｍ（＝
２”−ｐ−ｑ　）個のキャパシタ２７を有することを意
味する。制御装置１８“の入力端２３に供給されるｎビ
ットデジタル信号ｂ７−１　・・・・ｂｏ　　（第６図
参照）を変換する場合、このｎビットデジタル信号中の
ｑ個の最下位ビットより成る２進数ｂ９−１　・、・・
ｂｏに相当する（１０進）数ＬＳＢを問に対しとる必要
がある。旧に対しては、前記のデジタル信号のうちのｎ
−ｐ−ｑ個の最上位ビットより成る２進数Ｅ＋ｎ−ｌ　
・・・・ｂｐ＋ｑに相当する（１０進）数ＭＳＢをとる
必要がある。旧に対しては、残りのｐビットより成る２
進数ｂｐ。９−５・・・・ｂ９に相当する（１０進）数
ＩＳＢをとる必要がある。

４回目の積分ステップ後に出力端８に存在するオフセッ
ト電圧ｋ・β・Ｖ、を計算に導入した場合には、このオ
フセット電圧が８回目の積分ステップ後に出力端５６に
（Ｍ３＋ｋ　−ｋ’　）・β・δ・ν０のオフセット電
圧を生ぜしめる。項聞・β・δ・ｖｏのみがｎビットデ
ジタル信号の値に依存する。

βおよびδの双方は一般に１よりも小さく、例えば１／
に′或いはとｑおよび１／に或いはと９にそれぞれ等し
い。この場合同様にしてαは１２ｎ＋９＋Ｑに等しくな
る。従って、可能な限り最大のｎビットデジタル信号に
対し、各段でこの段の入力信号に等しい振幅が得られる
。従って、このことは、項Ｍ８・β・δ・Ｖｏが出力端
５６における合計のオフセット電圧にわずかしか寄与し
ないということを意味する。

ｎが３で割れる値であり、Ｔ）　＝　ｑ＝ｎ／３である
場合には、キャパシタ回路網におけるキャパシタの総数
は最小、すなわち３・２ｎ／３となり、必要とするＩＣ
表面積が最小となる。更に、ｎを充分大きな値にした場
合、３段変換器に必要とするキャパシタの数は第１およ
び４図の２段変換器に比べて少なくなる（これら２種類
の変換器に対しｎの値は等しくする）。しかし、３段変
換器が必要とするクロック発生器２４のクロックパルス
の数は２段変換器の場合よりも多（なる。従って、３段
変換器における変換は２段変換器における変換よりもわ
ずかに長時間を要する。

第６図における制御装置１８″の構造は第３図の制御装
置の構造に類似させることができること勿論である。従
って、制御装置１８“に対する回路を設計する場合、当
業者レベル以上の知識を用いる必要がない。この制御装
置１８″に対する回路は２段変換器に対する制御装置を
３段変換器に対する制御装置に論理的な且つ自明な拡張
を行なったもの以外の何ものでもない。従って、制御装
置１８″の更に詳細な説明は省略する。

本発明は図示の実施例による変換器に制限されないこと
勿論である。例えば、第６図の３段変換器に他のキャパ
シタ回路網、例えば第２或いは４図につき説明した形態
のキャパシタ回路網を設けることができる。第４図のキ
ャパシタ回路網を用いる場合、制御が異なるようになり
、従って制御装置が異なるように形成されること明らか
である。

この場合、このような制御装置は、第５図の制御装置を
３段変換器に用いるために論理的に拡張したものであり
、この場合も特別な知識は必要としない。

【図面の簡単な説明】

第１図は、２つの積分器を有する変換器の第１実施例を
示す回路図、 第２図は、第１図の実施例の一部であるも異なるキャパ
シタ回路網とした部分を示す回路図、第３図は、第１図
の変換器における制御装置の一実施例を示す回路図、 第４図は、２つの積分器を有する変換器の第２実施例を
示す回路図、 第５図は、第４図の変換器における制御装置の一実施例
を示す回路図、 第６図は、３つの積分器を有する変換器の一実施例を示
す回路図である。 １．２．４３・・・切換式キャパシタ積分器５．６．５
５・・・増幅段 １１、１１’　、　１１”　、　１２．１２“、５７・
・・キャパシタ回路網１８、１８’　、　１８″・・・
制御装置２４・・・クロック発生器 ６０・・・５カウンタ

Claims (1)

1. 【特許請求の範囲】 １、第１および第２積分回路の直列回路と、制御装置と
   を具え、ワード長がｎのデジタル信号をアナログ信号に
   変換するデジタル−アナログ変換器であって、前記の第
   １および第２積分回路の各々は入力端、出力端および制
   御信号入力端を有し、第１積分回路の出力端は第２積分
   回路の入力端に結合され、第１および第２積分回路はそ
   れぞれ第１および第２増幅段を有し、これら第１および
   第２増幅段の各々は反転および非反転入力端と出力端と
   を有し、これら第１および第２増幅段はそれぞれその反
   転入力端および出力端間に結合した第１および第２キャ
   パシタを具え、前記の第１および第２積分回路は前記の
   制御信号入力端に供給される制御信号による制御の下で
   積分ステップを達成するようになっており、前記の制御
   装置は前記の第１および第２積分回路の制御信号入力端
   にそれぞれ結合された第１および第２出力端を有してお
   り、この制御装置はその第１出力端に第１制御信号を、
   その第２出力端に第２制御信号を、その第１出力端に第
   ３制御信号を、その第２出力端に第４制御信号をこの順
   序で生じるようになっている当該デジタル−アナログ変
   換器において、前記の第１および第２積分回路は切換式
   の第１および第２キャパシタ積分器であり、少くとも２
   つのキャパシタを有する第１キャパシタ回路網が前記の
   第１キャパシタ積分器の入力端と前記の第１増幅段の反
   転入力端との間に結合され、少くとも２つのキャパシタ
   を有する第２キャパシタ回路網が前記の第２キャパシタ
   積分器の入力端と前記の第２増幅段の反転入力端との間
   に結合され、前記の第１キャパシタ回路網は前記の第１
   および第３制御信号による制御の下でそれぞれ合計でＭ
   １・Ｃ＿ｒ＿ｅ＿ｆ＿１およびＭ３・Ｃ＿ｒ＿ｅ＿ｆ＿
   １のキャパシタンスを所定の時間間隔中第１増幅段の反
   転入力端に結合するようになっており、前記の第２キャ
   パシタ回路網は前記の第２および第４制御信号による制
   御の下でそれぞれ合計でＭ２・Ｃ＿ｒ＿ｅ＿ｆ＿２およ
   び４Ｍ・Ｃ＿ｒ＿ｅ＿ｆ＿２のキャパシタンスを所定の
   時間間隔中第２増幅段の反転入力端に結合するようにな
   っており、ここにＣ＿ｒ＿ｅ＿ｆ＿１およびＣ＿ｒ＿ｅ
   ＿ｆ＿２は固定キャパシタンスであり、ワード長がｎの
   任意のデジタル信号を変換する場合にＭ２＋Ｍ４は定数
   （ｋ）に等しいようにすることを特徴とするデジタル−
   アナログ変換器。 ２、ｎビットデジタル信号を変換する請求項１に記載の
   デジタル−アナログ変換器において、ｐ≦ｎとして前記
   の定数（ｋ）を２＾ｐに等しくしたことを特徴とするデ
   ジタル−アナログ変換器。 ３、請求項２に記載のデジタル−アナログ変換器におい
   て、Ｍ３＝１とし、Ｍ４はｎビットデジタル信号の最下
   位からｐ個のビットより成る２進数に相当する値とし、
   Ｍ１はｎビットデジタル信号の最上位からｎ−ｐ個のビ
   ットより成る２進数に相当する値としたことを特徴とす
   るデジタル−アナログ変換器。 ４、請求項１または２に記載のデジタル−アナログ変換
   器において、第３増幅段と、この第３増幅段の反転入力
   端および出力端間に結合された第３キャパシタと、第３
   キャパシタ回路網とを具える切換式の第３キャパシタ積
   分器が前記の第２キャパシタ積分器と直列に配置されて
   おり、前記の第３キャパシタ回路網は前記の第３キャパ
   シタ積分器の入力端と前記の第３増幅段の反転入力端と
   の間に結合された少くとも２つのキャパシタを有してお
   り、前記の第３キャパシタ積分器はこの第３キャパシタ
   積分器の制御信号入力端における制御信号による制御の
   下で積分ステップを達成するようになっており、前記の
   制御装置は、第１キャパシタ積分器の出力端における信
   号を初期レベルにし後にこの制御装置の第１出力端に供
   給すべき第５制御信号を発生させるためのリセット信号
   を発生するようになっており、更にこの制御装置は、前
   記の第３キャパシタ積分器の制御信号入力端に結合され
   た第３出力端に供給すべき第６制御信号および第８制御
   信号をこの順序で発生するようになっているとともに、
   前記の第６制御信号の後で前記の第８制御信号の前に、
   前記の第２出力端に供給すべき第７制御信号を発生する
   ようになっており、前記の第１キャパシタ回路網は更に
   、前記の第５制御信号による制御の下で合計でＭ５・Ｃ
   ＿ｒ＿ｅ＿ｆ＿１のキャパシタンスを所定の時間間隔中
   第１増幅段の反転入力端に結合するようになっており、
   前記の第３キャパシタ回路網は、前記の第６および第８
   制御信号による制御の下でそれぞれ合計でＭ６・Ｃ＿ｒ
   ＿ｅ＿ｆ＿３およびＭ８・Ｃ＿ｒ＿ｅ＿ｆ＿３のキャパ
   シタンスを所定の時間間隔中第３増幅段の反転入力端に
   結合するようになっており、前記の第２キャパシタ回路
   網は、前記の第７制御信号による制御の下で合計でＭ７
   ・Ｃ＿ｒ＿ｅ＿ｆ＿２のキャパシタンスを所定の時間間
   隔中第２増幅段の反転入力端に結合するようになってお
   り、前記のＣ＿ｒ＿ｅ＿ｆ＿３は固定キャパシタンスで
   あることを特徴とするデジタル−アナログ変換器。 ５、請求項４に記載のデジタル−アナログ変換器におい
   て、ワード長がｎの任意のデジタル信号を変換する場合
   、Ｍ６＋Ｍ８が定数（ｋ′）に等しくなっていることを
   特徴とするデジタル−アナログ変換器。 ６、ｎビットデジタル信号を変換する請求項５に記載の
   デジタル−アナログ変換器において、ｐ＋ｑ≦ｎとして
   前記の定数（ｋ′）を２＾ｑに等しくしたことを特徴と
   するデジタル−アナログ変換器。 ７、請求項６に記載のデジタル−アナログ変換器におい
   て、Ｍ３＝Ｍ５＝Ｍ７＝１とし、Ｍ８はｎビットデジタ
   ル信号の最下位からｑ個のビットより成る２進数に相当
   する値であり、Ｍ１は最上位からｎ−ｐ−ｑ個のビット
   より成る２進数に相当する値であり、Ｍ４はｎビットデ
   ジタル信号の残りのｐ個のビットより成る２進数に相当
   する値であることを特徴とするデジタル−アナログ変換
   器。 ８、請求項１〜３のいずれか一項に記載のデジタル−ア
   ナログ変換器において、ｎを偶数とし、ｐ＝ｎ／２とし
   たことを特徴とするデジタル−アナログ変換器。 ９、請求項４〜７のいずれか一項に記載のデジタル−ア
   ナログ変換器において、ｎを３で割れる数とし、ｐ＝ｑ
   ＝ｎ／３としたことを特徴とするデジタル−アナログ変
   換器。 １０、請求項４に記載のデジタル−アナログ変換器にお
   いて、前記の第１増幅段の反転入力端および出力端間に
   スイッチング素子とキャパシタとの並列回路が結合され
   、上記のスイッチング素子はリセット信号を受けるため
   の制御信号入力端を有していることを特徴とするデジタ
   ル−アナログ変換器。 １１、請求項１〜１０のいずれか一項に記載のデジタル
   −アナログ変換器において、１つのキャパシタ回路網に
   おけるすべてのキャパシタがほぼ同じキャパシタンスを
   有していることを特徴とするデジタル−アナログ変換器
   。 １２、請求項１〜１０のいずれか一項に記載のデジタル
   −アナログ変換器において、１つのキャパシタ回路網に
   おけるキャパシタを整数であるインデックスｍを付して
   表わし、最低のキャパシタンスを有するキャパシタにイ
   ンデックス１を割当て、順次増大するキャパシタンスを
   有するキャパシタに順次のインデックスを割当てた場合
   、インデックスｉを有するキャパシタとインデックスｉ
   ＋１を有するキャパシタとの間のキャパシタンス比がｉ
   の各値に対し１／２にほぼ等しくなっており、１≦ｉ≦
   ｉ＿ｍ＿−＿１であり、ｉ＿ｍは最大のインデックス値
   であることを特徴とするデジタル−アナログ変換器。 １３、請求項１に記載のデジタル−アナログ変換器にお
   いて、合計のキャパシタンスＭ２・Ｃ＿ｒ＿ｅ＿ｆ＿２
   およびＭ４・Ｃ＿ｒ＿ｅ＿ｆ＿２が、第２キャパシタ回
   路網において互いに相補を成す部分を以って構成される
   ようになっていることを特徴とするデジタル−アナログ
   変換器。 １４、請求項５に記載のデジタル−アナログ変換器にお
   いて、合計のキャパシタンスＭ６・Ｃ＿ｒ＿ｅ＿ｆ＿３
   およびＭ８・Ｃ＿ｒ＿ｅ＿ｆ＿３が、第３キャパシタ回
   路網において互いに相補を成す部分を以って構成される
   ようになっていることを特徴とするデジタル−アナログ
   変換器。