JPS61253935A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPS61253935A JPS61253935A JP9521285A JP9521285A JPS61253935A JP S61253935 A JPS61253935 A JP S61253935A JP 9521285 A JP9521285 A JP 9521285A JP 9521285 A JP9521285 A JP 9521285A JP S61253935 A JPS61253935 A JP S61253935A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタルオーディオ機器などに用いられるデ
ジタル・アナログ（ Ｄ／Ａ ）変換回路に係り、モノ
リシック集積回路化に適した高分解能、中速度のＤ／Ａ
変換回路に関する。
ジタル・アナログ（ Ｄ／Ａ ）変換回路に係り、モノ
リシック集積回路化に適した高分解能、中速度のＤ／Ａ
変換回路に関する。
従来の驕変換回路としては、第２図に示すような２進重
み付けされた容量セグメント方式のものや第３図に示す
ようなスロープ積分方式（たとえば１６ビツト）のデジ
タル信号入力を締変換するために容量値が２進の重み付
けされたｎ個（１６個）の容量Ｃ１〜２ ・Ｃ１の各一
端に対応して切換回路ＳＷ１〜Ｆ；Ｗｌ ６が接続され
、この１６個の切換回路ＳＷＪ〜ｆａｌ ６は前記１６
ビツトの入力の＠１”、＠Ｏ＃に対応して基準電圧ｖｒ
ｖｆ側、接地側を選択するように制御回路（図示せず）
により制御されるものであり、前記容量Ｃ１〜２１５・
Ｃ１の各他端が共通接続されて演算増幅器２１の入力端
に接続されており、この演算増幅器２１の入出力端間に
容量Ｃ２が接続されている。これにより、入力＠１ｍに
対応するビットの容量が基準電圧ｖｒｅｆ Ｋより充電
され、この充電電荷が演算増幅′器２１により電圧に変
換されることになり、Ｄ／Ａ変換が行なわれる。このよ
うな回路によれば、切換回路ＥＩＷＩ〜ｍｌ ６を制御
するための論理回路（図示せず）は比較的低速で済むの
でその消費電力は小さくて済む。
み付けされた容量セグメント方式のものや第３図に示す
ようなスロープ積分方式（たとえば１６ビツト）のデジ
タル信号入力を締変換するために容量値が２進の重み付
けされたｎ個（１６個）の容量Ｃ１〜２ ・Ｃ１の各一
端に対応して切換回路ＳＷ１〜Ｆ；Ｗｌ ６が接続され
、この１６個の切換回路ＳＷＪ〜ｆａｌ ６は前記１６
ビツトの入力の＠１”、＠Ｏ＃に対応して基準電圧ｖｒ
ｖｆ側、接地側を選択するように制御回路（図示せず）
により制御されるものであり、前記容量Ｃ１〜２１５・
Ｃ１の各他端が共通接続されて演算増幅器２１の入力端
に接続されており、この演算増幅器２１の入出力端間に
容量Ｃ２が接続されている。これにより、入力＠１ｍに
対応するビットの容量が基準電圧ｖｒｅｆ Ｋより充電
され、この充電電荷が演算増幅′器２１により電圧に変
換されることになり、Ｄ／Ａ変換が行なわれる。このよ
うな回路によれば、切換回路ＥＩＷＩ〜ｍｌ ６を制御
するための論理回路（図示せず）は比較的低速で済むの
でその消費電力は小さくて済む。
一方、第３図のスロープ積分方式のＤ／Ａ変換回路は、
スイッチ制御用のクロックの周波数を低くするために２
個の電流源Ｉ 、 １２８・工を用い九デ、アル型を示
しており、動作原理はデジタル信号入力に応じて電流源
出力をオン、オフさせてＤ／Ａ変換を行なうものである
。即ち、第１の電流源工および第２の電流源１２８・Ｉ
は各対応して第１のスイッチ回路邂および第２のスイッ
チ回路ＳＷＸを介して演算増幅器３１の入力端に接続さ
れており、この演算増幅器３，１の入出力端間に容量Ｃ
３が接続されている。上記スイッチ回路ＯＷＬ 、 Ｓ
ＷＭはデジタル信号入力の大きさに対応した時間だけオ
ン制御されゐものであり、たとえば第１のスイッチ回路
兄がｔ秒だけオン状態になると、演算増幅器３ノの容量
０３には第１の電流源工からの電流値Ｉと上記時間ｔと
の積Ｉｔの電荷が丸まり、出力電圧Ｖ。
スイッチ制御用のクロックの周波数を低くするために２
個の電流源Ｉ 、 １２８・工を用い九デ、アル型を示
しており、動作原理はデジタル信号入力に応じて電流源
出力をオン、オフさせてＤ／Ａ変換を行なうものである
。即ち、第１の電流源工および第２の電流源１２８・Ｉ
は各対応して第１のスイッチ回路邂および第２のスイッ
チ回路ＳＷＸを介して演算増幅器３１の入力端に接続さ
れており、この演算増幅器３，１の入出力端間に容量Ｃ
３が接続されている。上記スイッチ回路ＯＷＬ 、 Ｓ
ＷＭはデジタル信号入力の大きさに対応した時間だけオ
ン制御されゐものであり、たとえば第１のスイッチ回路
兄がｔ秒だけオン状態になると、演算増幅器３ノの容量
０３には第１の電流源工からの電流値Ｉと上記時間ｔと
の積Ｉｔの電荷が丸まり、出力電圧Ｖ。
ｔ
は石となる。このような回路によれば、高精度の変換が
可能である。
可能である。
然るに、前記容量セグメント方式のＤ／Ａ変換回路は、
たとえば１６ビツトの珈へ変換を実現する丸めにＦｉ１
６個の容量Ｃ１〜２ ・Ｃ１の相対精度が−り程度必要
となるため、モノリシック集積回路で実現したい場合に
不可能である。また、１６個の容量Ｃ１〜２１５・Ｃ１
は、最小重みビットの容量値に対して最大重みビットの
容量値は２１５倍にもなり、集積回路化に際してチップ
上の容量占有面積が非常に大きくなるという問題がおる
。一方、前記スロープ積分方式のＤ／Ａ変換回路は、た
とえば１６ビツトの１変換を４４ ｋＨｚサンプリング
速度でＤ／Ａ変換しようとするためには、スイッチ制御
用クロックとして７０ ＭＨｚ程度を必要とし、スイッ
チ制御論理回路の電力消費が大きくなるという問題がお
る。
たとえば１６ビツトの珈へ変換を実現する丸めにＦｉ１
６個の容量Ｃ１〜２ ・Ｃ１の相対精度が−り程度必要
となるため、モノリシック集積回路で実現したい場合に
不可能である。また、１６個の容量Ｃ１〜２１５・Ｃ１
は、最小重みビットの容量値に対して最大重みビットの
容量値は２１５倍にもなり、集積回路化に際してチップ
上の容量占有面積が非常に大きくなるという問題がおる
。一方、前記スロープ積分方式のＤ／Ａ変換回路は、た
とえば１６ビツトの１変換を４４ ｋＨｚサンプリング
速度でＤ／Ａ変換しようとするためには、スイッチ制御
用クロックとして７０ ＭＨｚ程度を必要とし、スイッ
チ制御論理回路の電力消費が大きくなるという問題がお
る。
本発明は上記の事情に鑑みてなされたもので、モノリシ
ック集積回路に形成することが可能であってチップ占有
面積も小さくて済み、消費電力が小さく、高精度でい変
換を行ない得るデジタル・アナログ変換回路を提供する
ものである。
ック集積回路に形成することが可能であってチップ占有
面積も小さくて済み、消費電力が小さく、高精度でい変
換を行ない得るデジタル・アナログ変換回路を提供する
ものである。
即ち、本発明のデジタル・アナログ変換回路は、ｎビッ
トのデジタル信号入力のうち下位ｔピッ）Ｋ対して２進
重み付けされた容量セグメント方式のい変換回路を用い
、上位ｍ（＝ｎ−Ｌ）ぜットに対してスロープ積分方式
の馳変換回路を用い、上記２種の珈へ変換回路の各出力
を加算する加算回路を備えてなることを特徴とするもの
である。
トのデジタル信号入力のうち下位ｔピッ）Ｋ対して２進
重み付けされた容量セグメント方式のい変換回路を用い
、上位ｍ（＝ｎ−Ｌ）ぜットに対してスロープ積分方式
の馳変換回路を用い、上記２種の珈へ変換回路の各出力
を加算する加算回路を備えてなることを特徴とするもの
である。
これによって、２種のＤ／Ａ変換回路それぞれの長所を
活かして、低消費電力かつ高精度でＤ／Ａ変換を行なう
ことが可能になり、しかも２過重み付は容量群の個数が
少なくて済むのでモノリシック集積回路に形成すること
が可能であってチップ占有面積も小さくて済む。
活かして、低消費電力かつ高精度でＤ／Ａ変換を行なう
ことが可能になり、しかも２過重み付は容量群の個数が
少なくて済むのでモノリシック集積回路に形成すること
が可能であってチップ占有面積も小さくて済む。
以下、図画を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はモノシック集積回路に形成されたたとえば１６
ビツト用のＤ／Ａ変換回路を示しており、下位のたとえ
ば１０ビツトに対して容量セグメント方式の第１の馳変
換回路１が用いられ、残りの上位６ビツトに対してたと
えば単一盟スロープ積分方式の第２０馳変換回路２が用
いられ、これらの２種の恥変換回路１，２それぞれの出
力を実質的に加算するための加算回路３が設けられてい
る。即ち、前記第１の躯変換回路１は、１０ビツトのデ
ジタル信号をい変換するために容量Ｃを単位として容量
値が２進重み付けされた１０個の容量Ｃ０〜Ｃ９の各一
端に対応して切換回路８１〜Ｓ９が接続され、この切換
回路Ｓ１〜Ｓ９は前記１０ビツトの入力の＠１”、＠″
０”に対応して基準電圧端Ｖ、側、接地側を選択するよ
うに制御回路（図示せず）により制御されるものであり
、前記容量Ｃ０−Ｃ９の各他端が共通接続されたのちス
イッチ回路Ｓ１を介して第１の演算増幅器４の入力端に
接続されている。この第１の演算増幅器４０入出力端間
に容量Ｃ２が接続され、この容量Ｃ２に並列にスイッチ
回路Ｓ２が接続されている。
ビツト用のＤ／Ａ変換回路を示しており、下位のたとえ
ば１０ビツトに対して容量セグメント方式の第１の馳変
換回路１が用いられ、残りの上位６ビツトに対してたと
えば単一盟スロープ積分方式の第２０馳変換回路２が用
いられ、これらの２種の恥変換回路１，２それぞれの出
力を実質的に加算するための加算回路３が設けられてい
る。即ち、前記第１の躯変換回路１は、１０ビツトのデ
ジタル信号をい変換するために容量Ｃを単位として容量
値が２進重み付けされた１０個の容量Ｃ０〜Ｃ９の各一
端に対応して切換回路８１〜Ｓ９が接続され、この切換
回路Ｓ１〜Ｓ９は前記１０ビツトの入力の＠１”、＠″
０”に対応して基準電圧端Ｖ、側、接地側を選択するよ
うに制御回路（図示せず）により制御されるものであり
、前記容量Ｃ０−Ｃ９の各他端が共通接続されたのちス
イッチ回路Ｓ１を介して第１の演算増幅器４の入力端に
接続されている。この第１の演算増幅器４０入出力端間
に容量Ｃ２が接続され、この容量Ｃ２に並列にスイッチ
回路Ｓ２が接続されている。
一方、前記第２０脇変換回路２は、第２の演算増幅器５
０入力端にスイッチ回路Ｓ３を介して電流源Ｉが接続さ
れており、上記演算増幅器５０入出力端間に容量ｃ３が
接続され、この容量Ｃ３に並列にスイッチ回路ｓ４が接
続されている。そして、上記演算増幅器５の出力端と前
記第１のＤ／Ａ変換回路１の基本電圧端ｖ１との間にス
イッチ回路Ｓ５が設けられている。
０入力端にスイッチ回路Ｓ３を介して電流源Ｉが接続さ
れており、上記演算増幅器５０入出力端間に容量ｃ３が
接続され、この容量Ｃ３に並列にスイッチ回路ｓ４が接
続されている。そして、上記演算増幅器５の出力端と前
記第１のＤ／Ａ変換回路１の基本電圧端ｖ１との間にス
イッチ回路Ｓ５が設けられている。
まえ、前記加算回路３は、前記第１０〜Φ変換回路１の
容量ＣＯ〜Ｃ９の共通接続端に上記容量Ｃ０−０９のう
ちの最大重みビットの容量値の２倍の容量値を有する加
算用容量ＣＩＯの一端が接続され、この容量ＣＩＯの他
端が切換回路ＥＪＩＯＩＣより第２の演算増幅器５の出
力端側ま九は接地側に切換接続されるものである。
容量ＣＯ〜Ｃ９の共通接続端に上記容量Ｃ０−０９のう
ちの最大重みビットの容量値の２倍の容量値を有する加
算用容量ＣＩＯの一端が接続され、この容量ＣＩＯの他
端が切換回路ＥＪＩＯＩＣより第２の演算増幅器５の出
力端側ま九は接地側に切換接続されるものである。
次に、上記馳変換回路の動作を説明する。
先ず、容量Ｃ２，ＣＩそれぞれの両端間のスイッチ回路
Ｂ２．Ｂ４が一時的にオン制御されて上記容量ｃｚ、ｃ
ｓの放電が行なわれる。次に、１６ビツトの入力（たと
えば１０００００１１０００１０００１）の下位１０ビ
ツトに対応して第１のＤ／Ａ変換回路１１ｔＣオイテ切
換回路Ｂ９．８Ｂ、Ｓ４．Ｆ３゜は基準電圧端ｖＲ側を
選択するように制御され。
Ｂ２．Ｂ４が一時的にオン制御されて上記容量ｃｚ、ｃ
ｓの放電が行なわれる。次に、１６ビツトの入力（たと
えば１０００００１１０００１０００１）の下位１０ビ
ツトに対応して第１のＤ／Ａ変換回路１１ｔＣオイテ切
換回路Ｂ９．８Ｂ、Ｓ４．Ｆ３゜は基準電圧端ｖＲ側を
選択するように制御され。
切換回路Ｓ７〜ｓｓ、ｓｓ〜ｓノは接地端側を選択する
ように制御される。なお、このとき、第１の演算増幅器
４の入力側のスイッチ回路Ｓ１および前記基準電圧端ｖ
８側と第２の演算増幅器５との間のスイッチ回路ｓ５は
それぞれオフ状態、加算用容量ＣＩＯと第２の演算増幅
器５との間のスイッチ回路８１０は接地側を選択した状
態に制御されている。
ように制御される。なお、このとき、第１の演算増幅器
４の入力側のスイッチ回路Ｓ１および前記基準電圧端ｖ
８側と第２の演算増幅器５との間のスイッチ回路ｓ５は
それぞれオフ状態、加算用容量ＣＩＯと第２の演算増幅
器５との間のスイッチ回路８１０は接地側を選択した状
態に制御されている。
次に、第２のＤ／Ａ変換回路２においてスイッチ回路Ｓ
３が単位時間（を秒間）だけオン制御され、この間に容
量ｃ３が充電されて第２の演ｔ 算増幅器５の出力電圧Ｖ、は一１Ｆ（Ｉは電流源の電流
値ンになる。次に、第２の演算増幅器５の出力側のスイ
ッチ回路Ｓ５が一時的にオン制御され、この間に下位１
０ビツトのうちの＠１′＃に対応する容量Ｃ９，ＣＢ、
Ｃ４，ＣＯが充電される。次に、スイッチ回路Ｓ４が一
時的にオン制御され、容量Ｃ３の放電が行なわれる。次
に、上位６ビツトの内容に対応する時間（本例では３２
を秒）だけスイッチ回路Ｓ３がオン制御され、第２の演
算増幅器５の出力電圧Ｖ、は苦となる。次に、切換回路
８１０が第２の演算増幅器５の出力端側を選択するよう
に制御され、加算用容量ＣＩＯが充電される。次に、第
１の演算増幅器４の入力側のスイッチ回路Ｓノがオン制
御され、これＫより容量Ｃ２が充電され、第１の演算増
幅器４の出力電圧ｖ０は 是円佇ド十台（馨＋嵜＋守＋晋） Ｉｔ働Ｃ ” Ｃ２−Ｃ３（１・２’５＋０・２’４＋０・２１”
＋１７・ｊ１２＋７７・２１１＋０・ｊ１０＋Ｊ・２９
＋１・２８＋０・２７＋Ｏ・；！６＋０＠２５＋１・２
４＋０・２５＋０・２２＋０・２１＋１・２０）となり
、１６ビツトのＤ／Ａ変換が行なわれたことに表る。
３が単位時間（を秒間）だけオン制御され、この間に容
量ｃ３が充電されて第２の演ｔ 算増幅器５の出力電圧Ｖ、は一１Ｆ（Ｉは電流源の電流
値ンになる。次に、第２の演算増幅器５の出力側のスイ
ッチ回路Ｓ５が一時的にオン制御され、この間に下位１
０ビツトのうちの＠１′＃に対応する容量Ｃ９，ＣＢ、
Ｃ４，ＣＯが充電される。次に、スイッチ回路Ｓ４が一
時的にオン制御され、容量Ｃ３の放電が行なわれる。次
に、上位６ビツトの内容に対応する時間（本例では３２
を秒）だけスイッチ回路Ｓ３がオン制御され、第２の演
算増幅器５の出力電圧Ｖ、は苦となる。次に、切換回路
８１０が第２の演算増幅器５の出力端側を選択するよう
に制御され、加算用容量ＣＩＯが充電される。次に、第
１の演算増幅器４の入力側のスイッチ回路Ｓノがオン制
御され、これＫより容量Ｃ２が充電され、第１の演算増
幅器４の出力電圧ｖ０は 是円佇ド十台（馨＋嵜＋守＋晋） Ｉｔ働Ｃ ” Ｃ２−Ｃ３（１・２’５＋０・２’４＋０・２１”
＋１７・ｊ１２＋７７・２１１＋０・ｊ１０＋Ｊ・２９
＋１・２８＋０・２７＋Ｏ・；！６＋０＠２５＋１・２
４＋０・２５＋０・２２＋０・２１＋１・２０）となり
、１６ビツトのＤ／Ａ変換が行なわれたことに表る。
上記実施例のＤ／Ａ変換回路によれば、１６ビツトの脇
変換を４４ ｋＨｚサンプリング速度で行なう場合、上
位６ビツ）Ｋ対してスロープ積分方式Ｄ／Ａ変換回路を
用いるので、スイッチ回路Ｓ３を制御するためのクロッ
ク周波数は２ＭＨｚ程度（その周期は前記単位時間を秒
である）でよく、第２図に示した従来例で必要とする７
０ＷＥｚに比べ′ｃ１桁以上低速で済む。これによって
、上記スイッチ回路Ｓ３を制御するための論理回路およ
び第２の演算増幅器５の消費電力は小さくなる。また、
下位１０ビツトに対する容量セグメント方式馳変換回路
における２進重み付けされた容量ＣＯ〜Ｃ９は、それぞ
れ単位容量Ｃを２進重み付けに対応した数だけ並列接続
することにより相対精度を高くすることが可能であり、
単位容量Ｃ当りに要求される相対精度（１０ビツトの場
合で±０．６−程度）はモノリシック集積回路で十分実
現できる。ｔた、上記容量Ｃ０−０９は、単位容量に対
して最大重みビットの容量は２１０倍で済むので、チッ
プ上の容量占有面積線さほど大きくはならない・〔発明
の効果〕 上述したように本発明のＤ／Ａ変換回路によれば、モノ
リシック集積回路に形成することが可能であってチップ
占有面積も小さくて済み、消費電力が小さく、高精度で
馳変換を行なうことができる。
変換を４４ ｋＨｚサンプリング速度で行なう場合、上
位６ビツ）Ｋ対してスロープ積分方式Ｄ／Ａ変換回路を
用いるので、スイッチ回路Ｓ３を制御するためのクロッ
ク周波数は２ＭＨｚ程度（その周期は前記単位時間を秒
である）でよく、第２図に示した従来例で必要とする７
０ＷＥｚに比べ′ｃ１桁以上低速で済む。これによって
、上記スイッチ回路Ｓ３を制御するための論理回路およ
び第２の演算増幅器５の消費電力は小さくなる。また、
下位１０ビツトに対する容量セグメント方式馳変換回路
における２進重み付けされた容量ＣＯ〜Ｃ９は、それぞ
れ単位容量Ｃを２進重み付けに対応した数だけ並列接続
することにより相対精度を高くすることが可能であり、
単位容量Ｃ当りに要求される相対精度（１０ビツトの場
合で±０．６−程度）はモノリシック集積回路で十分実
現できる。ｔた、上記容量Ｃ０−０９は、単位容量に対
して最大重みビットの容量は２１０倍で済むので、チッ
プ上の容量占有面積線さほど大きくはならない・〔発明
の効果〕 上述したように本発明のＤ／Ａ変換回路によれば、モノ
リシック集積回路に形成することが可能であってチップ
占有面積も小さくて済み、消費電力が小さく、高精度で
馳変換を行なうことができる。
第１図は本発明のＤ／Ａ変換回路の一実施例を示す回路
図、第２図および第３図はそれぞれ従来のＤ／Ａ変換回
路を示す回路図である。 １・・・容量セグメント方式Ｄ／Ａ変換回路、２・・・
スロープ積分方式Ｄ／Ａ変換回路、３・・・加算回路、
ｃｉｏ・・・加算用容量、Ｃ０−Ｃ９・・・２進重み付
けされた容量群・
図、第２図および第３図はそれぞれ従来のＤ／Ａ変換回
路を示す回路図である。 １・・・容量セグメント方式Ｄ／Ａ変換回路、２・・・
スロープ積分方式Ｄ／Ａ変換回路、３・・・加算回路、
ｃｉｏ・・・加算用容量、Ｃ０−Ｃ９・・・２進重み付
けされた容量群・
Claims (2)
- （１）ｎビットのデジタル信号入力のうち下位ｌビット
の信号に対して２進重み付けされた容量を用いてアナロ
グ変換を行なう容量セグメント方式のデジタル・アナロ
グ変換回路と、前記ｎビットのうち前記ｌビット以外の
上位ｍビットの信号に対してアナログ変換を行なうスロ
ープ積分方式のデジタル・アナログ変換回路と、上記２
種のデジタル・アナログ変換回路それぞれの出力電圧を
実質的に加算する加算回路とを具備してなることを特徴
とするデジタル・アナログ変換回路。 - （２）前記加算回路は、容量セグメント方式のデジタル
・アナログ変換回路における２進重み付けされた容量群
のうちの最大重みビットの容量値の２倍の容量値を有し
、前記スロープ積分方式のデジタル・アナログ変換回路
の出力電圧により充電され、その充電電荷が前記容量群
の電荷に加算される加算用容量からなることを特徴とす
る前記特許請求の範囲第１項記載のデジタル・アナログ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9521285A JPS61253935A (ja) | 1985-05-02 | 1985-05-02 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9521285A JPS61253935A (ja) | 1985-05-02 | 1985-05-02 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253935A true JPS61253935A (ja) | 1986-11-11 |
Family
ID=14131440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9521285A Pending JPS61253935A (ja) | 1985-05-02 | 1985-05-02 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284928A (ja) * | 1987-04-27 | 1988-11-22 | エヌ・ベー・フィリップス・フルーイランペンファブリケン | デジタル−アナログ変換器 |
-
1985
- 1985-05-02 JP JP9521285A patent/JPS61253935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284928A (ja) * | 1987-04-27 | 1988-11-22 | エヌ・ベー・フィリップス・フルーイランペンファブリケン | デジタル−アナログ変換器 |
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