JP4744637B1 - アナログデジタルコンバータ - Google Patents

Abstract

【課題】本発明はフォールディングアナログデジタルコンバータを提供する。
【解決手段】本発明のフォールディングアナログデジタルコンバータは、基準電圧発生部と、アナログ前処理部と、比較部と、エンコード部を備え、前記アナログ前処理部のフォルダの各々は前記アナログ入力信号を前記基準電圧と比べる複数のフォールディングユニットを含む。前記フォールディングユニットは従属的に接続され、以前のフォールディングユニットの出力によって自分の電流源を駆動して次のフォールディングユニットの電流源を動作モードに駆動する反面、前記アナログ入力信号が前記基準電圧より小さければ、前記次のフォールディングユニットの電流源をスリープモードに転換させる。
【選択図】図６

Description

本発明は、通信素子、デジタル信号処理、及び電子回路分野に使われる半導体装置に関し、さらに具体的にはアナログデジタルコンバータに関する。

アナログ信号をデジタル信号に変換する理由は効率的に信号を貯蔵、処理及び再生するためである。デジタル技術の発展に伴って最近にはほとんどすべての情報がアナログ信号からデジタル信号に変わって処理されている。

アナログ信号をデジタル信号に変換するためにはアナログデジタルコンバータ(Analog Digital converter)を利用してデジタル信号に変換しなければならない。

高速及び低電力特性を有するアナログデジタルコンバータはフラッシュ(Flash) アナログデジタルコンバータ、サブレンジ(Sub-range) アナログデジタルコンバータ、パイプライン(Pipeline) アナログデジタルコンバータ、フォールディング-インターポールレーティング(folding and interpolating) アナログデジタルコンバータなどが知られている。

アナログデジタルコンバータの中で一番早い変換速度を有するフラッシュ(flash) アナログデジタルコンバータは多くの数の機能ブロックと大きい入力キャパシターによってさまざまな短所があり、これを克服するためにフォールディング(folding)とインターポールレーティング(interpolating) 回路技術で具現されたフラッシュアナログデジタルコンバータが提案された。機能ブロックが多くないサブレンジアナログデジタルコンバータとパイプラインアナログデジタルコンバータにもフォールディングとインターポールレーティング技術を適用した方案が研究されている。フォールディング-インターポールレーティングアナログデジタルコンバータは研究初期にＢＪＴ(Bipolar junction transistor)回路に基づいて研究されて、最近ＣＭＯＳ(complementary metal-oxide-semiconductor) 回路技術が発展するによって多くのＣＭＯＳフォールディング-インターポールレーティングアナログデジタルコンバータに発展している。

フォールディング-インターポールレーティングアナログデジタルコンバータは高速ながら遅延がないフラッシュアナログデジタルコンバータの長所と、回路面積と電力消耗が少ないサブレンジアナログデジタルコンバータ、パイプラインアナログデジタルコンバータの長所を同時に有する構造であるが、フォールディング回路に多い電流源が必要になって消費電力が相対的に大きい短所がある。したがってフォールディング-インターポールレーティングアナログデジタルコンバータの電力消耗を減らすための研究が進行されているがまだ満足する程度の成果に到逹していない。

図１はフォールディングアナログデジタルコンバータの基本的な構造を示す図である。図１及び図２を参照すれば、フォールディングアナログデジタルコンバータは入力信号（Ｖｉｎ）を所定のフォールディングの割合にフォールディングし、フォールディングされた信号の一部をコース(coarse) コンバータでコースビット出力を発生することと共に、ファイン(fine) コンバータで残りファインビット出力を発生する。コースコンバータは信号がいずれの電圧範囲に属するかをおおよそ情報で求めて、ファインコンバータはフォールディングされた信号でファインビット情報を求める。おおよそ情報とファインビット情報の合で全体デジタル出力が得られる。フォールディングアナログデジタルコンバータのフォールディング入力信号波形は図２のように増加と減少を繰り返す。コースコンバータのデジタル出力はフラッシュアナログデジタルコンバータと同一に入力が増加することで単調増加する。ファインコンバータのデジタル出力は一つのコースビット間隔だけ増加する途中でまた減少するようになって、全体入力範囲内で繰り返される。

図３はフォールディングアナログデジタルコンバータのファインコンバータを示す。

図３を参照すれば、フォールディングアナログデジタルコンバータ１０は基準電圧発生部２０、アナログ前処理部３０、比較部４０及びエンコード部５０を備える。

基準電圧発生部２０は基準電圧源と接地電圧源の間に直列接続された複数個の抵抗を備える。各抵抗比によって基準電圧ＶＲＥＦが分配されて、それぞれ他の複数個の基準電圧が生成される。

アナログ前処理部３０は基準電圧発生部２０から出力される複数個の基準電圧とアナログ入力電圧Ｖｉｎを処理する複数個のフォルダ回路を含む。

比較部４０はアナログ前処理部３０の出力信号それぞれの差動信号対を比べる複数個の比較増幅器（Ｃ１〜Ｃ２^ｎ／ｓ）を含む。フォールディングの割合ｓはフォールディング信号対のゼロクロッシング個数または、一つのフォルダに接続されフォールディングを遂行する差動信号対の個数を意味する。エンコード部５０は比較部４０のデジタル出力信号（Ｃｏｕｔ１〜Ｃｏｕｔ２^ｎ／ｓ）をバイナリーコードに変換させ、ｎビットのバイナリーコードＹｏｕｔを生成する。

しかし、一般的なフォールディングアナログデジタルコンバータ１０は前述したようにｎビットの出力信号を得るために、２^ｎ個の抵抗を含む基準電圧発生部２０と２^ｎ／ｓ個のフォルダ回路を含むアナログの前処理部３０、及び２^ｎ／ｓ個の比較増幅器を含む比較部４０などを要する。ところが、２^ｎ個のフォールディング回路は上述したようにアナログ回路として、フォールディングアナログデジタルコンバータ１０の電力消耗を増加させ、高集積化を難しくするという問題があった。

本発明の目的は高いコンバータ正確度を高め低電力消費を具現することができる低電力フォールディングアナログデジタルコンバータを提供することにある。

本発明のフォールディングアナログデジタルコンバータは基準電圧を発生する基準電圧発生部と、アナログ入力信号を互いに異なる基準電圧と比べてフォールディングされた差動信号対出力を発生する多数のフォルダを含むアナログ前処理部と、前記アナログ前処理部の出力を比べてデジタル信号を出力する比較部と、前記比較部の出力をバイナリーコード信号に変換するエンコーダー部を備える。

前記アナログ前処理部のフォルダのそれぞれは前記アナログ入力信号を前記基準電圧を比べる多数のフォールディングユニットを含む。 前記フォールディングユニットは従属的に接続され以前のフォールディングユニットの出力が入力されれば自分の電流源を駆動して次のフォールディングユニットの電流源を動作モードに駆動する半面に、前記アナログ入力信号が前記基準電圧より小さければ前記次のフォールディングユニットの電流源をスリープモードに転換させる。

以上説明したように、本発明によれば、アナログ入力信号と基準電圧を比べてその比較結果によってアナログ前処理部の電流源を動作モードあるいはスリープモード(sleeping mode)で切り替えて電力消耗を最小化することができる。

フォールディングアナログデジタルコンバータの基本的な構造を示すブロック図である。 フォールディングアナログデジタルコンバータでフォールディング構造の伝達特性を示すグラフである。 フォールディングアナログデジタルコンバータのファインコンバータ回路構造を示すブロック図である。 本発明の実施の形態に係るフォールディングアナログデジタルコンバータを示すブロック図である。 図４に示された基準電圧発生部の抵抗熱を示す回路図である。 本発明の第１実施の形態に係る低電力アナログ前処理部の第１フォルダを詳しく示す回路図である。 本発明の第１実施の形態に係る低電力アナログ前処理部の第１フォルダを詳しく示す回路図である。 本発明の第２実施の形態に係る低電力アナログ前処理部の第１フォルダを詳しく示す回路図である。 本発明の第２実施の形態に係る低電力アナログ前処理部の第１フォルダを詳しく示す回路図である。 図６に示された第ｉフォールディングユニットの入出力波形の一例を示すタイミング図である。 フォールディングの割合が８の時、図６に示されたフォルダから出力されるフォルダ差動信号対出力を示す波形図である。 図４に示された比較部の第１比較増幅器を示す回路図である 第１比較増幅器の入出力波形を示す波形図である。 図４に示されたエンコード部の一部を詳しく示す回路図である。 図１４に示されたエンコード部の入出力波形を示す波形図である。 本発明の実施の形態に係るフォールディング-インターポールレーティングアナログデジタルコンバータを示すブロック図である。 インターポールレーター回路と入出力波形を示す図である。 同期化部の回路構成と入出力波形を示す波形図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにし、重複説明を省略する。

また以下の説明で、本発明と係わる公知機能あるいは構成に対する具体的な説明が本発明の要旨を理解する際に不必要であると判断される場合その詳細な説明を省略する。

以下の説明で使われる構成要素の名称は明細書作成の容易さを考慮して選択されたことで、実際製品とは異なる可能性がある。

図４は本発明の実施形態に係るフォールディングアナログデジタルコンバータを示すブロック図である。図５はフォールディングアナログデジタルコンバータの基準電圧発生部１２０の抵抗熱を示す回路図である。

図４及び図５を参照すれば、本発明のアナログデジタルコンバータ１００は基準電圧発生部１２０、低電力アナログ前処理部１３０、比較部１４０及びエンコード部１５０を含む。

基準電圧発生部１２０は図５のように抵抗熱を利用して基準電圧（ＶＲＥＦ）を分圧して低電力アナログ前処理部１３０のフォルダに入力される基準電圧（Ｖｒ１〜Ｖｒ（２^ｎ／ｓ −１）ｓ）を発生する。基準電圧発生部１２０の抵抗熱は基準電源ＶＲＥＦと低電位電源電圧源ＶＳＳの間に直列で接続された複数個の等価抵抗［Ｒ１〜Ｒ（２^ｎ／ｓ−１）ｓ］を含み、各抵抗［Ｒ１〜Ｒ（２^ｎ／ｓ−１）ｓ]の分圧比によって基準電圧ＶＲＥＦを分圧して複数個の基準電圧を発生する。

低電力アナログ前処理部１３０はアナログ入力信号Ｖｉｎと基準電圧を比べてフォールディングされた出力信号（ＦＯｕｔ１〜ＦＯｕｔ２^ｎ／Ｓ）を発生する複数のフォルダ３１〜フォルダ３（２^ｎ／ｓ）を含む。ｓはフォールディングの割合として低電力アナログ前処理部１３０から出力されるフォールディング信号のゼロクロッシング個数、又は一つのフォルダで差動信号対の個数を意味する。フォルダ３１〜フォルダ３（２^ｎ／ｓ）のそれぞれは電流源を含み、従属的に接続された電流トリガー方式のフォールディングユニット(以下、"フォールディングユニット"とする)を含む。フォールディングユニットの電流源はアナログ入力信号と基準電圧に応答して選択的に駆動され、電流消耗を最小化することができる。例えば、アナログ入力信号Ｖｉｎの電圧が第２基準電圧（Ｖｒ２）よりさらに大きく、第３基準電圧（Ｖｒ３）より小さければ、３個のフォールディングユニットだけ動作モードに駆動され、その後のフォールディングユニットはスリープモードで待機して電流が流れない。したがって、フォールディングユニットのそれぞれの電流源はアナログ入力信号が基準電圧以上であると動作モードで動作する反面、アナログ入力信号が基準電圧より小さければスリープモードで待機する。

比較部１４０はアナログ前処理部１３０から出力信号を比べてデジタル信号を出力する複数個の比較増幅器（４１〜４（２^ｎ／ｓ））を含む。エンコード部１５０は比較部１４０のデジタル出力信号（Ｃｏｕｔ１〜Ｃｏｕｔ^２ｎ／ｓ）をバイナリーコードで変換させ、ｎビットのバイナリーコード（Ｙｏｕｔ（０：ｎ−１））を生成する。比較部１４０とエンコード部１５０は図１２ないし図１５のように具現されることができる。

図６及び図７は本発明の第１実施の形態に係る低電力アナログ前処理部１３０の第１フォルダ３１を詳しく示す回路図である。第１フォルダ３１以外の他のフォルダ３１の構成は基準電圧だけ異なり、その回路構成と動作が第１フォルダ３１と実質的に同一である。

図６及び図７を参照すれば、フォルダ３１は電流源６０、基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２と、ｓ個のフォールディングユニット６１〜フォールディングユニット６ｓなどで構成される。電流源６０は高電位電圧源ＶＤＤと基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２の間に接続され、高電位電源電圧ＶＤＤを入力受け定電流を発生する。

基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２はアナログ入力信号Ｖｉｎによって電流量を調節する第１トランジスタＴ１と、基準電圧Ｖｒによって電流量を調節する第２トランジスタＴ２を含む。第１トランジスタＴ１のゲート電極にはアナログ入力信号Ｖｉｎが印加される。第１トランジスタＴ１のソース電極は定電流源６０に接続され、第１トランジスタＴ１のドレイン電極は偶数目のフォールディングユニット（６２、６４ ．．．６ｓ）の Ｘｉ出力端子とプルダウン抵抗に接続される。第２トランジスタＴ２のゲート電極には基準電圧Ｖｒが印加される。第２トランジスタＴ２のソース電極は定電流源６０に接続され、第２トランジスタＴ２のドレイン電極は第１フォールディングユニット６１のＺ出力端子に接続される。第２トランジスタＴ２のゲート電極に印加される基準電圧Ｖｒは第１フォールディングユニット６１に印加される第１基準電圧Ｖｒ１より低い電圧として別途の電圧源から生成される。第１トランジスタＴ１、第２トランジスタＴ２はｐ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができる。

第ｉ（ｉは正の整数）フォールディングユニット６ｉはＺ入力端子、Ｘｉ出力端子、Ｙｉ出力端子、基底電圧ＧＮＤ入力端子、基準電圧入力端子、及びアナログ電圧入力端子を含む。第１フォールディングユニット６１のＺ入力端子には第２トランジスタＴ２のドレイン電極に接続される。第２フォールディングユニット６２〜第２フォールディングユニット６ｓ以上の第ｉフォールディングユニット６ｉのＺ入力端子には第ｉ−１フォールディングユニット６ｉ−１のＹｉ出力端子に接続される。奇数目フォールディングユニット（６１、６３、．．． ６ｓ−１）の Ｘｉ入力端子(Ｘ１、Ｘ３、．．． Ｘｓ−１）は互いに接続される。偶数目のフォールディングユニット（６２、６４、．．． ６ｓ)のＸｉ入力端子（Ｘ２、Ｘ４、．．． Ｘｓ）は互いに接続され、また、基準差動信号対トランジスタの第１トランジスタＴ１のドレイン端子に接続される。

第ｉフォールディングユニット６ｉはＺ入力端子に供給される電流によって駆動される電流源と、差動信号対トランジスタなどを含む電流トリガー方式のフォールディング回路に具現される。第ｉフォールディングユニット６ｉの電流源は２個のカレントミラー回路Ｔ１１〜カレントミラー回路Ｔ１４が接続されたカレントソース回路に具現される。

第１カレントミラー回路は第１トランジスタＴ１１及び第２トランジスタＴ１２を含む。第１トランジスタＴ１１のソース及びゲート電極はＺ入力端子に接続され、第１トランジスタＴ１１のドレイン電極は基底電圧源ＧＮＤに接続される。第２トランジスタＴ１２のゲート電極は第１トランジスタＴ１１のゲート電極に接続される。第２トランジスタＴ１２のソース電極は第２カレントミラー回路に接続され、第２トランジスタＴ１２のドレイン電極は基底電圧源ＧＮＤに接続される。Ｚ入力端子を通じて第１トランジスタＴ１１に電流が供給されれば、第２トランジスタＴ１２に電流が流れる。第１トランジスタＴ１１及び第２トランジスタＴ１２のチャンネル比は消費電流を減らすために第１トランジスタＴ１１でＩだけの電流が流れる時、第２トランジスタＴ１２からＩ／１０程度の電流が流れるように決まる。第１トランジスタＴ１１及び第２トランジスタＴ１２はｎ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができる。

第２カレントミラー回路は第１カレントミラー回路に電流が流れる時駆動され、差動信号対トランジスタＴ１５、差動信号対トランジスタＴ１６に電流を供給する。第２カレントミラー回路は第３トランジスタＴ１３及び、第４トランジスタＴ１４を含む。第３トランジスタＴ１３のドレイン及びゲート電極は第１ノードＮ１を経由して第２トランジスタＴ１２のソース電極に接続される。第３トランジスタＴ１３のソース電極には高電位電源電圧ＶＤＤが供給される。第４トランジスタＴ１４のゲート電極は第３トランジスタＴ１３のゲート電極に接続され、ドレイン電極は第２ノードＮ２を経由して差動信号対トランジスタＴ１５、差動信号対トランジスタＴ１６に接続される。第４トランジスタＴ１４のソース電極には高電位電源電圧ＶＤＤが供給される。第１カレントミラー回路Ｔ１１、第１カレントミラー回路Ｔ１２が駆動されて第１ノードＮ１に電流が流れる時、第３トランジスタＴ１３及び第４トランジスタＴ１４に電流が流れる。第３トランジスタＴ１３及び第４トランジスタＴ１４のチャンネル比は第３トランジスタＴ１３からＩ／１０だけの電流が流れる時、第４トランジスタＴ１４からＩ程度の電流が流れるように決まる。第３トランジスタＴ１３及び第４トランジスタＴ１４はｐ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができる。

差動信号対トランジスタＴ１５、差動信号対トランジスタＴ１６は第２カレントミラー回路Ｔ１３、第２カレントミラー回路Ｔ１４から供給される電流の電圧を、アナログ入力信号Ｖｉｎ及び基準電圧Ｖｒｉとそれぞれ比べて差動信号対出力Ｘｉ、Ｙｉを発生する。差動信号対トランジスタＴ１５、差動信号対トランジスタＴ１６は第５トランジスタ及び第６トランジスタＴ１６を含む。第５トランジスタＴ１５はアナログ入力信号Ｖｉｎによって第２ノードＮ２とＸｉ出力端子の間の電流量を調節する。第５トランジスタＴ１５のゲート電極にはアナログ入力信号Ｖｉｎが印加される。第５トランジスタＴ１５のソース電極は第２ノードＮ２を経由して第４トランジスタＴ１４のドレイン電極に接続され、第５トランジスタＴ１５のドレイン電極はＸｉ出力端子Ｘｉに接続される。第６トランジスタＴ１６は基準電圧Ｖｒｉによって第２ノードＮ２とＹｉ出力端子の間の電流量を調節する。第６トランジスタＴ１６のゲート電極には基準電圧Ｖｒｉが印加される。第６トランジスタＴ１６のソース電極は第２ノードＮ２を経由して第４トランジスタＴ１４のドレイン電極に接続され、第６トランジスタＴ１６のドレイン電極はＹｉ出力端子Ｙｉに接続される。第５トランジスタＴ１５及び第６トランジスタＴ１５、Ｔ１６はｐ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができる。

第ｉフォールディングユニット６ｉのＺ入力端子に電流が供給されれば第１カレントミラー回路Ｔ１１、第１カレントミラー回路Ｔ１２が駆動されて第１ノードＮ１にＩ／１０だけの電流が流れてこれと同時に、第２ノードＮ２にＩだけの電流が流れる。アナログ入力信号Ｖｉｎが基準電圧Ｖｒｉより小さければ、第５トランジスタＴ１５のソースードレイン電流量は大きくなる反面、第６トランジスタＴ１６のソースードレイン電流量は小さくなる。反面に、基準電圧Ｖｉｎがアナログ入力信号Ｖｉｎより小さければ、第６トランジスタＴ１６のソースードレイン電流量は大きくなる反面、第５トランジスタＴ１５のソースードレイン電流量は小さくなる。

第ｉフォールディングユニット６ｉはアナログ入力信号Ｖｉによって電流源Ｔ１１〜電流源Ｔ１４を駆動させ動作モードに駆動し、電流をＹｉ出力端子を通じて第ｉ＋１フォールディングユニット６ｉ＋１に伝達し、第ｉ−１フォールディングユニット６ｉ−１から電流が供給されなければスリープモードに転換されて電流源Ｔ１１〜電流源Ｔ１４をスリープモードで切り替えて電流を発生しない。

アナログ入力信号Ｖｉが第１基準電圧Ｖｒ１より小さければ、第１フォールディングユニット６１のＸ１出力端子を通じて電流が出力端のプルダウン抵抗(または出力端負荷)で伝達して、第１フォールディングユニット６１のＹ１出力端子には電流が流れない。この場合に、第２フォールディングユニット６２以下のフォールディングユニット６２〜フォールディングユニット６ｓの電流源はスリープモードに転換されて電流を発生しない。

アナログ入力信号Ｖｉｎが継続して増加されれば、第１フォールディングユニット６１のＹ１出力端子の電流量が大きくなるようになり、そのアナログ入力信号Ｖｉｎが第１基準電圧Ｖｒ１と同一であるか大きくなれば、第２フォールディングユニット６２の電流源Ｔ１１〜電流源Ｔ１４が動作モードに転換されてＹ２出力端子に電流が流れるようになる。アナログ入力信号Ｖｉｎがフルスケール(full scale)で増加すれば、フォールディングユニット６１〜フォールディングユニット６ｓは前の動作を繰り返して次の端に電流を順次に伝達する。したがって、フォールディングユニット６１〜フォールディングユニット６ｓはアナログ入力信号Ｖｉｎによって図１１のように基準電圧とゼロクロッシングされるフォールディング信号を出力する。

本発明はアナログ入力信号Ｖｉｎの大きさによってフォールディングユニット６１〜フォールディングユニット６ｓを動作モードとスリープモードに切り替えることで回路の消費電力を最大限減らすことができる。

低電力アナログ前処理部１３０のフォルダ３１〜フォルダ３（２^ｎ／ｓ）は図６及び図７に限定されない。例えば、フォルダ３１〜フォルダ３（２^ｎ／ｓ）のＭＯＳＦＥＴは図８及び図９のように異なることができる。

図８及び図９は本発明の第２実施の形態に係る低電力アナログ前処理部１３０の第１フォルダ３１を詳しく示す回路図である。

図８及び図９を参照すれば、フォルダ３１は電流源６０、基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２と、ｓ個のフォールディングユニット６１〜フォールディングユニット６ｓなどで構成される。電流源６０は基底電圧源ＧＮＤと基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２の間に接続される。

基準差動信号対トランジスタＴ１、基準差動信号対トランジスタＴ２はアナログ入力信号Ｖｉｎによって電流量を調節する第１トランジスタＴ１と、基準電圧Ｖｒによって電流量を調節する第２トランジスタＴ２を含む。この実施の形態で、第１トランジスタＴ１及び第２トランジスタＴ２はｎｔｙｐｅ ＭＯＳＦＥＴに具現される。第１トランジスタＴ１のゲート電極にはアナログ入力信号Ｖｉｎが印加される。第１トランジスタＴ１のソース電極は定電流源６０に接続され、第１トランジスタＴ１のドレイン電極は偶数目のフォールディングユニット（６２、６４ ．．．６ｓ）のＸｉ出力端子とプルダウン抵抗に接続される。第２トランジスタＴ２のゲート電極には基準電圧Ｖｒが印加される。第２トランジスタＴ２のソース電極は定電流源６０に接続され、第２トランジスタＴ２のドレイン電極は第１フォールディングユニット６１のＺ出力端子に接続される。第２トランジスタＴ２のゲート電極に印加される基準電圧Ｖｒは第１フォールディングユニット６１に印加される第１基準電圧Ｖｒ１より低い電圧として別途の電圧源から生成される。

第ｉフォールディングユニット６ｉはＺ入力端子、Ｘｉ出力端子、Ｙｉ出力端子、基底電圧ＧＮＤ入力端子、基準電圧入力端子、及びアナログ電圧入力端子を含む。第１フォールディングユニット６１のＺ入力端子には第２トランジスタＴ２のドレイン電極に接続される。第２フォールディングユニット６２〜第２フォールディングユニット６ｓ以上の第ｉフォールディングユニット６ｉのＺ入力端子には第ｉ−１フォールディングユニット６ｉ−１のＹｉ出力端子に接続される。奇数目フォールディングユニット（６１、６３、．．．６ｓ−１）の Ｘｉ入力端子(Ｘ１、Ｘ３、．．． Ｘｓ−１）は互いに接続される。偶数目のフォールディングユニット（６２、６４、．．． ６ｓ）の Ｘｉ入力端子（Ｘ２、Ｘ４、．．． Ｘｓ）は互いに接続されまた、基準差動信号対トランジスタの第１トランジスタＴ１のドレイン端子に接続される。

第ｉフォールディングユニット６ｉはＺ入力端子に供給される電流によって駆動される電流源と、差動信号対トランジスタなどを含む電流トリガー方式のフォールディング回路に具現される。第ｉフォールディングユニット６ｉの電流源は２個のカレントミラー回路Ｔ２１〜カレントミラーＴ２４が接続されたカレントソース回路に具現される。

第１カレントミラー回路は第１トランジスタＴ２１第２トランジスタＴ２２を含む。この実施の形態で、第１トランジスタＴ２１第２トランジスタＴ２２はｐｔｙｐｅ ＭＯＳＦＥＴに具現される。第１トランジスタＴ２１のソース電極はＺ入力端子に接続され、第１トランジスタＴ２１のドレイン電極は高電位電源電圧源ＶＤＤに接続される。第１トランジスタＴ２１のゲート電極は第２トランジスタＴ２２のゲート電極に接続される。第２トランジスタＴ２２のゲート電極及びソース電極は第１トランジスタＴ２１のゲート電極と第１ノードＮ１に接続される。第２トランジスタＴ２２のドレイン電極は高電位電源電圧源ＶＤＤに接続される。Ｚ入力端子を通じて第１トランジスタＴ２１に電流が供給されれば、第２トランジスタＴ２２に電流が流れる。第１トランジスタＴ２１及び第２トランジスタＴ２２のチャンネル比は消費電流を減らすために第１トランジスタＴ２１でＩだけの電流が流れる時、第２トランジスタＴ２２でＩ／１０程度の電流が流れるように決まる。

第２カレントミラー回路は第１カレントミラー回路に電流が流れる時駆動され、差動信号対トランジスタＴ２５、差動信号対トランジスタＴ２６に電流を供給する。第２カレントミラー回路は第３トランジスタＴ２３及び第４トランジスタＴ２４を含む。この実施の形態で、第３トランジスタＴ２３及び第４トランジスタＴ２４はｎ ｔｙｐｅ ＭＯＳＦＥＴに具現される。第３トランジスタＴ２３のドレイン電極は第１ノードＮ１を経由して第２トランジスタＴ２２のソース及びゲート電極に接続される。第３トランジスタＴ２３のソース電極は基底電圧源ＧＮＤに接続される。第４トランジスタＴ２４のドレイン及びゲート電極は第３トランジスタＴ２３のゲート電極に接続され、第２ノードＮ２を経由して差動信号対トランジスタＴ２５、差動信号対トランジスタＴ２６に接続される。第４トランジスタＴ２４のソース電極は基底電圧源ＧＮＤに接続される。第１カレントミラー回路Ｔ２１、第１カレントミラー回路Ｔ２２が駆動されて第１ノードＮ１に電流が流れる時、第３トランジスタＴ２３及び第４トランジスタＴ２４に電流が流れる。第３トランジスタＴ２３及び第４トランジスタＴ２４のチャンネル比は第３トランジスタＴ２３でＩ／１０だけの電流が流れる時、第４トランジスタＴ２４でＩ程度の電流が流れるように決まる。

差動信号対トランジスタＴ２５、差動信号対トランジスタＴ２６は第２カレントミラー回路Ｔ２３、第２カレントミラー回路Ｔ２４から供給される電流の電圧を、アナログ入力信号Ｖｉｎ及び基準電圧Ｖｒｉとそれぞれ比べて差動信号対出力Ｘｉ、差動信号対出力Ｙｉを発生する。差動信号対トランジスタＴ２５、差動信号対トランジスタＴ２６は第５トランジスタＴ２５及び第６トランジスタＴ２６を含む。この実施の形態で、第５及び第６トランジスタＴ２６はｎ ｔｙｐｅ ＭＯＳＦＥＴに具現される。第５トランジスタＴ２５はアナログ入力信号Ｖｉｎによって第２ノードＮ２とＸｉ出力端子の間の電流量を調節する。第５トランジスタＴ２５のゲート電極にはアナログ入力信号Ｖｉｎが印加される。第５トランジスタＴ２５のソース電極は第２ノードＮ２を経由して第４トランジスタＴ２４のゲート及びドレイン電極に接続され、第５トランジスタＴ２５のドレイン電極は Ｘｉ出力端子Ｘｉに接続される。第６トランジスタＴ２６は基準電圧Ｖｒｉによって第２ノードＮ２とＹｉ出力端子の間の電流量を調節する。第６トランジスタＴ２６のゲート電極には基準電圧Ｖｒｉが印加される。第６トランジスタＴ２６のソース電極は第２ノードＮ２を経由して第４トランジスタＴ２４のドレイン電極に接続され、第６トランジスタＴ２６のドレイン電極はＹｉ出力端子Ｙｉに接続される。

図８及び図９に示されたフォルダ３１の動作は前述の実施の形態と実質的に同一である。例えば、アナログ入力信号Ｖｉが第１基準電圧Ｖｒ１より小さければ、第１フォールディングユニット６１のＸ１出力端子を通じて電流が出力端のプルアップ抵抗(または出力端負荷)に伝達して、第１フォールディングユニット６１のＹ１出力端子には電流が流れない。この場合に、第２フォールディングユニット６２以下のフォールディングユニット６２〜フォールディングユニット６ｓの電流源はスリープモードに転換されて電流を発生しない。

アナログ入力信号Ｖｉｎが継続増加されれば、第１フォールディングユニット６１のＹ１出力端子の電流量が大きくなるようになり、そのアナログ入力信号Ｖｉｎが第１基準電圧Ｖｒ１と同一であるか大きくなれば第２フォールディングユニット６２の電流源Ｔ２１〜第２フォールディングユニット６２の電流源Ｔ２４が動作モードに転換されＹ２出力端子に電流が流れるようになる。アナログ入力信号Ｖｉｎがフルスケールで増加すればフォールディングユニット６１〜フォールディングユニット６ｓは前の動作を繰り返して次の端に電流を順次に伝達する。したがって、フォールディングユニット６１〜フォールディングユニット６ｓはアナログ入力信号Ｖｉｎによって図１１のように基準電圧とゼロクロッシングされるフォールディング信号を出力する。

図１０は第ｉフォールディングユニット６ｉの入出力波形の一例を示すタイミング図である。

図１０を参照すれば、第ｉフォールディングユニット６ｉはアナログ入力信号Ｖｉｎが基準電圧Ｖｒｉと同一であるか大きい時、Ｙｉ出力端子を通じて第ｉ＋１フォールディングユニット６ｉ＋１のＺ入力端子に電流を供給して、第ｉ＋１フォールディングユニット６ｉ＋１は動作モードに転換される。第ｉフォールディングユニット６ｉはアナログ入力信号Ｖｉｎが基準電圧Ｖｒｉより小さい時Ｙｉ出力端子の電流量を減らして、第ｉ＋１フォールディングユニット６ｉ＋１以下のフォールディングユニットはスリープモードに転換されて電流を発生しない。

図１２は図４に示された比較部１４０の第１比較増幅器４１の回路構成を示す回路図である。第１比較器４１以外の他の比較増幅４２〜比較増幅器４（２^ｎ／ｓ））の回路構成と動作は第１比較器４１と実質的に同一である。図１３は第１比較器４１の入出力波形を示す波形図である。

図１２を参照すれば、第１比較増幅器４１は第１フォルダ３１から出力される差動信号対出力（Ｉｏｕｔ＋、Ｉｏｕｔ−）を入力受けデジタル信号を出力する。

第１比較増幅器４１は入力差動信号対トランジスタＭ８、入力差動信号対トランジスタＭ９、フリッププロップ（Ｍ３〜Ｍ７、Ｍ１０〜１４）及びＳ−Ｒラッチ回路ＳＲを含む。図１２で第１トランジスタＭ１及び第２トランジスタＭ２はダイオード形態に結線されてプルダウン抵抗役目をする。第１、第２及び第１０ないし第１４トランジスタ（Ｍ１、Ｍ２、Ｍ１０〜Ｍ１４）はｎ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができ、第３トランジスタＭ３乃至〜第９トランジスタＭ９はｐ ｔｙｐｅ ＭＯＳＦＥＴに具現されることができる。第４トランジスタＭ４、第１０ランジスターＭ１０及び第１１トランジスタＭ１１のゲート電極には第１クロック信号φ１が印加される。第１２トランジスタＭ１２のゲート電極には第２クロック信号φ２が印加される。第１クロック信号φ１及び第２クロック信号φ２は非重畳される逆位上クロック信号に発生され、フリッププロップ（Ｍ３〜Ｍ７、Ｍ１０〜１４）を再生性モード(regeneration mode)とリセットモード(reset mode)で制御する。

入力差動信号対トランジスタＭ８、入力差動信号対トランジスタＭ９は入力差動信号対信号ＩＮ１、入力差動信号対信号ＩＮ２を増幅して第１３トランジスタＭ１３及び第１４トランジスタＭ１４のドレイン電極に供給する。第２クロック信号φ２がハイロジックである時、第１比較増幅器４１はリセットモードで動作する。リセットモードで、第１２トランジスタＭ１２はハイロジックの第２クロック信号φ２によってターン-オンされて第１３トランジスタ Ｍ１３及び第１４トランジスタＭ１４のドレイン電圧を同一にする。その結果、Ｓ−ＲラッチＳＲの第１出力Ｏｕｔ１及び第２出力Ｏｕｔ２の出力は以前の状態を維持する。

第１クロック信号Φ１がハイロジックである時、第１比較増幅器４１は再生性モードで動作する。再生性モードで、第１０トランジスタＭ１０及び第１１トランジスタＭ１１はハイ論理の第１クロック信号φ１によってターン-オンされて入力差動信号対トランジスタＭ８、入力差動信号対トランジスタＭ９によって増幅された電流を感知してＳ−ＲラッチＳＲのセットＳ及びリセットＲ入力信号を発生する。Ｓ−ＲラッチＳＲはＳＲ入力信号が皆ロー論理であると以前の状態を維持して、Ｓ＝０及びＲ＝１であるとＱ出力（ＯＵＴ１）＝０及びＱｂａｒ出力（ＯＵＴ２）＝１を出力する。そしてＳ−ＲラッチＳＲはＳ＝１及び Ｒ＝０であるとＱ出力（ＯＵＴ１）＝１及びＱｂａｒ出力（ＯＵＴ２）＝０を出力する。

図１４は図４に示されたエンコード部１５０の一部を詳しく示す回路図である。図１５は図１４に示されたエンコード部の入出力波形を示す波形図である。

図１４及び図１５を参照すれば、エンコード部１５０は排他的論理合ゲート(Exclusive OR gate、以下“ＸＯＲゲート”とする。７１〜７4)と、グレーエンコーダー（Ｓ１〜Ｓ８、ＩＮＶ１〜ＩＮＶ３）で構成されることができる。

ＸＯＲゲート７１〜７4それぞれは隣り合う２個の比較増幅器４１〜比較増幅器４５のＱ出力(ＯＵＴ１) 信号を排他的論理合演算してその結果を出力する。グレーエンコーダー（Ｓ１〜Ｓ８、ＩＮＶ１〜ＩＮＶ３)は第１トランジスタＳ１ないし第８トランジスタＳ８と、インバーターＩＮＶ１ないしインバーターＩＮＶ３を含む。第１トランジスタＳ１ないし第３トランジスタＳ３は高電位電源電圧ＶＤＤを第１ノードＮ１１ないし第３ノードＮ１３それぞれに供給する。第１トランジスタＳ１ないし第３トランジスタＳ３はｐ ｔｙｐｅ ＭＯＳＦＥＴに具現される。第４トランジスタＳ４は第１ＸＯＲゲート７１のハイロジック出力に応答して、第３ノードＮ１３の電圧を放電させ第１インバーターＩＮＶ１を通じて出力されるＢｉｔ Ｎ(Ｎは正の整数)＋１をハイロジックに変わるようにする。第６トランジスタＳ６及び第７トランジスタＳ７は第２ＸＯＲゲート７２及び第３ＸＯＲゲート７３のハイロジック出力に応答して、第２ノードＮ１２の電圧を放電させ第２インバーターＩＮＶ２を通じて出力されるＢｉｔ Ｎをハイロジックに変わるようにする。第５トランジスタＳ５及び第８トランジスタＳ８は第２ＸＯＲゲート７２及び第４ＸＯＲゲート７４のハイロジック出力に応答して、第１ノードＮ１１の電圧を放電させ第３インバーターＩＮＶ３を通じて出力されるＢｉｔ Ｎ-1をハイロジックに変わるようにする。ＸＯＲゲート７１〜７４の出力がローロジックであると、ノードＮ１１〜ノードＮ１３の電圧がハイロジック電圧に変わってバイナリー出力（Ｂｉｔ Ｎ+1、Ｎ、Ｎ−１)がローロジックに変わる。

以上で説明したように、本発明のフォールディングアナログデジタルコンバータはアナログ入力信号Ｖｉｎを低電力アナログ前処理部１３０に入力する。低電力アナログ前処理部１３０はアナログ入力信号Ｖｉｎを基準電圧Ｖｒｉと比べる。この低電力アナログ前処理部１３０で、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｉ以上のフォールディングユニットだけ動作モードに動作されてフォールディングされたゼロクロッシング信号を比較部１４０に入力する。比較部１４０は低電力アナログ前処理部１３０から入力されるフォールディングされた差動信号対出力を比べてデジタル信号を出力して、エンコード部１５０は比較部１４０からのデジタル信号をバイナリーコードでエンコードする。

本発明の他の実施の形態として、前述の電流トリガーフォールディング回路を利用したフォールディング-インターポールレーティングアナログデジタルコンバータを図１６を用いて説明すれば次のようである。

図１６を参照すれば、フォールディング-インターポールレーティングアナログデジタルコンバータはコースコンバータとファインコンバータを含む。

コースコンバータは低電力アナログ前処理部と比較部、及び同期化部で構成される。低電力アナログ前処理部はファインコンバータの基準電圧発生部から基準電圧の入力を受け、アナログ入力信号Ｖｉｎの一部の入力を受けて、コースビット出力、または最上位ビット(most significant bit、ＭＳＢ)を出力する。ここで、コースコンバータの低電力アナログ前処理部に入力される基準電圧はファインコンバータの基準電圧発生部から入力される。コースコンバータから出力される最上位ビットＭＳＢがｍ（ｍはｎより小さな正の整数) ビットである時コースコンバータの低電力アナログ前処理部には基準電圧発生部から生成される２^ｎ個の基準電圧の中で２^ｍ個の基準電圧が必要である。

コースコンバータの低電力アナログ前処理部は図６ないし図８のようなフォールディングユニットと実質的に同一である回路に具現され、アナログ入力信号Ｖｉｎと基準電圧を比べてフォールディングされた差動信号対出力を発生する。コースコンバータの比較部はファインコンバータの比較部と実質的に同一である回路に具現されて、低電力アナログ前処理部から入力されたフォールディングされた差動信号対信号を入力受け、デジタル出力を発生する。コースコンバータの出力はすぐ最上位ビットＭＳＢにエンコードされないで、同期化部によってファインコンバータから出力された最下位ビットＬＳＢと同時にエンコードされる。同期化部はファインコンバータのエンコーダー部の出力信号を入力受けコースコンバータの比較部出力信号を選択して最上位ビットＭＳＢをエンコードする。この同期化部はコースコンバータとファインコンバータのオフセット電圧とコースコンバータの出力とファインコンバータの出力相互間の時間差を補正するエラー修正(error correction)を遂行する。

ファインコンバータは低電力アナログ前処理部、インターポールレーター(Interpolator)、比較部、エンコード部などで構成される。低電力アナログ前処理部、比較部、及びエンコード部の回路構成と動作は図４ないし図１５で前述の実施の形態と実質的に同一であるからそれに対する詳細な説明を省略する。

ファインコンバータにインターポールレーターを適用すれば図１７のように低電力アナログ前処理部に必要なフォルダの数を半分に減らすことができて、小さな入力キャパシターンスを有して、チップ面積と電力消耗度をさらに減らすことができる。また、ファインコンバータにインターポールレーターを適用すれば低電力アナログ前処理部に入力される基準電圧の個数を減らすことができる。例えば、インターポールレーティング比(interpolating ratio)が２であるインターポールレーターを適用すればフォルダの個数を１／２に減らすことができ、図４及び図５に示された基準電圧発生部の抵抗個数を２^ｎ−１で減らすことができる。インターポールレーティング比(interpolating ratio)は２に限定されるのではなく２以上の正の整数に設定されることができ、２より高いインターポールレーティング比を有するインターポールレーターを適用すればフォルダの個数と基準電圧発生部の抵抗個数をさらに減らすことができる。

本発明のインターポールレーターは図１７のように電流分割器(current divider)に具現される。電流インターポールレーティング技法でアナログ入力信号Ｖｉｎと基準電圧との差は電流の差で現わして、その電流の差が電流分割器を通じて出力される。インターポールレーターの出力信号は比較部に印加される。

図１７の（ａ）は電流分割器に具現されたインターポールレーターを示す。電流分割器は低電力アナログ前処理部のフォルダ出力を１／４で分けて、図１7の（ｂ）及び （ｃ）のように左側Ｌと右側Ｒにそれぞれ１／２のフォールディング出力電流を発生する。そして隣り合う１／４の２のフォールディング電流が合わせて新しい基準電圧になる。図１7の（ｂ）で“Ｘ”に表現されたフォルダ２はインターポールレーティング技法を適用する時、除去されるフォルダを示す。一方、図１６でインターポールレーターは図４のように省略されることができる。

フォールディング-インターポールレーティングアナログデジタルコンバータは最上位ビットＭＳＢと最下位ビットＬＳＢを並列で同時に発生するので、低電力アナログ前処理部とインターポールレーターの入力オフセット電圧差、比較部の入力オフセット電圧差、そして２経路の時間差などによってＭＳＢとＬＳＢが正確に整列せずにグリッチ(glitch)が発生することがある。このようなグリッチを取り除くために同期化部が使われる。同期化部は図１８のように２つのトランスミッションゲートＧ１、トランスミッションゲートＧ２と１つのインバーターＩＮＶで構成されて最下位ビット出力(Ｂｉｔ Ｎ+1、Ｎ、Ｎ−１)によって最上位ビットＭＳＢのデジタル出力Ｏｕｔを選択的に出力することで同期化機能を遂行する。

以上、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

Claims (16)

1. 基準電圧を発生する基準電圧発生部と、
   アナログ入力信号を互いに異なる基準電圧と比べてフォールディングされた差動信号対出力を発生する複数のフォルダを含むアナログ前処理部と、
   前記アナログ前処理部の出力を比べてデジタル信号を出力する比較部と、
   前記比較部の出力をバイナリーコード信号に変換するエンコード部を備え、
   前記アナログ前処理部のフォルダの各々は前記アナログ入力信号を前記基準電圧と比べる複数のフォールディングユニットを含み、
   前記フォールディングユニットは従属的に接続され、以前のフォールディングユニットの出力が入力されれば、自分の電流源を駆動して次のフォールディングユニットの電流源を動作モードに駆動する反面、前記アナログ入力信号が前記基準電圧より小さければ前記次のフォールディングユニットの電流源をスリープモードに転換させることを特徴とするフォールディングアナログデジタルコンバータ。
2. 前記フォルダの各々は、
   基準電流源、前記基準電流源と接続され差動信号対信号を出力する基準差動信号対トランジスタをさらに備え、
   前記フォールディングユニットは前記基準差動信号対トランジスタに従属的に接続され、前記フォールディングされた差動信号対出力を発生することを特徴とする、請求項１記載のフォールディングアナログデジタルコンバータ。
3. 前記第ｉ(ｉは正の整数）フォールディングユニットの電流源は前記アナログ入力信号が前記基準電圧より小さければ、出力電流を低めて第ｉ＋１フォールディングユニット以下のフォールディングユニットの電流源をスリープモードに転換させ、
   前記フォールディングユニットそれぞれは前記スリープモードから出力を発生しないことを特徴とする、請求項２記載のフォールディングアナログデジタルコンバータ。
4. 前記第ｉフォールディングユニットの電流源は前記アナログ入力信号が前記基準電圧以上であると、出力電流を高めて前記第ｉ＋１フォールディングユニットの電流源を動作モードで駆動させ、
   前記フォールディングユニットの各々は前記動作モードで次のフォールディングユニットの電流源を駆動するための出力を発生することを特徴とする、請求項３記載のフォールディングアナログデジタルコンバータ。
5. 前記第ｉフォールディングユニットは、
   第ｉフォールディングユニットのＹｉ−１出力端子と前記基準差動信号対トランジスタの中でいずれか一つに接続されるＺｉ入力端子と、
   前記第ｉフォールディングユニットの出力端負荷に接続されたＸｉ出力端子と、
   第ｉ＋１フォールディングユニットのＺｉ＋１入力端子に接続されたＹｉ出力端子と、
   前記基準電圧が入力される基準電圧入力端子と、
   前記アナログ入力信号が入力されるアナログ電圧入力端子を備えることを特徴とする、請求項３記載のフォールディングアナログデジタルコンバータ。
6. 前記第ｉフォールディングユニットは、
   前記Ｚｉ入力端子に供給される電流によって駆動される電流源と、
   前記電流源に接続された差動信号対トランジスタをさらに備えることを特徴とする、請求項５記載のフォールディングアナログデジタルコンバータ。
7. 前記電流源は前記Ｚｉ入力端子と前記差動信号対トランジスタの間に接続された２個のカレントミラー回路を含むことを特徴とする、請求項６記載のフォールディングアナログデジタルコンバータ。
8. アナログ入力信号を最上位ビットに変換するコースコンバータと前記アナログ入力信号を最下位ビットに変換するファインコンバータを備えるフォールディングアナログデジタルコンバータにおいて、
   前記ファインコンバータは、
   基準電圧を発生する基準電圧発生部と、
   アナログ入力信号を互いに異なる基準電圧と比べてフォールディングされた差動信号対出力を発生する複数のフォルダを含むアナログ前処理部と、
   前記アナログ前処理部の出力を比べてデジタル信号を出力する比較部と、
   前記比較部の出力をバイナリーコード信号に変換するエンコード部を備え、
   前記アナログ前処理部のフォルダの各々は前記アナログ入力信号を前記基準電圧を比べる複数のフォールディングユニットを含み、
   前記フォールディングユニットは従属的に接続され、以前のフォールディングユニットの出力が入力されれば、自分の電流源を駆動して次のフォールディングユニットの電流源を動作モードに駆動する反面、前記アナログ入力信号が前記基準電圧より小さければ前記次のフォールディングユニットの電流源をスリープモードに転換させることを特徴とするフォールディングアナログデジタルコンバータ。
9. 前記フォルダの各々は、
   基準電流源、前記基準電流源と接続され差動信号対信号を出力する基準差動信号対トランジスタをさらに備え、
   前記フォールディングユニットは前記基準差動信号対トランジスタに従属的に接続され、前記フォールディングされた差動信号対出力を発生することを特徴とする、請求項８記載のフォールディングアナログデジタルコンバータ。
10. 前記第ｉ（ｉは正の整数）フォールディングユニットの電流源は前記アナログ入力信号が前記基準電圧より小さければ、出力電流を低めて第ｉ＋１フォールディングユニット以下のフォールディングユニットの電流源をスリープモードに転換させ、
    前記フォールディングユニットの各々は前記スリープモードから出力を発生しないことを特徴とする、請求項９記載のフォールディングアナログデジタルコンバータ。
11. 前記第ｉフォールディングユニットの電流源は前記アナログ入力信号が前記基準電圧以上であると、出力電流を高めて前記第ｉ＋１フォールディングユニットの電流源を動作モードで駆動させ、
    前記フォールディングユニットの各々は前記動作モードで次のフォールディングユニットの電流源を駆動するための出力を発生することを特徴とする、請求項１０記載のフォールディングアナログデジタルコンバータ。
12. 前記第ｉフォールディングユニットは、
    第ｉフォールディングユニットのＹｉ−１出力端子と前記基準差動信号対トランジスタの中でいずれか一つに接続されるＺｉ入力端子と、
    前記第ｉフォールディングユニットの出力端負荷に接続されたＸｉ出力端子と、
    第ｉ＋１フォールディングユニットのＺｉ＋１入力端子に接続されたＹｉ出力端子と、
    前記基準電圧が入力される基準電圧入力端子と、
    前記アナログ入力信号が入力されるアナログ電圧入力端子を備えることを特徴とする、請求項１０記載のフォールディングアナログデジタルコンバータ。
13. 前記第ｉフォールディングユニットは、
    前記Ｚｉ入力端子に供給される電流によって駆動される電流源と、
    前記電流源に接続された差動信号対トランジスタをさらに備えることを特徴とする、請求項１２記載のフォールディングアナログデジタルコンバータ。
14. 前記電流源は前記Ｚｉ入力端子と前記差動信号対トランジスタの間に接続された２個のカレントミラー回路を含むことを特徴とする、請求項１３記載のフォールディングアナログデジタルコンバータ。
15. 前記アナログ前処理部と前記比較部の間に接続された電流分割器を利用して前記アナログ前処理部の出力電流を１／４に分割して隣り合う１／４分割電流を合わせて前記比較部に供給するインターポールレーターをさらに備えることを特徴とする、請求項８記載のフォールディングアナログデジタルコンバータ。
16. 前記コースコンバータは、
    前記基準電圧発生部から入力される第２基準電圧と前記アナログ入力信号を比べてフォールディングされた第２差動信号対出力を発生する複数のフォルダを含む第２アナログ前処理部と、
    前記第２アナログ前処理部の出力を比べてデジタル信号を出力する第２比較部と、
    前記ファインコンバータから入力される最下位ビットによって前記第２比較部の出力を選択して前記最上位ビットを出力する同期化部を備え、
    前記第２アナログ前処理部のフォルダの各々は前記アナログ入力信号を前記基準電圧を比べる複数のフォールディングユニットを含み、
    前記フォールディングユニットは従属的に接続され、以前のフォールディングユニットの出力が入力されれば、自分の電流源を駆動して次のフォールディングユニットの電流源を動作モードに駆動する反面、前記アナログ入力信号が前記基準電圧より小さければ、前記次のフォールディングユニットの電流源をスリープモードに転換させることを特徴とする、
    請求項８記載のフォールディングアナログデジタルコンバータ。

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