JP2013058972A - 逐次比較型ａｄ変換器及びその制御方法 - Google Patents
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Abstract
【課題】ＳｕｂＤＡＣの出力端子につながる４端子コンパレータのトランジスタのゲート容量が所望の容量比となるように制御して補正し、高精度化を可能とする逐次比較型ＡＤ変換器を提供する。
【解決手段】探索範囲を設定するデジタル値ＤＳＲを受け、対応する電圧を出力するＭａｉｎＤＡＣ１０２，１０３と、探索範囲を設定するための制御信号を受け、対応する電圧を出力するＳｕｂＤＡＣ１０１と、ＭａｉｎＤＡＣ１０２，１０３とＳｕｂＤＡＣ１０１からの電圧の比較を行う４端子コンパレータ１０５，１０７、ＭａｉｎＤＡＣ＋（１０２）と、ＭａｉｎＤＡＣ−（１０３）の出力電圧を比較するコンパレータ１０６と、切替制御信号に基づきＳｕｂＤＡＣ１０１の出力Ａ１，Ｂ１，Ｄ１，Ｅ１又はコモン電圧ＶＣＭに切り替えるセレクタ１０４と、セレクタ１０４に切替制御信号を与える逐次比較レジスタロジック１０８を備える。
【選択図】図１
【解決手段】探索範囲を設定するデジタル値ＤＳＲを受け、対応する電圧を出力するＭａｉｎＤＡＣ１０２，１０３と、探索範囲を設定するための制御信号を受け、対応する電圧を出力するＳｕｂＤＡＣ１０１と、ＭａｉｎＤＡＣ１０２，１０３とＳｕｂＤＡＣ１０１からの電圧の比較を行う４端子コンパレータ１０５，１０７、ＭａｉｎＤＡＣ＋（１０２）と、ＭａｉｎＤＡＣ−（１０３）の出力電圧を比較するコンパレータ１０６と、切替制御信号に基づきＳｕｂＤＡＣ１０１の出力Ａ１，Ｂ１，Ｄ１，Ｅ１又はコモン電圧ＶＣＭに切り替えるセレクタ１０４と、セレクタ１０４に切替制御信号を与える逐次比較レジスタロジック１０８を備える。
【選択図】図１
Description
本発明は、半導体装置に関し、特に、逐次比較型ＡＤ変換器とその制御方法に関する。
近年、例えば車両等の電子化につれて、エンジン制御、モータ制御（パワーステアリング、ハイブリッド車、電気自動車等）、ミリ波レーダ（衝突防止等に用いられる障害物検知用レーダ）等の用途でアナログ／デジタルコンバータ（ＡＤ変換器、「ＡＤＣ」とも略記される）の高精度、低消費電力、高速化が求められている。低消費電力で動作する逐次比較型アナログ／デジタルコンバータ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ ＡＤＣ：「ＳＡＲ−ＡＤＣ」とも略記される）の比較動作をマルチビット化し、比較動作回数を低減し、高速化を図るマルチビットＳＡＲ−ＡＤＣが提案されている。
図１０は、非特許文献１に開示されたマルチビットＳＡＲ−ＡＤＣの概念を示す図である。図１０を参照すると、主（Ｍａｉｎ）デジタル／アナログコンバータ（主ＤＡ変換器、「ＭａｉｎＤＡＣ」とも略記される）５００と、入力電圧ＶＩＮとＭａｉｎＤＡＣ５００の出力の極性反転信号を加算する第１の加算器５０５（入力電圧ＶＩＮからＭａｉｎＤＡＣ５００の出力電圧を減算する減算器）と、第１の加算器５０５の出力電圧を入力し０Ｖと比較する第１のコンパレータ１０６と、副（Ｓｕｂ）デジタル／アナログコンバータ（副ＤＡ変換器、「ＳｕｂＤＡＣ」とも略記される）５０１と、第１の加算器５０５の出力電圧と、ＳｕｂＤＡＣ５０１の出力の極性反転信号を加算する第２の加算器５０６（第１の加算器の出力電圧からＳｕｂＤＡＣ５０１の出力電圧を減算する減算器）と、第２の加算器５０６の出力電圧を入力し０Ｖと比較する第２のコンパレータ５０２と、ＭａｉｎＤＡＣ５００の出力電圧とＳｕｂＤＡＣ５０１の出力電圧を加算する第３の加算器５０７と、第３の加算器５０７の出力電圧を入力し０Ｖと比較する第３のコンパレータ５０３と、第１、第２、第３のコンパレータ１０６、５０２、５０３の出力を入力し、これらコンパレータの比較結果に対応するデジタル出力信号（この例では２ビット）を出力する逐次比較レジスタ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ：「ＳＡＲ」とも略記される）５０４を備えている。ＭａｉｎＤＡＣ５００、ＳｕｂＤＡＣ５０１はＳＡＲ５０４からのデジタル値を入力し、アナログ電圧を出力する。２ｂｉｔマルチビットＳＡＲ−ＡＤＣの場合、１回の比較で、３つのコンパレータ１０６、５０２、５０３を用いる。
１回目の比較では、３つのコンパレータ１０６、５０２、５０３にて、それぞれ基準電圧の１／４、１／２、３／４の３つの電圧（「比較電圧」ともいう）と、アナログ入力電圧ＶＩＮとの並列比較を行う。このうち、基準電圧の１／２の電圧は、既存のＳＡＲ−ＡＤＣと同等のＭａｉｎＤＡＣ５００により生成される。残りの１／４と３／４の電圧は、ＭａｉｎＤＡＣ５００により生成された基準電圧の１／２の電圧と、ＳｕｂＤＡＣ５０１により生成される基準電圧の１／４の電圧の加算（３／４＝１／２＋１／４）、及び減算（１／４＝１／２−１／４）により生成される。ＳｕｂＤＡＣ５０１は比較回数に応じて、前回の電圧の（１／４）の電圧を出力する。従って、ＳｕｂＤＡＣ５０１の出力は、１回目の比較では基準電圧の１／４、２回目の比較では基準電圧の１／１６、ｎ回目の比較では基準電圧の（１／４）＾ｎ（＾は冪乗）の電圧となる。図１０において、ＭａｉｎＤＡＣ５００の出力電圧（基準電圧の１／２）と、ＳｕｂＤＡＣ５０１の出力電圧（基準電圧の１／４）の加減算（（１／２）＋（１／４））、（１／２）−（１／４））は、実際には、４端子コンパレータ５０２、５０３で行われる。なお、マルチビットＳＡＲ−ＡＤＣに入力されるアナログ入力電圧ＶＩＮは、逐次比較によるＡＤ変換動作の間、アナログ入力端子の前段のサンプルアンドホールド回路（Ｓ／Ｈ）（例えば図１８の４）でホールドされる。
図１１は、図１０の構成を、差動構成としたマルチビットＳＡＲ−ＡＤＣの構成を示す図である。この構成では、コンパレータ１０６、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３、ＳＡＲＬＯＧＩＣ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ Ｌｏｇｉｃ：逐次近似レジスタ論理）５０４、４端子コンパレータ５０２、５０３の２つ、ＳｕｂＤＡＣ５０１で構成される。ＭａｉｎＤＡＣ＋１０２は、アナログ入力電圧ＶＩＮ＋、ＶＲＥＦ＋、ＶＣＭ、ＶＲＥＦ−とデジタル値ＤＳＲを入力し、電圧ＶＣＰ＋を出力する。ＭａｉｎＤＡＣ−１０３は、アナログ入力電圧ＶＩＮ−、ＶＲＥＦ＋、ＶＣＭ、ＶＲＥＦ−とデジタル値ＤＳＲを入力し、電圧ＶＣＰ−を出力する。ＳｕｂＤＡＣ５０１は、ＶＲＥＦ＋、ＶＣＭ、ＶＲＥＦ−とＳＡＲＬＯＧＩＣ５０４からの制御信号ＣＳＷ１〜ＣＳＷ４を入力し、出力ノードＥ２、Ｂ２の電圧（ＶＳＵＢ−、ＶＳＵＢ＋）をそれぞれ出力する。なお、コモン電圧ＶＣＭは基準電圧ＶＲＥＦ＋とＶＲＥＦ−の中点電位、すなわち（ＶＲＥＦ＋ＶＲＥＦ−）／２である。
４端子コンパレータ５０２は、ＶＣＰ−、Ｅ２（ＶＳＵＢ−）を＋側の端子に入力し、ＶＣＰ＋、Ｂ２（ＶＳＵＢ＋）を−側の端子に入力し、ＣＰＯ３を出力する。
コンパレータ１０６は、ＶＣＰ−を＋端子に入力し、ＶＣＰ＋を−端子に入力し、ＣＰＯ２を出力する。
４端子コンパレータ５０３は、ＶＣＰ−、Ｂ２（ＶＳＵＢ＋）を＋側の端子に入力し、ＶＣＰ＋、Ｅ２（ＶＳＵＢ−）を−側の端子に入力し、ＣＰＯ１を出力する。
ＳＡＲＬＯＧＩＣ５０４は、図１０のＳＡＲ５０４に対応し、コンパレータ５０２、１０６、５０３からの比較結果ＣＰＯ３〜ＣＰＯ１（各１ビット：計３ビット）を受け、制御信号ＣＳＷ１〜ＣＳＷ４をＳｕｂＤＡＣ５０１に供給し、デジタル値ＤＳＲを、ＭａｉｎＤＡＣ＋１０２とＭａｉｎＤＡＣ−１０３に供給し、ＡＤ変換結果のデジタル信号ＤＯＵＴを出力する。コンパレータ５０２、１０６、５０３からの３ビットの比較結果ＣＰＯ３〜ＣＰＯ１は、ＳＡＲＬＯＧＩＣ５０４において２ビットに符号化され、例えば（Ｎ／２）回（ただし、Ｎは２の倍数）の逐次比較動作の結果、２ビット×（Ｎ／２）＝Ｎビットのデジタル出力信号（ＡＤ変換結果）が出力される。なお、各比較動作毎にＳＡＲＬＯＧＩＣ５０４において決定される２ビット出力は、Ｎビットデジタル出力信号のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側から確定される。また、ＳＡＲＬＯＧＩＣ５０４は、逐次比較における比較動作の回数と、３ビットの比較結果ＣＰＯ１〜ＣＰＯ３に基づき、次の比較動作でのＳｕｂＤＡＣ５０１の比較電圧を設定するための制御信号ＣＳＷ１〜ＣＳＷ４を生成し、またＭａｉｎＤＡＣ＋１０２とＭａｉｎＤＡＣ−１０３に供給するＤＳＲの値を決定する。
図１２は、ＳｕｂＤＡＣ５０１の回路構成を示す図である。なお、図１２は、非特許文献１の図３に基づき、参照符号等を新たに付与して作成した図である。図１２を参照すると、ＳｕｂＤＡＣ５０１は、
ＶＲＥＦ＋に一端が接続され、他端がノードＡ２に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第１のスイッチ２００と、
ノードＡ２に一端が接続され、他端がノードＢ２に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第２のスイッチ２０１と、
ノードＢ２に一端が接続され、他端がノードＣ２に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第３のスイッチ２０２と、
ノードＣ２に一端が接続され、他端が端子（コモン電圧ＶＣＭが入力されるコモン電圧端子）ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第４のスイッチ２０３と、
ＶＲＥＦ−に一端が接続され、他端がノードＤ２に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第５のスイッチ２０４と、
ノードＤ２に一端が接続され、他端がノードＥ２に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第６のスイッチ２０５と、
ノードＥ２に一端が接続され、他端がノードＦ２に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第７のスイッチ２０６と、
ノードＦ２に一端が接続され、他端が端子ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第８のスイッチ２０７と、
ノードＡ２と端子ＶＣＭ間に接続された容量２０８と、
ノードＢ２と端子ＶＣＭ間に接続された容量２０９と、
ノードＣ２と端子ＶＣＭ間に接続された容量２１０と、
ノードＤ２と端子ＶＣＭ間に接続された容量２１１と、
ノードＥ２と端子ＶＣＭ間に接続された容量２１２と、
ノードＦ２と端子ＶＣＭ間に接続された容量２１３と、
を備え、ノードＢ２、Ｅ２の電圧が、ＳｕｂＤＡＣ５０１の出力電圧ＶＳＵＢ＋、ＶＳＵＢ−として出力される。
ＶＲＥＦ＋に一端が接続され、他端がノードＡ２に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第１のスイッチ２００と、
ノードＡ２に一端が接続され、他端がノードＢ２に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第２のスイッチ２０１と、
ノードＢ２に一端が接続され、他端がノードＣ２に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第３のスイッチ２０２と、
ノードＣ２に一端が接続され、他端が端子（コモン電圧ＶＣＭが入力されるコモン電圧端子）ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第４のスイッチ２０３と、
ＶＲＥＦ−に一端が接続され、他端がノードＤ２に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第５のスイッチ２０４と、
ノードＤ２に一端が接続され、他端がノードＥ２に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第６のスイッチ２０５と、
ノードＥ２に一端が接続され、他端がノードＦ２に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第７のスイッチ２０６と、
ノードＦ２に一端が接続され、他端が端子ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第８のスイッチ２０７と、
ノードＡ２と端子ＶＣＭ間に接続された容量２０８と、
ノードＢ２と端子ＶＣＭ間に接続された容量２０９と、
ノードＣ２と端子ＶＣＭ間に接続された容量２１０と、
ノードＤ２と端子ＶＣＭ間に接続された容量２１１と、
ノードＥ２と端子ＶＣＭ間に接続された容量２１２と、
ノードＦ２と端子ＶＣＭ間に接続された容量２１３と、
を備え、ノードＢ２、Ｅ２の電圧が、ＳｕｂＤＡＣ５０１の出力電圧ＶＳＵＢ＋、ＶＳＵＢ−として出力される。
ＳｕｂＤＡＣ５０１は、一旦、電源（ＶＲＥＦ＋、ＶＲＥＦ−）から容量２０８、２０９、２１０、容量２１１、２１２、２１３に電荷を充電する。以降は、電源部分から容量を切り離し、比較回数に応じて、電荷を放電し、電荷保存の法則により、電圧を決定していく。図１２において、各容量値は、単位容量を１Ｃとすると、
容量２０８、２１１の容量値＝１Ｃ、
容量２０９、２１２の容量値＝１Ｃ、
容量２１０、２１３の容量値＝２Ｃ
となる。
容量２０８、２１１の容量値＝１Ｃ、
容量２０９、２１２の容量値＝１Ｃ、
容量２１０、２１３の容量値＝２Ｃ
となる。
図１３は、図１２のＳｕｂＤＡＣ５０１のスイッチ２００〜２０７のＯＮ／ＯＦＦ制御の一例を示すタイミングチャートである（図１２の動作説明用に本発明者が作成した図である）。図１３を参照して、スイッチ２００〜２０７のＯＮ／ＯＦＦ動作を説明する。
サンプル期間Ｔ１０には、図１２のスイッチ２００〜２０２、２０４〜２０６をＯＮとし、容量２０８〜２１０の一端は、基準電圧ＶＲＥＦ＋に接続され（容量２０８〜２１０の他端は端子ＶＣＭに接続される）、容量の２１１〜２１３の一端は基準電圧ＶＲＥＦ−に接続される（容量の２１１〜２１３の他端はＶＣＭに接続される）。
このとき、図１２の上側の容量２０８、２０９、２１０に蓄えられている電荷をＱｔｏｔａｌ＋、下側の容量２１１、２１２、２１３に蓄えられている電荷をＱｔｏｔａｌ−、コモン電圧をＶＣＭ、ＳｕｂＤＡＣ５０１のノードＢ２、Ｅ２の電圧をそれぞれＶＳＵＢ＋、ＶＳＵＢ−とすると、電荷Ｑｔｏｔａｌ＋、Ｑｔｏｔａｌ−はそれぞれ以下の式で与えられる。
Ｑｔｏｔａｌ＋＝（１Ｃ＋１Ｃ＋２Ｃ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝４Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ）
＝４Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ）
Ｑｔｏｔａｌ−＝（１Ｃ＋１Ｃ＋２Ｃ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝４Ｃ×（（ＶＲＥＦ−）−ＶＣＭ）
＝４Ｃ×（（ＶＲＥＦ−）−ＶＣＭ）
１回目の比較は、期間Ｔ１１、Ｔ１２で行う。まず、期間Ｔ１１において、図１２のスイッチ２００、２０４、２０２、２０６をＯＦＦ、スイッチ２０３、２０７をＯＮとし、容量２１０に蓄積されている電荷：Ｑ＝２Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ）と、
容量２１３に蓄積されている電荷：Ｑ＝２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ）と、
を放電する。
容量２１３に蓄積されている電荷：Ｑ＝２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ）と、
を放電する。
その後、期間Ｔ１２で、図１２のスイッチ２０３、２０７をＯＦＦし、スイッチ２０２、２０６をＯＮする（スイッチ２０１、２０５は、期間Ｔ１１と同様にＯＮ状態のまま）。このとき、上側の容量２０８、２０９、２１０に蓄積されている電荷Ｑｔｏｔａｌ＋、下側の容量２１１、２１２、２１３に蓄積されているＱｔｏｔａｌ−は、それぞれ次式（１）、（２）で与えられる。
Ｑｔｏｔａｌ＋＝（１Ｃ＋１Ｃ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝２Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ） ・・・（１）
＝２Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ） ・・・（１）
Ｑｔｏｔａｌ−＝（１Ｃ＋１Ｃ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ） ・・・（２）
＝２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ） ・・・（２）
電荷保存則により、ノードＢ２、Ｅ２の電圧ＶＳＵＢ＋、ＶＳＵＢ−はそれぞれ次式（３）、（４）で与えられる。なお、ＶＳＵＢ＋＞ＶＣＭ＞ＶＳＵＢ−である。
ＶＳＵＢ＋＝（Ｑｔｏｔａｌ＋／（１Ｃ＋１Ｃ＋２Ｃ））＋ＶＣＭ
＝（（２Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ））／４Ｃ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（３）
＝（（２Ｃ×（（ＶＲＥＦ＋）−ＶＣＭ））／４Ｃ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（３）
ＶＳＵＢ−＝（Ｑｔｏｔａｌ−／（１Ｃ＋１Ｃ＋２Ｃ））＋ＶＣＭ
＝（（２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ））／４Ｃ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（４）
＝（（２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ））／４Ｃ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（４）
式（３）、（４）から、
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
ここで、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
とすると、ＳｕｂＤＡＣ５０１の出力ノードＢ２の電圧（ＶＳＵＢ＋）、出力ノードＥ２の電圧（ＶＳＵＢ−）の差は、
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／４）×ΔＶＲＥＦ
となる。
とすると、ＳｕｂＤＡＣ５０１の出力ノードＢ２の電圧（ＶＳＵＢ＋）、出力ノードＥ２の電圧（ＶＳＵＢ−）の差は、
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／４）×ΔＶＲＥＦ
となる。
次に、２回目の比較は、期間Ｔ１３、Ｔ１４で行う。期間Ｔ１３において、図１２のスイッチ２０１、２０５をＯＦＦ、スイッチ２０３、２０７をＯＮし（スイッチ２０２、２０６はＯＮ）、容量２０９、２１０、２１２、２１３に蓄積されている全電荷（式（１）、（２））の３／４の電荷を放電したときに、容量２０８、２１１に保持される電荷は、次式のＱｔｏｔａｌ＋、Ｑｔｏｔａｌ−で与えられる（式（１）、（２）の１／４）。
Ｑｔｏｔａｌ＋＝（２Ｃ）×（（ＶＲＥＦ＋）−ＶＣＭ）×（１Ｃ）／（１Ｃ＋１Ｃ＋２Ｃ）
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）×Ｃ
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）×Ｃ
Ｑｔｏｔａｌ−＝２Ｃ×（（ＶＲＥＦ−）−ＶＣＭ）×（１Ｃ）／（１Ｃ＋１Ｃ＋２Ｃ）
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）×Ｃ
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）×Ｃ
期間Ｔ１４において、図１２のスイッチ２０３、２０７をＯＦＦ、スイッチ２０１、２０５をＯＮすると、ノードＢ２、Ｅ２の電圧ＶＳＵＢ＋、ＶＳＵＢ−は次式（５）、（６）で与えられる。
ＶＳＵＢ＋＝（Ｑｔｏｔａｌ＋／（１Ｃ＋１Ｃ＋２Ｃ））＋ＶＣＭ
＝（１／２）×（（（ＶＲＥＦ＋）−ＶＣＭ）／４）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（５）
＝（１／２）×（（（ＶＲＥＦ＋）−ＶＣＭ）／４）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（５）
ＶＳＵＢ−＝（Ｑｔｏｔａｌ−／（１Ｃ＋１Ｃ＋２Ｃ））＋ＶＣＭ
＝（１／２）×（（（ＶＲＥＦ−）−ＶＣＭ）／４）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（６）
＝（１／２）×（（（ＶＲＥＦ−）−ＶＣＭ）／４）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（６）
式（５）、（６）から
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／１６）×ΔＶＲＥＦ
（ＶＳＵＢ＋）−（ＶＳＵＢ−）＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／１６）×ΔＶＲＥＦ
ただし、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
以降の比較においては、２回目の比較期間Ｔ１３、Ｔ１４と同様に、順次、容量２０９、２１２、２１０、２１３に蓄積されている全電荷の３／４を放電して、比較電圧を生成していく。このような動作をすることで、ＳｕｂＤＡＣ５０１は、所望の電圧である基準電圧の（１／４）＾ｎを生成していく。
図１４は、図１１の４端子コンパレータ５０２、５０３の回路構成を示す図である。図１４に示すように、４端子コンパレータ５０２、５０３の各々は、入力差動対：２組（ＮｃｈトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４）、カレントミラー（ＰｃｈトランジスタＭＰ１、ＭＰ３、ＭＰ２、ＭＰ４）、リセット用スイッチ（ＮｃｈトランジスタＭＮ５、ＭＮ６）、クロスカップル（ＮｃｈトランジスタＭＮ７、ＭＮ８）、定電流源１５２、１５３を備え、回路ブロックとして、プリアンプ部５１０とラッチ部１５１からなる。より詳細には、プリアンプ部５１０は、
一端がグランド端子４０１に接続された第１、第２の定電流源１５２、１５３と、
共通接続されたソースが第１の定電流源１５２の他端に接続され、ＶＩＮ＋、ＶＢ＋にゲートがそれぞれ接続され、差動対を構成するＮｃｈトランジスタＭＮ１、ＭＮ２と、
共通接続されたソースが第２の定電流源１５３の他端に接続され、ＶＢ−、ＶＩＮ−にゲートがそれぞれ接続され、差動対を構成するＮｃｈトランジスタＭＮ３、ＭＮ４と、
ソースが電源端子４００に接続され、ドレインとゲートが接続され（ダイオード接続され）、ドレインがＮｃｈトランジスタＭＮ１、ＭＮ３のドレインに接続されたＰｃｈトランジスタＭＰ１と、
ソースが電源端子４００に接続され、ドレインとゲートが接続され（ダイオード接続され）、ドレインがＮｃｈトランジスタＭＮ２、ＭＮ４のドレインに接続されたＰｃｈトランジスタＭＰ２と、
を備えている。
一端がグランド端子４０１に接続された第１、第２の定電流源１５２、１５３と、
共通接続されたソースが第１の定電流源１５２の他端に接続され、ＶＩＮ＋、ＶＢ＋にゲートがそれぞれ接続され、差動対を構成するＮｃｈトランジスタＭＮ１、ＭＮ２と、
共通接続されたソースが第２の定電流源１５３の他端に接続され、ＶＢ−、ＶＩＮ−にゲートがそれぞれ接続され、差動対を構成するＮｃｈトランジスタＭＮ３、ＭＮ４と、
ソースが電源端子４００に接続され、ドレインとゲートが接続され（ダイオード接続され）、ドレインがＮｃｈトランジスタＭＮ１、ＭＮ３のドレインに接続されたＰｃｈトランジスタＭＰ１と、
ソースが電源端子４００に接続され、ドレインとゲートが接続され（ダイオード接続され）、ドレインがＮｃｈトランジスタＭＮ２、ＭＮ４のドレインに接続されたＰｃｈトランジスタＭＰ２と、
を備えている。
ラッチ部１５１は、
ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ１のゲートに接続され、ドレインがＶＯＵＴ＋に接続されたＰｃｈトランジスタＭＰ３（プリアンプ部５１０のＰｃｈトランジスタＭＰ１とカレントミラーを構成する）と、
ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ２のゲートに接続され、ドレインがＶＯＵＴ−に接続されたＰｃｈトランジスタＭＰ４（プリアンプ部５１０のＰｃｈトランジスタＭＰ２とカレントミラーを構成する）と、
ソースがグランド端子４０１に共通に接続され、ドレインがＶＯＵＴ＋、ＶＯＵＴ−にそれぞれ接続され、それぞれのゲートが他方のドレインに交差接続されたＮｃｈトランジスタＭＮ７、ＭＮ８と、
ＶＯＵＴ＋とＶＯＵＴ−間に接続され、リセット信号ＲＳＴをゲートに受けるＮｃｈトランジスタＭＮ５、ＭＮ６と、
を備えている。
ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ１のゲートに接続され、ドレインがＶＯＵＴ＋に接続されたＰｃｈトランジスタＭＰ３（プリアンプ部５１０のＰｃｈトランジスタＭＰ１とカレントミラーを構成する）と、
ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ２のゲートに接続され、ドレインがＶＯＵＴ−に接続されたＰｃｈトランジスタＭＰ４（プリアンプ部５１０のＰｃｈトランジスタＭＰ２とカレントミラーを構成する）と、
ソースがグランド端子４０１に共通に接続され、ドレインがＶＯＵＴ＋、ＶＯＵＴ−にそれぞれ接続され、それぞれのゲートが他方のドレインに交差接続されたＮｃｈトランジスタＭＮ７、ＭＮ８と、
ＶＯＵＴ＋とＶＯＵＴ−間に接続され、リセット信号ＲＳＴをゲートに受けるＮｃｈトランジスタＭＮ５、ＭＮ６と、
を備えている。
図１４の４つの入力端子ＶＩＮ＋、ＶＩＮ−、ＶＢ＋、ＶＢ−は、例えば、図１１の４端子コンパレータ５０２では、ＶＣＰ−、ＶＣＰ＋、Ｅ２（ＶＳＵＢ−）、Ｂ２（ＶＳＵＢ＋）にそれぞれ接続され、図１１の４端子コンパレータ５０３では、ＶＣＰ−、ＶＣＰ＋、Ｂ２（ＶＳＵＢ＋）、Ｅ２（ＶＳＵＢ−）にそれぞれ接続される。
４端子コンパレータ５０２、５０３は２つの動作モードを持つ。ラッチ部１５１のリセット信号ＲＳＴ＝Ｈｉｇｈのとき、リセット用スイッチ（ＭＮ５、ＭＮ６）により、出力電圧ＶＯＵＴ＋、ＶＯＵＴ−が同電位に保たれる。
ラッチ部１５１のリセット信号ＲＳＴ＝Ｌｏｗのとき、ＮｃｈトランジスタＭＮ５、ＭＮ６はＯＦＦする。ＰｃｈトランジスタＭＰ１には、ＮｃｈトランジスタＭＮ１のドレイン電流（ＩＤ１）と、ＮｃｈトランジスタＭＮ３のドレイン電流（ＩＤ３）の和電流が流れ、ＰｃｈトランジスタＭＰ１とカレントミラーを構成するＰｃｈトランジスタＭＰ３のドレインには、ＰｃｈトランジスタＭＰ１のドレイン電流のミラー電流（＝ＩＤ１＋ＩＤ３）が流れる。ＰｃｈトランジスタＭＰ２には、ＮｃｈトランジスタＭＮ２のドレイン電流（ＩＤ２）とＮｃｈトランジスタＭＮ４のドレイン電流（ＩＤ４）の和電流が流れ、ＰｃｈトランジスタＭＰ２とカレントミラーを構成するＰｃｈトランジスタＭＰ４のドレインには、ＰｃｈトランジスタＭＰ２のドレイン電流のミラー電流（＝ＩＤ２＋ＩＤ４）が流れる。
ＰｃｈトランジスタＭＰ４のドレイン電流（＝ＩＤ２＋ＩＤ４）の方が、ＰｃｈトランジスタＭＰ３のドレイン電流（＝ＩＤ１＋ＩＤ３）よりも小さい場合、ＮｃｈトランジスタＭＮ８のゲート電位（ＶＯＵＴ＋）は、ＮｃｈトランジスタＭＮ７のゲート電位よりも電源電位ＶＤＤ側にあり、ＯＮ状態のＮｃｈトランジスタＭＮ８により、ＶＯＵＴ−をグランド端子４０１に放電してＬｏｗ電位とし、このため、ＶＯＵＴ−にゲートが接続されたＮｃｈトランジスタＭＮ７がＯＦＦし、ＶＯＵＴ＋は、電源電位（Ｈｉｇｈ電位）とされる。逆に、ＰｃｈトランジスタＭＰ４のドレイン電流の方が、ＰｃｈトランジスタＭＰ３のドレイン電流よりも大きい場合、ＮｃｈトランジスタＭＮ７のゲート電位（ＶＯＵＴ−）が電源電位ＶＤＤ側にあり、ＮｃｈトランジスタＭＮ７がＯＮし、ＶＯＵＴ＋はＬｏｗ電位、ＶＯＵＴ−がＨｉｇｈ電位とされる。したがって、（ＶＩＮ＋）＋（ＶＢ−）に対応する電圧と、（ＶＩＮ−）＋（ＶＢ＋）に対応する電圧が大小比較され、Ｎｃｈトランジスタクロスカップル（ＭＮ７、ＭＮ８）による正帰還に応じてＶＯＵＴ＋、ＶＯＵＴ−の一方はＬｏｗ電位、他方はＨｉｇｈ電位となる。（ＶＩＮ＋）＋（ＶＢ−）の方が（ＶＩＮ−）＋（ＶＢ＋）よりも大きい場合、ＶＯＵＴ＋はＨｉｇｈ電位、ＶＯＵＴ−はＬｏｗ電位、逆に、（ＶＩＮ＋）＋（ＶＢ−）の方が（ＶＩＮ−）＋（ＶＢ＋）よりも小さい場合、ＶＯＵＴ＋はＬｏｗ電位、ＶＯＵＴ−はＨｉｇｈ電位となる。
國方直也ほか、「逐次比較型ＡＤコンバータのマルチビット化の一手法」、電子回路研究会、 ２０１０年６月１０・１１日、発表論文ＥＣＴ−１０−６９
上記した関連技術の分析を以下に与える。
ＳｕｂＤＡＣ５０１の容量に付加される寄生容量の中で最も大きい４端子コンパレータ５０２、５０３のプリアンプ部５１０のトランジスタのゲート容量の影響により、ＳｕｂＤＡＣ５０１で生成される比較電圧に誤差が発生し、高精度化の実現が困難である、という問題がある。その理由は、以下の通りである。
すなわち、ＳｕｂＤＡＣ５０１の容量（２０８、２１１）、（２０９、２１２）、（２１０、２１３）の容量比１：１：２に対し、４端子コンパレータ５０２、５０３のプリアンプ部５１０のトランジスタのゲート容量（図１４のＶＢ＋／ＶＢ−端子にゲートが接続されたＮｃｈトランジスタＭＮ２、ＭＮ３のゲート容量）が付加されることで、所望の容量比から、外れるためである。
この点について本発明者によって為された分析を以下に詳説する。図１１に示したマルチビットＳＡＲ−ＡＤＣの構成と、図１４の４端子コンパレータの構成から、ＳｕｂＤＡＣ５０１のノードＢ２、Ｅ２は、４端子コンパレータ５０２、５０３のプリアンプ部５１０のＮｃｈトランジスタＭＮ２とＭＮ３のゲートに接続されている。
図１５は、ＳｕｂＤＡＣ５０１と４端子コンパレータ５０２、５０３の端子ＶＢ＋／ＶＢ−の接続を例示した図である（関連技術の問題点の説明用に本発明者が作成した図である）。ＳｕｂＤＡＣ５０１のノードＢ２は、４端子コンパレータ５０２のＶＢ−端子（ＮｃｈトランジスタＮＭ３のゲート）に接続されるとともに、４端子コンパレータ５０３のＶＢ＋端子（ＮｃｈトランジスタＮＭ２のゲート）に接続されている。ＳｕｂＤＡＣ５０１のノードＥ２は、４端子コンパレータ５０２のＶＢ＋端子（ＮｃｈトランジスタＮＭ２のゲート）に接続されるとともに、４端子コンパレータ５０３のＶＢ−端子（ＮｃｈトランジスタＮＭ３のゲート）に接続されている。
上述したように、図１３の期間Ｔ１１において、ＳｕｂＤＡＣ５０１のノードＣ２に一端が接続された容量２１０の前記一端を、ＯＮ状態のスイッチ２０３を介してコモン電圧ＶＣＭに放電し、スイッチ２０１をＯＮ、スイッチ２０２をＯＦＦとすることで、ノードＡ２、Ｂ２にそれぞれつながる容量に電荷を保持している。同様に、ＳｕｂＤＡＣ５０１のノードＦ２に一端が接続された容量２１３の前記一端をＯＮ状態のスイッチ２０７を介してコモン電圧ＶＣＭに放電し、スイッチ２０５をＯＮ、スイッチ２０６をＯＦＦとすることで、ノードＤ２、Ｅ２にそれぞれつながる容量に電荷を保持している。
このとき、ＳｕｂＤＡＣ５０１のノードＡ２、Ｂ２（ノードＡ２、Ｂ２間のスイッチ２０１はＯＮ）につながる容量に保持されている電荷をＱ１＋、ノードＤ２、Ｅ２（ノードＤ２、Ｅ２間のスイッチ２０５はＯＮ）につながる容量に保持されている電荷をＱ１−とすると、Ｑ１＋、Ｑ１−はそれぞれ次式（７）、（８）で与えられる。
Ｑ１＋＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）×（（ＶＲＥＦ＋）−ＶＣＭ） ・・・（７）
Ｑ１−＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）×（（ＶＲＥＦ−）−ＶＣＭ） ・・・（８）
上述したように、図１３の期間Ｔ１２において、スイッチ２０２をＯＮ（スイッチ２０１はＴ１１と同様ＯＮのまま）、スイッチ２０３をＯＦＦとし、電荷を保持しているノードＡ２、Ｂ２にそれぞれつながる容量（２０８、２０９、４端子コンパレータ５０２、５０３のトランジスタＭＮ３、ＭＮ２のゲート容量）と、期間Ｔ１１で電荷を放電したノードＣ２につながる容量２１０を接続する。同様に、スイッチ２０６をＯＮ（スイッチ２０５はＴ１１と同様ＯＮのまま）、スイッチ２０７をＯＦＦとし、電荷を保持しているノードＤ２、Ｅ２にそれぞれつながる容量（２１１、２１２、４端子コンパレータ５０２、５０３のトランジスタＭＮ２、ＭＮ３のゲート容量）と、期間Ｔ１１で電荷を放電したノードＦ２につながる容量２１３を接続する。
ＳｕｂＤＡＣ５０１のノードＢ２の電圧をＶ１＋、ノードＥ２の電圧をＶ１−とすると、Ｖ１＋、Ｖ１−は、次式（９）、（１０）で与えられる。
Ｖ１＋＝（Ｑ１＋）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）＋ＶＣＭ
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（９）
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（９）
Ｖ１−＝（Ｑ１−）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）＋ＶＣＭ
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（１０）
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（１０）
上述したように、図１３の期間Ｔ１３において、ＳｕｂＤＡＣ５０１のノードＡ２、Ｂ２、Ｃ２につながる容量の全電荷Ｑ１＋のうち、ノードＢ２、Ｃ２につながる容量の電荷をコモン電圧ＶＣＭに放電し、ノードＡ２につながる容量の電荷を保持している。同様に、ＳｕｂＤＡＣ５０１のノードＤ２、Ｅ２、Ｆ２につながる容量の全電荷Ｑ１−のうちノードＥ２、Ｆ２につながる容量の電荷をコモン電圧ＶＣＭに放電し、ノードＤ２につながる容量の電荷を保持している。
ＳｕｂＤＡＣ５０１のノードＡ２につながる容量に保持されている電荷をＱ２＋、ノードＤ２につながる容量に保持されている電荷をＱ２−とすると、Ｑ２＋、Ｑ２−はそれぞれ次式（１１）、（１２）で与えられる。
Ｑ２＋＝（Ｑ１＋）×（“ノードＡ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）×（“ノードＡ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）×（（ＶＲＥＦ＋）−ＶＣＭ） ・・・（１１）
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）×（“ノードＡ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）×（（ＶＲＥＦ＋）−ＶＣＭ） ・・・（１１）
Ｑ２−＝（Ｑ１−）×（“ノードＤ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）×（“ノードＤ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）×（（ＶＲＥＦ−）−ＶＣＭ） ・・・（１２）
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）×（“ノードＤ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）×（（ＶＲＥＦ−）−ＶＣＭ） ・・・（１２）
上述したように、図１３の期間Ｔ１４において、電荷を保持しているノードＡ２につながる容量と、電荷を放電したノードＢ２、Ｃ２につながる容量を接続する。同様に、電荷を保持しているノードＤ２につながる容量と、電荷を放電したノードＥ２、Ｆ２につながる容量を接続する。
ノードＡ２、Ｂ２、Ｃ２の電圧をＶ２＋、ノードＤ２、Ｅ２、Ｆ２の電圧をＶ２−とすると、Ｖ２＋、Ｖ２−は式（１３）、（１４）で与えられる。
Ｖ２＋＝（Ｑ２＋）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）＋ＶＣＭ
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）×（“ノードＡ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
・・・（１３）
＝（“ノードＡ２につながる容量”の容量値＋“ノードＢ２につながる容量”の容量値）×（“ノードＡ２につながる容量”の容量値）／（“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和）＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
・・・（１３）
Ｖ２−＝（Ｑ２−）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量” の容量値の和）＋ＶＣＭ
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）×（“ノードＤ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
・・・（１４）
＝（“ノードＤ２につながる容量”の容量値＋“ノードＥ２につながる容量”の容量値）×（“ノードＤ２につながる容量”の容量値）／（“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和）＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
・・・（１４）
図１５のＳｕｂＤＡＣ５０１、４端子コンパレータ５０２、５０３の接続状態のとき、４端子コンパレータ５０２のプリアンプ部５１０のＮｃｈトランジスタＭＮ３のゲート容量と、４端子コンパレータ５０３のプリアンプ部５１０のＮｃｈトランジスタＭＮ２のゲート容量の合計容量値をＣＰとし、４端子コンパレータ５０２のプリアンプ部５１０のＮｃｈトランジスタＭＮ２のゲート容量と、４端子コンパレータ５０３のプリアンプ部５１０のＮｃｈトランジスタＭＮ３のゲート容量の合計容量値をＣＰとする。４端子コンパレータ５０２のＮｃｈトランジスタＭＮ３、ＭＮ２のゲートはそれぞれノードＢ２、Ｅ２に接続し、４端子コンパレータ５０３のＮｃｈトランジスタＭＮ２、ＭＮ３のゲートはそれぞれノードＢ２、Ｅ２に接続している。
ここで、“ノードＡ２につながる容量”は容量２０８である。
“ノードＢ２につながる容量”は、容量２０９と、４端子コンパレータ５０２のＮｃｈトランジスタＭＮ３のゲート容量と、４端子コンパレータ５０３のＮｃｈトランジスタＭＮ２のゲート容量からなる。
“ノードＡ２、Ｂ２、Ｃ２につながる容量”は、容量２０８と容量２０９と、４端子コンパレータ５０２のＮｃｈトランジスタＭＮ３のゲート容量と、４端子コンパレータ５０３のＮｃｈトランジスタＭＮ２のゲート容量と、容量２１０からなる。
“ノードＤ２につながる容量”は容量２１１である。
“ノードＥ２につながる容量”は、容量２１２と、４端子コンパレータ５０２のＮｃｈトランジスタＭＮ２のゲート容量と、４端子コンパレータ５０３のＮｃｈトランジスタＭＮ３のゲート容量からなる。
“ノードＤ２、Ｅ２、Ｆ２につながる容量”は、容量２１１と、容量２１２と、４端子４端子コンパレータ５０２のＮｃｈトランジスタＭＮ２のゲート容量と４端子コンパレータ５０３のＮｃｈトランジスタＭＮ３のゲート容量と、容量２１３からなる。
以上より、
“ノードＡ２につながる容量”の容量値＝１Ｃ
“ノードＢ２につながる容量”の容量値＝１Ｃ＋ＣＰ
“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和＝４Ｃ＋ＣＰ
“ノードＤ２につながる容量”の容量値＝１Ｃ
“ノードＥ２につながる容量”の容量値＝１Ｃ＋ＣＰ
“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和＝４Ｃ＋ＣＰ
となる。
“ノードＡ２につながる容量”の容量値＝１Ｃ
“ノードＢ２につながる容量”の容量値＝１Ｃ＋ＣＰ
“ノードＡ２、Ｂ２、Ｃ２につながる容量”の容量値の和＝４Ｃ＋ＣＰ
“ノードＤ２につながる容量”の容量値＝１Ｃ
“ノードＥ２につながる容量”の容量値＝１Ｃ＋ＣＰ
“ノードＤ２、Ｅ２、Ｆ２につながる容量”の容量値の和＝４Ｃ＋ＣＰ
となる。
１回目の比較電圧は、式（９）、（１０）より
Ｖ１＋＝（２Ｃ＋ＣＰ）／（４Ｃ＋ＣＰ）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
Ｖ１＋＝（２Ｃ＋ＣＰ）／（４Ｃ＋ＣＰ）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
Ｖ１−＝（２Ｃ＋ＣＰ）／（４Ｃ＋ＣＰ）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴ （（Ｖ１＋）−（Ｖ１−））＝（（２Ｃ＋ＣＰ）／（４Ｃ＋ＣＰ））×（（ＶＲＥＦ＋）−（ＶＲＥＦ−）） ・・・（１５）
上式（１５）で、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））とすると、次式が得られる。
（（Ｖ１＋）−（Ｖ１−））＝（２Ｃ＋ＣＰ）／（２×（４Ｃ＋ＣＰ））×ΔＶＲＥＦ ・・・（１６）
（（Ｖ１＋）−（Ｖ１−））＝（２Ｃ＋ＣＰ）／（２×（４Ｃ＋ＣＰ））×ΔＶＲＥＦ ・・・（１６）
式（１６）から、ＣＰ＝０．５Ｃのとき、
（Ｖ１＋）−（Ｖ１−）＝（２．５／９）×ΔＶＲＥＦ ・・・（１７）
（Ｖ１＋）−（Ｖ１−）＝（２．５／９）×ΔＶＲＥＦ ・・・（１７）
理想値（Ｖ１＋）−（Ｖ１−）＝（１／４）×ΔＶＲＥＦからの誤差は、
（２．５／９−１／４）×ΔＶＲＥＦ＝（１／３６）ΔＶＲＥＦ
となり、１２ｂｉｔ換算（ΔＶＲＥＦ＝４０９６）で、１１４ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）（ＡＤＣの最小ステップ（量子化ステップサイズ）の１１４倍）の誤差となる。
（２．５／９−１／４）×ΔＶＲＥＦ＝（１／３６）ΔＶＲＥＦ
となり、１２ｂｉｔ換算（ΔＶＲＥＦ＝４０９６）で、１１４ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）（ＡＤＣの最小ステップ（量子化ステップサイズ）の１１４倍）の誤差となる。
ＣＰ＝１Ｃのとき
（Ｖ１＋）−（Ｖ１−）＝（３／１０）×ΔＶＲＥＦ ・・・（１８）
（Ｖ１＋）−（Ｖ１−）＝（３／１０）×ΔＶＲＥＦ ・・・（１８）
理想値（１／４）×ΔＶＲＥＦからの誤差は、
（３／１０−１／４）ΔＶＲＥＦ＝（１／２０）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で２０５ＬＳＢの誤差となる。
（３／１０−１／４）ΔＶＲＥＦ＝（１／２０）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で２０５ＬＳＢの誤差となる。
ＣＰ＝２Ｃのとき
（Ｖ１＋）−（Ｖ１−）＝（４／１２）ΔＶＲＥＦ ・・・（１９）
（Ｖ１＋）−（Ｖ１−）＝（４／１２）ΔＶＲＥＦ ・・・（１９）
理想値（１／４）×ΔＶＲＥＦからの誤差は、
（４／１２−１／４）ΔＶＲＥＦ＝（１／１２）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で３４１ＬＳＢの誤差となる。
（４／１２−１／４）ΔＶＲＥＦ＝（１／１２）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で３４１ＬＳＢの誤差となる。
また、２回目の比較電圧は、式（１３）、（１４）より
Ｖ２＋＝（２Ｃ＋ＣＰ）×Ｃ／（４Ｃ＋ＣＰ）２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
Ｖ２＋＝（２Ｃ＋ＣＰ）×Ｃ／（４Ｃ＋ＣＰ）２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
Ｖ２−＝（２Ｃ＋ＣＰ）×Ｃ／（４Ｃ＋ＣＰ）２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴ （Ｖ２＋）−（Ｖ２−）＝（２Ｃ＋ＣＰ）×Ｃ／（４Ｃ＋ＣＰ）２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−）） ・・・（２０）
上式（２０）で、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））とすると、次式が得られる。
（Ｖ２＋）−（Ｖ２−）＝（２Ｃ＋ＣＰ）×Ｃ／（２×（４Ｃ＋ＣＰ）２）×ΔＶＲＥＦ ・・・（２１）
式（２１）から、ＣＰ＝０．５Ｃのとき
（Ｖ２＋）−（Ｖ２−）＝（２．５／４０．５）×ΔＶＲＥＦ ・・・（２２）
（Ｖ２＋）−（Ｖ２−）＝（２．５／４０．５）×ΔＶＲＥＦ ・・・（２２）
理想値（Ｖ１＋）−（Ｖ１−）＝（１／１６）×ΔＶＲＥＦからの誤差は、
（２．５／４０．５−１／１６）×ΔＶＲＥＦ＝−（１／１２９６）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で３ＬＳＢ相当の誤差となる。
（２．５／４０．５−１／１６）×ΔＶＲＥＦ＝−（１／１２９６）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で３ＬＳＢ相当の誤差となる。
ＣＰ＝１Ｃのとき
（Ｖ２＋）−（Ｖ２−）＝（３／５０）×ΔＶＲＥＦ ・・・（２３）
（Ｖ２＋）−（Ｖ２−）＝（３／５０）×ΔＶＲＥＦ ・・・（２３）
理想値（１／１６）×ΔＶＲＥＦからの誤差は、
（３／５０−１／１６）×ΔＶＲＥＦ＝−（１／４００）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で１０ＬＳＢ相当の誤差となる。
（３／５０−１／１６）×ΔＶＲＥＦ＝−（１／４００）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で１０ＬＳＢ相当の誤差となる。
ＣＰ＝２Ｃのとき
（Ｖ２＋）−（Ｖ２−）＝（４／７２）×ΔＶＲＥＦ ・・・（２４）
（Ｖ２＋）−（Ｖ２−）＝（４／７２）×ΔＶＲＥＦ ・・・（２４）
理想値（１／１６）×ΔＶＲＥＦからの誤差は、
（４／７２−１／１６）×ΔＶＲＥＦ＝−（１／１４４）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で２８ＬＳＢ相当の誤差となる。
（４／７２−１／１６）×ΔＶＲＥＦ＝−（１／１４４）×ΔＶＲＥＦ
となり、１２ｂｉｔ換算で２８ＬＳＢ相当の誤差となる。
以上のように、ノードＢ２、Ｅ２につながる４端子コンパレータ５０２、５０３のプリアンプ部５１０のＮｃｈトランジスタのゲート容量２個分（２個分の合計容量値ＣＰ）が常時つながることで、以下のような誤差が発生する。
前記した問題点の少なくとも１つを解決するため、本発明は概略以下の構成とされる（ただし、以下に制限されない）。
本発明によれば、アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主ＤＡ変換器と、
前記探索範囲を設定するための制御信号を受け、対応する電圧を出力する副ＤＡ変換器と、
少なくとも１つのコンパレータと、
前記副ＤＡ変換器の出力と前記コンパレータとの間に配設され、与えられた切替制御信号に基づき、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力又はコモン電圧に切り替えるセレクタと、
前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主ＤＡ変換器に前記デジタル値を与え、前記副ＤＡ変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、
を備え、前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う逐次比較型ＡＤ変換器が提供される。
前記探索範囲を設定するための制御信号を受け、対応する電圧を出力する副ＤＡ変換器と、
少なくとも１つのコンパレータと、
前記副ＤＡ変換器の出力と前記コンパレータとの間に配設され、与えられた切替制御信号に基づき、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力又はコモン電圧に切り替えるセレクタと、
前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主ＤＡ変換器に前記デジタル値を与え、前記副ＤＡ変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、
を備え、前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う逐次比較型ＡＤ変換器が提供される。
本発明によれば、アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主ＤＡ変換器と、前記探索範囲を設定するためのデジタル制御信号を受け、対応する電圧を出力する副ＤＡ変換器と、少なくとも１つのコンパレータと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主ＤＡ変換器に前記デジタル値を与え、前記副ＤＡ変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、を備えた逐次比較型ＡＤ変換器の制御方法であって、
前記副ＤＡ変換器の出力と前記コンパレータとの間にセレクタを設け、
前記逐次比較レジスタロジックからの切替制御信号に基づき、前記セレクタにより、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力、又はコモン電圧に切り替え、前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型ＡＤ変換器の制御方法が提供される。
前記副ＤＡ変換器の出力と前記コンパレータとの間にセレクタを設け、
前記逐次比較レジスタロジックからの切替制御信号に基づき、前記セレクタにより、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力、又はコモン電圧に切り替え、前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型ＡＤ変換器の制御方法が提供される。
本発明によれば、副ＤＡ変換器の出力端子につながるコンパレータのトランジスタのゲート容量が副ＤＡ変換器の容量に付加されても、所望の容量比となるように制御することで、副ＤＡ変換器の出力電圧を理想値に補正することができる。この結果、逐次比較型ＡＤ変換器の高精度化を可能とし、前記した問題点を解決する事ができる。上記以外の本発明の特徴、効果等は、添付図面、実施形態等の記載からも当業者には明らかとされよう。
本発明の好ましい形態について説明する。本発明によれば、いくつかの好ましい形態の１つにおいて、アナログ入力電圧の探索範囲を設定するデジタル値（ＤＳＲ）を受け、対応する比較電圧を出力する主ＤＡ変換器（ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３）と、探索範囲を設定するための制御信号を受け、対応する比較電圧を出力する副ＤＡ変換器（ＳｕｂＤＡＣ１０１）と、複数のコンパレータ（１０５、１０６、１０７）と、副ＤＡ変換器（ＳｕｂＤＡＣ１０１）の出力とコンパレータ（１０５、１０７）間に配設され、与えられた切替制御信号に基づき、前記コンパレータ（１０５、１０７）の入力に供給する信号を、前記副ＤＡ変換器（ＳｕｂＤＡＣ１０１）の出力又はコモン電圧（ＶＣＭ）に切り替えるセレクタ（１０４）と、前記コンパレータ（１０５−１０７）での比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、主ＤＡ変換器（ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３）にデジタル値（ＤＳＲ）を与え、副ＤＡ変換器（ＳｕｂＤＡＣ１０１）に制御信号を与え、前記セレクタ（１０４）に切替制御信号を与える逐次比較レジスタロジック（１０８）と、を備え、コンパレータ（１０５、１０７）の各々は、前記主ＤＡ変換器（１０２、１０３）からの出力（ＶＣＰ＋、ＶＣＰ−）と、前記セレクタ（１０４）から出力される前記副ＤＡ変換器（１０１）の出力又は前記コモン電圧（ＶＣＭ）を受け比較を行う。
好ましい形態の１つによれば、前記副ＤＡ変換器（ＳｕｂＤＡＣ１０１）は、一端がコモン電圧（ＶＣＭ）に共通に接続され、他端が基準電圧と前記コモン電圧（ＶＣＭ）と間にスイッチを間に介して接続されるノード（例えばＡ１、Ｂ１、Ｃ１）にそれぞれ接続され、容量値が予め定められた所定比（１：１：２）の複数の容量（第１乃至第３の容量）を備え、少なくとも二つの容量の前記コモン電圧に接続される側と反対側の端子を、前記副ＤＡ変換器の出力（Ａ１、Ｂ１）として、前記セレクタ（１０４）の入力に接続する構成としてもよい。
好ましい形態の１つによれば、前記副ＤＡ変換器（ＳｕｂＤＡＣ１０１）は、一端がコモン電圧（ＶＣＭ）に共通に接続され、他端が、第１の基準電圧（ＶＲＥＦ＋）と前記コモン電圧（ＶＣＭ）との間にそれぞれ第１乃至第４のスイッチ（２００、２０１、２０２、２０３）を間に介して接続される第１乃至第３ノード（Ａ１、Ｂ１、Ｃ１）にそれぞれ接続され、容量値が１：１：２の第１乃至第３の容量（２０８−２１０）と、一端がコモン電圧（ＶＣＭ）に共通に接続され、他端が、第２の基準電圧（ＶＲＥＦ−）と前記コモン電圧（ＶＣＭ）との間にそれぞれ第５乃至第８のスイッチ（２０４、２０５、２０６、２０７）を間に介して接続される第４乃至第６のノード（Ｄ１、Ｅ１、Ｆ１）にそれぞれ接続され、容量値が１：１：２の第４乃至第６の容量と、を備え、前記第１、第２の容量の前記コモン電圧に接続される側と反対側の他端が接続される第１、第２のノード（Ａ１、Ｂ１）と、前記第４、第５の容量の前記コモン電圧に接続される側と反対側の他端が接続される第４、第５のノード（Ｄ１、Ｅ１）を、前記副ＤＡ変換器（ＳｕｂＤＡＣ１０１）の出力（比較電圧）として、前記セレクタ（１０４）の入力に接続し、変換時、まず、前記第１乃至第３の容量を前記第１の基準電圧で充電し、前記第４乃至第６の容量を前記第２の基準電圧で充電し、それ以降の比較において、前記第１乃至第３の容量、前記第４乃至第６の容量のうち、前記第１、第２の基準電圧（ＶＲＥＦ＋、ＶＲＥＦ−）から１つ又は複数の容量を切り離し、前記副ＤＡ変換器（ＳｕｂＤＡＣ１０１）の出力（Ａ１、Ｂ１、Ｄ１、Ｅ１）に接続する前記コンパレータのトランジスタのゲート容量が前記副ＤＡ変換器の容量に付加された場合でも、前記第１の基準電圧と前記第２の基準電圧の差電圧の２倍を参照電圧として、前記副ＤＡ変換器から出力される電圧（比較電圧）が、１回目の比較では、前記参照電圧の１／４、ｎ回目（ただし、ｎは２以上の所定の正整数）の比較では、前記参照電圧の（１／４）のｎ乗の電圧を出力するように、前記セレクタ（１０４）を介して、前記コモン電圧（ＶＣＭ）を前記コンパレータ（１０５／１０７）のトランジスタのゲートに接続する構成としてもよい。
好ましい形態の１つによれば、前記主ＤＡ変換器が、正極性と負極性のアナログ入力電圧を入力する第１、第２の主ＤＡ変換器（ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３）を備え、前記コンパレータは、それぞれが、前記第１、第２の主ＤＡ変換器の出力電圧（ＶＣＰ＋、ＶＣＰ−）と、前記セレクタ（１０４）で選択出力される、前記副ＤＡ変換器からの出力（Ａ１／Ｂ１、Ｄ１／Ｅ１）又はコモン電圧（ＶＣＭ）を受ける第１、第２のコンパレータ（１０５、１０７）を備え、別途、前記第１、第２の主ＤＡ変換器の出力電圧（ＶＣＰ＋、ＶＣＰ−）を電圧比較する第３のコンパレータ（１０６）を備えた構成としてもよい。
好ましい形態の１つによれば、前記第１、第２のコンパレータの各々は、第１の電源端子（４０１）に一端が接続された第１、第２の電流源（１５２、１５３）と、
共通接続されたソースが第１の電流源（１５２）の他端に接続された第１乃至第４のトランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）と、
共通接続されたソースが第２の電流源（１５３）の他端に接続された第５乃至第８のトランジスタ（ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２）と、
第２の電源端子に接続された第１、第２のカレントミラー回路（（ＭＰ１、ＭＰ３）、（ＭＰ２、ＭＰ４））と、
を備え、
前記第１、第２、第５、第６のトランジスタ（Ｍ１１、Ｍ１２、Ｍ３１、Ｍ３２）のドレインは共通接続され、第１のカレントミラー回路（ＭＰ１、ＭＰ３）の入力に接続され、
前記第３、第４、第７、第８のトランジスタ（Ｍ２１、Ｍ２２、Ｍ４１、Ｍ４２）のドレインは共通接続された第２のカレントミラー回路（ＭＰ２、ＭＰ４）の入力に接続され、
前記第１乃至第４のトランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）のゲートは、中点電位（ＶＣＭ）に関して正極側の第１乃至第４の入力端子（Ｐ１、Ｐ２、Ｐ３、Ｐ４）に接続され、
前記第５乃至第８のトランジスタ（Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２）のゲートは、前記中点電位に関して負極側の第１乃至第４の入力端子（Ｍ３、Ｍ４、Ｍ１、Ｍ２）に接続され、前記第１のカレントミラー（ＭＰ１、ＭＰ３）の出力は差動出力の第１の出力端子（ＶＯＵＴ＋）に接続され、
前記第２のカレントミラー（ＭＰ２、ＭＰ４）の出力は前記差動出力の第２の出力端子（ＶＯＵＴ−）に接続され、さらに、
第１の電源端子（４０１）と前記第１、第２の出力端子（ＶＯＵＴ＋、ＶＯＵＴ−）間に配設された、ドレインとゲートがクロス接続されたクロスカップル・トランジスタ対（ＭＮ７、ＭＮ８）と、
前記第１、第２の出力端子（ＶＯＵＴ＋、ＶＯＵＴ−）間を等電位にリセットするリセット回路（ＭＮ５、ＭＮ６）を備えた構成としてもよい。
共通接続されたソースが第１の電流源（１５２）の他端に接続された第１乃至第４のトランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）と、
共通接続されたソースが第２の電流源（１５３）の他端に接続された第５乃至第８のトランジスタ（ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２）と、
第２の電源端子に接続された第１、第２のカレントミラー回路（（ＭＰ１、ＭＰ３）、（ＭＰ２、ＭＰ４））と、
を備え、
前記第１、第２、第５、第６のトランジスタ（Ｍ１１、Ｍ１２、Ｍ３１、Ｍ３２）のドレインは共通接続され、第１のカレントミラー回路（ＭＰ１、ＭＰ３）の入力に接続され、
前記第３、第４、第７、第８のトランジスタ（Ｍ２１、Ｍ２２、Ｍ４１、Ｍ４２）のドレインは共通接続された第２のカレントミラー回路（ＭＰ２、ＭＰ４）の入力に接続され、
前記第１乃至第４のトランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２）のゲートは、中点電位（ＶＣＭ）に関して正極側の第１乃至第４の入力端子（Ｐ１、Ｐ２、Ｐ３、Ｐ４）に接続され、
前記第５乃至第８のトランジスタ（Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２）のゲートは、前記中点電位に関して負極側の第１乃至第４の入力端子（Ｍ３、Ｍ４、Ｍ１、Ｍ２）に接続され、前記第１のカレントミラー（ＭＰ１、ＭＰ３）の出力は差動出力の第１の出力端子（ＶＯＵＴ＋）に接続され、
前記第２のカレントミラー（ＭＰ２、ＭＰ４）の出力は前記差動出力の第２の出力端子（ＶＯＵＴ−）に接続され、さらに、
第１の電源端子（４０１）と前記第１、第２の出力端子（ＶＯＵＴ＋、ＶＯＵＴ−）間に配設された、ドレインとゲートがクロス接続されたクロスカップル・トランジスタ対（ＭＮ７、ＭＮ８）と、
前記第１、第２の出力端子（ＶＯＵＴ＋、ＶＯＵＴ−）間を等電位にリセットするリセット回路（ＭＮ５、ＭＮ６）を備えた構成としてもよい。
好ましい形態の１つによれば、前記第１のコンパレータ（１０５）において、
正極側の第１、第２の入力端子（Ｐ１、Ｐ２）は、前記第２の主ＤＡ変換器の出力端子（ＶＣＰ−）に接続され、
負極側の第３、第４の入力端子（Ｐ３、Ｐ４）は、前記セレクタ（１０４）の第２、第４の出力端子（ＶＳＯ１−、ＶＳＯ２−）に接続され、
負極側の第１、第２の入力端子（Ｍ１、Ｍ２）は、第１の主ＤＡ変換器の出力端子（ＶＣＰ＋）に接続され、
正極側の第３、第４の入力端子（Ｍ３、Ｍ４）は、前記セレクタの第１、第３の出力端子（ＶＳＯ１＋、ＶＳＯ２＋）に接続される構成としてもよい。また、
前記第２のコンパレータ（１０７）において、
正極側の第１、第２の入力端子（Ｐ１、Ｐ２）は、前記第１の主ＤＡ変換器の出力端子（ＶＣＰ−）に接続され、
正極側の第３、第４の入力端子（Ｐ３、Ｐ４）は、前記セレクタ（１０４）の第５、第７の出力端子（ＶＳＯ３＋、ＶＳＯ４＋）に接続され、
負極側の第１、第２の入力端子（Ｍ１、Ｍ２）は、第２の主ＤＡ変換器の出力端子（ＶＣＰ＋）に接続され、
負極側の第３、第４の入力端子（Ｍ３、Ｍ４）は、前記セレクタ（１０４）の第６、第８の出力端子（ＶＳＯ３−、ＶＳＯ４−）に接続される構成としてもよい。
正極側の第１、第２の入力端子（Ｐ１、Ｐ２）は、前記第２の主ＤＡ変換器の出力端子（ＶＣＰ−）に接続され、
負極側の第３、第４の入力端子（Ｐ３、Ｐ４）は、前記セレクタ（１０４）の第２、第４の出力端子（ＶＳＯ１−、ＶＳＯ２−）に接続され、
負極側の第１、第２の入力端子（Ｍ１、Ｍ２）は、第１の主ＤＡ変換器の出力端子（ＶＣＰ＋）に接続され、
正極側の第３、第４の入力端子（Ｍ３、Ｍ４）は、前記セレクタの第１、第３の出力端子（ＶＳＯ１＋、ＶＳＯ２＋）に接続される構成としてもよい。また、
前記第２のコンパレータ（１０７）において、
正極側の第１、第２の入力端子（Ｐ１、Ｐ２）は、前記第１の主ＤＡ変換器の出力端子（ＶＣＰ−）に接続され、
正極側の第３、第４の入力端子（Ｐ３、Ｐ４）は、前記セレクタ（１０４）の第５、第７の出力端子（ＶＳＯ３＋、ＶＳＯ４＋）に接続され、
負極側の第１、第２の入力端子（Ｍ１、Ｍ２）は、第２の主ＤＡ変換器の出力端子（ＶＣＰ＋）に接続され、
負極側の第３、第４の入力端子（Ｍ３、Ｍ４）は、前記セレクタ（１０４）の第６、第８の出力端子（ＶＳＯ３−、ＶＳＯ４−）に接続される構成としてもよい。
好ましい形態の１つによれば、前記セレクタ（１０４）は、前記副ＤＡ変換器からコモン電圧に対して正極性の第１、第２の出力（Ａ１、Ｂ１）と、負極性の第１、第２の出力（Ｄ１、Ｅ１）をそれぞれ受ける第１乃至第４の入力端子（Ａ１、Ｄ１、Ｂ１、Ｅ１）と、前記第１乃至第８の出力端子と、前記切替制御信号に基づき、オン・オフが制御されるスイッチ群（２５０−２６３）を備え、
第１、第２の出力端子（ＶＳＯ１＋、ＶＳＯ１−）は、正極性、負極性の前記第１、第１の出力（Ａ１、Ｄ１）をそれぞれに出力し、
第３の出力端子（ＶＳＯ２＋）は、正極性の前記第１の出力（Ａ１）、又はコモン電圧（ＶＣＭ）を出力し、
第４の出力端子（ＶＳＯ２−）は、負極性の前記第１の出力（Ｄ１）、又はコモン電圧（ＶＣＭ）を出力し、
第５の出力端子（ＶＳＯ３＋）は、正極性の前記第２の出力（Ｂ１）、又はコモン電圧（ＶＣＭ）を出力し、
第６の出力端子（ＶＳＯ３−）は、負極性の前記第２の出力（Ｅ１）、又はコモン電圧（ＶＣＭ）を出力し、
第７の出力端子（ＶＳＯ４＋）は、正極性の前記第２の出力（Ｂ１）、又はコモン電圧（ＶＣＭ）を出力し、
第８の出力端子（ＶＳＯ４−）は、負極性の前記第２の出力（Ｅ１）、又はコモン電圧（ＶＣＭ）を出力する構成としてもよい。
第１、第２の出力端子（ＶＳＯ１＋、ＶＳＯ１−）は、正極性、負極性の前記第１、第１の出力（Ａ１、Ｄ１）をそれぞれに出力し、
第３の出力端子（ＶＳＯ２＋）は、正極性の前記第１の出力（Ａ１）、又はコモン電圧（ＶＣＭ）を出力し、
第４の出力端子（ＶＳＯ２−）は、負極性の前記第１の出力（Ｄ１）、又はコモン電圧（ＶＣＭ）を出力し、
第５の出力端子（ＶＳＯ３＋）は、正極性の前記第２の出力（Ｂ１）、又はコモン電圧（ＶＣＭ）を出力し、
第６の出力端子（ＶＳＯ３−）は、負極性の前記第２の出力（Ｅ１）、又はコモン電圧（ＶＣＭ）を出力し、
第７の出力端子（ＶＳＯ４＋）は、正極性の前記第２の出力（Ｂ１）、又はコモン電圧（ＶＣＭ）を出力し、
第８の出力端子（ＶＳＯ４−）は、負極性の前記第２の出力（Ｅ１）、又はコモン電圧（ＶＣＭ）を出力する構成としてもよい。
好ましい形態の１つによれば、前記副ＤＡ変換器（１０１）は、第１の基準電圧端子（ＶＲＥＦ＋）とコモン電圧端子（ＶＣＭ）間に直列に接続され、前記逐次比較レジスタロジックからの第１乃至第４の制御信号によって、それぞれオン又はオフに制御される第１乃至第４のスイッチ（２００−２０３）を備え、さらに、
前記第１と第２のスイッチの接続点である第１のノード（Ａ１）と前記コモン電圧端子間、
前記第２と第３のスイッチの接続点である第２のノード（Ｂ１）と前記コモン電圧端子間、
前記第３と第４のスイッチの接続点である第３のノード（Ｃ１）と前記コモン電圧端子間に、
それぞれ第１乃至第３の容量（２０８、２０９、２１０）を備え、
前記第１、第２のノードが前記副ＤＡ変換器の第１、第２の出力として、前記セレクタ（１０４）の第１、第３の入力端子（Ａ１、Ｂ１）に接続され、
第２の基準電圧端子と前記コモン電圧端子間に直列に接続され、前記逐次比較レジスタからの前記第１乃至第４の制御信号によって、それぞれオン又はオフに制御される第５乃至第８のスイッチ（２０４−２０７）を備え、さらに、
前記第５と第６のスイッチの接続点である第４のノード（Ｄ１）と前記コモン電圧端子間、
前記第６と第７のスイッチの接続点である第５のノード（Ｅ１）と前記コモン電圧端子間、
前記第７と第８のスイッチの接続点である第６のノード（Ｆ１）と前記コモン電圧端子間に、
それぞれ第４乃至第６の容量（２１１、２１２、２１３）を備え、
前記第４、第５のノードが前記副ＤＡ変換器の第３、第４の出力として、前記セレクタの第２、第４の入力端子（Ｄ１、Ｅ１）に接続される構成としてもよい。
前記第１と第２のスイッチの接続点である第１のノード（Ａ１）と前記コモン電圧端子間、
前記第２と第３のスイッチの接続点である第２のノード（Ｂ１）と前記コモン電圧端子間、
前記第３と第４のスイッチの接続点である第３のノード（Ｃ１）と前記コモン電圧端子間に、
それぞれ第１乃至第３の容量（２０８、２０９、２１０）を備え、
前記第１、第２のノードが前記副ＤＡ変換器の第１、第２の出力として、前記セレクタ（１０４）の第１、第３の入力端子（Ａ１、Ｂ１）に接続され、
第２の基準電圧端子と前記コモン電圧端子間に直列に接続され、前記逐次比較レジスタからの前記第１乃至第４の制御信号によって、それぞれオン又はオフに制御される第５乃至第８のスイッチ（２０４−２０７）を備え、さらに、
前記第５と第６のスイッチの接続点である第４のノード（Ｄ１）と前記コモン電圧端子間、
前記第６と第７のスイッチの接続点である第５のノード（Ｅ１）と前記コモン電圧端子間、
前記第７と第８のスイッチの接続点である第６のノード（Ｆ１）と前記コモン電圧端子間に、
それぞれ第４乃至第６の容量（２１１、２１２、２１３）を備え、
前記第４、第５のノードが前記副ＤＡ変換器の第３、第４の出力として、前記セレクタの第２、第４の入力端子（Ｄ１、Ｅ１）に接続される構成としてもよい。
好ましい形態の１つによれば、前記セレクタ（１０４）は、前記第１の入力端子（Ａ１）と、前記第１、第３の出力端子（ＶＳＯ１＋、ＶＳＯ２＋）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第１、第２の切替制御信号（ＣＳＷ５、ＣＳＷ６）によりオン又はオフとされる第９、第１１のスイッチ（２５０、２５２）と、
前記第２の入力端子（Ｄ１）と、前記第２、第４の出力端子（ＶＳＯ１−、ＶＳＯ２−）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第１、第２の切替制御信号（ＣＳＷ５、ＣＳＷ６）によりオン又はオフとされる第１０、第１２のスイッチ（２５１、２５３）と、
前記第３の入力端子（Ｂ１）と、前記第５、第７の出力端子（ＶＳＯ３＋、ＶＳＯ４＋）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第３、第４の切替制御信号（ＣＳＷ７、ＣＳＷ８）によりオン又はオフとされる第１３、第１５のスイッチ（２５４、２５６）と、
前記第４の入力端子（Ｅ１）と、前記第６、第８の出力端子（ＶＳＯ３−、ＶＳＯ４−）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第３、第４の切替制御信号（ＣＳＷ７、ＣＳＷ８）によりオン又はオフとされる第１４、第１６のスイッチ（２５５、２５７）と、
前記第３、第４の出力端子（ＶＳＯ２＋、ＶＳＯ２−）と前記コモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第５の切替制御信号（ＣＳＷ９）により共通にオン又はオフとされる第１７、第１８のスイッチ（２５８、２５９）と、
前記第５、第６の出力端子（ＶＳＯ３＋、ＶＳＯ３−）とコモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第６の切替制御信号（ＣＳＷ１０）により共通にオン又はオフとされる第１９、第２０のスイッチ（２６０、２６１）と、
前記第７、第８の出力端子（ＶＳＯ４＋、ＶＳＯ４−）とコモン電圧間にそれぞれ接続され、前記逐次比較レジスタロジックからの第７の切替制御信号（ＣＳＷ１１）により共通にオン又はオフとされる第２１、第２２のスイッチ（２６２、２６３）と、を備えた構成としてもよい。以下、例示的な実施形態に即して説明する。
前記第２の入力端子（Ｄ１）と、前記第２、第４の出力端子（ＶＳＯ１−、ＶＳＯ２−）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第１、第２の切替制御信号（ＣＳＷ５、ＣＳＷ６）によりオン又はオフとされる第１０、第１２のスイッチ（２５１、２５３）と、
前記第３の入力端子（Ｂ１）と、前記第５、第７の出力端子（ＶＳＯ３＋、ＶＳＯ４＋）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第３、第４の切替制御信号（ＣＳＷ７、ＣＳＷ８）によりオン又はオフとされる第１３、第１５のスイッチ（２５４、２５６）と、
前記第４の入力端子（Ｅ１）と、前記第６、第８の出力端子（ＶＳＯ３−、ＶＳＯ４−）の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第３、第４の切替制御信号（ＣＳＷ７、ＣＳＷ８）によりオン又はオフとされる第１４、第１６のスイッチ（２５５、２５７）と、
前記第３、第４の出力端子（ＶＳＯ２＋、ＶＳＯ２−）と前記コモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第５の切替制御信号（ＣＳＷ９）により共通にオン又はオフとされる第１７、第１８のスイッチ（２５８、２５９）と、
前記第５、第６の出力端子（ＶＳＯ３＋、ＶＳＯ３−）とコモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第６の切替制御信号（ＣＳＷ１０）により共通にオン又はオフとされる第１９、第２０のスイッチ（２６０、２６１）と、
前記第７、第８の出力端子（ＶＳＯ４＋、ＶＳＯ４−）とコモン電圧間にそれぞれ接続され、前記逐次比較レジスタロジックからの第７の切替制御信号（ＣＳＷ１１）により共通にオン又はオフとされる第２１、第２２のスイッチ（２６２、２６３）と、を備えた構成としてもよい。以下、例示的な実施形態に即して説明する。
＜実施形態＞
はじめに、本発明に係る逐次比較型ＡＤ変換器を搭載した半導体装置の一例について概説する。図１８は、本発明に係る逐次比較型ＡＤ変換器を搭載した半導体装置の要部構成を示す図であり、逐次比較型ＡＤ変換器に直接関連しない回路ブロック等は省略されている。図１８を参照すると、半導体装置６は、逐次比較型ＡＤ変換器（マルチビットＳＡＲ−ＡＤＣ）１と、プログラム命令を実行し所望の演算・制御を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、逐次比較型ＡＤ変換器１を制御する制御回路３と、半導体装置６のアナログ電圧入力端子（外部端子）ＶＩＮ＋／ＶＩＮ−からの電圧をサンプルして保持し、逐次比較型ＡＤ変換器１のアナログ入力（ＶＩＮ＋／ＶＩＮ−）に供給するサンプルアンドホールド回路（Ｓａｍｐｌｅ ａｎｄ Ｈｏｌｄ ｃｉｒｃｕｉｔ：「Ｓ／Ｈ」とも略記される）４と、基準電圧ＶＲＥＦ＋、ＶＲＥＦ−を入力し、コモン電圧ＶＣＭ（ＶＲＥＦ＋とＶＲＥＦ−の中点電位）を生成しＶＣＭを逐次比較型ＡＤ変換器１に供給する電圧生成回路５と、を備えている。制御回路３は、ＣＰＵ２と接続し、例えばＣＰＵ２からのＡＤ変換指示（リセット指示）等に基づき、クロック信号ＣＬＫ、変換制御信号ＣＯＮＶ、リセット信号ＲＳＴを逐次比較型ＡＤ変換器１に対してそれぞれ出力する制御を行い、逐次比較型ＡＤ変換器１から出力されるデジタル信号ＤＯＵＴ（ＡＤ変換結果）を受け、ＣＰＵ２に送信し、ＣＰＵ２は、制御回路３からＡＤ変換結果を受け、所望の処理を実行する。なお、半導体装置６は、例えば逐次比較型ＡＤ変換器１、ＣＰＵ２、制御回路３、サンプルアンドホールド回路（Ｓ／Ｈ）４、電圧生成回路５等を一つのチップ上に形成したシリコン半導体チップとして構成してもよいし、あるいは、逐次比較型ＡＤ変換器１、ＣＰＵ２等をそれぞれ個別半導体デバイスとして基板（印刷配線基板）上に備えた構成としてもよい。サンプルアンドホールド回路（Ｓ／Ｈ）４及び／又は電圧生成回路５を、逐次比較型ＡＤ変換器１内に備えた構成としてもよい。
はじめに、本発明に係る逐次比較型ＡＤ変換器を搭載した半導体装置の一例について概説する。図１８は、本発明に係る逐次比較型ＡＤ変換器を搭載した半導体装置の要部構成を示す図であり、逐次比較型ＡＤ変換器に直接関連しない回路ブロック等は省略されている。図１８を参照すると、半導体装置６は、逐次比較型ＡＤ変換器（マルチビットＳＡＲ−ＡＤＣ）１と、プログラム命令を実行し所望の演算・制御を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、逐次比較型ＡＤ変換器１を制御する制御回路３と、半導体装置６のアナログ電圧入力端子（外部端子）ＶＩＮ＋／ＶＩＮ−からの電圧をサンプルして保持し、逐次比較型ＡＤ変換器１のアナログ入力（ＶＩＮ＋／ＶＩＮ−）に供給するサンプルアンドホールド回路（Ｓａｍｐｌｅ ａｎｄ Ｈｏｌｄ ｃｉｒｃｕｉｔ：「Ｓ／Ｈ」とも略記される）４と、基準電圧ＶＲＥＦ＋、ＶＲＥＦ−を入力し、コモン電圧ＶＣＭ（ＶＲＥＦ＋とＶＲＥＦ−の中点電位）を生成しＶＣＭを逐次比較型ＡＤ変換器１に供給する電圧生成回路５と、を備えている。制御回路３は、ＣＰＵ２と接続し、例えばＣＰＵ２からのＡＤ変換指示（リセット指示）等に基づき、クロック信号ＣＬＫ、変換制御信号ＣＯＮＶ、リセット信号ＲＳＴを逐次比較型ＡＤ変換器１に対してそれぞれ出力する制御を行い、逐次比較型ＡＤ変換器１から出力されるデジタル信号ＤＯＵＴ（ＡＤ変換結果）を受け、ＣＰＵ２に送信し、ＣＰＵ２は、制御回路３からＡＤ変換結果を受け、所望の処理を実行する。なお、半導体装置６は、例えば逐次比較型ＡＤ変換器１、ＣＰＵ２、制御回路３、サンプルアンドホールド回路（Ｓ／Ｈ）４、電圧生成回路５等を一つのチップ上に形成したシリコン半導体チップとして構成してもよいし、あるいは、逐次比較型ＡＤ変換器１、ＣＰＵ２等をそれぞれ個別半導体デバイスとして基板（印刷配線基板）上に備えた構成としてもよい。サンプルアンドホールド回路（Ｓ／Ｈ）４及び／又は電圧生成回路５を、逐次比較型ＡＤ変換器１内に備えた構成としてもよい。
図１は、本発明の例示的な一実施形態の逐次比較型ＡＤ変換器（マルチビットＳＡＲ−ＡＤＣ）の回路構成を示す図であり、図１８の逐次比較型ＡＤ変換器１に対応する。
図１を参照すると、本実施形態のマルチビットＳＡＲ−ＡＤＣ回路は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３と、４端子コンパレータ１０５、１０７と、コンパレータ１０６と、ＳＡＲＬＯＧＩＣ（逐次近似レジスタ論理）１０８と、ＳｕｂＤＡＣ１０１と、セレクタ１０４を備えている。
ＭａｉｎＤＡＣ＋１０２は、アナログ入力電圧ＶＩＮ＋と、基準電圧ＶＲＥＦ＋、ＶＲＥＦ−と、コモン電圧ＶＣＭ（ＶＲＥＦ＋とＶＲＥＦ−の中点電位）と、ＳＡＲＬＯＧＩＣ１０８からのデジタル値ＤＳＲとを入力し、デジタル値ＤＳＲの値に対応した、アナログ出力電圧ＶＣＰ＋を４端子コンパレータ１０５、１０７と、コンパレータ１０６に出力する。ＭａｉｎＤＡＣ−１０３は、基準電圧ＶＲＥＦ−、ＶＲＥＦ＋と、コモン電圧ＶＣＭ、アナログ入力電圧ＶＩＮ−と、ＳＡＲＬＯＧＩＣ１０８からのデジタル値ＤＳＲとを入力し、デジタル値ＤＳＲの値に対応したアナログ出力電圧ＶＣＰ−を、４端子コンパレータ１０５、１０７と、コンパレータ１０６に出力する。ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３の出力ＶＣＰ＋、ＶＣＰ−は、ＶＣＭを中心にＶＲＥＦ＋側とＶＲＥＦ−側に対称の電位とされる（ただし、（１／２）（（ＶＲＥＦ＋）−（ＶＲＥＦ−））は同一電圧）。ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３は、図１１のＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３と同一構成とされる。なお、アナログ入力電圧ＶＩＮ＋、ＶＩＮ−は、ＡＤ変換動作中（逐次比較動作の間）、サンプルアンドホールド（Ｓ／Ｈ）回路（図１８の４）で保持される。
ＳｕｂＤＡＣ１０１は、コモン電圧ＶＣＭと、基準電圧ＶＲＥＦ＋、ＶＲＥＦ−と、スイッチのＯＮ／ＯＦＦを制御するスイッチ制御信号ＣＳＷ１〜ＣＳＷ４とを入力する。ノードＡ１、Ｂ１、Ｄ１、Ｅ１がセレクタ１０４の第１乃至第４の入力に接続されている。セレクタ１０４の第５の入力にはＶＣＭが接続されている。
セレクタ１０４は、ＳｕｂＤＡＣ１０１のノードＡ１、Ｂ１、Ｄ１、Ｅ１の電圧と、ＶＣＭと、スイッチのＯＮ／ＯＦＦを制御するスイッチ制御信号（切替制御信号）ＣＳＷ５〜ＣＳＷ１１とを入力し、出力信号ＶＳＯ１＋〜ＶＳＯ４＋及びＶＳＯ１−〜ＶＳＯ４−を、４端子コンパレータ１０５、１０７に出力する。
４端子コンパレータ１０５は、ラッチのリセット信号ＲＳＴを入力し、
入力端子Ｐ１、Ｐ２に、ＭａｉｎＤＡＣ−１０３のアナログ出力電圧ＶＣＰ−を共通に入力し、
入力端子Ｐ３にセレクタ１０４の出力信号ＶＳＯ１−を入力し、
入力端子Ｐ４にセレクタ１０４の出力信号ＶＳＯ２−を入力し、
入力端子Ｍ１、Ｍ２に、ＭａｉｎＤＡＣ＋１０２のアナログ出力電圧ＶＣＰ＋を共通に入力し、
入力端子Ｍ３にセレクタ１０４の出力信号ＶＳＯ１＋を入力し、
入力端子Ｍ４にセレクタ１０４の出力信号ＶＳＯ２＋を入力し、
比較結果信号ＣＰＯ３を、ＳＡＲＬＯＧＩＣ１０８に出力する。
入力端子Ｐ１、Ｐ２に、ＭａｉｎＤＡＣ−１０３のアナログ出力電圧ＶＣＰ−を共通に入力し、
入力端子Ｐ３にセレクタ１０４の出力信号ＶＳＯ１−を入力し、
入力端子Ｐ４にセレクタ１０４の出力信号ＶＳＯ２−を入力し、
入力端子Ｍ１、Ｍ２に、ＭａｉｎＤＡＣ＋１０２のアナログ出力電圧ＶＣＰ＋を共通に入力し、
入力端子Ｍ３にセレクタ１０４の出力信号ＶＳＯ１＋を入力し、
入力端子Ｍ４にセレクタ１０４の出力信号ＶＳＯ２＋を入力し、
比較結果信号ＣＰＯ３を、ＳＡＲＬＯＧＩＣ１０８に出力する。
コンパレータ１０６は、ＭａｉｎＤＡＣ＋１０２とＭａｉｎＤＡＣ−１０３のアナログ出力電圧ＶＣＰ＋、ＶＣＰ−を電圧比較し、比較結果ＣＰＯ２を、ＳＡＲＬＯＧＩＣ１０８に出力する。
４端子コンパレータ１０７は、ラッチのリセット信号ＲＳＴを入力し、
入力端子Ｐ１、Ｐ２にＭａｉｎＤＡＣ−１０３のアナログ出力電圧ＶＣＰ−を共通に入力し、
入力端子Ｐ３にセレクタ１０４の出力信号ＶＳＯ３＋を入力し、
入力端子Ｐ４にセレクタ１０４の出力信号ＶＳＯ４＋を入力し、
入力端子Ｍ１、Ｍ２にＭａｉｎＤＡＣ＋１０２のアナログ出力電圧ＶＣＰ＋を共通に入力し、
入力端子Ｍ３にセレクタ１０４の出力信号ＶＳＯ３−を入力し、
入力端子Ｍ４にセレクタ１０４の出力信号ＶＳＯ４−を入力し、
比較結果信号ＣＰＯ１を、ＳＡＲＬＯＧＩＣ１０８に出力する。
入力端子Ｐ１、Ｐ２にＭａｉｎＤＡＣ−１０３のアナログ出力電圧ＶＣＰ−を共通に入力し、
入力端子Ｐ３にセレクタ１０４の出力信号ＶＳＯ３＋を入力し、
入力端子Ｐ４にセレクタ１０４の出力信号ＶＳＯ４＋を入力し、
入力端子Ｍ１、Ｍ２にＭａｉｎＤＡＣ＋１０２のアナログ出力電圧ＶＣＰ＋を共通に入力し、
入力端子Ｍ３にセレクタ１０４の出力信号ＶＳＯ３−を入力し、
入力端子Ｍ４にセレクタ１０４の出力信号ＶＳＯ４−を入力し、
比較結果信号ＣＰＯ１を、ＳＡＲＬＯＧＩＣ１０８に出力する。
ＳＡＲＬＯＧＩＣ１０８は、コンパレータ１０５、１０６、１０７の比較結果信号ＣＰＯ１〜ＣＰＯ３（３ビット）と、クロック信号ＣＬＫと、変換制御信号ＣＯＮＶ（図１８参照）とを入力し、比較回数と比較結果信号に基づき、決定したデジタル値ＤＳＲを、ＭａｉｎＤＡＣ＋１０２と、ＭａｉｎＤＡＣ−１０３に出力し、スイッチ制御信号ＣＳＷ１〜ＣＳＷ４をＳｕｂＤＡＣ１０１に出力し、スイッチ制御信号ＣＳＷ５〜ＣＳＷ１１をセレクタ１０４に出力し、アナログ／デジタル変換結果であるデジタル信号ＤＯＵＴを出力する。コンパレータ１０５、１０６、１０７の比較結果信号ＣＰＯ１〜ＣＰＯ３（３ビット）は、ＳＡＲＬＯＧＩＣ１０８において２ビットに符号化され、例えば（Ｎ／２）回（ただし、Ｎは２の倍数）の逐次比較動作の結果、２ビット×（Ｎ／２）＝Ｎビットのデジタル出力信号（ＡＤ変換結果）が出力される。なお、ＳＡＲＬＯＧＩＣ１０８において、ＡＤ変換開始時、一回目、二回目等の逐次比較で出力するスイッチ制御信号ＣＳＷ１〜ＣＳＷ４、ＣＳＷ５〜ＣＳＷ１１によるスイッチ制御については後に詳細に説明される。
図２は、図１の４端子コンパレータ１０５、１０７の回路構成の一例を示す図である。４端子コンパレータは、プリアンプ部１５０とラッチ部１５１とを備えている。
図２を参照すると、プリアンプ部１５０は、
一端がグランド端子４０１に共通に接続された定電流源１５２、１５３と、
共通接続されたソースが定電流源１５２の他端に接続され、ゲートがＰ１、Ｐ２、Ｐ３、Ｐ４にそれぞれ接続されたＮｃｈトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２と、
共通接続されたソースが定電流源１５３の他端に接続され、ゲートがＭ３、Ｍ４、Ｍ１、Ｍ２にそれぞれ接続されたＮｃｈトランジスタＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２と、
ソースが電源端子４００に接続され、ドレインとゲートが接続されたＰｃｈトランジスタＭＰ１、ＭＰ２を備えている。
一端がグランド端子４０１に共通に接続された定電流源１５２、１５３と、
共通接続されたソースが定電流源１５２の他端に接続され、ゲートがＰ１、Ｐ２、Ｐ３、Ｐ４にそれぞれ接続されたＮｃｈトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２と、
共通接続されたソースが定電流源１５３の他端に接続され、ゲートがＭ３、Ｍ４、Ｍ１、Ｍ２にそれぞれ接続されたＮｃｈトランジスタＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２と、
ソースが電源端子４００に接続され、ドレインとゲートが接続されたＰｃｈトランジスタＭＰ１、ＭＰ２を備えている。
ＮｃｈトランジスタＭＮ１１、ＭＮ１２のドレインは、ＰｃｈトランジスタＭＰ１のドレインに共通接続され、ＮｃｈトランジスタＭＮ２１、ＭＮ２２のドレインは、ＰｃｈトランジスタＭＰ２のドレインに共通接続されている。
ＮｃｈトランジスタＭＮ３１、ＭＮ３２のドレインは共通接続され、ＰｃｈトランジスタＭＰ１のドレインに接続され、ＮｃｈトランジスタＭＮ４１、ＭＮ４２のドレインは共通接続され、ＰｃｈトランジスタＭＰ２のドレインに接続されている。
ラッチ部１５１は、図１４と同一構成とされ、ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ１のゲート（ノード３９０）に接続され、ドレインがＶＯＵＴ＋に接続されたＰｃｈトランジスタＭＰ３（ＰｃｈトランジスタＭＰ１とカレントミラーを構成する：ＰｃｈトランジスタＭＰ１はカレントミラーの入力側、ＰｃｈトランジスタＭＰ３はカレントミラーの出力側）と、ソースが電源端子４００に接続され、ゲートがＰｃｈトランジスタＭＰ２のゲート（ノード３９１）に接続され、ドレインがＶＯＵＴ−に接続されたＰｃｈトランジスタＭＰ４（ＰｃｈトランジスタＭＰ２とカレントミラーを構成する：ＰｃｈトランジスタＭＰ２はカレントミラーの入力側、ＰｃｈトランジスタＭＰ４はカレントミラーの出力側）と、ソースがグランド端子４０１に接続され、ドレインがＶＯＵＴ＋、ＶＯＵＴ−に接続され、ゲートとドレインが交差接続されたＮｃｈトランジスタＭＮ７、ＭＮ８と、
ＶＯＵＴ＋とＶＯＵＴ−間に接続され、リセット信号ＲＳＴをゲートに受けるＮｃｈトランジスタＭＮ５、ＭＮ６と、を備えている。
ＶＯＵＴ＋とＶＯＵＴ−間に接続され、リセット信号ＲＳＴをゲートに受けるＮｃｈトランジスタＭＮ５、ＭＮ６と、を備えている。
ラッチ部１５１のリセット信号ＲＳＴ＝Ｌｏｗのとき、ＮｃｈトランジスタＭＮ５、ＭＮ６はＯＦＦする。
ＰｃｈトランジスタＭＰ１には、ＮｃｈトランジスタＭＮ１１、ＭＮ１２、ＭＮ３１、Ｍｎ３２のドレイン電流の和電流が流れ、ＰｃｈトランジスタＭＰ１とカレントミラーを構成するＰｃｈトランジスタＭＰ３には、ＰｃｈトランジスタＭＰ１のドレイン電流のミラー電流ソースが流れる。ＰｃｈトランジスタＭＰ２には、ＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ４１、ＭＮ４２のドレイン電流の和電流が流れ、ＰｃｈトランジスタＭＰ２とカレントミラーを構成するＰｃｈトランジスタＭＰ４のドレインには、ＰｃｈトランジスタＭＰ２のドレイン電流のミラー電流が流れる。
ＰｃｈトランジスタＭＰ４のドレイン電流の方が、ＰｃｈトランジスタＭＰ３のドレイン電流よりも小さい場合、ＮｃｈトランジスタＭＮ８のゲート電位（ＶＯＵＴ＋）は、ＮｃｈトランジスタＭＮ７のゲート電位よりも、より電源電位ＶＤＤ側にあり、オン状態のＮｃｈトランジスタＭＮ８により、ＶＯＵＴ−をＧＮＤ電位（Ｌｏｗ電位）にプルダウンし、このため、ＮｃｈトランジスタＭＮ７がＯＦＦし、ＶＯＵＴ＋は電源電位（Ｈｉｇｈ電位）とされる。逆に、ＰｃｈトランジスタＭＰ４のドレイン電流の方が、ＰｃｈトランジスタＭＰ３のドレイン電流よりも大きい場合、ＮｃｈトランジスタＭＮ７のゲート電位（ＶＯＵＴ−）が電源電位ＶＤＤ側にあり、ＮｃｈトランジスタＭＮ７がオンし、ＶＯＵＴ＋はＬｏｗ電位、ＶＯＵＴ−がＨｉｇｈ電位とされる。すなわち、Ｐ１、Ｐ２、Ｍ３、Ｍ４の電圧の和と、Ｍ１、Ｍ２、Ｐ３、Ｐ４の電圧の和が比較され、Ｎｃｈトランジスタクロスカップル（ＭＮ７、ＭＮ８）による正帰還に応じて、ＶＯＵＴ＋、ＶＯＵＴ−の一方はＬｏｗ電位、他方はＨｉｇｈ電位となる。
ＮｃｈトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２はすべて同一のトランジスタサイズであり、Ｎｃｈトランジスの１個のトランジスタのゲート容量をΔＣとする。
図３は、図１のＳｕｂＤＡＣ１０１の回路構成の一例を示す図である。ＳｕｂＤＡＣ１０１は、基準電圧ＶＲＥＦ＋、ＶＲＥＦ−と、コモン電圧ＶＣＭと、スイッチ制御信号ＣＳＷ１〜ＣＳＷ４とを入力し、ノードＡ１、Ｂ１、Ｄ１、Ｅ１の電圧を端子Ａ１、Ｂ１、Ｄ１、Ｅ１に出力する。ＳｕｂＤＡＣ１０１は、
ＶＲＥＦ＋に一端が接続され、他端がノードＡ１に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第１のスイッチ２００と、
ノードＡ１に一端が接続され、他端がノードＢ１に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第２のスイッチ２０１と、
ノードＢ１に一端が接続され、他端がノードＣ１に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第３のスイッチ２０２と、
ノードＣ１に一端が接続され、他端が端子（コモン電圧ＶＣＭが入力されるコモン電圧端子）ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第４のスイッチ２０３と、
ＶＲＥＦ−に一端が接続され、他端がノードＤ１に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第５のスイッチ２０４と、
ノードＤ１に一端が接続され、他端がノードＥ１に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第６のスイッチ２０５と、
ノードＥ１に一端が接続され、他端がノードＦ１に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第７のスイッチ２０６と、
ノードＦ１に一端が接続され、他端が端子ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第８のスイッチ２０７と、
ノードＡ１と端子ＶＣＭ間に接続された容量２０８と、
ノードＢ１と端子ＶＣＭ間に接続された容量２０９と、
ノードＣ１と端子ＶＣＭ間に接続された容量２１０と、
ノードＤ１と端子ＶＣＭ間に接続された容量２１１と、
ノードＥ１と端子ＶＣＭ間に接続された容量２１２と、
ノードＦ１と端子ＶＣＭ間に接続された容量２１３と
を備えている。スイッチ２００〜２０７、容量２０８〜２１３、ノードＡ１〜Ｆ１、ＣＳＷ１〜ＣＳＷ４は、図１２のスイッチ２００〜２０７、容量２０８〜２１３、ノードＡ２〜Ｆ２、ＣＳＷ１〜ＣＳＷ４に対応する。
ＶＲＥＦ＋に一端が接続され、他端がノードＡ１に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第１のスイッチ２００と、
ノードＡ１に一端が接続され、他端がノードＢ１に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第２のスイッチ２０１と、
ノードＢ１に一端が接続され、他端がノードＣ１に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第３のスイッチ２０２と、
ノードＣ１に一端が接続され、他端が端子（コモン電圧ＶＣＭが入力されるコモン電圧端子）ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第４のスイッチ２０３と、
ＶＲＥＦ−に一端が接続され、他端がノードＤ１に接続され、第１の切替制御信号ＣＳＷ１でオン・オフが制御される第５のスイッチ２０４と、
ノードＤ１に一端が接続され、他端がノードＥ１に接続され、第２の切替制御信号ＣＳＷ２でオン・オフが制御される第６のスイッチ２０５と、
ノードＥ１に一端が接続され、他端がノードＦ１に接続され、第３の切替制御信号ＣＳＷ３でオン・オフが制御される第７のスイッチ２０６と、
ノードＦ１に一端が接続され、他端が端子ＶＣＭに接続され、第４の切替制御信号ＣＳＷ４でオン・オフが制御される第８のスイッチ２０７と、
ノードＡ１と端子ＶＣＭ間に接続された容量２０８と、
ノードＢ１と端子ＶＣＭ間に接続された容量２０９と、
ノードＣ１と端子ＶＣＭ間に接続された容量２１０と、
ノードＤ１と端子ＶＣＭ間に接続された容量２１１と、
ノードＥ１と端子ＶＣＭ間に接続された容量２１２と、
ノードＦ１と端子ＶＣＭ間に接続された容量２１３と
を備えている。スイッチ２００〜２０７、容量２０８〜２１３、ノードＡ１〜Ｆ１、ＣＳＷ１〜ＣＳＷ４は、図１２のスイッチ２００〜２０７、容量２０８〜２１３、ノードＡ２〜Ｆ２、ＣＳＷ１〜ＣＳＷ４に対応する。
図４は、図１のセレクタ１０４の回路構成の一例を示す図である。セレクタ１０４は、ノードＡ１、Ｂ１、Ｄ１、Ｅ１と、コモン電圧ＶＣＭと、スイッチ制御信号ＣＳＷ５〜ＣＳＷ１１と、を入力し、出力信号ＶＳＯ１＋〜ＶＳＯ４＋、ＶＳＯ１−〜ＶＳＯ４−を出力する。セレクタ１０４は、スイッチ２５０〜２６３を備えている。
スイッチ２５０は、一端がノードＡ１に接続され、他端は出力信号ＶＳＯ１＋に接続され、スイッチ２５０のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ５に接続される。
スイッチ２５１は、一端がノードＤ１に接続され、他端は出力信号ＶＳＯ１−に接続され、スイッチ２５１のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ５が接続される。
スイッチ２５２は、一端がノードＡ１に接続され、スイッチ２５２のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ６に接続され、他端は、スイッチ２５８の一端と出力信号ＶＳＯ２＋の接続点に接続される。
スイッチ２５８の他端は、コモン電圧端子ＶＣＭに接続され、スイッチ２５８のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ９に接続される。
スイッチ２５３は、一端がノードＤ１に接続され、スイッチ２５３のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ６が接続され、他端は、スイッチ２５９の一端と出力信号ＶＳＯ２−に接続される。
スイッチ２５９の他端は、コモン電圧端子ＶＣＭに接続され、スイッチ２５９のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ９に接続される。
スイッチ２５４は、一端がノードＢ１に接続され、スイッチ２５４のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ７に接続され、他端は、スイッチ２６０の一端と出力信号ＶＳＯ３＋に接続される。
スイッチ２６０の他端は、コモン電圧端子ＶＣＭに接続され、スイッチ２６０のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ１０に接続される。
スイッチ２５５は、一端がノードＥ１に接続され、スイッチ２５５のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ７に接続され、他端は、スイッチ２６１の一端と出力信号ＶＳＯ３−に接続される。
スイッチ２６１の他端は、コモン電圧端子ＶＣＭに接続され、スイッチ２６１のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ１０が接続される。
スイッチ２５６は、一端がノードＢ１に接続され、スイッチ２５６のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ８が接続され、他端は、スイッチ２６２の一端と出力信号ＶＳＯ４＋に接続される。
スイッチ２６２の他端は、コモン電圧端子ＶＣＭに接続され、スイッチのＯＮ／ＯＦＦを制御する制御信号ＣＳＷ１１が接続される。
スイッチ２５７は、一端がノードＥ１に接続され、スイッチ２５７のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ８が接続され、他端は、スイッチ２６３の一端と出力信号ＶＳＯ４−に接続される。
スイッチ２６３の他端は、コモン電圧端子ＶＣＭに接続され、スイッチ２６３のＯＮ／ＯＦＦを制御する制御信号ＣＳＷ１１が接続される。
図１のマルチビットＳＡＲ−ＡＤＣ、図２の４端子コンパレータ、図３のＳｕｂＤＡＣ、図４のセレクタの構成と、図５のタイミングチャートを参照して、本発明の一実施形態の動作を説明する。なお、図５は、本実施形態のＳＡＲ−ＡＤＣの動作例を具体的に説明すべく、図１６に示すように、アナログ入力電圧ＶＩＮが、９１６．１／４０９６（（ＶＲＥＦ＋）−（ＶＲＥＦ−））のときの比較動作のタイミングチャートである。ＣＬＫはクロック信号、ＣＯＮＶは変換指示信号である。なお、図１６において、（１／８）ΔＶＲＥＦ、（７／３２）ΔＶＲＥＦ、（１／４）ΔＶＲＥＦ、（１／２）ΔＶＲＥＦ、（３／４）ΔＶＲＥＦの電位は、（ＶＲＥＦ−）を基準としており、（１／８）ΔＶＲＥＦの電位は、（ＶＲＥＦ−）＋（１／８）ΔＶＲＥＦであり、他も同様である。
図５において、期間Ｔ１は、アナログ入力電圧ＶＩＮをサンプリングする。４端子コンパレータ１０７、１０５、コンパレータ１０６の出力であるＣＰＯ３、ＣＰＯ２、ＣＰＯ１は“０”を出力している。ＳＡＲＬＯＧＩＣ１０８からの出力ＤＳＲは、そのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が“１”、それ以外のビットが“０”となっている。
期間Ｔ１において、ＳＡＲＬＯＧＩＣ１０８から出力される制御信号は、
ＣＳＷ１＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＮ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
ＣＳＷ１＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＮ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
このとき、ＳｕｂＤＡＣ１０１は、図６に示す状態になっている。ＳｕｂＤＡＣ１０１におけるスイッチ２００〜２０２、２０４〜２０６がＯＮ、スイッチ２０３、２０７がＯＦＦである。またセレクタ１０４のスイッチ２５０〜２５７がＯＮ、スイッチ２５８〜２６３がＯＦＦであり、セレクタ１０４の出力（ＶＳＯ１＋、ＶＳＯ１−、ＶＳＯ２＋、ＶＳＯ２−、ＶＳＯ３＋、ＶＳＯ３−、ＶＳＯ４＋、ＶＳＯ４−）＝（Ａ１、Ｄ１、Ａ１、Ｄ１、Ｂ１、Ｅ１、Ｂ１、Ｅ１）となる。
４端子コンパレータ１０５の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＳＯ１−、ＶＳＯ２−、ＶＣＰ＋、ＶＣＰ＋、ＶＳＯ１＋、ＶＳＯ２＋）＝（ＶＣＰ−、ＶＣＰ−、Ｄ１、Ｄ１、ＶＣＰ＋、ＶＣＰ＋、Ａ１、Ａ１）、
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＳＯ３＋、ＶＳＯ４＋、ＶＣＰ＋、ＶＣＰ＋、ＶＳＯ３−、ＶＳＯ４−）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＳＯ３＋、ＶＳＯ４＋、ＶＣＰ＋、ＶＣＰ＋、ＶＳＯ３−、ＶＳＯ４−）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
ＳｕｂＤＡＣ１０１のノードＡ１、Ｂ１はともにＶＲＥＦ＋であり、ノード、Ｄ１、Ｅ１はともにＶＲＥＦ−である。
ＳｕｂＤＡＣ１０１の容量２０８〜２１０と、４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲート（端子Ｍ３、Ｍ４）と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲート(端子Ｐ３、Ｐ４)に、ＶＲＥＦ＋が印加されている。同様に、ＳｕｂＤＡＣ１０１の容量２１１〜２１３と、４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲート(端子Ｐ３、Ｐ４)と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲート（端子Ｍ３、Ｍ４）にＶＲＥＦ−が印加されている。ＳｕｂＤＡＣ１０１において、ＶＲＥＦ＋、ＶＲＥＦ−をサンプリングする。
期間Ｔ２と期間Ｔ３は、１回目の比較を行う。
まず、期間Ｔ２は、ＳｕｂＤＡＣ１０１の出力電圧の生成を行う。ＳＡＲＬＯＧＩＣ１０８から出力される制御信号は、
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＦＦ）、
ＣＳＷ４＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＮ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｌｏｗ（セレクタ１０４のスイッチ２５４、２５５＝ＯＦＦ）、
ＣＳＷ８＝Ｌｏｗ（セレクタ１０４のスイッチ２５６、２５７＝ＯＦＦ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６０、２６１＝ＯＮ）、
ＣＳＷ１１＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６２、２６３＝ＯＮ）、
である。
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＦＦ）、
ＣＳＷ４＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＮ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｌｏｗ（セレクタ１０４のスイッチ２５４、２５５＝ＯＦＦ）、
ＣＳＷ８＝Ｌｏｗ（セレクタ１０４のスイッチ２５６、２５７＝ＯＦＦ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６０、２６１＝ＯＮ）、
ＣＳＷ１１＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６２、２６３＝ＯＮ）、
である。
ＳｕｂＤＡＣ１０１におけるスイッチ２００、２０２、２０４、２０６がＯＦＦ、スイッチ２０１、２０５、スイッチ２０３、２０７がＯＮである。
セレクタ１０４では、スイッチ２５０−２５３、スイッチ２６０−２６３がオン、スイッチ２５４−２５９がＯＦＦである。セレクタ１０４の出力（ＶＳＯ１＋、ＶＳＯ１−、ＶＳＯ２＋、ＶＳＯ２−、ＶＳＯ３＋、ＶＳＯ３−、ＶＳＯ４＋、ＶＳＯ４−）＝（Ａ１、Ｄ１、Ａ１、Ｄ１、ＶＣＭ、ＶＣＭ、ＶＣＭ、ＶＣＭ）となる。
４端子コンパレータ１０５の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｄ１、Ｄ１、ＶＣＰ＋、ＶＣＰ＋、Ａ１、Ａ１）、４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＣＭ、ＶＣＭ、ＶＣＰ＋、ＶＣＰ＋、ＶＣＭ、ＶＣＭ）。
期間Ｔ２では、ＳｕｂＤＡＣ１０１は、図７に示す状態になっている。すなわち、容量２１０の端子（ノードＣ１）と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１とＭＮ２２のゲートがコモン電圧端子ＶＣＭに接続され、容量２０８、２０９と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲートの容量が電荷を保持している。同様に容量２１３の一端（Ｆ１）と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１とＭＮ３２のゲートがコモン電圧端子ＶＣＭに接続され、容量２１１、２１２と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲートの容量が電荷を保持している。このとき、期間Ｔ１でサンプリングした全電荷の１／２を放電している。
次に、期間Ｔ３で、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３とＳｕｂＤＡＣ１０１から、電圧ＶＣＰ＋、ＶＣＰ−、Ａ１、Ｂ１、Ｄ１、Ｅ１が出力され、その比較電圧と、アナログ入力電圧ＶＩＮを４端子コンパレータ１０７、１０５、コンパレータ１０６で比較する。
ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３からは、デジタル値ＤＳＲに対応した電圧：
１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
を出力する。
１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
を出力する。
期間Ｔ３において、ＳＡＲＬＯＧＩＣ１０８から出力される制御信号は、
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
セレクタ１０４の出力（ＶＳＯ１＋、ＶＳＯ１−、ＶＳＯ２＋、ＶＳＯ２−、ＶＳＯ３＋、ＶＳＯ３−、ＶＳＯ４＋、ＶＳＯ４−）＝（Ａ１、Ｄ１、Ａ１、Ｄ１、Ｂ１、Ｅ１、Ｂ１、Ｅ１）となる。
４端子コンパレータ１０５の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｄ１、Ｄ１、ＶＣＰ＋、ＶＣＰ＋、Ａ１、Ａ１）、
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
ＳｕｂＤＡＣ１０１は、図８に示す状態になっている。すなわち、容量２０８〜２１０と、４端子コンパレータ１０５のＮｃｈトランジスタのＭＮ３１、ＭＮ３２のゲートと、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲートが接続されている。ＳｕｂＤＡＣ１０１のノードＡ１とＢ１の電圧は同一であり、その電圧は、後述される式（２５）で求められる。
同様に、容量２１１〜２１３と、４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲートと、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲートが接続されている。このときのＳｕｂＤＡＣ１０１のノードＤ１とＥ１の電圧は、同一電圧となり、その電圧は、後述される式（２６）で与えられる。
ＳｕｂＤＡＣ１０１のノードＡ１、Ｂ１と、Ｄ１、Ｅ１に生成される電圧は、１回目の比較電圧：（１／４）×ΔＶＲＥＦが出力される。
４端子コンパレータ１０５は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３の出力電圧ＶＣＰ＋、ＶＣＰ−（＝（１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−）））と、ＳｕｂＤＡＣ１０１の出力電圧Ａ１、Ｄ１（＝（１／４）×ΔＶＲＥＦ）を演算し、等価的に、比較電圧：（３／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／４）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮと、を電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ３に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ３に“１”を、出力する。
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／４）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮと、を電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ３に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ３に“１”を、出力する。
コンパレータ１０６は、等価的に、
比較電圧：（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））と、
アナログ入力電圧ＶＩＮと
を電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ２に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ２に“１”を、出力する。
比較電圧：（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））と、
アナログ入力電圧ＶＩＮと
を電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ２に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ２に“１”を、出力する。
４端子コンパレータ１０７は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３の出力電圧ＶＣＰ＋、ＶＣＰ−（＝１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−）））とＳｕｂＤＡＣ１０１の出力電圧Ｂ１、Ｅ１（（１／４）×ΔＶＲＥＦ）を演算し、等価的に、
比較電圧
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／４）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮとを電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ１に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ１に“１”を出力する。
比較電圧
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／４）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮとを電圧比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ１に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ１に“１”を出力する。
図１６に示す例では、アナログ入力電圧
ＶＩＮ＝（９１６．１／４０９６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
の場合、
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））よりも、アナログ入力電圧ＶＩＮの方が小さい。このため、４端子コンパレータ１０５、１０７、コンパレータ１０６の比較結果は、ＣＰＯ３、＝“０”、ＣＰＯ２＝“０”、ＣＰＯ１＝“０”となる。
ＶＩＮ＝（９１６．１／４０９６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
の場合、
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））よりも、アナログ入力電圧ＶＩＮの方が小さい。このため、４端子コンパレータ１０５、１０７、コンパレータ１０６の比較結果は、ＣＰＯ３、＝“０”、ＣＰＯ２＝“０”、ＣＰＯ１＝“０”となる。
期間Ｔ４と期間Ｔ５は、２回目の比較を行う。まず、期間Ｔ４は、期間Ｔ３で比較した４端子コンパレータ１０５、１０７、コンパレータ１０６の結果をもとに、ＤＳＲを決定し、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３に出力する。
４端子コンパレータ１０５、１０７、コンパレータ１０６の出力結果であるＣＰＯ３、ＣＰＯ１、ＣＰＯ２から、ＤＳＲ（ｎビット）の上位２ビットを決定する論理を、図１７に示す。
図５、図１６より、１回目の比較結果がＣＰＯ３＝“０”、ＣＰＯ２＝“０”、ＣＰＯ１＝“０”であることから、ＤＳＲのＭＳＢは“０”、上位２ビット目が“０”となる。
また、次のＭａｉｎＤＡＣの比較電圧の生成のため、上位３ビット目が“１”となる。ＤＳＲに基づき、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３から、ＶＣＰ＋、ＶＣＰ−として、
（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
が出力される。
（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
が出力される。
期間Ｔ４では、ＳＡＲＬＯＧＩＣ１０８から出力される制御信号は、
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＦＦ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＮ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｌｏｗ（セレクタ１０４のスイッチ２５２、２５３＝ＯＦＦ）、
ＣＳＷ７＝Ｌｏｗ（セレクタ１０４のスイッチ２５４、２５５＝ＯＦＦ）、
ＣＳＷ８＝Ｌｏｗ（セレクタ１０４のスイッチ２５６、２５７＝ＯＦＦ）、
ＣＳＷ９＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５８、２５９＝ＯＮ）、
ＣＳＷ１０＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６０、２６１＝ＯＮ）、
ＣＳＷ１１＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６２、２６３＝ＯＮ）、
である。
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＦＦ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＮ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｌｏｗ（セレクタ１０４のスイッチ２５２、２５３＝ＯＦＦ）、
ＣＳＷ７＝Ｌｏｗ（セレクタ１０４のスイッチ２５４、２５５＝ＯＦＦ）、
ＣＳＷ８＝Ｌｏｗ（セレクタ１０４のスイッチ２５６、２５７＝ＯＦＦ）、
ＣＳＷ９＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５８、２５９＝ＯＮ）、
ＣＳＷ１０＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６０、２６１＝ＯＮ）、
ＣＳＷ１１＝Ｈｉｇｈ（セレクタ１０４のスイッチ２６２、２６３＝ＯＮ）、
である。
セレクタ１０４の出力（ＶＳＯ１＋、ＶＳＯ１−、ＶＳＯ２＋、ＶＳＯ２−、ＶＳＯ３＋、ＶＳＯ３−、ＶＳＯ４＋、ＶＳＯ４−）＝（Ａ１、Ｄ１、ＶＣＭ、ＶＣＭ、ＶＣＭ、ＶＣＭ、ＶＣＭ、ＶＣＭ）となる。
４端子コンパレータ１０５の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｄ１、ＶＣＭ、ＶＣＰ＋、ＶＣＰ＋、Ａ１、ＶＣＭ）、
コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＣＭ、ＶＣＭ、ＶＣＰ＋、ＶＣＰ＋、ＶＣＭ、ＶＣＭ）。
コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、ＶＣＭ、ＶＣＭ、ＶＣＰ＋、ＶＣＰ＋、ＶＣＭ、ＶＣＭ）。
ＳＵＢＤＡＣ１０１の接続状態は、図９のようになっている。ＳｕｂＤＡＣ１０１において、スイッチ２０１、２０５がＯＦＦする。容量２０９、２１０と４端子コンパレータ１０５のトランジスタＭＮ３２と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１とＭＮ２２のゲートがコモン電圧端子ＶＣＭに接続されて電荷を放電し、容量２０８と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１が電荷を保持している。同様に、容量２１２、２１３と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２２と４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１とＭＮ３２のゲートがコモン電圧端子ＶＣＭに接続され、電荷を放電し、容量２１１と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１が電荷を保持している。このとき、期間Ｔ３で保持していた全電荷の３／４を放電している。
次に、期間Ｔ５で、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３とＳｕｂＤＡＣ１０１から電圧ＶＣＰ＋、ＶＣＰ−、Ａ１、Ｂ１、Ｄ１、Ｅ１が出力され、その電圧と、アナログ入力電圧ＶＩＮを、４端子コンパレータ１０７、１０５、コンパレータ１０６で比較する。
ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３からは、ＤＳＲに対応した電圧である（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））の電圧が出力される。
期間Ｔ５では、ＳＡＲＬＯＧＩＣ１０８から出力される制御信号は、
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
ＣＳＷ１＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２００、２０４＝ＯＦＦ）、
ＣＳＷ２＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５＝ＯＮ）、
ＣＳＷ３＝Ｈｉｇｈ（ＳｕｂＤＡＣ１０１のスイッチ２０２、２０６＝ＯＮ）、
ＣＳＷ４＝Ｌｏｗ（ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７＝ＯＦＦ）、
ＣＳＷ５＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５０、２５１＝ＯＮ）、
ＣＳＷ６＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５２、２５３＝ＯＮ）、
ＣＳＷ７＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５４、２５５＝ＯＮ）、
ＣＳＷ８＝Ｈｉｇｈ（セレクタ１０４のスイッチ２５６、２５７＝ＯＮ）、
ＣＳＷ９＝Ｌｏｗ（セレクタ１０４のスイッチ２５８、２５９＝ＯＦＦ）、
ＣＳＷ１０＝Ｌｏｗ（セレクタ１０４のスイッチ２６０、２６１＝ＯＦＦ）、
ＣＳＷ１１＝Ｌｏｗ（セレクタ１０４のスイッチ２６２、２６３＝ＯＦＦ）、
である。
セレクタ１０４の出力（ＶＳＯ１＋、ＶＳＯ１−、ＶＳＯ２＋、ＶＳＯ２−、ＶＳＯ３＋、ＶＳＯ３−、ＶＳＯ４＋、ＶＳＯ４−）＝（Ａ１、Ｄ１、Ａ１、Ｄ１、Ｂ１、Ｅ１、Ｂ１、Ｅ１）となる。
４端子コンパレータ１０５の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｄ１、Ｄ１、ＶＣＰ＋、ＶＣＰ＋、Ａ１、Ａ１）、
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
４端子コンパレータ１０７の入力（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｍ１、Ｍ２、Ｍ３、Ｍ４）＝（ＶＣＰ−、ＶＣＰ−、Ｂ１、Ｂ１、ＶＣＰ＋、ＶＣＰ＋、Ｅ１、Ｅ１）。
ＳｕｂＤＡＣ１０１の接続状態は、図８のようになっており、容量２０８〜２１０と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１、ＭＮ３２と４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１、ＭＮ２２が接続されている。このときのＳｕｂＤＡＣ１０１のノードＡ１とノードＢ１の電圧は、同じ電圧となり、その電圧は、後述される式（２７）で求められる。
同様に、容量２１１〜２１３と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１、ＭＮ２２と、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１、ＭＮ３２が接続されている。このときのＳｕｂＤＡＣ１０１のノードＤ１とＥ１の電圧は、同じ電圧となり、その電圧は、後述される式（２８）で求められる。
ＳｕｂＤＡＣ１０１のノードＡ１、Ｂ１、Ｄ１、Ｅ１に生成される電圧は、２回目の比較用の電圧１／１６ΔＶＲＥＦが出力される。４端子コンパレータ１０５は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３の出力電圧ＶＣＰ＋、ＶＣＰ−とＳｕｂＤＡＣ１０１の出力電圧Ａ１、Ｄ１を演算し、等価的に、
比較電圧：（３／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／１６）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ３に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ３に“１”を、出力する。
比較電圧：（３／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／１６）×（ΔＶＲＥＦ）
とアナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ３に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ３に“１”を、出力する。
コンパレータ１０６は、等価的に
比較電圧：（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
とアナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ２に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ２に“１”を、出力する。
比較電圧：（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
とアナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ２に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ２に“１”を、出力する。
４端子コンパレータ１０７は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３の出力電圧とＳｕｂＤＡＣの出力電圧Ｂ１、Ｅ１を演算し、等価的に、
比較電圧：（１／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／１６）×（ΔＶＲＥＦ）
と、アナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ１に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ１に“１”を、出力する。
比較電圧：（１／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／１６）×（ΔＶＲＥＦ）
と、アナログ入力電圧ＶＩＮを比較し、アナログ入力電圧ＶＩＮの方が小さいとき、ＣＰＯ１に“０”を、アナログ入力電圧ＶＩＮの方が大きいとき、ＣＰＯ１に“１”を、出力する。
図１６より、アナログ入力電圧ＶＩＮ＝（９１６．１／４０９６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））であることから、（３／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））よりアナログ入力電圧が大きい。このため、４端子コンパレータ１０５、１０７、コンパレータ１０６の比較結果は、ＣＰＯ３＝“１”、ＣＰＯ２＝“１”、ＣＰＯ１＝“１”となる。
３回目の比較以降は、２回目と同様に期間Ｔ４と期間Ｔ５を繰り返す。
図１６のように、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３は、端子コンパレータ１０５、１０７とコンパレータ１０６の比較結果に基づき、
１回目：（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
２回目：（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
３回目：（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
と出力する。
１回目：（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
２回目：（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
３回目：（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））、
と出力する。
またＳｕｂＤＡＣ１０１は、
１回目： （１／４）×（ΔＶＲＥＦ）、
２回目： （１／１６）×（ΔＶＲＥＦ）、
３回目： （１／６４）×（ΔＶＲＥＦ）、
となり、
ｎ回目の比較では、
（（１／４）＾ｎ）×（ΔＶＲＥＦ）(＾は冪乗演算子)
を出力する。
１回目： （１／４）×（ΔＶＲＥＦ）、
２回目： （１／１６）×（ΔＶＲＥＦ）、
３回目： （１／６４）×（ΔＶＲＥＦ）、
となり、
ｎ回目の比較では、
（（１／４）＾ｎ）×（ΔＶＲＥＦ）(＾は冪乗演算子)
を出力する。
この結果、１回目の比較では、
４端子コンパレータ１０５で
（３／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／４）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で、
（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／４ΔＶＲＥＦ）
と比較する。
４端子コンパレータ１０５で
（３／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／４）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で、
（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１／４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝１／２（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／４ΔＶＲＥＦ）
と比較する。
２回目の比較では、
４端子コンパレータ１０５で
（３／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／１６）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で、
（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／１６）×（ΔＶＲＥＦ）
と比較する。
４端子コンパレータ１０５で
（３／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／１６）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で、
（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１／１６）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／１６）×（ΔＶＲＥＦ）
と比較する。
３回目の比較では、
４端子コンパレータ１０５で、
（１５／６４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／６４）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で
（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１３／６４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／６４）×（ΔＶＲＥＦ）
と比較する。
４端子コンパレータ１０５で、
（１５／６４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））＋（１／６４）×（ΔＶＲＥＦ）
と比較し、
コンパレータ１０６で
（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
と比較し、
４端子コンパレータ１０７で、
（１３／６４）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
＝（７／３２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））−（１／６４）×（ΔＶＲＥＦ）
と比較する。
このように、３つのコンパレータ１０５、１０６、１０７で比較した結果から２ビットずつデジタル値ＤＳＲを決定し、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３で生成する次の比較電圧を決定する。
４端子コンパレータ１０５、１０７の比較電圧は、ＭａｉｎＤＡＣ＋１０２、ＭａｉｎＤＡＣ−１０３で生成する比較電圧に、ＳｕｂＤＡＣ１０１で生成する比較電圧：
（（１／４）＾ｎ）×（ΔＶＲＥＦ） （ただし、ｎは比較回数）
を加算することで生成される。変換（比較動作）が終了すると、ＤＳＲの値が変換結果として、デジタル信号ＤＯＵＴに転送される。
（（１／４）＾ｎ）×（ΔＶＲＥＦ） （ただし、ｎは比較回数）
を加算することで生成される。変換（比較動作）が終了すると、ＤＳＲの値が変換結果として、デジタル信号ＤＯＵＴに転送される。
次に、逐次比較動作の各期間におけるＳｕｂＤＡＣ１０１のノードの容量について説明する。
サンプル期間である期間Ｔ１におけるＳｕｂＤＡＣ１０１の容量とセレクタ１０４、４端子コンパレータ１０５、１０７の接続状態を示す図６について説明する。各スイッチの状態は、ＳｕｂＤＡＣ１０１のスイッチ２００、２０４、２０１、２０５、２０２、２０６、セレクタ１０４のスイッチ２５０〜２５７がＯＮ、ＳｕｂＤＡＣ１０１のスイッチ２０３、２０７、セレクタ１０４のスイッチ２５８〜２６３がＯＦＦとなっている。
このとき、ＳｕｂＤＡＣ１０１において、基準電圧ＶＲＥＦ＋への各容量、４端子コンパレータ１０５、１０７のＮｃｈトランジスタの接続状態は、図６において、基準電圧ＶＲＥＦ＋につながる容量群１０のようになる。同様に、基準電圧ＶＲＥＦ−への各容量、４端子コンパレータ１０５、１０７のＮｃｈトランジスタの接続状態は、図６において、基準電圧ＶＲＥＦ−につながる容量群１１のようになる。
基準電圧ＶＲＥＦ＋で充電されている容量群１０は、容量２０８、２０９、２１０の合計容量値４Ｃと、ＮｃｈトランジスタＭＮ３１、ＭＮ３２、ＭＮ２１、ＭＮ２２の合計容量値４ΔＣとなる。
同様に基準電圧ＶＲＥＦ−で充電されている容量群１１は、容量２１１、２１２、２１３の合計容量値４ＣとＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２の合計容量値４ΔＣとなる。
このとき、上側の容量群１０にあるＳｕｂＤＡＣ１０１の上側の容量２０８〜２１０と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１、ＭＮ３２、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲートに蓄積されている電荷をＱＮ１＋とし、同様に、下側の容量群１１にあるＳｕｂＤＡＣ１０１の下側の容量２１１〜２１３と４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１、ＭＮ２２、４端子コンパレータ１０７のＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲートに蓄積されている電荷をＱＮ１−とすると、それぞれ次式で与えられる。
ＱＮ１＋＝（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ１−＝（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）×（（ＶＲＥＦ−）−ＶＣＭ）
ここで、ノードＡ１、Ｂ１、Ｃ１につながる容量は、容量２０８、２０９、２１０とＮｃｈトランジスタＭＮ３１、ＭＮ３２、ＭＮ２１、ＭＮ２２がある。容量値は、容量２０８、２０９、２１０の合計容量値４Ｃと、ＮｃｈトランジスタＭＮ３１、ＭＮ３２、ＭＮ２１、ＭＮ２２の合計容量値４ΔＣとなる。同様に、ノードＤ１、Ｅ１、Ｆ１につながる容量は、容量２１１、２１２、２１３とＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２がある。容量値は、容量２１１、２１２、２１３の合計容量値４ＣとＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２の合計容量値４ΔＣとなる。
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝４Ｃ＋４ΔＣ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝４Ｃ＋４ΔＣ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝４Ｃ＋４ΔＣ
従って
ＱＮ１＋＝（４Ｃ＋４ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝４×（Ｃ＋ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ１＋＝（４Ｃ＋４ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝４×（Ｃ＋ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ１−＝（４Ｃ＋４ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝４×（Ｃ＋ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝４×（Ｃ＋ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
１回目の比較では、図５の期間Ｔ２と期間Ｔ３がある。期間Ｔ２において、ＳｕｂＤＡＣ１０１の容量と４端子コンパレータ１０５、１０７のプリアンプ部１５０のトランジスタの接続状態は、図７のようになる。各スイッチの状態は、ＳｕｂＤＡＣ１０１のスイッチ２００、２０４、２０２、２０６、セレクタ１０４のスイッチ２５４〜２５９がＯＦＦ、ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５、２０３、２０７、セレクタ１０４のスイッチ２５０〜２５３、２６０〜２６３がＯＮとなっている。
このとき、
電荷を保持している容量群１２の電荷をＱＮ２＋、
電荷を保持している容量群１３の電荷をＱＮ２−、
期間Ｔ２にノードＡ１につながる容量の容量値をＣＡ１Ｔ２、
期間Ｔ２にノードＢ１につながる容量の容量値をＣＢ１Ｔ２、
期間Ｔ２にノードＤ１につながる容量の容量値をＣＤ１Ｔ２、
期間Ｔ２にノードＥ１につながる容量の容量値をＣＥ１Ｔ２
とすると、ＱＮ２＋、ＱＮ２−はそれぞれ以下で与えられる。
電荷を保持している容量群１２の電荷をＱＮ２＋、
電荷を保持している容量群１３の電荷をＱＮ２−、
期間Ｔ２にノードＡ１につながる容量の容量値をＣＡ１Ｔ２、
期間Ｔ２にノードＢ１につながる容量の容量値をＣＢ１Ｔ２、
期間Ｔ２にノードＤ１につながる容量の容量値をＣＤ１Ｔ２、
期間Ｔ２にノードＥ１につながる容量の容量値をＣＥ１Ｔ２
とすると、ＱＮ２＋、ＱＮ２−はそれぞれ以下で与えられる。
ＱＮ２＋＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ２−＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（（ＶＲＥＦ−）−ＶＣＭ）
ここで、電荷を保持している容量群１２は、ノードＡ１につながる容量２０８とＮｃｈトランジスタＭＮ３１、ＭＮ３２とノードＢ１につながる容量２０９がある。ノードＡ１につながる容量値は、容量２０８の容量値１Ｃ、ＮｃｈトランジスタＭＮ３１、ＭＮ３２の合計容量値２ΔＣとなる。
ノードＢ１につながる容量値は、容量２０９の容量値１Ｃとなる。同様に、電荷を保持している容量群１３は、ノードＤ１につながる容量２１１とＮｃｈトランジスタＭＮ２１、ＭＮ２２とノードＥ１につながる容量２１２がある。ノードＤ１につながる容量値は、容量２１１の容量値１Ｃ、ＮｃｈトランジスタＭＮ２１、ＭＮ２２の合計容量値２ΔＣとなる。ノードＥ１につながる容量値は、容量２１２の容量値１Ｃとなる。
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＢ１Ｔ２＝１Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
より、
ＣＢ１Ｔ２＝１Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
より、
ＱＮ２＋＝（２Ｃ＋２ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ２−＝（２Ｃ＋２ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）
次に期間Ｔ３において、ＳｕｂＤＡＣ１０１の容量と４端子コンパレータ１０５、１０７のプリアンプ部１５０のトランジスタの接続状態は、図８のようになる。各スイッチの状態は、ＳｕｂＤＡＣ１０１のスイッチ２００、２０４、２０３、２０７、セレクタ１０４のスイッチ２５８〜２６３がＯＦＦ、ＳｕｂＤＡＣ１０１のスイッチ２０１、２０５、２０２、２０６、セレクタ１０４の２５０〜２５７がＯＮとなっている。
ノードＡ１、Ｂ１、Ｃ１をつなぐことで、ノードＡ１、Ｂ１につながる容量に蓄積された電荷ＱＮ２＋を、ノードＡ１、Ｂ１、Ｃ１につながる容量群１４間で分配する。
同様に、ノードＤ１、Ｅ１、Ｆ１をつなぐことで、ノードＤ１、Ｅ１につながる容量に蓄積された電荷ＱＮ２−を、ノードＤ１、Ｅ１、Ｆ１につながる容量群１５間で分配する。
ここで、図８のノードＡ１、Ｂ１、Ｃ１はすべてショート（短絡）しており、同一の電圧であるため、ノードＡ１、Ｂ１、Ｃ１の電圧をＶＮ１＋とする。同様に、図８のノードＤ１、Ｅ１、Ｆ１は、すべてショートしており同じ電圧であるため、ノードＤ１、Ｅ１、Ｆ１の電圧をＶＮ１−とする。電荷保存則により電圧ＶＮ１＋、ＶＮ１−は、以下のようになる。
ＶＮ１＋＝（ＱＮ２＋）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＋ＶＣＭ
＝｛（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）｝×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（２５）
＝｛（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）｝×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（２５）
ＶＮ１−＝（ＱＮ２−）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＋ＶＣＭ
＝｛（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）｝×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（２６）
＝｛（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）｝×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（２６）
ここで、上記の通り、
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＢ１Ｔ２＝１Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
であり、
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、ＶＮ１＋、ＶＮ１−は、それぞれ以下の式で与えられる。
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＢ１Ｔ２＝１Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
であり、
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、ＶＮ１＋、ＶＮ１−は、それぞれ以下の式で与えられる。
ＶＮ１＋＝（２×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ）））×｛（ＶＲＥＦ＋）−ＶＣＭ｝＋ＶＣＭ
＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ１−＝（２×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ）））×（（ＶＲＥＦ−）−ＶＣＭ））＋ＶＣＭ
＝１／２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
＝１／２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴ （ＶＮ１＋）−（ＶＮ１−）＝１／２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
ここで、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））とすると
（ＶＮ１＋）−（ＶＮ１−）＝（１／４）×（ΔＶＲＥＦ）
（ＶＮ１＋）−（ＶＮ１−）＝（１／４）×（ΔＶＲＥＦ）
次に、２回目の比較では、図５の期間Ｔ４と期間Ｔ５がある。期間Ｔ４において、ＳｕｂＤＡＣ１０１の容量と４端子コンパレータ１０５、１０７のプリアンプ部１５０のトランジスタの接続状態は、図９のようになる。各スイッチの状態は、スイッチ２００、２０４、２０１、２０５、２５２〜２５７がＯＦＦ、スイッチ２０２、２０６、２０３、２０７、２５０、２５１、２５８〜２６３がＯＮとなっている。ここで、図７の容量群１２に貯まっていた電荷ＱＮ２＋の３／４を放電する。また同様に図７の容量群１３に貯まっていた電荷ＱＮ２−の３／４を放電する。このとき、電荷を保持している容量群１６の電荷をＱＮ３＋、電荷を保持している容量群１７の電荷をＱＮ３−、期間Ｔ４ノードＡ１につながる容量をＣＡ１Ｔ４、期間Ｔ４ノードＤ１につながる容量をＣＤ１Ｔ４とすると、電荷ＱＮ３＋、ＱＮ３−は、以下の式で与えられる。
ＱＮ３＋＝（ＱＮ２＋）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）
＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）×（（ＶＲＥＦ＋）−ＶＣＭ）
＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）×（（ＶＲＥＦ＋）−ＶＣＭ）
ＱＮ３−＝（ＱＮ２−）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）
＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）×（（ＶＲＥＦ−）−ＶＣＭ）
＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）×（（ＶＲＥＦ−）−ＶＣＭ）
ここで、電荷を保持している容量群１６は、ノードＡ１につながる容量２０８とＮｃｈトランジスタＭＮ３１がある。容量値は、容量２０８の容量値１Ｃ、トランジスタＭＮ３１の容量値ΔＣとなる。同様に、電荷を保持している容量群１７は、ノードＤ１につながる容量２１１とＮｃｈトランジスタＭＮ２１がある。容量値は、容量２１１の容量値１Ｃ、ＮｃｈトランジスタＭＮ２１の容量値ΔＣとなる。
ＣＡ１Ｔ４＝１Ｃ＋ΔＣ
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＢ１Ｔ２＝１Ｃ
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
ＣＤ１Ｔ４＝１Ｃ＋ΔＣ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、ＱＮ３＋、ＱＮ３−は、それぞれ以下の式で与えられる。
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＢ１Ｔ２＝１Ｃ
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
ＣＤ１Ｔ４＝１Ｃ＋ΔＣ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＥ１Ｔ２＝１Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、ＱＮ３＋、ＱＮ３−は、それぞれ以下の式で与えられる。
ＱＮ３＋＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ））
＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）×（Ｃ＋ΔＣ）
＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）×（Ｃ＋ΔＣ）
ＱＮ３−＝２×（Ｃ＋ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ））
＝１／２×（（ＶＲＥＦ−）−ＶＣＭ）×（Ｃ＋ΔＣ）
＝１／２×（（ＶＲＥＦ−）−ＶＣＭ）×（Ｃ＋ΔＣ）
次に、期間Ｔ５おいて、ＳｕｂＤＡＣ１０１の容量と４端子コンパレータ１０５、１０７のプリアンプ部１５０のトランジスタの接続状態は、１回目の比較の期間Ｔ３と同じ状態になるため、図８のようになる。各スイッチの状態は、スイッチ２００、２０４、２０３、２０７、２５８〜２６３がＯＦＦし、スイッチ２０１、２０５、２０２、２０６、２５０〜２５７がＯＮとなっている。ノードＡ１、Ｂ１、Ｃ１をつなぐことでノードＡ１につながる容量に貯まった電荷ＱＮ３＋を、ノードＡ１、Ｂ１、Ｃ１につながる容量群１４で分配する。同様に、ノードＤ１、Ｅ１、Ｆ１をつなぐことでノードＤ１につながる容量に貯まった電荷ＱＮ３−を、ノードＤ１、Ｅ１、Ｆ１につながる容量群１５で分配する。ここで、図８のノードＡ１、Ｂ１、Ｃ１は、すべてショートしており同じ電圧なので、ノードＡ１、Ｂ１、Ｃ１の電圧をＶＮ２＋、同様に、図８のノードＤ１、Ｅ１、Ｆ１は、すべてショートしており同電位であるため、ノードＤ１、Ｅ１、Ｆ１の電圧をＶＮ２−とすると、電荷保存則により、電圧ＶＮ２＋、ＶＮ２−は、それぞれ以下の式で与えられる。
ＶＮ２＋＝（ＱＮ３＋）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＋ＶＣＭ
＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（２７）
＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（２７）
ＶＮ２−＝（ＱＮ３−）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＋ＶＣＭ
＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（２８）
＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（２８）
ここで、
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＡ１Ｔ４＝１Ｃ＋ΔＣ
ＣＢ１Ｔ２＝１Ｃ
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＤ１Ｔ４＝１Ｃ＋ΔＣ
ＣＥ１Ｔ２＝１Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、式（２７）、（２８）のＶＮ２＋、ＶＮ２−はそれぞれ以下の式で与えられる。
ＣＡ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＡ１Ｔ４＝１Ｃ＋ΔＣ
ＣＢ１Ｔ２＝１Ｃ
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
ＣＤ１Ｔ２＝１Ｃ＋２ΔＣ
ＣＤ１Ｔ４＝１Ｃ＋ΔＣ
ＣＥ１Ｔ２＝１Ｃ
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝１Ｃ＋２ΔＣ＋１Ｃ＋２ΔＣ＋２Ｃ
より、式（２７）、（２８）のＶＮ２＋、ＶＮ２−はそれぞれ以下の式で与えられる。
ＶＮ２＋＝（２Ｃ＋２ΔＣ）×（Ｃ＋ΔＣ）／（４（Ｃ＋ΔＣ））＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ２−＝（２Ｃ＋２ΔＣ）（Ｃ＋ΔＣ）／（４（Ｃ＋ΔＣ））＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴（ＶＮ２＋）−（ＶＮ２−）＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
ここで、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））とすると、
（ＶＮ２＋）−（ＶＮ２−）＝（１／１６）×ΔＶＲＥＦ
が得られる。
（ＶＮ２＋）−（ＶＮ２−）＝（１／１６）×ΔＶＲＥＦ
が得られる。
以降の比較においては、２回目の比較の図５の期間Ｔ４と期間Ｔ５と同様に順次図３の容量２０９、２１２、２１０、２１３と、４端子コンパレータ１０５のプリアンプ部１５０のＮｃｈトランジスタＭＮ２２、ＭＮ３２と、４端子コンパレータ１０７のプリアンプ部１５０のＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２に蓄積されている全電荷の３／４の電荷を放電して比較電圧を生成する。このような動作をすることで、所望の電圧である、基準電圧の（１／４）＾ｎ （ただし、＾は冪乗演算子）を生成していく。
上述したように１回目の比較電圧は、図５の期間Ｔ２と期間Ｔ３で生成され、その電圧ＶＮ１＋、ＶＮ１−は、式（２５）、（２６）より、以下の式で与えられる。
ＶＮ１＋＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ１−＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
ここで、ＳｕｂＤＡＣ１０１の生成電圧の理想値は、式（３）、（４）より
ＶＳＵＢ＋＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＳＵＢ＋＝１／２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＳＵＢ−＝１／２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
つまり、ＳｕｂＤＡＣ１０１の出力電圧を理想値とするためには、
（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”）＝１／２ ・・・（２９）
（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”）＝１／２ ・・・（３０）
（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”）＝１／２ ・・・（２９）
（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”）＝１／２ ・・・（３０）
したがって、上式（２９）、（３０）を満たすように、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１への容量接続を制御すればよい。
ＳｕｂＤＡＣ１０１において、比較電圧の出力時にノードＡ１、Ｂ１、Ｃ１に接続する容量は、容量２０８、２０９、２１０の容量値４Ｃ分と、コンパレータ１０５、１０７のプリアンプ部１５０のＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２の容量値４ΔＣである。同様に、ＳｕｂＤＡＣ１０１において、比較電圧出力時に、ノードＤ１、Ｅ１、Ｆ１に接続する容量は、容量２１１、２１２、２１３の容量値４Ｃ分とプリアンプ部１５０のＮｃｈトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２の容量値４ΔＣである。
よって、
“ノードＡ１、Ｂ１、Ｃ１につながる容量”＝４Ｃ＋４ΔＣ ・・・（３１）
“ノードＡ１、Ｂ１、Ｃ１につながる容量”＝４Ｃ＋４ΔＣ ・・・（３１）
“ノードＤ１、Ｅ１、Ｆ１につながる容量”＝４Ｃ＋４ΔＣ ・・・（３２）
であることから、
式（２９）、（３０）を満たすためには、以下の式（３３）、（３４）が成り立つように、期間Ｔ２のノードＡ１及びノードＢ１への容量の接続、及び、期間Ｔ２のノードＤ１及びノードＥ１への容量の接続を制御すればよいことになる。
であることから、
式（２９）、（３０）を満たすためには、以下の式（３３）、（３４）が成り立つように、期間Ｔ２のノードＡ１及びノードＢ１への容量の接続、及び、期間Ｔ２のノードＤ１及びノードＥ１への容量の接続を制御すればよいことになる。
（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）／（４Ｃ＋４ΔＣ）＝１／２
∴ ＣＡ１Ｔ２＋ＣＢ１Ｔ２＝２Ｃ＋２ΔＣ ・・・（３３）
∴ ＣＡ１Ｔ２＋ＣＢ１Ｔ２＝２Ｃ＋２ΔＣ ・・・（３３）
（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）／（４Ｃ＋４ΔＣ）＝１／２
∴ ＣＤ１Ｔ２＋ＣＥ１Ｔ２＝２Ｃ＋２ΔＣ ・・・（３４）
∴ ＣＤ１Ｔ２＋ＣＥ１Ｔ２＝２Ｃ＋２ΔＣ ・・・（３４）
本実施形態では、期間Ｔ２のノードＡ１及びノードＢ１への容量の接続を、図７の電荷を保持している容量群１２のように、ＳｕｂＤＡＣ１０１のスイッチ２０１、セレクタ１０４のスイッチ２５０、２５２をＯＮし、容量２０８、２０９、ＮｃｈトランジスタＭＮ３１、ＭＮ３２を接続することで、合計容量値が２Ｃ＋２ΔＣとなるように、それ以外の容量２１０、ＮｃｈトランジスタＭＮ２１、ＭＮ２２のゲートをコモン電圧ＶＣＭに接続し放電するように制御している。
同様に、期間Ｔ２のノードＤ１及びノードＥ１への容量の接続を、図７の電荷を保持している容量群１３のように、ＳｕｂＤＡＣ１０１のスイッチ２０５、セレクタ１０４の２５１、２５３をＯＮし、容量２１１、２１２、ＮｃｈトランジスタＭＮ２１、ＭＮ２２を接続することで、合計容量値が２Ｃ＋２ΔＣとなるように、それ以外の容量２１３、ＮｃｈトランジスタＭＮ３１、ＭＮ３２のゲートをコモン電圧ＶＣＭに接続し放電するように制御している。
したがって、式（３１）、（３２）、（３３）、（３４）を、式（２５）、（２６）に代入すると、ＶＮ１＋、ＶＮ１−は以下のようになる。
ＶＮ１＋＝（２Ｃ＋２ΔＣ）／（４Ｃ＋４ΔＣ）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ１−＝（２Ｃ＋２ΔＣ）／（４Ｃ＋４ΔＣ）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
＝（１／２）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴ （ＶＮ１＋）−（ＶＮ１−）＝（１／２）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
ここで、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
とすると
（ＶＮ１＋）−（ＶＮ１−）＝（１／４）×ΔＶＲＥＦ
となり、ＳｕｂＤＡＣ１０１で生成する比較電圧は、理想値（＝（１／４）×ΔＶＲＥＦ）そのものとなる。
とすると
（ＶＮ１＋）−（ＶＮ１−）＝（１／４）×ΔＶＲＥＦ
となり、ＳｕｂＤＡＣ１０１で生成する比較電圧は、理想値（＝（１／４）×ΔＶＲＥＦ）そのものとなる。
次に、２回目の比較電圧は、図５の期間Ｔ４と期間Ｔ５で生成され、その電圧ＶＮ２＋、ＶＮ２−は、式（２７）、（２８）より、それぞれ以下の式で与えられる。
ＶＮ２＋＝（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＾２×（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ２−＝（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＾２×（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
ここで、ＳｕｂＤＡＣ１０１が生成する電圧ＶＳＵＢ＋、ＶＳＵＢ−の理想値は、式（５）、（６）より、以下で与えられる。
ＶＳＵＢ＋＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＳＵＢ−＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
つまり、ＳｕｂＤＡＣ１０１の出力電圧を理想値とするためには、次式（３５）、（３６）が成り立つように、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１への容量接続を制御すればよい。
（ＣＡ１Ｔ２＋ＣＢ１Ｔ２）×（ＣＡ１Ｔ４）／（“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値）＾２＝１／８ ・・・（３５）
（ＣＤ１Ｔ２＋ＣＥ１Ｔ２）×（ＣＤ１Ｔ４）／（“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値）＾２＝１／８ ・・・（３６）
１回目の比較電圧の生成時には、
ＣＡ１Ｔ２＋ＣＢ１Ｔ２＝２×（Ｃ＋ΔＣ）
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝４×（Ｃ＋ΔＣ）
ＣＤ１Ｔ２＋ＣＥ１Ｔ２＝２×（Ｃ＋ΔＣ）
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝４×（Ｃ＋ΔＣ）
であることから、式（３５）、（３６）を満たすためには、次式（３７）、（３８）が成り立つように、期間Ｔ４のノードＡ１への容量の接続、及び、期間Ｔ４のノードＤ１への容量の接続を制御すればよいことになる。
ＣＡ１Ｔ２＋ＣＢ１Ｔ２＝２×（Ｃ＋ΔＣ）
“ノードＡ１、Ｂ１、Ｃ１につながる容量”の合計容量値＝４×（Ｃ＋ΔＣ）
ＣＤ１Ｔ２＋ＣＥ１Ｔ２＝２×（Ｃ＋ΔＣ）
“ノードＤ１、Ｅ１、Ｆ１につながる容量”の合計容量値＝４×（Ｃ＋ΔＣ）
であることから、式（３５）、（３６）を満たすためには、次式（３７）、（３８）が成り立つように、期間Ｔ４のノードＡ１への容量の接続、及び、期間Ｔ４のノードＤ１への容量の接続を制御すればよいことになる。
（２×（Ｃ＋ΔＣ））×（ＣＡ１Ｔ４）／（４×（Ｃ＋ΔＣ））＾２＝１／８
∴ ＣＡ１Ｔ４＝Ｃ＋ΔＣ ・・・（３７）
∴ ＣＡ１Ｔ４＝Ｃ＋ΔＣ ・・・（３７）
（２×（Ｃ＋ΔＣ））×（ＣＤ１Ｔ４）／（４×（Ｃ＋ΔＣ））＾２＝１／８
∴ ＣＤ１Ｔ４＝Ｃ＋ΔＣ ・・・（３８）
∴ ＣＤ１Ｔ４＝Ｃ＋ΔＣ ・・・（３８）
本実施形態では、期間Ｔ４のノードＡ１への容量の接続を、図９の電荷を保持している容量群１６のように、セレクタ１０４のスイッチ２５０をＯＮし、容量２０８、４端子コンパレータ１０５のＮｃｈトランジスタＭＮ３１を接続することで、容量値Ｃ＋ΔＣとなるように、それ以外の容量２０９、２１０、４端子コンパレータ１０５、１０７のＮｃｈトランジスタＭＮ３２、ＭＮ２１、ＭＮ２２のゲートをコモン電圧ＶＣＭに接続し、放電するように制御している。
同様に、期間Ｔ４のノードＤ１への容量の接続を図９の電荷を保持している容量群１７のように、セレクタ１０４のスイッチ２５１をＯＮし、容量２１１、４端子コンパレータ１０５のＮｃｈトランジスタＭＮ２１を接続することで、容量値Ｃ＋ΔＣとなるように、それ以外の容量２１２、２１３、ＮｃｈトランジスタＭＮ２２、ＮｃｈトランジスタＭＮ３１、ＭＮ３２をコモン電圧ＶＣＭに接続し放電するように制御している。
したがって
ＶＮ２＋＝（２×（Ｃ＋ΔＣ））×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ））＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
ＶＮ２＋＝（２×（Ｃ＋ΔＣ））×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ））＾２×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ
∴ ＶＮ２＋＝（１／８）×（（ＶＲＥＦ＋）−ＶＣＭ）＋ＶＣＭ ・・・（３９）
ＶＮ２−＝（２×（Ｃ＋ΔＣ））×（Ｃ＋ΔＣ）／（４×（Ｃ＋ΔＣ））＾２×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ
∴ ＶＮ２−＝（１／８）×（（ＶＲＥＦ−）−ＶＣＭ）＋ＶＣＭ ・・・（４０）
（ＶＮ２＋）−（ＶＮ２−）＝（１／８）×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））
ここで、ΔＶＲＥＦ＝２×（（ＶＲＥＦ＋）−（ＶＲＥＦ−））とすると
（ＶＮ２＋）−（ＶＮ２−）＝（１／１６）×ΔＶＲＥＦ
となり、ＳｕｂＤＡＣ１０１で生成する電圧が、理想値（＝（１／１６）×ΔＶＲＥＦ）となる。
（ＶＮ２＋）−（ＶＮ２−）＝（１／１６）×ΔＶＲＥＦ
となり、ＳｕｂＤＡＣ１０１で生成する電圧が、理想値（＝（１／１６）×ΔＶＲＥＦ）となる。
一方、上記関連技術において、ＳｕｂＤＡＣ５０１に４端子コンパレータ５０２、５０３が接続された状態の図１５の場合、ノードＢ２、Ｅ２につながる４端子コンパレータのプリアンプ部のトランジスタ２個分（２個分の合計容量値ＣＰ）が常時つながることで、式（１７）〜（２４）より、ＣＰ＝０．５Ｃのとき
１回目比較電圧の理想値からの誤差が１１４ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が３ＬＳＢ（１２ｂｉｔ換算）
ＣＰ＝１Ｃのとき
１回目比較電圧の理想値からの誤差が２０５ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が１０ＬＳＢ（１２ｂｉｔ換算）
ＣＰ＝２Ｃのとき
１回目比較電圧の理想値からの誤差が３４１ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が２８ＬＳＢ（１２ｂｉｔ換算）
と誤差が発生する。すなわち、図１５の構成でＳｕｂＤＡＣ１０１で生成される電圧は、ＳｕｂＤＡＣ１０１の出力に４端子コンパレータ５０２、５０３のトランジスタが常時付加された場合、生成される電圧の理想値からの誤差が発生する。
１回目比較電圧の理想値からの誤差が１１４ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が３ＬＳＢ（１２ｂｉｔ換算）
ＣＰ＝１Ｃのとき
１回目比較電圧の理想値からの誤差が２０５ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が１０ＬＳＢ（１２ｂｉｔ換算）
ＣＰ＝２Ｃのとき
１回目比較電圧の理想値からの誤差が３４１ＬＳＢ（１２ｂｉｔ換算）
２回目比較電圧の理想値からの誤差が２８ＬＳＢ（１２ｂｉｔ換算）
と誤差が発生する。すなわち、図１５の構成でＳｕｂＤＡＣ１０１で生成される電圧は、ＳｕｂＤＡＣ１０１の出力に４端子コンパレータ５０２、５０３のトランジスタが常時付加された場合、生成される電圧の理想値からの誤差が発生する。
本実施形態のマルチビットＳＡＲ−ＡＤＣによれば、ＳｕｂＤＡＣ１０１の容量に付加される４端子コンパレータの入力端子に接続するＭＯＳトランジスタのゲート容量による影響（例えばＳｕｂＤＡＣ１０１の容量に付加される４端子コンパレータのトランジスタゲート容量によりＳｕｂＤＡＣ１０１から出力される比較電圧に誤差が生じること）を回避することができる。このため、高精度化を実現可能としている。本実施形態のマルチビットＳＡＲ−ＡＤＣは、ＡＤＣ単体の半導体製品（チップ）として実現してもよいし、あるいは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）やＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）等の半導体集積回路にマクロ等として実装するようにしてもよい。
なお、上記の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ 逐次比較型ＡＤ変換器（ＳＡＲ−ＡＤＣ）
２ ＣＰＵ
３ 制御回路
４ サンプルアンドホールド回路（Ｓ／Ｈ）
５ 電圧生成回路
６ 半導体装置
１０ 期間Ｔ１の基準電圧ＶＲＥＦ＋につながる容量群
１１ 期間Ｔ１の基準電圧ＶＲＥＦ−につながる容量群
１２ 期間Ｔ２のノードＡ１、Ｂ１に電荷を保持している容量群
１３ 期間Ｔ２のノードＤ１、Ｅ１に電荷を保持している容量群
１４ 期間Ｔ３及び期間Ｔ５のノードＡ１、Ｂ１、Ｃ１につながる容量群
１５ 期間Ｔ３及び期間Ｔ５のノードＤ１、Ｅ１、Ｆ１につながる容量群
１６ 期間Ｔ４のノードＡ１に電荷を保持している容量群
１７ 期間Ｔ４のノードＤ１に電荷を保持している容量群
１０１ ＳｕｂＤＡＣ
１０２ ＭａｉｎＤＡＣ＋
１０３ ＭａｉｎＤＡＣ−
１０４ セレクタ
１０５ ４端子コンパレータ
１０６ コンパレータ
１０７ ４端子コンパレータ
１０８ ＳＡＲＬＯＧＩＣ（逐次比較レジスタロジック）
１５０ プリアンプ部
１５１ ラッチ部
１５２〜１５３ 定電流源
２００〜２０７ スイッチ
２０８〜２１３ 容量
２５０〜２６３ スイッチ
４００ 電源端子
４０１ グランド端子
５００ ＭａｉｎＤＡＣ（メインＤＡ変換器）
５０１ ＳｕｂＤＡＣ（サブＤＡ変換器）
５０２〜５０３ ４端子コンパレータ
５０４ ＳＡＲＬＯＧＩＣ
５０５ 第１の加算器
５０６ 第２の加算器
５０７ 第３の加算器
５１０ プリアンプ部
ＣＬＫ クロック
ＣＯＮＶ 変換開始信号
ＣＰＯ１〜ＣＰＯ３ コンパレータの比較結果信号
ＣＳＷ１〜ＣＳＷ１１ スイッチＯＮ／ＯＦＦ制御信号
ＤＯＵＴ デジタル信号
Ｍ１〜Ｍ４ ４端子コンパレータの−側入力
ＭＮ１〜ＭＮ８、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２ Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ４ Ｐｃｈトランジスタ
Ｐ１〜Ｐ４ ４端子コンパレータの＋側入力
ＲＳＴ ラッチのリセット信号
ＶＣＭ コモン電圧
ＶＣＰ−、ＶＣＰ＋ アナログ出力電圧
ＶＩＮ＋、ＶＩＮ− アナログ入力電圧
ＶＩＮ アナログ入力電圧
ＶＯＵＴ＋〜ＶＯＵＴ− ４端子コンパレータの出力
ＶＲＥＦ＋、ＶＲＥＦ− 基準電圧
２ ＣＰＵ
３ 制御回路
４ サンプルアンドホールド回路（Ｓ／Ｈ）
５ 電圧生成回路
６ 半導体装置
１０ 期間Ｔ１の基準電圧ＶＲＥＦ＋につながる容量群
１１ 期間Ｔ１の基準電圧ＶＲＥＦ−につながる容量群
１２ 期間Ｔ２のノードＡ１、Ｂ１に電荷を保持している容量群
１３ 期間Ｔ２のノードＤ１、Ｅ１に電荷を保持している容量群
１４ 期間Ｔ３及び期間Ｔ５のノードＡ１、Ｂ１、Ｃ１につながる容量群
１５ 期間Ｔ３及び期間Ｔ５のノードＤ１、Ｅ１、Ｆ１につながる容量群
１６ 期間Ｔ４のノードＡ１に電荷を保持している容量群
１７ 期間Ｔ４のノードＤ１に電荷を保持している容量群
１０１ ＳｕｂＤＡＣ
１０２ ＭａｉｎＤＡＣ＋
１０３ ＭａｉｎＤＡＣ−
１０４ セレクタ
１０５ ４端子コンパレータ
１０６ コンパレータ
１０７ ４端子コンパレータ
１０８ ＳＡＲＬＯＧＩＣ（逐次比較レジスタロジック）
１５０ プリアンプ部
１５１ ラッチ部
１５２〜１５３ 定電流源
２００〜２０７ スイッチ
２０８〜２１３ 容量
２５０〜２６３ スイッチ
４００ 電源端子
４０１ グランド端子
５００ ＭａｉｎＤＡＣ（メインＤＡ変換器）
５０１ ＳｕｂＤＡＣ（サブＤＡ変換器）
５０２〜５０３ ４端子コンパレータ
５０４ ＳＡＲＬＯＧＩＣ
５０５ 第１の加算器
５０６ 第２の加算器
５０７ 第３の加算器
５１０ プリアンプ部
ＣＬＫ クロック
ＣＯＮＶ 変換開始信号
ＣＰＯ１〜ＣＰＯ３ コンパレータの比較結果信号
ＣＳＷ１〜ＣＳＷ１１ スイッチＯＮ／ＯＦＦ制御信号
ＤＯＵＴ デジタル信号
Ｍ１〜Ｍ４ ４端子コンパレータの−側入力
ＭＮ１〜ＭＮ８、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２ Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ４ Ｐｃｈトランジスタ
Ｐ１〜Ｐ４ ４端子コンパレータの＋側入力
ＲＳＴ ラッチのリセット信号
ＶＣＭ コモン電圧
ＶＣＰ−、ＶＣＰ＋ アナログ出力電圧
ＶＩＮ＋、ＶＩＮ− アナログ入力電圧
ＶＩＮ アナログ入力電圧
ＶＯＵＴ＋〜ＶＯＵＴ− ４端子コンパレータの出力
ＶＲＥＦ＋、ＶＲＥＦ− 基準電圧
Claims (13)
- アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主ＤＡ変換器と、
前記探索範囲を設定するためのデジタル制御信号を受け、対応する電圧を出力する副ＤＡ変換器と、
少なくとも１つのコンパレータと、
前記副ＤＡ変換器の出力と前記コンパレータとの間に配設され、与えられた切替制御信号に基づき、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力又はコモン電圧に切り替えるセレクタと、
前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主ＤＡ変換器に前記デジタル値を与え、前記副ＤＡ変換器に前記デジタル制御信号を与え、前記セレクタに前記切替制御信号を与える逐次比較レジスタロジックと、
を備え、
前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型ＡＤ変換器。 - 前記副ＤＡ変換器は、一端が前記コモン電圧に共通に接続され、他端が、基準電圧と前記コモン電圧との間にスイッチを間に介して接続される複数のノードにそれぞれ接続され、容量値が予め定められた所定比に設定された複数の容量を備え、
少なくとも二つの前記容量の前記コモン電圧に接続される側と反対側の端子を、前記副ＤＡ変換器の出力として、前記セレクタの入力に接続する、請求項１記載の逐次比較型ＡＤ変換器。 - 前記副ＤＡ変換器は、一端が前記コモン電圧に共通に接続され、他端が、第１の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第１乃至第３のノードにそれぞれ接続され、容量値が１：１：２の第１乃至第３の容量と、
一端が前記コモン電圧に共通に接続され、他端が、第２の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第４乃至第６のノードにそれぞれ接続され、容量値が１：１：２の第４乃至第６の容量と、
を備え、
前記コモン電圧は、前記第１の基準電圧と前記第２の基準電圧の和の１／２とされ、
前記第１及び第２の容量の前記他端がそれぞれ接続される前記第１及び第２のノードと、前記第４及び第５の容量の前記他端がそれぞれ接続される前記第４及び第５のノードを、それぞれ、前記副ＤＡ変換器の出力として、前記セレクタの入力に接続し、
変換時、まず、前記第１乃至第３の容量を、前記第１の基準電圧で充電し、且つ、前記第４乃至第６の容量を前記第２の基準電圧で充電し、
それ以降の比較において、前記第１乃至第３の容量、前記第４乃至第６の容量のうち、前記第１の基準電圧と前記第２の基準電圧から、１つ又は複数の容量を切り離し、
前記副ＤＡ変換器の出力に接続する前記コンパレータのトランジスタのゲート容量が前記副ＤＡ変換器の容量に付加された場合でも、前記第１の基準電圧と前記第２の基準電圧の差電圧の２倍を参照電圧として、前記副ＤＡ変換器の前記出力からの比較電圧が、
１回目の比較では、前記参照電圧の１／４、
ｎ回目（ただし、ｎは２以上の所定の正整数）の比較では、前記参照電圧の（１／４）のｎ乗の電圧を出力するように、前記セレクタを介して、前記コモン電圧を前記コンパレータのトランジスタのゲートに接続する、請求項１記載の逐次比較型ＡＤ変換器。 - 前記主ＤＡ変換器が、正極性と負極性のアナログ入力電圧を入力する第１、第２の主ＤＡ変換器を備え、
前記コンパレータが、それぞれが、前記第１及び第２の主ＤＡ変換器の出力電圧と、前記セレクタで選択出力される、前記副ＤＡ変換器からの出力又はコモン電圧を受ける、第１及び第２のコンパレータを備え、
さらに、前記第１及び第２の主ＤＡ変換器の出力電圧を比較する第３のコンパレータを備えた請求項１乃至３のいずれか１項に記載の逐次比較型ＡＤ変換器。 - 前記第１及び第２のコンパレータの各々が、
第１の電源端子に一端が接続された第１、第２の電流源と、
共通接続されたソースが前記第１の電流源の他端に接続された第１乃至第４のトランジスタと、
共通接続されたソースが前記第２の電流源の他端に接続された第５乃至第８のトランジスタと、
第２の電源端子に接続された第１、第２のカレントミラー回路と、
を備え、
前記第１、第２、第５、第６のトランジスタのドレインは共通接続されて前記第１のカレントミラー回路の入力に接続され、
前記第３、第４、第７、第８のトランジスタのドレインは共通接続されて前記第２のカレントミラーの入力に接続され、
前記第１乃至第４のトランジスタのゲートは、中点電位に関して正極側の第１乃至第４の入力端子に接続され、
前記第５乃至第８のトランジスタのゲートは、前記中点電位に関して負極側の第１乃至第４の入力端子に接続され、
前記第１及び第２のカレントミラーの出力はそれぞれ差動出力の第１及び第２の出力端子に接続され、
さらに、
前記第１の電源端子と、前記第１及び第２の出力端子間に接続された、クロスカップル・トランジスタ対と、
前記第１及び第２の出力端子間を等電位にリセットするリセット回路と、
を備えた、請求項４記載の逐次比較型ＡＤ変換器。 - 前記第１のコンパレータにおいて、
正極側の第１及び第２の入力端子は、前記第２の主ＤＡ変換器の出力端子に共通接続され、
負極側の第３及び第４の入力端子は、前記セレクタの第２及び第４の出力端子にそれぞれ接続され、
負極側の第１及び第２の入力端子は、前記第１の主ＤＡ変換器の出力端子に共通接続され、
正極側の第３及び第４の入力端子は、前記セレクタの第１及び第３の出力端子にそれぞれ接続され、
前記第２のコンパレータにおいて、
正極側の第１及び第２の入力端子は、前記第１の主ＤＡ変換器の出力端子に共通接続され、
正極側の第３及び第４の入力端子は、前記セレクタの第５及び第７の出力端子にそれぞれ接続され、
負極側の第１及び第２の入力端子は、前記第２の主ＤＡ変換器の出力端子に共通接続され、
負極側の記第３及び第４の入力端子は、前記セレクタの第６及び第８の出力端子にそれぞれ接続される請求項５記載の逐次比較型ＡＤ変換器。 - 前記セレクタは、前記副ＤＡ変換器から前記コモン電圧に対して正極性の第１及び第２の出力電圧と、前記コモン電圧に対して負極性の第１及び第２の出力電圧を、それぞれ、受ける第１乃至第４の入力端子と、
前記第１乃至第８の出力端子と、
前記切替制御信号に基づき、オン・オフが制御されるスイッチ群と、
を備え、
前記第１及び第２の出力端子は、正極性の前記第１の出力電圧、及び負極性の前記第１の出力電圧をそれぞれ出力し、
前記第３の出力端子は、正極性の前記第１の出力電圧又は前記コモン電圧を出力し、
前記第４の出力端子は、負極性の前記第１の出力電圧又は前記コモン電圧を出力し、
前記第５の出力端子は、正極性の前記第２の出力電圧又は前記コモン電圧を出力し、
前記第６の出力端子は、負極性の前記第２の出力電圧又は前記コモン電圧を出力し、
前記第７の出力端子は、正極性の前記第２の出力電圧又は前記コモン電圧を出力し、
前記第８の出力端子は、負極性の前記第２の出力電圧又は前記コモン電圧を出力する請求項６記載の逐次比較型ＡＤ変換器。 - 前記副ＤＡ変換器は、第１の基準電圧端子と、前記コモン電圧が入力されるコモン電圧端子との間に直列に接続され、前記逐次比較レジスタからの第１乃至第４の制御信号によって、それぞれオン又はオフに制御される第１乃至第４のスイッチを備え、さらに、
前記第１と第２のスイッチの接続点である第１のノードと前記コモン電圧端子間と、
前記第２と第３のスイッチの接続点である第２のノードと前記コモン電圧端子間と、
前記第３と第４のスイッチの接続点である第３のノードと前記コモン電圧端子間に、
それぞれ第１乃至第３の容量を備え、
前記第１及び第２のノードが前記副ＤＡ変換器の第１及び第２の出力として、前記セレクタの前記第１及び第３の入力端子にそれぞれ接続され、
第２の基準電圧端子と前記コモン電圧端子間に直列に接続され、前記逐次比較レジスタからの前記第１乃至第４の制御信号によって、それぞれオン又はオフに制御される第５乃至第８のスイッチを備え、さらに、
前記第５と第６のスイッチの接続点である第４のノードと前記コモン電圧端子間と、
前記第６と第７のスイッチの接続点である第５のノードと前記コモン電圧端子間と、
前記第７と第８のスイッチの接続点である第６のノードと前記コモン電圧端子間に、
それぞれ第４乃至第６の容量を備え、
前記第４及び第５のノードが、前記副ＤＡ変換器の第３及び第４の出力として、前記セレクタの前記第２及び第４の入力端子にそれぞれ接続される、請求項７記載の逐次比較型ＡＤ変換器。 - 前記セレクタは、
前記第１の入力端子と、前記第１及び第３の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第１の切替制御信号により共通にオン又はオフとされる第９及び第１０のスイッチと、
前記第２の入力端子と、前記第２及び第４の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第２の切替制御信号により共通にオン又はオフとされる第１１及び第１２のスイッチと、
前記第３の入力端子と、前記第５及び第７の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第３の切替制御信号により共通にオン又はオフとされる第１３及び第１４のスイッチと、
前記第４の入力端子と、前記第６及び第８の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第４の切替制御信号により共通にオン又はオフとされる第１５及び第１６のスイッチと、
前記第３及び第４の出力端子と前記コモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第５の切替制御信号により共通にオン又はオフとされる第１７及び第１８のスイッチと、
前記第５及び第６の出力端子とコモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第６の切替制御信号により共通にオン又はオフとされる第１９及び第２０のスイッチと、
前記第７及び第８の出力端子とコモン電圧間にそれぞれ接続され、前記逐次比較レジスタロジックからの第７の切替制御信号により共通にオン又はオフとされる第２１及び第２２のスイッチと、
を備えた請求項７記載の逐次比較型ＡＤ変換器。 - 請求項１乃至９のいずれか１項に記載の逐次比較型ＡＤ変換器を備えた半導体装置。
- アナログ入力電圧をサンプルして保持し前記逐次比較型ＡＤ変換器に供給するサンプルアンドホールド回路と、
第１、第２の基準電圧の中間電位の前記コモン電圧を生成し、前記逐次比較型ＡＤ変換器に供給する電圧生成回路と、
前記逐次比較型ＡＤ変換器に対して、変換動作の実行を制御する制御信号、変換用のクロック信号、リセット用の信号の少なくとも１つを与える制御回路と、
をさらに備えた請求項１０記載の半導体装置。 - アナログ入力電圧の探索範囲を設定するデジタル値を受け電圧を出力する主ＤＡ変換器と、前記探索範囲を設定するためのデジタル制御信号を受け電圧を出力する副ＤＡ変換器と、少なくとも１つのコンパレータと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主ＤＡ変換器に前記デジタル値を与え、前記副ＤＡ変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、を備えた逐次比較型ＡＤ変換器の制御方法であって、
前記副ＤＡ変換器の出力と前記コンパレータとの間にセレクタを設け、
前記逐次比較レジスタロジックからの切替制御信号に基づき、前記セレクタにより、前記コンパレータの入力に供給する信号を、前記副ＤＡ変換器の出力、又はコモン電圧に切り替え、
前記コンパレータは、前記主ＤＡ変換器からの出力と、前記セレクタから出力される前記副ＤＡ変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型ＡＤ変換器の制御方法。 - 前記副ＤＡ変換器は、一端が前記コモン電圧に共通に接続され、他端が、第１の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第１乃至第３のノードにそれぞれ接続され、容量値が１：１：２の第１乃至第３の容量と、
一端が前記コモン電圧に共通に接続され、他端が、第２の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第４乃至第６のノードにそれぞれ接続され、容量値が１：１：２の第４乃至第６の容量と、
を備え、
前記コモン電圧を、前記第１の基準電圧と前記第２の基準電圧の和の１／２とし、
前記第１及び第２の容量の前記他端がそれぞれ接続される前記第１及び第２のノードと、前記第４及び第５の容量の前記他端がそれぞれ接続される前記第４及び第５のノードを、それぞれ、前記副ＤＡ変換器の出力として前記セレクタの入力に接続し、
変換時、まず、前記第１乃至第３の容量を、前記第１の基準電圧で充電し、且つ、前記第４乃至第６の容量を前記第２の基準電圧で充電し、それ以降の比較において、前記第１乃至第３の容量、前記第４乃至第６の容量のうち、前記第１の基準電圧と、前記第２の基準電圧から、１つ又は複数の容量を切り離し、
前記副ＤＡ変換器の出力に接続する前記コンパレータのトランジスタのゲート容量が前記副ＤＡ変換器の容量に付加された場合でも、前記第１の基準電圧と前記第２の基準電圧の差電圧の２倍を参照電圧として、前記副ＤＡ変換器の前記出力からの比較電圧が、
１回目の比較では、前記参照電圧の１／４、
ｎ回目（ただし、ｎは２以上の所定の正整数）の比較では、前記参照電圧の（１／４）のｎ乗の電圧を出力するように、前記セレクタを介して、前記コモン電圧を前記コンパレータのトランジスタのゲートに接続する、請求項１２記載の逐次比較型ＡＤ変換器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011197094A JP2013058972A (ja) | 2011-09-09 | 2011-09-09 | 逐次比較型ａｄ変換器及びその制御方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011197094A JP2013058972A (ja) | 2011-09-09 | 2011-09-09 | 逐次比較型ａｄ変換器及びその制御方法 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10404270B2 (en) | 2017-12-06 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor device and operating method thereof |
-
2011
- 2011-09-09 JP JP2011197094A patent/JP2013058972A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10404270B2 (en) | 2017-12-06 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor device and operating method thereof |
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