CN102142840B - 折叠模数转换器 - Google Patents

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Abstract

本发明公开了一种折叠模数转换器(ADC)。该折叠ADC包括产生多个参考电压的参考电压产生单元，包括多个折叠器的低功率模拟预处理单元，每个折叠器将模拟输入信号的电压电平与所述多个参考电压中的对应参考电压进行比较，以产生折叠输出差分对，对所述低功率模拟预处理单元的输出进行比较以输出数字信号的比较单元；以及将所述比较单元的输出转换为二进制码信号的编码单元。

Description

折叠模数转换器
本申请要求享有于2010年1月28日递交的韩国专利申请No.10-2009-0007828的权益，在此引用其全部内容作为参考，如同在此被全部阐述一般。
技术领域
本发明的实施例涉及在通信元件、数字信号处理领域以及电子电路领域中使用的半导体器件，尤其涉及折叠模数转换器。
背景技术
将模拟信号转换为数字信号是为了有效地存储、处理和再生信号。随着数字技术的发展，近来几乎所有的信息都已从模拟信号转换成数字信号。为此，一直使用模数转换器(ADC)将模拟信号转换成数字信号。
具有高速和低功率特性的模数转换器的示例包括闪速模数转换器、子范围(Sub-Range)模数转换器、流水线模数转换器以及折叠内插模数转换器。
在模数转换器之中具有最快的转换速度的闪速ADC因为具有大量功能块和高输入电容的电容器而具有一些缺陷。为了克服闪速ADC的缺陷，提出了通过折叠内插电路技术实现闪速ADC。此外，已在研究将折叠内插电路技术应用到均具有少量功能块的子范围ADC和流水线ADC的方法。在早期研究阶段中，折叠内插ADC是基于双极结晶体管(BJT)来研究的。而在最近的研究中，随着互补金属氧化物半导体(CMOS)电路技术的最近发展，也已开发了CMOS折叠内插ADC。
折叠内插ADC的结构同时具有实现高速时没有延迟的闪速ADC的优点、具有小电路面积和低功耗的子范围ADC的优点，以及流水线ADC的优点。然而，在折叠内插ADC的折叠电路中需要很多电流源，因此大大增加了折叠内插ADC的功耗。因此，正在进行降低折叠内插ADC的功耗的研究，但尚未得到满意的结果。
图1是阐述折叠模数转换器的基本结构的方框图。如图1和图2所示，折叠ADC根据预定的折叠比来折叠输入信号Vin。然后，折叠ADC利用粗转换器根据折叠的输入信号Vin的一部分来产生粗比特输出，同时，利用精转换器根据该折叠的输入信号Vin的剩余部分来产生精比特输出。粗转换器获得用于显示该折叠的输入信号的电压电平属于任一电压范围的近似信息，而精转换器利用该折叠的输入信号获得精比特信息。通过对所述近似信息和精比特信息求和，来得到整个数字输出。如图2中所示，折叠ADC的折叠输入信号波形重复地示出了增加波形和减少波形。随着粗转换器的输入的增加，粗转换器的数字输出以与闪存ADC同样的方式单调增加。精转换器的数字输出增加一个粗比特的间隔，然后减少。也就是说，精转换器的数字输出波形重复地示出了在整个输入范围内的增加波形和减少波形。
图3是示出折叠模数转换器的精转换器电路结构的方框图。
如图3所示，折叠ADC 10包括参考电压产生单元20、模拟预处理单元30、比较单元40和编码单元50。
参考电压产生单元20具有串联连接在参考电压源和地电平电压源之间的多个电阻。参考电压产生单元20根据每个电阻比率对参考电压进行分压，以产生分别具有不同值的多个参考电压。
模拟预处理单元30包括多个折叠器(folder)电路，每个折叠器电路执行对由参考电压产生单元20产生的多个参考电压以及模拟输入信号Vin的处理操作。
比较单元40包括多个比较放大器，每个比较放大器对从模拟预处理单元30接收的一对差分输出进行比较。编码单元50将从比较单元40接收到的数字输出信号转换成二进制码以产生n位二进制码。
如上所述，折叠ADC10通常需要具有2n个电阻的参考电压产生单元20、具有2n/s个折叠器电路的模拟预处理单元30、以及具有2n/s个比较放大器的比较单元40等，以获得n位输出信号，其中“s”为折叠比。折叠比表示模拟预处理单元30的一个折叠器电路中的所述差分信号对的数量或折叠信号的过零数量。在折叠ADC10中，模拟预处理单元30的2n/s个折叠器电路已知为模拟电路，因此大大提高了折叠ADC10的功耗。此外，很难实现折叠ADC10的高集成度。
发明内容
本发明的实施例提供了一种可增加转换操作精度和实现低功耗的折叠模数转换器。
一方面，提供了一种折叠模数转换器，包括：产生多个参考电压的参考电压产生单元；包括多个折叠器的低功率模拟预处理单元，每个折叠器将模拟输入信号的电压电平与多个参考电压中的对应参考电压进行比较以产生折叠输出差分对；对低功率模拟预处理单元的输出进行比较以输出数字信号的比较单元；以及将比较单元的输出转换成二进制码信号的编码单元，其中所述低功率模拟预处理单元的多个折叠器中的每一个包括多个折叠单元，每个折叠单元将所述模拟输入信号的电压电平与多个参考电压中的对应参考电压进行比较，其中该多个折叠单元彼此级联连接，其中当多个折叠单元中的一个折叠单元接收该一个折叠单元的前一个折叠单元的输出时，驱动该一个折叠单元的电流源以使得以工作模式来驱动该一个折叠单元的下一个折叠单元的电流源，其中当模拟输入信号的电压电平低于参考电压时，驱动该一个折叠单元的电流源以使该下一个折叠单元的电流源被转换为睡眠模式。
所述多个折叠器中的每一个包括参考电流源和参考晶体管差分对，该参考晶体管差分对连接到参考电流源并输出信号差分对。所述多个折叠单元级联连接到所述参考晶体管差分对并产生折叠输出差分对。
当模拟输入信号的电压电平低于参考电压时，第i个折叠单元的电流源降低第i个折叠单元的输出电流，使得级数等于或大于第(i+1)个折叠单元的折叠单元的电流源能够被转换为睡眠模式，其中i为正整数。处于睡眠模式的每个折叠单元不产生输出。
当模拟输入信号的电压电平等于或大于参考电压时，第i个折叠单元的电流源增加第i个折叠单元的输出电流，并使得能够以工作模式驱动第(i+1)个折叠单元的电流源。处于工作模式的折叠单元中的每一个折叠单元产生用于驱动下一个折叠单元的电流源的输出。
第i个折叠单元包括与第(i-1)个折叠单元的Y(i-1)输出端、以及参考晶体管差分对之一相连接的Zi输入端，与第i个折叠单元的输出端的负载相连接的Xi输出端，与第(i+1)个折叠单元的Z(i+1)输入端相连接的Yi输出端，接收参考电压的参考电压输入端，以及接收模拟输入信号的模拟电压输入端。
第i个折叠单元还包括根据提供给Zi输入端的电流来进行驱动的电流源和连接到电流源的晶体管差分对。
第i个折叠单元的电流源包括在Zi输入端和晶体管差分对之间连接的两个电流镜像电路。
另一方面，本发明提供了一种折叠模数转换器，其包括将模拟输入信号转换为最高有效位的粗转换器和将模拟输入信号转换为最低有效位的精转换器。
附图说明
提供对本发明的进一步理解并引入和构成本说明书的一部分的附图阐述了本发明的实施例，并和说明书的描述一起解释本发明的原理。其中：
图1是示出折叠模数转换器的基本结构的方框图；
图2是示出在折叠模数转换器中折叠结构的传输特性的曲线图；
图3是示出折叠模数转换器中精转换器电路结构的方框图；
图4是示出根据本发明的实施例的折叠模数转换器的方框图；
图5是示出参考电压产生单元的电阻串的电路图；
图6和图7是详细示出根据本发明的实施例的低功率模拟预处理单元的第一折叠器的一个示例的电路图；
图8和图9是详细示出根据本发明的实施例的低功率模拟预处理单元的第一折叠器的另一示例的电路图；
图10示出第i个折叠单元的输入和输出波形的一个示例的时序图；
图11是示出当折叠比为8时，从折叠器中输出的输出差分对的波形图；
图12是示出比较单元的第一比较放大器的电路结构的电路图；
图13是示出第一比较放大器的输入和输出波形的波形图；
图14是详细示出编码单元的一部分的电路图；
图15示出编码单元的输入和输出波形的波形图；
图16是示出根据本发明的实施例的折叠内插模数转换器的方框图；
图17示出了内插器电路和输入、输出波形；以及
图18示出了同步单元的电路结构和输入、输出波形。
具体实施方式
下面将参考示出了本发明的示例实施例的附图更充分地描述本发明。然而，本发明可以许多不同的形式实施，而不应理解为仅限于这里列举的实施例。在整个说明书中，相同的附图标记指示相同的元件。在下面的描述中，如果与本发明相关的已知功能或结构的详细描述使得本发明的主题不清楚，则略掉该详细描述。
在下面的描述中使用的元件名字是出于说明书准备的便利考虑而选择的。因此，所述元件名字可能不同于实际产品中使用的元件名字。
图4是阐述根据本发明的实施例的折叠模数转换器的方框图。图5是阐述参考电压产生单元的电阻串的电路图。
如图4和5所示，根据本发明的实施例的折叠模数转换器(ADC)100包括参考电压产生单元120、低功率模拟预处理单元130、比较单元140和编码单元150。
如图5所示，参考电压产生单元120利用电阻串对参考电压进行分压，以产生输入到低功率模拟预处理单元130的折叠器中的多个参考电压Vr1到Vr(2n/s-1)s。参考电压产生单元120的电阻串包括串联连接在参考电压源VREF和低电位电压源VSS之间的多个等价电阻R1到R(2n/s-1)s。更具体来讲，参考电压产生单元120根据每个等价电阻R1-R(2n/s-1)s的分压比来对参考电压进行分压，以产生所述多个参考电压Vr1到Vr(2n/s-1)s。
低功率模拟预处理单元130包括多个折叠器31到3(2n/s)，每个折叠器将模拟输入信号Vin与相应的参考电压进行比较，以产生折叠的输出信号FOut1到FOut2n/s，其中“s”表示折叠比，并表示从低功率模拟预处理单元130输出的折叠信号的过零点的数量或者在低功率模拟预处理单元130的一个折叠器中的信号差分对的数量。每个折叠器31到3(2n/s)包括多个级联连接的电流触发型折叠单元(下面称为“折叠单元”)，每个折叠单元具有多个电流源。响应于模拟输入信号Vin和参考电压，选择性地驱动每个折叠单元的电流源，从而大大降低电流消耗。例如，当模拟输入信号Vin的电压电平高于第二参考电压Vr2并低于第三参考电压Vr3时，仅以工作模式驱动三个折叠单元，而其它的折叠单元保持在睡眠模式。在保持在睡眠模式的其它折叠单元中，电流不流动。因此，当模拟输入信号Vin的电压电平等于或高于参考电压时，以工作模式驱动每个折叠单元的电流源，而当模拟输入信号Vin的电压电平低于参考电压时，以睡眠模式驱动每个折叠单元的电流源。
比较单元140包括对从低功率模拟预处理单元130接收的输出信号进行比较以输出数字信号的多个放大器41到4(2n/s)。编码单元150将比较单元140的数字输出信号Cout1到Cout2n/s转换成二进制码，以产生n位二进制码Yout(0：n-1)。比较单元140和编码单元150可通过图12到15中示出的电路结构来执行。
图6和图7是详细阐述根据本发明的实施例的低功率模拟预处理单元130的第一折叠器31的示例的电路图。除了参考电压外，低功率模拟预处理单元130的其它的折叠器32到3(2n/s)的电路结构和操作与第一折叠器31基本相同。
如图6和7所示，第一折叠器31包括电流源60、参考晶体管差分对T1和T2、s个折叠单元61到6s等。电流源60连接在高电位功率电压源VDD和参考晶体管差分对T1、T2之间，并接收高电位功率电压VDD以产生恒定电流。
参考晶体管差分对T1和T2包括根据模拟输入信号Vin调节电流量的第一晶体管T1、和根据参考电压Vr调节电流量的第二晶体管T2。在第一晶体管T1中，模拟输入信号Vin施加到栅极，源极连接到恒定电流源60，且漏极连接到第偶数个折叠单元62、64、...、和6s的Xi输出端和下拉电阻。在第二晶体管T2中，参考电压Vr施加到栅极，源极连接到恒定电流源60，且漏极连接到第一折叠单元61的Z输出端。施加到第二晶体管T2的栅极的参考电压Vr低于施加到第一折叠单元61的第一参考电压Vr1，并由单独的电压源产生。第一和第二晶体管T1和T2可实现为p型金属氧化物半导体场效应晶体管(MOSFET)。
第i个折叠单元6i包括Z输入端、Xi输出端、Yi输出端、地电平电压输入端、参考电压输入端以及模拟电压输入端，其中“i”为正整数。第一折叠单元61的Z输入端连接到第二晶体管T2的漏极。级数等于或大于第二折叠单元62的第i个折叠单元6i的Z输入端连接到第(i-1)个折叠单元6(i-1)的Yi输出端。第奇数个折叠单元61、63、...、和6s-1的Xi输入端X1、X3、...、和Xs-1彼此连接。第偶数个折叠单元62、64、...、和6s的Xi输入端X2、X4、...、和Xs彼此连接并连接到第一晶体管T1的漏极。
第i个折叠单元6i通过电流源和电流触发型折叠电路等等实现，所述电流源是依据施加到第i个折叠单元6i的Z输入端的电流来驱动的，所述电流触发型折叠电路包括晶体管差分对。第i个折叠单元6i的电流源是通过其中第一和第二电流镜像电路彼此连接的电流源电路实现。
第一电流镜像电路包括第一和第二晶体管T11和T12。在第一晶体管T11中，源极和栅极连接到第i个折叠单元6i的Z输入端，漏极连接到地电平电压源GND。在第二晶体管T12中，栅极连接到第一晶体管T11的栅极，源极连接到第二电流镜像电路，漏极连接到地电平电压源GND。当电流通过第i个折叠单元6i的Z输入端施加到第一晶体管T11时，电流流入第二晶体管T12。确定第一和第二晶体管T11和T12的通道比，以使得当对应于“I”的电流流入第一晶体管T11时，对应于约“I/10”的电流能流入第二晶体管T12。因此，降低了电流消耗。第一和第二晶体管T11和T12可作为n型MOSFET来实现。
当电流流入第一电流镜像中时驱动第二电流镜像电路，从而将电流施加到晶体管差分对T15和T16。第二电流镜像电路包括第三和第四晶体管T13和T14。第三晶体管T13的漏极和栅极通过第一节点N1连接到第二晶体管T12的源极，且高电位功率电压VDD施加到第三晶体管T13的源极。在第四晶体管T14中，栅极连接到第三晶体管T13的栅极，漏极通过第二节点N2连接到晶体管差分对T15和T16，且高电位功率电压VDD施加到源极。当电流通过第一电流镜像电路的驱动而流入第一节点N1时，电路流入第三和第四晶体管T13和T14。确定第三和第四晶体管T13和T14的通道比，以使得当对应于“I/10”的电流流入第三晶体管T13时，对应于约“I”的电流能流入第四晶体管T14。第三和第四晶体管T13和T14可作为p型MOSFET来实现。
晶体管差分对T15和T16将从第二电流镜像电路接收的电流的电压与模拟输入信号Vin以及参考电压Vri进行比较，以产生输出差分对Xi和Yi。晶体管差分对T15和T16包括第五和第六晶体管T15和T16。第五晶体管T15根据模拟输入信号Vin调节第二节点N2和第i个折叠单元6i的Xi输出端之间的电流量。模拟输入信号Vin被施加到第五晶体管T15的栅极上，第五晶体管T15的源极通过第二节点N2连接到第四晶体管T14的漏极，且第五晶体管T15的漏极连接到第i个折叠单元6i的Xi输出端。第六晶体管T16根据参考电压Vri调节第二节点N2和第i个折叠单元6i的Yi输出端之间的电流量。参考电压Vri施加到第六晶体管T16的栅极，第六晶体管T16的源极通过第二节点N2连接到第四晶体管T14的漏极，且第六晶体管T16的漏极连接到第i个折叠单元6i的Yi输出端。第五和第六晶体管T15和T16可作为p型MOSFET来实现。
当电流施加到第i个折叠单元6i的Z输入端时，与约“I/10”对应的电流通过第一电流镜像电路的驱动而流入第一节点，同时，与约“I”对应的电流流入第二节点N2。当模拟输入信号Vin的电压电平低于参考电压Vri时，第五晶体管T15的源极和漏极之间的电流量增加，但是第六晶体管T16的源极和漏极之间的电流量减少。另一方面，当模拟输入信号Vin的电压电平高于参考电压Vri时，第六晶体管T16的源极和漏极之间的电流量增加，但是第五晶体管T15的源极和漏极之间的电流量减少。
第i个折叠单元6i根据从第(i-1)个折叠单元6(i-1)接收的模拟输入信号Vin的电压电平，来驱动第i个折叠单元6i的第一和第二电流镜像电路，以在工作模式中操作。然后，第i个折叠单元6i通过Yi输出端将电流传送到第(i+1)个折叠单元6(i+1)。如果第i个折叠单元6i没有从第(i-1)个折叠单元6(i-1)接收模拟输入信号Vin，第i个折叠单元6i被转换成睡眠模式，因此不产生电流。
当模拟输入信号Vin的电压电平低于第一参考电压Vr1时，电流通过第一折叠单元61的X1输出端传送到第一折叠单元61的输出端的下拉电阻(或负载)，且电流不流入第一折叠单元61的Y1输出端。这种情况下，级数等于或高于第二折叠单元62中的每个折叠单元62到6s的第一和第二电流镜像电路被转换成睡眠模式并不产生电流。
当随着模拟输入信号Vin的电压电平连续增加，模拟输入信号Vin的电压电平等于或高于第一参考电压Vr1时，第一折叠单元61的Y1输出端的电流量增加。因此，第二折叠单元62的第一和第二电流镜像电路被转换成工作模式，且电流流入第二折叠单元62的Y2输出端中。当模拟输入信号Vin的电压电平增加到满刻度时，每个折叠单元61到6s重复地执行工作模式中的上述操作，并顺序地将电流传送到下一级的折叠单元。因此，每个折叠单元61到6s根据如图11中示出的模拟输入信号Vin的电压电平，输出形成参考电压的过零点的折叠信号。
本发明的实施例根据工作模式或睡眠模式中的模拟输入信号Vin的电压电平来驱动折叠单元61到6s，从而降低折叠ADC100的功耗。
低功率模拟预处理单元130的折叠器31到3(2n/s)不限于图6和图7中阐述的电路结构和操作。例如，折叠器31到3(2n/s)可具有如图8和9中示出的电路结构和操作。
图8和图9是详细阐述根据本发明的实施例的低功率模拟预处理单元130的第一折叠器31的另一示例的电路图。
如图8和9所示，第一折叠器31包括电流源60、参考晶体管差分对T1和T2、s个折叠单元61到6s等。电流源60连接到地电平电压源GND和参考晶体管差分对T1和T2之间。
参考晶体管差分对T1和T2包括根据模拟输入信号Vin调节电流量的第一晶体管T1和根据参考电压Vr调节电流量的第二晶体管T2。在图8和9中，第一和第二晶体管T1和T2是作为n型MOSFET实现的。在第一晶体管T1中，模拟输入信号Vin被施加到栅极，源极连接到电流源60，且漏极连接到第偶数个折叠单元62、64、...、和6s的下拉电阻和Xi输出端。在第二晶体管T2中，参考电压Vr施加到栅极，源极连接到电流源60，且漏极连接到第一折叠单元61的Z输出端。施加到第二晶体管T2的栅极的参考电压Vr低于施加到第一折叠单元61的第一参考电压Vr1，并由单独的电压源产生。
第i个折叠单元包括Z输入端、Xi输出端、Yi输出端、地电平电压输入端、参考电压输入端以及模拟电压输入端，其中“i”为正整数。第一折叠单元61的Z输入端连接到第二晶体管T2的漏极。级数等于或大于第二折叠单元62的第i个折叠单元6i的Z输入端连接到第(i-1)个折叠单元6(i-1)的Yi输出端。第奇数个折叠单元61、63、...、和6s-1的Xi输入端X1、X3、...、和Xs-1彼此连接。第偶数个折叠单元62、64、...、和6s的Xi输入端X2、X4、...、和Xs彼此连接，并连接到第一晶体管T1的漏极。
第i个折叠单元6i通过由施加到第i个折叠单元6i的Z输入端的电流驱动的电流源、和包括晶体管差分对的电流触发型折叠电路等等来实现。第i个折叠单元6i的电流源通过其中第一和第二电流镜像电路彼此连接的电流源电路来实现。
第一电流镜像电路包括第一和第二晶体管T21和T22。在第一电流镜像电路中，第一和第二晶体管T21和T22是作为p型MOSFET实现的。在第一晶体管T21中，源极连接到第i个折叠单元6i的Z输入端，漏极连接到高电位功率电压源VDD，且栅极连接到第二晶体管T22的栅极。在第二晶体管T22中，栅极和源极连接到第一晶体管T21的栅极和第一节点N1，漏极连接到高电位功率电压源VDD。当电流通过第i个折叠单元6i的Z输入端施加到第一晶体管T21时，电流流入第二晶体管T22。确定第一和第二晶体管T21和T22的通道比(channel ratio)，以使得当对应于“I”的电流流入第一晶体管T21时，对应于约“I/10”的电流能流入第二晶体管T22。因此，降低了电流消耗。
当电流流入第一电流镜像中时驱动第二电流镜像电路，从而将电流施加到晶体管差分对T25和T26。第二电流镜像电路包括第三和第四晶体管T23和T24。在第二电流镜像电路中，第三和第四晶体管T23和T24是作为n型MOSFET实现的。第三晶体管T23的漏极通过第一节点N1连接到第二晶体管T22的源极和栅极，且第三晶体管T23的源极连接到地电平电压源GND。第四晶体管T24的栅极和漏极连接到第三晶体管T23的栅极，并通过第二节点N2连接到晶体管差分对T25和T26，且第四晶体管T24的源极连接到地电平电压源GND。当电流通过第一电流镜像电路的驱动而流入第一节点N1时，电路流入第三和第四晶体管T23和T24。确定第三和第四晶体管T23和T24的通道比，以使得当对应于“I/10”的电流流入第三晶体管T23时，对应于约“I”的电流能流入第四晶体管T24。
晶体管差分对T25和T26将从第二电流镜像电路接收的电流的电压与模拟输入信号Vin以及参考电压Vri进行比较，以产生输出差分对Xi和Yi。晶体管差分对T25和T26包括第五和第六晶体管T25和T26。第五和第六晶体管T25和T26是作为n型MOSFET实现的。第五晶体管T25根据模拟输入信号Vin来调节第二节点Ne和第i个折叠单元6i的Xi输出端之间的电流量。模拟输入信号Vin被施加到第五晶体管T25的栅极上，第五晶体管T25的源极通过第二节点N2连接到第四晶体管T24的栅极和漏极，且第五晶体管T25的漏极连接到第i个折叠单元6i的Xi输出端。第六晶体管T26根据参考电压Vri调节第二节点N2和第i个折叠单元6i的Yi输出端之间的电流量。参考电压Vri被施加到第六晶体管T26的栅极，第六晶体管T26的源极通过第二节点连接到第四晶体管T24的漏极，且第六晶体管T26的漏极连接到第i个折叠单元6i的Yi输出端。
图8和9中所示的第一折叠器31的操作与图6和7中所示的第一折叠器31的操作基本相同。例如，当模拟输入信号Vin的电压电平低于第一参考电压Vr1时，电流通过第一折叠单元61的X1输出端，被传送到第一折叠单元61的输出端的下拉电阻(或负载)，且电流不流入第一折叠单元61的Y1输出端。这种情况下，级数等于或高于第二折叠单元62的每个折叠单元62到6s的第一和第二电流镜像电路都被转换成睡眠模式，而不产生电流。
当随着模拟输入信号Vin的电压电平连续增加，模拟输入信号Vin的电压电平等于或高于第一参考电压Vr1时，第一折叠单元61的Y1输出端的电流量增加。因此，第二折叠单元62的第一和第二电流镜像电路被转换成工作模式，且电流流入第二折叠单元62的Y2输出端。当模拟输入信号Vin的电压电平增加到满刻度时，每个折叠单元61到6s重复地执行工作模式中的上述操作，并顺序地将电流传送到下一级的折叠单元。因此，每个折叠单元61到6s输出了根据图11中示出的模拟输入信号Vin的电压电平而形成参考电压的过零点的折叠信号。
图10是阐述第i个折叠单元6i的输入和输出波形的示例的时序图。
如图10所示，当模拟输入信号Vin的电压电平等于或高于参考电压Vri时，第i个折叠单元6i通过第i个折叠单元6i的Yi输出端将电流施加到第(i+1)个折叠单元6(i+1)，且第(i+1)个折叠单元6(i+1)被转换成工作模式。此外，当模拟输入信号Vin的电压电平低于参考电压Vri时，第i个折叠单元6i降低第i个折叠单元6i的Yi输出端的电流量，且级数等于或高于第(i+1)个折叠单元6(i+1)的折叠单元被转换成睡眠模式，而不产生电流。
图12是阐述图4中示出的比较单元140的第一比较放大器41的电路结构的电路图。比较单元140的其它比较放大器42到4(2n/s)的电路结构和操作与第一比较放大器41基本相同。图13是示出第一比较放大器41的输入和输出波形的波形图。
如图12所示，第一比较放大器41接收来自第一折叠器31的输出差分对Iout+和Iout-，以输出数字信号。
第一比较放大器41包括输入晶体管差分对M8和M9，双稳态多谐振荡器M3-M7和M10-M14，以及S-R锁存电路SR。在图12中，第一和第二晶体管M1和M2以二极管形式彼此连接，并用作下拉电阻。第一、第二和第十到第十四晶体管M1、M2和M10-M14可作为n型MOSFET来实现，第三到第九晶体管M3-M9可作为p型MOSFET来实现。第一时钟Φ1被施加到第四、第十和第十一晶体管M4、M10和M11的栅极，第二时钟Φ2被施加到第十二晶体管M12的栅极。第一和第二时钟Φ1和Φ2被生成为异相的时钟。第一和第二时钟Φ1和Φ2将双稳态多谐振荡器M3-M7和M10-M14控制为再生模式和复位模式。
输入晶体管差分对M8和M9放大输入信号差分对IN1和IN2，以将输入信号差分对IN1和IN2提供到第十三和第十四晶体管M13和M14的漏极。当第二时钟Φ2为高逻辑电平时，第一比较放大器41以复位模式工作。在复位模式中，由于第二时钟Φ2为高逻辑电平，第十二晶体管M12导通，从而允许第十三和第十四晶体管M13和M14的漏极电压彼此相等。结果，S-R锁存电路SR的第一和第二输出Out1和Out2维持在先前的输出状态。
当第一时钟Φ1为高逻辑电平时，第一比较放大器41以再生模式工作。在再生模式中，由于第二时钟Φ1为高逻辑电平，第十和第十一晶体管M10和M11导通。因此，第十和第十一晶体管M10和M11感应被输入晶体管差分对M8和M9放大的电流，以产生S-R锁存电路SR的置位输入信号“S”和复位输入信号“R”。当S-R锁存电路SR的S和R输入信号都为低逻辑电平时，S-R锁存电路SR维持在先前的输出状态。当S-R锁存电路SR中S＝0且R＝1时，S-R锁存电路SR输出Q输出(OUT1)＝0和Q杠输出(OUT2)＝1。当S-R锁存电路SR中S＝1且R＝0时，S-R锁存电路SR输出Q输出(OUT1)＝1和Q杠输出(OUT2)＝0。
图14是详细阐述图4中示出的编码单元150的一部分的电路图。图15是阐述图14中示出的编码单元150的输入和输出波形的波形图。
如图14和15所示，编码单元150可包括异或(XOR)门71到74和格雷编码器S1到S8和INV1到INV3。
每个XOR门71到74对比较放大器41到45的两个相邻的比较放大器的Q输出信号OUT1执行XOR操作，以输出运算结果。格雷编码器S1到S8和INV1到INV3包括第一到第八晶体管S1到S8和逆变器INV1到INV3。第一到第三晶体管S1到S3分别将高电位功率电压VDD提供到第一到第三节点N11到N13。第一到第三晶体管S1到S3是作为p型MOSFET来实现的。第四晶体管S4响应于第一XOR门71的高逻辑输出，对第三节点N13的电压进行放电，以将通过第一逆变器INV1输出的二进制比特(N+1)转换为高逻辑电平，其中N为正整数。第六和第七晶体管S6、S7响应于第二和第三XOR门72和73中的每一个的高逻辑输出，对第二节点N12的电压进行放电，以将通过第二逆变器INV2输出的二进制输出Bit N转换为高逻辑电平。第五和第八晶体管S5、S8响应于第二和第四XOR门72和74中的每一个的高逻辑输出，对第一节点N11的电压进行放电，以将通过第三逆变器INV3输出的二进制输出Bit(N-1)转换为高逻辑电平。当XOR门71到74的输出为低逻辑电平时，节点N11到N13的电压电平被转换成高逻辑电平。因此，二进制输出Bit N+1、N和N-1被转换成低逻辑电平。
综上所述，根据本发明的实施例的折叠ADC 100将模拟输入信号Vin输入到低功率模拟预处理单元130。低功率模拟预处理单元130将该模拟输入信号Vin与参考电压Vri进行比较。只有低功率模拟预处理单元130的其中模拟输入信号Vin的电压电平等于或大于参考电压Vri的折叠单元才工作在工作模式，以将形成过零点的折叠信号输入到比较单元140。比较单元140对从低功率模拟预处理单元130接收的输出差分对进行比较，以输出数字信号。编码单元150将从比较单元140接收的数字信号转换成二进制码。
参考图16描述使用上述电流触发型折叠电路的根据本发明的另一实施例的折叠内插模数转换器(ADC)。
如图16所示，根据本发明的实施例的折叠内插ADC包括粗转换器和精转换器。
粗转换器包括低功率模拟预处理单元、比较单元和同步单元。粗转换器的低功率模拟预处理单元从精转换器的参考电压产生单元接收参考电压，并接收模拟输入信号Vin的一部分，以输出粗比特或最高有效位MSB。当由粗转换器的低功率模拟预处理单元输出的最高有效位MSB为m位时，在粗转换器的低功率模拟预处理单元中需要有由精转换器的参考电压产生单元产生的2n个参考电压中的2m个参考电压，其中m为小于n的正整数。
粗转换器的低功率模拟预处理单元具有与图6-8所示的电路结构基本相同的电路结构，并由此将模拟输入信号Vin与参考电压进行比较，以产生输出差分对。粗转换器的比较单元具有与精转换器的比较单元基本相同的电路结构，并由此从粗转换器的低功率模拟预处理单元接收输出差分对，以产生数字输出。粗转换器的输出不是直接被编码为最高有效位MSB，而是同时被粗转换器的同步单元编码为最高有效位MSB和从精转换器输出的最低有效位LSB。粗转换器的同步单元接收精转换器的编码单元的输出信号，并选择粗转换器的比较单元的输出信号，以对最高有效位MSB编码。粗转换器的同步单元执行用于对粗转换器和精转换器的偏移电压、以及粗转换器和精转换器的输出之间的时间差进行校正的误差连接。
精转换器包括参考电压产生单元、低功率模拟预处理单元、内插器、比较单元和编码单元。由于精转换器的参考电压产生单元、低功率模拟预处理单元、比较单元和编码单元的电路结构与图4和15中所示基本相同，将只简要地作进一步描述或完全省略。
如图17所示，精转换器的内插器可降低在精转换器的低功率模拟预处理单元中所需的折叠器的数量，从而可具有低输入电容，以及可进一步降低芯片尺寸和功耗。此外，精转换器的内插器可降低输入给精转换器的低功率模拟预处理单元的参考电压输入的数量。例如，内插比为2的内插器可将折叠器的数量降低1/2，并可将图4和5中示出的参考电压产生单元的电阻的数量降低到2(n-1)。也可使用其它的内插比。例如，可以使用等于或大于2的整数来作为内插比。内插比大于2的内插器可进一步降低折叠器的数量和电阻的数量。
如图17中所示，精转换器的内插器是通过分流器来实现的。在电流内插中，模拟输入信号Vin与参考电压之间的差是通过电流差来表示的，该电流差被输出到分流器。内插器的输出信号被施加到比较单元。
在图17中，图(a)示出了通过分流器实现的内插器。分流器将低功率模拟预处理单元的输出电流分割为四份，以便产生在图17的(b)和(c)中示出的左右两侧“L”和“R”的每一侧中具有输出电流的四分之一的分流。因此，每个都具有输出电流的四分之一的两个相邻分电流相加，以产生新的参考电压。在图17的(b)中，标记有“X”的折叠器2表示当应用电流内插时移除的折叠器。可以省略图16中示出的内插器。
因为折叠内插ADC同时并行地产生最高有效位MSB和最低有效位LSB，因此由于低功率模拟预处理单元和内插器之间的输入偏移电压差、比较单元的输入偏移电压差以及两个通道间的时间差等，最高有效位MSB和最低有效位LSB可能不能正确地对齐。因此，会出现干扰脉冲(glitch)。同步单元用于消除这种干扰脉冲。如图18所示，同步单元包括两个传输栅G1和G2以及一个逆变器INV。同步单元根据最低有效位LSB的二进制输出Bit(N+1)、BitN和Bit(N-1)，选择性地输出最高有效位MSB的数字输出“Out”，从而执行同步操作。
综上所述，根据本发明的实施例的折叠ADC将模拟输入信号与参考电压进行比较，以根据比较结果将低功率模拟预处理单元的电流源转换成工作模式或睡眠模式。因此，可大大降低功耗。
尽管参考多个说明性实施例描述了实施例，但应理解的是，可以由本领域的普通技术人员构思出落入本公开内容的原理范围内的许多其它的修改和实施例。特别地，可以有很多落入本公开内容、附图和所附权利要求的范围内的主题组合排列的组成部分和/或配置的各种变型和修改。除了组成部分和/或配置的变型和修改外，替代使用对本领域的普通技术人员来说也是显而易见的。

Claims (10)

1.一种折叠模数转换器，包括：
产生多个参考电压的参考电压产生单元；
包括多个折叠器的低功率模拟预处理单元，每个所述折叠器将模拟输入信号的电压电平与所述多个参考电压中的对应参考电压进行比较，以产生折叠输出差分对；
比较单元，其对所述低功率模拟预处理单元的输出进行比较，以输出数字信号；以及
编码单元，其将所述比较单元的输出转换为二进制码信号，
其中所述低功率模拟预处理单元的所述多个折叠器中的每一个折叠器包括多个折叠单元，每个折叠单元将所述模拟输入信号的电压电平与所述多个参考电压中的对应参考电压进行比较，
其中所述多个折叠单元彼此级联连接，
其中所述多个折叠器中的每一个折叠器包括参考电流源和参考晶体管差分对，所述参考晶体管差分对连接到所述参考电流源并输出信号差分对，
其中所述多个折叠单元级联连接到所述参考晶体管差分对，并产生折叠的输出差分对，
其中当模拟输入信号的电压电平低于参考电压时，所述多个折叠单元中的第i个折叠单元的电流源降低第i个折叠单元的输出电流，并使得级数等于或高于所述多个折叠单元中的第（i+1）个折叠单元的折叠单元的电流源能够被转换成睡眠模式，其实i为正整数，
其中处于睡眠模式的所述折叠单元中的每一个折叠单元不产生输出，
其中当所述模拟输入信号的电压电平等于或高于所述参考电压时，所述多个折叠单元中的第i个折叠单元的电流源增加第i个折叠单元的输出电流，并使得能够以工作模式驱动所述多个折叠单元中的第（i+1）个折叠单元的电流源，
其中处于工作模式的所述折叠单元中的每一个折叠单元产生用于驱动下一个折叠单元的电流源的输出。
2.根据权利要求1所述的折叠模数转换器，其中第i个折叠单元包括：
与第（i-1）个折叠单元的Y（i-1）输出端、以及所述参考晶体管差分对之一相连接的Zi输入端；
与第i个折叠单元的输出端的负载相连接的Xi输出端；
与第（i+1）个折叠单元的Z（i+1）输入端相连接的Yi输出端；
用于接收参考电压的参考电压输入端；以及
用于接收模拟输入信号的模拟电压输入端。
3.根据权利要求2所述的折叠模数转换器，其中所述第i个折叠单元进一步包括：
根据提供给Zi输入端的电流来驱动的电流源；以及
连接到所述电流源的晶体管差分对。
4.根据权利要求3所述的折叠模数转换器，其中所述第i个折叠单元的电流源包括在所述Zi输入端和晶体管差分对之间连接的两个电流镜像电路。
5.一种折叠模数转换器，包括：
将模拟输入信号转换成最高有效位的粗转换器；以及
将模拟输入信号转换成最低有效位的精转换器，所述精转换器包括：
产生多个参考电压的参考电压产生单元；
包括多个折叠器的低功率模拟预处理单元，每个所述折叠器将模拟输入信号的电压电平与所述多个参考电压中的对应参考电压进行比较，以产生折叠输出差分对；
比较单元，其对所述低功率模拟预处理单元的输出进行比较，以输出数字信号；以及
将所述比较单元的输出转换为二进制码信号的编码单元，
其中所述低功率模拟预处理单元的所述多个折叠器中的每一个折叠器包括多个折叠单元，每个折叠单元将模拟输入信号的电压电平与所述多个参考电压中的对应参考电压进行比较，
其中所述多个折叠单元彼此级联连接，
其中所述多个折叠器中的每一个折叠器包括参考电流源和参考晶体管差分对，所述参考晶体管差分对连接到所述参考电流源并输出信号差分对，
其中所述多个折叠单元级联连接到所述参考晶体管差分对，并产生折叠的输出差分对，
其中当模拟输入信号的电压电平低于参考电压时，所述多个折叠单元中的第i个折叠单元的电流源降低第i个折叠单元的输出电流，并使得级数等于或高于所述多个折叠单元中的第（i+1）个折叠单元的折叠单元的电流源能够被转换成睡眠模式，其实i为正整数，
其中处于睡眠模式的所述折叠单元中的每一个折叠单元不产生输出，
其中当所述模拟输入信号的电压电平等于或高于所述参考电压时，所述第i个折叠单元中的电流源增加第i个折叠单元的输出电流，并使得能够以工作模式驱动所述多个折叠单元中的第（i+1）个折叠单元的电流源，
其中处于工作模式的所述折叠单元中的每一个折叠单元产生用于驱动下一个折叠单元的电流源的输出。
6.根据权利要求5所述的折叠模数转换器，其中第i个折叠单元包括：
与第（i-1）个折叠单元的Y（i-1）输出端、以及参考晶体管差分对之一相连接的Zi输入端；
与第i个折叠单元的输出端的负载相连接的Xi输出端；
与第（i+1）个折叠单元的Z（i+1）输入端相连接的Yi输出端；
用于接收参考电压的参考电压输入端；以及
用于接收模拟输入信号的模拟电压输入端。
7.根据权利要求6所述的折叠模数转换器，其中所述第i个折叠单元进一步包括：
根据提供给Zi输入端的电流来驱动的电流源；以及
连接到所述电流源的晶体管差分对。
8.根据权利要求7所述的折叠模数转换器，其中所述第i个折叠单元的电流源包括在Zi输入端和晶体管差分对之间连接的两个电流镜像电路。
9.根据权利要求5所述的折叠模数转换器，其中所述精转换器进一步包括内插器，所述内插器利用在所述低功率模拟预处理单元和所述比较单元之间连接的分流器将所述低功率模拟预处理单元的输出电流分割成4份，以获得每个具有所述输出电流的四分之一的多个分割电流，将所述多个分割电流中的两个相邻分割电流相加以产生参考电压，并将所述参考电压提供给所述比较单元。
10.根据权利要求5所述的折叠模数转换器，其中所述粗转换器包括：
包括多个折叠器的低功率模拟预处理单元，每个折叠器将所述模拟输入信号的电压电平与从所述精转换器的参考电压产生单元接收的第二参考电压进行比较，以产生折叠输出差分对；
比较单元，其对所述低功率模拟预处理单元的输出进行比较，以输出数字信号；以及
同步单元，其根据从所述精转换器接收的最低有效位来选择所述比较单元的输出，以输出所述最高有效位，
其中所述低功率模拟预处理单元的所述多个折叠器中的每一个折叠器包括多个折叠单元，每个折叠单元将所述模拟输入信号的电压电平与所述第二参考电压进行比较，
其中所述多个折叠单元彼此级联连接，
其中当所述多个折叠单元中的一个折叠单元接收所述一个折叠单元的前一个折叠单元的输出时，驱动所述一个折叠单元的电流源，使得以工作模式驱动所述一个折叠单元的下一个折叠单元的电流源，
其中当所述模拟输入信号的电压电平低于所述参考电压时，驱动所述一个折叠单元的电流源，使得所述下一个折叠单元的电流源被转换成睡眠模式。
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