KR20110088093A - 폴딩 아날로그 디지털 컨버터 - Google Patents

폴딩 아날로그 디지털 컨버터 Download PDF

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Abstract

본 발명은 폴딩 아날로그 디지털 컨버터에 관한 것으로, 기준전압들을 발생하는 기준전압 발생부; 아날로그 입력신호를 서로 다른 기준전압과 비교하여 폴딩된 차동 쌍 출력을 발생하는 다수의 폴더들을 포함한 아날로그 전처리부; 상기 아날로그 전처리부의 출력들을 비교하여 디지털 신호를 출력하는 비교부; 및 상기 비교부의 출력을 바이너리 코드 신호로 변환하는 인코더부를 구비한다. 상기 아날로그 전처리부의 폴더들 각각은 상기 아날로그 입력신호를 상기 기준전압을 비교하는 다수의 폴딩유닛을 포함한다. 상기 폴딩 유닛들은 종속적으로 접속되어 이전 폴딩 유닛의 출력에 따라 자신의 전류원을 구동하여 다음 폴딩 유닛의 전류원을 동작 모드로 구동하는 반면에, 상기 아날로그 입력신호가 상기 기준전압보다 작으면 상기 다음 폴딩 유닛의 전류원을 슬리핑 모드로 전환시킨다.

Description

폴딩 아날로그 디지털 컨버터{Folding Analog Digital Converter}
본 발명은 통신 소자, 디지털 신호 처리, 및 전자 회로 분야에 사용되는 반도체 장치에 관한 것으로, 보다 구체적으로는 아날로그 디지털 컨버터에 관한 것이다.
일반적으로 아날로그 신호를 디지털 신호로 변환하는 주된 이유는 효율적으로 신호를 저장, 처리 및 재생하기 위해서이다. 특히, 디지털 기술의 발전에 힘입어 최근에는 거의 모든 정보가 아날로그 신호에서 디지털 신호로 바뀌어 처리되고 있다.
이와 같이 아날로그 신호를 디지털 신호로 변환하기 위해서는 아날로그 디지털 컨버터(Analog Digital converter)를 이용하여 디지털 신호로 변환하여야 한다.
고속 및 저전력 특성을 갖는 아날로그 디지털 컨버터는 플래쉬(Flash) 아날로그 디지털 컨버터, 서브 레인지(Sub-range) 아날로그 디지털 컨버터, 파이프라인(Pipeline) 아날로그 디지털 컨버터, 폴딩-인터폴레이팅(folding and interpolating) 아날로그 디지털 컨버터 등이 알려져 있다.
아날로그 디지털 컨버터 중 가장 빠른 변환 속도를 갖는 플래쉬(flash) 아날로그 디지털 컨버터는 많은 수의 기능 블록과 큰 입력 커패시터에 의해 여러 가지 단점들이 있으며, 이를 극복하기 위하여 폴딩(folding)과 인터폴레이팅(interpolating) 회로 기술로 구현된 플래쉬 아날로그 디지털 컨버터가 제안되었다. 기능 블록이 많지 않은 서브레인지 아날로그 디지털 컨버터와 파이프라인 아날로그 디지털 컨버터에도 폴딩과 인터폴레이팅 기술을 적용한 방안이 연구되고 있다. 폴딩-인터폴레이팅 아날로그 디지털 컨버터는 연구 초기에 BJT(Bipolar junction transistor) 회로를 바탕으로 연구되었고, 최근 CMOS(complementary metal-oxide-semiconductor) 회로 기술이 발전함에 따라 많은 CMOS 폴딩-인터폴레이팅 아날로그 디지털 컨버터로 발전되고 있다.
폴딩-인터폴레이팅 아날로그 디지털 컨버터는 고속이면서 지연이 없는 플래쉬 아날로그 디지털 컨버터의 장점과, 회로 면적과 전력소모가 적은 서브레인지 아날로그 디지털 컨버터, 파이프라인 아날로그 디지털 컨버터의 장점들을 동시에 갖는 구조이지만, 폴딩 회로에 많은 전류원이 필요하게 되어 소비전력이 상대적으로 큰 단점이 있다. 따라서 폴딩-인터폴레이팅 아날로그 디지털 컨버터의 전력소모를 줄이기 위한 연구가 진행되고 있지만 아직 만족할만한 성과에 도달하지 못하고 있다.
도 1은 폴딩 아날로그 디지털 컨버터의 기본적인 구조를 보여 주는 도면이다. 도 1 및 도 2를 참조하면, 폴딩 아날로그 디지털 컨버터는 입력 신호(Vin)를 소정의 폴딩 비율로 폴딩하고, 폴딩된 신호의 일부를 코스(coarse) 컨버터로 코스 비트 출력을 발생함과 동시에, 파인(fine) 컨버터로 나머지 파인 비트 출력을 발생한다. 코스 컨버터는 신호가 어느 전압 범위에 속하는 가를 대략 정보로 구하고, 파인 컨버터는 폴딩된 신호로 파인 비트 정보를 구한다. 대략 정보와 파인 비트 정보의 합으로 전체 디지털 출력이 얻어진다. 폴딩 아날로그 디지털 컨버터의 폴딩 입력 신호 파형은 도 2와 같이 증가와 감소를 반복하면서 나타난다. 코스 컨버터의 디지털 출력은 플래쉬 아날로그 디지털 컨버터와 마찬가지로 입력이 증가함에 따라 단조 증가한다. 파인 컨버터의 디지털 출력은 하나의 코스 비트 간격 만큼만 증가하다가 다시 감소하게 되고, 전체 입력 범위 내에서 반복된다.
도 3은 폴딩 아날로그 디지털 컨버터의 파인 컨버터를 나타낸다.
도 3을 참조하면, 폴딩 아날로그 디지털 컨버터(10)는 기준 전압 발생부(20), 아날로그 전처리부(30), 비교부(40) 및 인코더(50)를 구비한다.
기준 전압 발생부(20)는 기준 전압원(VREF)과 접지 전압원(VSS) 사이에 직렬 연결된 복수개의 저항을 구비한다. 각 저항(R1∼R2n)비에 따라 기준 전압(VREF)이 분배되어, 각기 다른 복수개의 기준 전압(1/2n*VREF, 2/2n*VREF, ...2n-1/2n*VREF)이 생성된다.
아날로그 전처리부(30)는 기준전압 발생부(20)로 부터 출력되는 복수 개의 기준 전압(1/2n*VREF, 2/2n*VREF, ...2n-1/2n*VREF)과 아날로그 입력 전압(Vin)을 처리하는 복수개의 폴더 회로 (F1∼F2n/s, s는 폴딩 비율)를 포함한다. 폴딩 비율(s)은 폴딩 신호쌍의 제로 크로싱 개수 또는, 하나의 폴더에 연결되어 폴딩을 수행하는 차동 쌍의 개수를 의미한다.
비교부(40)는 아날로그 전처리부(30)의 출력신호(Fout1∼Fout2n/s) 각각의 차동 쌍을 비교하는 복수 개의 비교 증폭기(C1∼C2n/s)를 포함한다. 인코더(50)는 비교부(40)의 디지털 출력 신호(Cout1∼Cout2n/s)를 바이너리 코드로 변환시켜, n 비트의 바이너리 코드(Yout)를 생성한다.
일반적인 폴딩 아날로그 디지털 컨버터(10)는 상술한 바와 같이 n 비트의 출력 신호를 얻기 위하여, 2n개의 저항을 포함한 기준 전압 발생부(20)와 2n/s개의 폴더 회로를 포함한 아날로그 전 처리부(30), 및 2n/s개의 비교 증폭기를 포함한 비교부(40) 등을 필요로 한다. 그런데, 2n 개의 폴딩 회로는 알려진 바와 같이 아날로그 회로로서, 폴딩 아날로그 디지털 컨버터(10)의 전력 소모를 증가시키고 고집적화를 어렵게 한다.
본 발명의 목적은 높은 컨버팅 정확도를 높이고 저전력 소비를 구현할 수 있는 저전력 폴딩 아날로그 디지털 컨버터를 제공하는 것이다.
본 발명의 일 양상으로서, 본 발명의 폴딩 아날로그 디지털 컨버터는 기준전압들을 발생하는 기준전압 발생부; 아날로그 입력신호를 서로 다른 기준전압과 비교하여 폴딩된 차동 쌍 출력을 발생하는 다수의 폴더들을 포함한 아날로그 전처리부; 상기 아날로그 전처리부의 출력들을 비교하여 디지털 신호를 출력하는 비교부; 및 상기 비교부의 출력을 바이너리 코드 신호로 변환하는 인코더부를 구비한다.
상기 아날로그 전처리부의 폴더들 각각은 상기 아날로그 입력신호를 상기 기준전압을 비교하는 다수의 폴딩유닛을 포함한다.
상기 폴딩 유닛들은 종속적으로 접속되어 이전 폴딩 유닛의 출력이 입력되면 자신의 전류원을 구동하여 다음 폴딩 유닛의 전류원을 동작 모드로 구동하는 반면에, 상기 아날로그 입력신호가 상기 기준전압보다 작으면 상기 다음 폴딩 유닛의 전류원을 슬리핑 모드로 전환시킨다.
상기 폴딩유닛들 각각은 기준 전류원, 상기 기준 전류원과 연결되어 차동 쌍 신호를 출력하는 기준 차동 쌍 트랜지스터를 더 구비한다.
상기 폴딩유닛들은 상기 기준 차동 쌍 트랜지스터에 종속적으로 접속되어 상기 폴딩된 차동 쌍 출력을 발생하는 다수의 폴딩유닛들을 포함한다.
상기 제i(i는 양의 정수) 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 보다 작으면 출력 전류를 낮추어 제i+1 폴딩유닛 이하의 폴딩유닛들의 전류원들을 슬리핑 모드로 전환시킨다. 상기 폴딩유닛들 각각은 상기 슬리핑 모드에서 출력을 발생하지 않는다.
상기 제i 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 이상이면 출력 전류를 높여 상기 제i+1 폴딩유닛의 전류원을 동작 모드로 구동시킨다. 상기 폴딩유닛들 각각은 상기 동작 모드에서 다음 폴딩유닛의 전류원을 구동하기 위한 출력을 발생한다.
상기 제i 폴딩유닛은 제i 폴딩유닛의 Yi-1 출력단자와 상기 기준 차동 쌍 트랜지스터 중 어느 하나에 접속되는 Zi 입력단자; 상기 제i 폴딩유닛의 출력단 부하에 접속된 Xi 출력단자; 제i+1 폴딩유닛의 Zi+1 입력단자에 접속된 Yi 출력단자; 상기 기준전압이 입력되는 기준전압 입력단자; 및 상기 아날로그 입력신호가 입력되는 아날로그 전압 입력단자를 구비한다.
상기 제i 폴딩유닛은 상기 Zi 입력단자에 공급되는 전류에 따라 구동되는 전류원; 및 상기 전류원에 접속된 차동 쌍 트랜지스터를 더 구비한다.
상기 전류원은 상기 Zi 입력단자와 상기 차동 쌍 트랜지스터 사이에 연결된 2 개의 커런트 미러 회로를 포함한다.
본 발명의 다른 양상으로서, 본 발명의 폴딩 아날로그 디지털 컨버터는 아날로그 입력신호를 최상위 비트들로 변환하는 코스 컨버터와 상기 아날로그 입력신호를 최하위 비트들로 변환하는 파인 컨버터를 구비한다.
본 발명에 의하면, 아날로그 입력신호와 기준전압을 비교하여 그 비교 결과에 따라 아날로그 전처리부의 전류원들을 동작모드 혹은 슬리핑 모드로 전환하여 전력소모를 최소화할 수 있다.
도 1은 폴딩 아날로그 디지털 컨버터의 기본적인 구조를 보여 주는 블록도이다.
도 2는 폴딩 아날로그 디지털 컨버터에서 폴딩 구조의 전달 특성을 보여 주는 그래프이다.
도 3은 폴딩 아날로그 디지털 컨버터의 파인 컨버터 회로 구조를 보여 주는 블록도이다.
도 4는 본 발명의 실시예에 따른 폴딩 아날로그 디지털 컨버터를 보여 주는 블록도이다.
도 5는 도 4에 도시된 기준전압 발생부의 저항열을 보여 주는 회로도이다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 저전력 아날로그 전처리부의 제1 폴더를 상세히 보여 주는 회로도들이다.
도 8 및 도 9는 본 발명의 제2 실시예에 따른 저전력 아날로그 전처리부의 제1 폴더를 상세히 보여 주는 회로도들이다.
도 10은 도 6에 도시된 제i 폴딩유닛의 입출력 파형의 일예를 나타내는 타이밍도이다.
도 11은 폴딩 비율이 8일 때, 도 6에 도시된 폴더로부터 출력되는 폴더 차동 쌍 출력을 보여 주는 파형도이다.
도 12는 도 4에 도시된 비교부의 제1 비교 증폭기를 보여 주는 회로도이다.
도 13은 제1 비교 증폭기의 입출력 파형을 보여 주는 파형도이다.
도 14는 도 4에 도시된 인코딩부의 일부를 상세히 보여 주는 회로도이다.
도 15는 도 14에 도시된 인코딩부의 입출력 파형을 보여 주는 파형도이다.
도 16은 본 발명의 실시예에 따른 폴딩-인터폴레이팅 아날로그 디지털 컨버터를 보여 주는 블록도이다.
도 17은 인터폴레이터 회로와 입출력 파형을 보여 주는 도면이다.
도 18은 동기화부의 회로 구성과 입출력 파형을 보여 주는 파형도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다. 명세서 전처에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소를 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품과는 상이할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 폴딩 아날로그 디지털 컨버터를 보여주는 블록도이다. 도 5는 폴딩 아날로그 디지털 컨버터의 기준전압 발생부(120)의 저항열을 보여 주는 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 아날로그 디지털 컨버터(100)는 기준 전압 발생부(120), 저전력 아날로그 전처리부(130), 비교부(140) 및 인코딩부(150)를 포함한다.
기준전압 발생부(120)는 도 5와 같이 저항열을 이용하여 기준 전압(VREF)을 분압하여 저전력 아날로그 전처리부(130)의 폴더에 입력될 기준전압들(Vr1~Vr(2n/s -1)s)을 발생한다. 기준전압 발생부(120)의 저항열은 기준 전원(VREF)과 저전위 전원전압원(VSS) 사이에 직렬로 연결된 복수 개의 등가 저항[R1∼R(2n/s-1)s]을 포함하고, 각 저항[R1∼R(2n/s-1)s]들의 분압비에 따라 기준 전압(VREF)을 분압하여 복수 개의 기준 전압들을 발생한다.
저전력 아날로그 전처리부(130)는 아날로그 입력신호(Vin)와 기준전압들을 비교하여 폴딩된 출력신호들(FOut1~FOut2n/S)을 발생하는 복수의 폴더들(31~3(2n/s))를 포함한다. s는 폴딩 비율로서 저전력 아날로그 전처리부(130)로부터 출력되는 폴딩 신호의 제로 크로싱 개수 또는, 하나의 폴더에서 차동 쌍의 개수를 의미한다. 폴더들(31~3(2n/s)) 각각은 전류원들을 포함하고 종속적으로 접속된 전류 트리거 방식의 폴딩유닛(이하, "폴딩 유닛"이라 함)을 포함한다. 폴딩유닛의 전류원들은 아날로그 입력신호와 기준전압에 응답하여 선택적으로 구동되어 전류소모를 최소화할 수 있다. 예컨대, 아날로그 입력신호(Vin)의 전압이 제2 기준전압(Vr2) 보다 크고, 제3 기준전압(Vr3)보다 작으면, 3 개의 폴딩유닛만 동작 모드로 구동되고 그 이후의 폴딩유닛들은 슬리핑 모드로 대기하여 전류가 흐르지 않는다. 따라서, 폴딩유닛들 각각의 전류원들은 아날로그 입력신호가 기준전압보다 작으면 동작모드로 동작하는 반면, 아날로그 입력신호가 기준전압보다 크면 슬리핑모드로 대기한다.
비교부(140)는 아날로그 전처리부(130)로부터 출력 신호들을 비교하여 디지털 신호를 출력하는 복수 개의 비교 증폭기(41∼4(2n/s))를 포함한다. 인코딩부(150)는 비교부(140)의 디지털 출력 신호(Cout1∼Cout2n/s)를 바이너리 코드로 변환시켜, n 비트의 바이너리 코드(Yout(0:n-1))를 생성한다. 비교부(140)와 인코딩부(150)는 도 12 내지 도 15와 같이 구현될 수 있다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 저전력 아날로그 전처리부(130)의 제1 폴더(31)를 상세히 보여 주는 회로도들이다. 제1 폴더(31) 이외의 다른 폴더들(31)의 구성은 기준 전압만 다르고 그 회로 구성과 동작이 제1 폴더(31)와 실질적으로 동일하다.
도 6 및 도 7을 참조하면, 폴더(31)는 전류원(60), 기준 차동 쌍 트랜지스터(T1, T2)와, s 개의 폴딩유닛(61~6s) 등으로 구성된다. 전류원(60)은 고전위 전압원(VDD)과 기준 차동 쌍 트랜지스터(T1, T2) 사이에 접속되어 고전위 전원전압(VDD)을 입력받아 정전류를 발생한다.
기준 차동 쌍 트랜지스터(T1, T2)는 아날로그 입력신호(Vin)에 따라 전류양을 조절하는 제1 트랜지스터(T1)와, 기준전압(Vr)에 따라 전류양을 조절하는 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)의 게이트전극에는 아날로그 입력신호(Vin)이 인가된다. 제1 트랜지스터(T1)의 소스전극은 정전류원(60)에 접속되고, 제1 트랜지스터(T1)의 드레인전극은 우수 번째 폴딩유닛(62, 64 ... 6s)의 Xi 출력단자와 풀다운 저항에 연결된다. 제2 트랜지스터(T2)의 게이트전극에는 기준전압(Vr)이 인가된다. 제2 트랜지스터(T2)의 소스전극은 정전류원(60)에 접속되고, 제2 트랜지스터(T2)의 드레인전극은 제1 폴딩유닛(61)의 Z 출력단자에 접속된다. 제2 트랜지스터(T2)의 게이트전극에 인가되는 기준전압(Vr)은 제1 폴딩유닛(61)에 인가되는 제1 기준전압(Vr1) 보다 낮은 전압으로써 별도의 전압원으로부터 생성된다. 제1 및 제2 트랜지스터(T1, T2)는 p type MOSFET로 구현될 수 있다.
제i(i는 양의 정수) 폴딩유닛(6i)은 Z 입력단자, Xi 출력단자, Yi 출력단자, 기저전압(GND) 입력단자, 기준전압 입력단자, 및 아날로그 전압 입력단자를 포함한다. 제1 폴딩유닛(61)의 Z 입력단자에는 제2 트랜지스터(T2)의 드레인전극에 접속된다. 제2 폴딩유닛(62~6s) 이상의 제i 폴딩유닛(6i)의 Z 입력단자에는 제i-1 폴딩유닛(6i-1)의 Yi 출력단자에 접속된다. 기수 번째 폴딩유닛(61, 63, ... 6s-1)의 Xi 입력단자들(X1, X3, ... Xs-1)은 서로 연결된다. 우수 번째 폴딩유닛(62, 64, ... 6s)의 Xi 입력단자들(X2, X4, ... Xs)은 서로 연결되고 또한, 기준 차동 쌍 트랜지스터의 제1 트랜지스터(T1)의 드레인단자에 연결된다.
제i 폴딩유닛(6i)은 Z 입력단자에 공급되는 전류에 따라 구동되는 전류원과, 차동 쌍 트랜지스터 등을 포함한 전류 트리거 방식의 폴딩 회로로 구현된다. 제i 폴딩유닛(6i)의 전류원은 2 개의 커런트 미러 회로(T11~T14)가 연결된 커런트 소스 회로로 구현된다.
제1 커런트 미러회로는 제1 및 제2 트랜지스터들(T11, T12)을 포함한다. 제1 트랜지스터(T11)의 소스 및 게이트전극은 Z 입력단자에 접속되고, 제1 트랜지스터(T11)의 드레인전극은 기저전압원(GND)에 접속된다. 제2 트랜지스터(T12)의 게이트전극은 제1 트랜지스터(T11)의 게이트전극에 접속된다. 제2 트랜지스터(T12)의 소스전극은 제2 커런트 미러회로에 접속되고, 제2 트랜지스터(T12)의 드레인전극은 기저전압원(GND)에 접속된다. Z 입력단자를 통해 제1 트랜지스터(T11)에 전류가 공급되면, 제2 트랜지스터(T12)에 전류가 흐른다. 제1 및 제2 트랜지스터(T11, T12)의 채널비는 소비 전류를 줄이기 위하여 제1 트랜지스터(T11)에서 I 만큼의 전류가 흐를 때, 제2 트랜지스터(T12)에서 I/10 정도의 전류가 흐를 수 있도록 결정된다. 제1 및 제2 트랜지스터들(T11, T12)은 n type MOSFET로 구현될 수 있다.
제2 커런트 미러회로는 제1 커런트 미러회로에 전류가 흐를 때 구동되어 차동 쌍 트랜지스터(T15, T16)에 전류를 공급한다. 제2 커런트 미러회로는 제3 및 제4 트랜지스터들(T13, T14)을 포함한다. 제3 트랜지스터(T13)의 드레인 및 게이트전극은 제1 노드(N1)를 경유하여 제2 트랜지스터(T12)의 소스전극에 접속된다. 제3 트랜지스터(T13)의 소스전극에는 고전위 전원전압(VDD)이 공급된다. 제4 트랜지스터(T14)의 게이트전극은 제3 트랜지스터(T13)의 게이트전극에 접속되고, 드레인전극은 제2 노드(N2)를 경유하여 차동 쌍 트랜지스터(T15, T16)에 접속된다. 제4 트랜지스터(T14)의 소스전극에는 고전위 전원전압(VDD)이 공급된다. 제1 커런트 미러회로(T11, T12)가 구동되어 제1 노드(N1)에 전류가 흐를 때, 제3 및 제4 트랜지스터(T13, T14)에 전류가 흐른다. 제3 및 제4 트랜지스터(T13, T14)의 채널비는 제3 트랜지스터(T13)에서 I/10 만큼의 전류가 흐를 때, 제4 트랜지스터(T14)에서 I 정도의 전류가 흐를 수 있도록 결정된다. 제3 및 제4 트랜지스터들(T13, T14)은 p type MOSFET로 구현될 수 있다.
차동 쌍 트랜지스터들(T15, T16)은 제2 커런트 미러회로(T13, T14)로부터 공급되는 전류의 전압을, 아날로그 입력신호(Vin) 및 기준전압(Vri)과 각각 비교하여 차동 쌍 출력들(Xi, Yi)을 발생한다. 차동 쌍 트랜지스터들(T15, T16)은 제5 및 제6 트랜지스터들(T15, T16)을 포함한다. 제5 트랜지스터(T15)는 아날로그 입력신호(Vin)에 따라 제2 노드(N2)와 Xi 출력단자 사이의 전류양을 조절한다. 제5 트랜지스터(T15)의 게이트전극에는 아날로그 입력신호(Vin)이 인가된다. 제5 트랜지스터(T15)의 소스전극은 제2 노드(N2)를 경유하여 제4 트랜지스터(T14)의 드레인전극에 접속되고, 제5 트랜지스터(T15)의 드레인전극은 Xi 출력단자(Xi)에 접속된다. 제6 트랜지스터(T16)는 기준전압(Vri)에 따라 제2 노드(N2)와 Yi 출력단자 사이의 전류양을 조절한다. 제6 트랜지스터(T16)의 게이트전극에는 기준전압(Vri)이 인가된다. 제6 트랜지스터(T16)의 소스전극은 제2 노드(N2)를 경유하여 제4 트랜지스터(T14)의 드레인전극에 접속되고, 제6 트랜지스터(T16)의 드레인전극은 Yi 출력단자(Yi)에 접속된다. 제5 및 제6 트랜지스터들(T15, T16)은 p type MOSFET로 구현될 수 있다.
제i 폴딩유닛(6i)의 Z 입력단자에 전류가 공급되면 제1 커런트 미러회로(T11, T12)가 구동되어 제1 노드(N1)에 I/10 만큼의 전류가 흐르고 이와 동시에, 제2 노드(N2)에 I 만큼의 전류가 흐른다. 아날로그 입력신호(Vin)이 기준전압(Vin) 보다 작으면, 제5 트랜지스터(T15)의 소드-드레인 전류양은 커지는 반면, 제6 트랜지스터(T16)의 소드-드레인 전류양은 작아진다. 반면에, 기준전압(Vin)이 아날로그 입력신호(Vin) 보다 작으면, 제6 트랜지스터(T16)의 소드-드레인 전류양은 커지는 반면, 제5 트랜지스터(T15)의 소드-드레인 전류양은 작아진다.
제i 폴딩유닛(6i)은 아날로그 입력신호(Vi)에 따라 전류원(T11~T14)을 구동시켜 동작 모드로 구동하여 전류를 Yi 출력단자를 통해 제i+1 폴딩유닛(6i+1)에 전달하거나, 제i-1 폴딩유닛(6i-1)로부터 전류가 공급되지 않으면 슬리핑 모드로 전환되어 전류원(T11~T14)을 슬리핑 모드로 전환하여 전류를 발생하지 않는다.
아날로그 입력신호(Vi)가 제1 기준전압(Vr1) 보다 작으면, 제1 폴딩유닛(61)의 X1 출력단자를 통해 전류가 출력단의 풀다운 저항(또는 출력단 부하)로 전달되고, 제1 폴딩유닛(61)의 Y1 출력단자에는 전류가 흐르지 않는다. 이 경우에, 제2 폴딩유닛(62) 이하의 폴딩유닛(62~6s)의 전류원들은 슬리핑 모드로 전환되어 전류를 발생하지 않는다.
아날로그 입력신호(Vin)이 계속 증가되면, 제1 폴딩유닛(61)의 Y1 출력단자의 전류양이 커지게 되고, 그 아날로그 입력신호(Vin)가 제1 기준전압(Vr1)과 같거나 커지면 제2 폴딩유닛(62)의 전류원들(T11~T14)이 동작 모드로 전환되어 Y2 출력단자에 전류가 흐르게 된다. 아날로그 입력신호(Vin)이 풀 스케일(full scale)로 증가하면 폴딩유닛들(61~6s)은 앞의 동작을 반복하여 다음 단으로 전류를 순차적으로 전달한다. 따라서, 폴딩유닛들(61~6s)은 아날로그 입력신호(Vin)에 따라 도 11과 같이 기준전압과 제로 크로싱되는 폴딩 신호를 출력한다.
본 발명은 아날로그 입력신호(Vin)의 크기에 따라 폴딩유닛들(61~6s)을 동작 모드와 슬리핑 모드로 전환함으로써 회로의 소비전력을 최대한 줄일 수 있다.
저전력 아날로그 전처리부(130)의 폴더들(31~3(2n/s))는 도 6 및 도 7에 한정되지 않는다. 예컨대, 폴더들(31~3(2n/s))의 MOSFET는 도 8 및 도 9와 같이 달라질 수 있다.
도 8 및 도 9는 본 발명의 제2 실시예에 따른 저전력 아날로그 전처리부(130)의 제1 폴더(31)를 상세히 보여 주는 회로도들이다.
도 8 및 도 9를 참조하면, 폴더(31)는 전류원(60), 기준 차동 쌍 트랜지스터(T1, T2)와, s 개의 폴딩유닛(61~6s) 등으로 구성된다. 전류원(60)은 기저전압원(GND)과 기준 차동 쌍 트랜지스터(T1, T2) 사이에 접속된다.
기준 차동 쌍 트랜지스터(T1, T2)는 아날로그 입력신호(Vin)에 따라 전류양을 조절하는 제1 트랜지스터(T1)와, 기준전압(Vr)에 따라 전류양을 조절하는 제2 트랜지스터(T2)를 포함한다. 이 실시예에서, 제1 및 제2 트랜지스터(T1, T2)는 n type MOSFET로 구현된다. 제1 트랜지스터(T1)의 게이트전극에는 아날로그 입력신호(Vin)이 인가된다. 제1 트랜지스터(T1)의 소스전극은 정전류원(60)에 접속되고, 제1 트랜지스터(T1)의 드레인전극은 우수 번째 폴딩유닛(62, 64 ... 6s)의 Xi 출력단자와 풀다운 저항에 연결된다. 제2 트랜지스터(T2)의 게이트전극에는 기준전압(Vr)이 인가된다. 제2 트랜지스터(T2)의 소스전극은 정전류원(60)에 접속되고, 제2 트랜지스터(T2)의 드레인전극은 제1 폴딩유닛(61)의 Z 출력단자에 접속된다. 제2 트랜지스터(T2)의 게이트전극에 인가되는 기준전압(Vr)은 제1 폴딩유닛(61)에 인가되는 제1 기준전압(Vr1) 보다 낮은 전압으로써 별도의 전압원으로부터 생성된다.
제i 폴딩유닛(6i)은 Z 입력단자, Xi 출력단자, Yi 출력단자, 기저전압(GND) 입력단자, 기준전압 입력단자, 및 아날로그 전압 입력단자를 포함한다. 제1 폴딩유닛(61)의 Z 입력단자에는 제2 트랜지스터(T2)의 드레인전극에 접속된다. 제2 폴딩유닛(62~6s) 이상의 제i 폴딩유닛(6i)의 Z 입력단자에는 제i-1 폴딩유닛(6i-1)의 Yi 출력단자에 접속된다. 기수 번째 폴딩유닛(61, 63, ... 6s-1)의 Xi 입력단자들(X1, X3, ... Xs-1)은 서로 연결된다. 우수 번째 폴딩유닛(62, 64, ... 6s)의 Xi 입력단자들(X2, X4, ... Xs)은 서로 연결되고 또한, 기준 차동 쌍 트랜지스터의 제1 트랜지스터(T1)의 드레인단자에 연결된다.
제i 폴딩유닛(6i)은 Z 입력단자에 공급되는 전류에 따라 구동되는 전류원과, 차동 쌍 트랜지스터 등을 포함한 전류 트리거 방식의 폴딩 회로로 구현된다. 제i 폴딩유닛(6i)의 전류원은 2 개의 커런트 미러 회로(T21~T24)가 연결된 커런트 소스 회로로 구현된다.
제1 커런트 미러회로는 제1 및 제2 트랜지스터들(T21, T22)을 포함한다. 이 실시예에서, 제1 및 제2 트랜지스터들(T21, T22)은 p type MOSFET로 구현된다. 제1 트랜지스터(T21)의 소스전극은 Z 입력단자에 접속되고, 제1 트랜지스터(T21)의 드레인전극은 고전위 전원전압원(VDD)에 접속된다. 제1 트랜지스터(T21)의 게이트전극은 제2 트랜지스터(T22)의 게이트전극에 접속된다. 제2 트랜지스터(T22)의 게이트전극 및 소스전극은 제1 트랜지스터(T21)의 게이트전극과 제1 노드(N1)에 접속된다. 제2 트랜지스터(T22)의 드레인전극은 고전위 전원전압원(VDD)에 접속된다. Z 입력단자를 통해 제1 트랜지스터(T21)에 전류가 공급되면, 제2 트랜지스터(T22)에 전류가 흐른다. 제1 및 제2 트랜지스터(T21, T22)의 채널비는 소비 전류를 줄이기 위하여 제1 트랜지스터(T21)에서 I 만큼의 전류가 흐를 때, 제2 트랜지스터(T22)에서 I/10 정도의 전류가 흐를 수 있도록 결정된다.
제2 커런트 미러회로는 제1 커런트 미러회로에 전류가 흐를 때 구동되어 차동 쌍 트랜지스터(T25, T26)에 전류를 공급한다. 제2 커런트 미러회로는 제3 및 제4 트랜지스터들(T23, T24)을 포함한다. 이 실시예에서, 제3 및 제4 트랜지스터들(T23, T24)은 n type MOSFET로 구현된다. 제3 트랜지스터(T23)의 드레인전극은 제1 노드(N1)를 경유하여 제2 트랜지스터(T22)의 소스 및 게이트전극에 접속된다. 제3 트랜지스터(T23)의 소스전극은 기저전압원(GND)에 접속된다. 제4 트랜지스터(T24)의 드레인 및 게이트전극은 제3 트랜지스터(T23)의 게이트전극에 접속되고,제2 노드(N2)를 경유하여 차동 쌍 트랜지스터(T25, T26)에 접속된다. 제4 트랜지스터(T24)의 소스전극은 기저전압원(GND)에 접속된다. 제1 커런트 미러회로(T21, T22)가 구동되어 제1 노드(N1)에 전류가 흐를 때, 제3 및 제4 트랜지스터(T23, T24)에 전류가 흐른다. 제3 및 제4 트랜지스터(T23, T24)의 채널비는 제3 트랜지스터(T23)에서 I/10 만큼의 전류가 흐를 때, 제4 트랜지스터(T24)에서 I 정도의 전류가 흐를 수 있도록 결정된다.
차동 쌍 트랜지스터들(T25, T26)은 제2 커런트 미러회로(T23, T24)로부터 공급되는 전류의 전압을, 아날로그 입력신호(Vin) 및 기준전압(Vri)과 각각 비교하여 차동 쌍 출력들(Xi, Yi)을 발생한다. 차동 쌍 트랜지스터들(T25, T26)은 제5 및 제6 트랜지스터들(T25, T26)을 포함한다. 이 실시예에서, 제5 및 제6 트랜지스터들(T25, T26)은 n type MOSFET로 구현된다. 제5 트랜지스터(T25)는 아날로그 입력신호(Vin)에 따라 제2 노드(N2)와 Xi 출력단자 사이의 전류양을 조절한다. 제5 트랜지스터(T25)의 게이트전극에는 아날로그 입력신호(Vin)이 인가된다. 제5 트랜지스터(T25)의 소스전극은 제2 노드(N2)를 경유하여 제4 트랜지스터(T24)의 게이트 및 드레인전극에 접속되고, 제5 트랜지스터(T25)의 드레인전극은 Xi 출력단자(Xi)에 접속된다. 제6 트랜지스터(T26)는 기준전압(Vri)에 따라 제2 노드(N2)와 Yi 출력단자 사이의 전류양을 조절한다. 제6 트랜지스터(T26)의 게이트전극에는 기준전압(Vri)이 인가된다. 제6 트랜지스터(T26)의 소스전극은 제2 노드(N2)를 경유하여 제4 트랜지스터(T24)의 드레인전극에 접속되고, 제6 트랜지스터(T26)의 드레인전극은 Yi 출력단자(Yi)에 접속된다.
도 8 및 도 9에 도시된 폴더(31)의 동작은 전술한 실시예와 실질적으로 동일하다. 예컨대, 아날로그 입력신호(Vi)이 제1 기준전압(Vr1) 보다 작으면, 제1 폴딩유닛(61)의 X1 출력단자를 통해 전류가 출력단의 풀업저항(또는 출력단 부하)로 전달되고, 제1 폴딩유닛(61)의 Y1 출력단자에는 전류가 흐르지 않는다. 이 경우에, 제2 폴딩유닛(62) 이하의 폴딩유닛들(62~6s)의 전류원들은 슬리핑 모드로 전환되어 전류를 발생하지 않는다.
아날로그 입력신호(Vin)이 계속 증가되면, 제1 폴딩유닛(61)의 Y1 출력단자의 전류양이 커지게 되고, 그 아날로그 입력신호(Vin)이 제1 기준전압(Vr1)과 같거나 커지면 제2 폴딩유닛(62)의 전류원들(T21~T24)이 동작 모드로 전환되어 Y2 출력단자에 전류가 흐르게 된다. 아날로그 입력신호(Vin)이 풀 스케일로 증가하면 폴딩유닛들(61~6s)은 앞의 동작을 반복하여 다음 단으로 전류를 순차적으로 전달한다. 따라서, 폴딩유닛들(61~6s)은 아날로그 입력신호(Vin)에 따라 도 11과 같이 기준전압과 제로 크로싱되는 폴딩 신호를 출력한다.
도 10은 제i 폴딩유닛(6i)의 입출력 파형의 일예를 나타내는 타이밍도이다.
도 10을 참조하면, 제i 폴딩유닛(6i)은 아날로그 입력신호(Vin)이 기준전압(Vri)과 같거나 클 때 Yi 출력단자를 통해 제i+1 폴딩유닛(6i+1)의 Z 입력단자에 전류를 공급하고, 제i+1 폴딩유닛(6i+1)은 동작 모드로 전환된다. 제i 폴딩유닛(6i)은 아날로그 입력신호(Vin)이 기준전압(Vri) 보다 작을 때 Yi 출력단자의 전류양을 줄이고, 제i+1 폴딩유닛(6i+1) 이하의 폴딩유닛들은 슬리핑 모드로 전환되어 전류를 발생하지 않는다.
도 12는 도 4에 도시된 비교부(140)의 제1 비교 증폭기(41)의 회로 구성을 보여 주는 회로도이다. 제1 비교기(41) 이외의 다른 비교 증폭기(42∼4(2n/s))의 회로 구성과 동작은 제1 비교기(41)와 실질적으로 동일하다. 도 13은 제1 비교 증폭기(41)의 입출력 파형을 보여 주는 파형도이다.
도 12를 참조하면, 제1 비교 증폭기(41)는 제1 폴더(31)로부터 출력되는 차동 쌍 출력(Iout+, Iout-)을 입력 받아 디지털 신호를 출력한다.
제1 비교 증폭기(41)는 입력 차동 쌍 트랜지스터(M8, M9), 플립-플롭(M3~M7, M10~14), 및 S-R 래치 회로(SR)를 포함한다. 도 12에서 제1 및 제2 트랜지스터(M1, M2)는 다이오드 형태로 결선되어 풀다운 저항 역할을 한다. 제1, 제2, 및 제10 내지 제14 트랜지스터들(M1, M2, M10~M14)은 n type MOSFET로 구현될 수 있고, 제3 내지 제9 트랜지스터들(M3~M9)은 p type MOSFET로 구현될 수 있다. 제4, 제10 및 제11 트랜지스터들(M4, M10, M11)의 게이트전극들에는 제1 클럭신호(Φ1)가 인가된다. 제12 트랜지스터들(M12)의 게이트전극에는 제2 클럭신호(Φ2)가 인가된다. 제1 및 제2 클럭신호들(Φ1, Φ2)은 비중첩되는 역위상 클럭신호로 발생되며, 플립-플롭(M3~M7, M10~14)을 재생성 모드(regeneration mode)와 리셋 모드(reset mode)로 제어한다.
입력 차동 쌍 트랜지스터(M8, M9)는 입력 차동 쌍 신호(IN1, IN2)를 증폭하여 제13 및 제14 트랜지스터(M13, M14)의 드레인전극에 공급한다. 제2 클럭신호(Φ2)가 하이로직일 때, 제1 비교 증폭기(41)는 리셋 모드로 동작한다. 리셋 모드에서, 제12 트랜지스터(M12)는 하이로직의 제2 클럭신호(Φ2)에 따라 턴-온되어 제13 및 제14 트랜지스터들(M13, M14)의 드레인전압을 동일하게 한다. 그 결과, S-R 래치(SR)의 제1 및 제2 출력(Out1, Out2)의 출력은 이전 상태를 유지한다.
제1 클럭신호(Φ1)가 하이로직일 때, 제1 비교 증폭기(41)는 재생성 모드로 동작한다. 재생성 모드에서, 제10 및 제11 트랜지스터들(M10, M11)은 하이 논리의 제1 클럭신호(Φ1)에 따라 턴-온되어 입력 차동 쌍 트랜지스터들(M8, M9)에 의해 증폭된 전류를 감지하여 S-R 래치(SR)의 세트(S) 및 리세트(R) 입력신호를 발생한다. S-R 래치(SR)는 SR 입력신호들이 모두 로우논리이면 이전 상태를 유지하고, S=0 및 R=1이면 Q 출력(OUT1)=0 및 Q bar 출력(OUT2)=1을 출력한다. 그리고 S-R 래치(SR)는 S=1 및 R=0이면 Q 출력(OUT1)=1 및 Q bar 출력(OUT2)=0을 출력한다.
도 14는 도 4에 도시된 인코딩부(150)의 일부를 상세히 보여 주는 회로도이다. 도 15는 도 14에 도시된 인코딩부의 입출력 파형을 보여 주는 파형도이다.
도 14 및 도 15를 참조하면, 인코딩부(150)는 배타적 논리합 게이트(Exclusive OR gate, 이하 "XOR 게이트"라 함 71~72)와, 그레이 인코더(S1~S8, INV1~INV3)로 구성될 수 있다.
XOR 게이트(71, 72) 각각은 이웃하는 2 개의 비교 증폭기들(41~45)의 Q 출력(OUT1) 신호들을 배타적 논리합 연산하여 그 결과를 출력한다. 그레이 인코더(S1~S8, INV1~INV3)는 제1 내지 제8 트랜지스터(S1~S8)과, 인버터(INV1~INV3)를 포함한다. 제1 내지 제3 트랜지스터(S1~S3)는 고전위 전원전압(VDD)을 제1 내지 제3 노드(N11~N13) 각각에 공급한다. 제1 내지 제3 트랜지스터(S1~S3)는 p type MOSFET로 구현된다. 제4 트랜지스터(S4)는 제1 XOR 게이트(71)의 하이로직 출력에 응답하여 제3 노드(N13)의 전압을 방전시켜 제1 인버터(INV1)를 통해 출력되는 Bit N(N은 양의 정수)+1을 하이 로직으로 변하게 한다. 제6 및 제7 트랜지스터(S6, S7)는 제2 및 제3 XOR 게이트(72, 73)의 하이로직 출력에 응답하여 제2 노드(N12)의 전압을 방전시켜 제2 인버터(INV2)를 통해 출력되는 Bit N을 하이 로직으로 변하게 한다. 제5 및 제8 트랜지스터(S5, S8)는 제2 및 제4 XOR 게이트(72, 74)의 하이로직 출력에 응답하여 제1 노드(N11)의 전압을 방전시켜 제3 인버터(INV3)를 통해 출력되는 Bit N-1을 하이 로직으로 변하게 한다. XOR 게이트(71~74)의 출력이 로우로직이라면, 노드(N11~N13)의 전압이 하이로직 전압으로 변하여 바이너리 출력(Bit N+1, N, N-1)이 로우로직으로 변한다.
이상에서 설명한 바와 같이, 본 발명의 폴딩 아날로그 디지털 컨버터는 아날로그 입력신호(Vin)를 저전력 아날로그 전처리부(130)에 입력한다. 저전력 아날로그 전처리부(130)은 아날로그 입력신호(Vin)를 기준전압(Vri)과 비교한다. 이 저전력 아날로그 전처리부(130)에서, 아날로그 입력신호(Vin)가 기준전압(Vri) 이상인 폴딩유닛만 동작모드로 동작되어 폴딩된 제로 크로싱신호를 비교부(140)로 입력한다. 비교부(140)는 저전력 아날로그 전처리부(130)로부터 입력되는 폴딩된 차동 쌍 출력을 비교하여 디지털 신호를 출력하고, 인코딩부(150)는 비교부(140)로부터의 디지털 신호를 바이너리 코드로 인코딩한다.
본 발명의 또 다른 실시 예로서, 전술한 전류트리거링 폴딩회로를 이용한 폴딩-인터폴레이팅 아날로그 디지털 컨버터를 도 16을 결부하여 설명하면 다음과 같다.
도 16을 참조하면, 폴딩-인터폴레이팅 아날로그 디지털 컨버터는 코스 컨버터와 파인 컨버터를 포함한다.
코스 컨버터는 저전력 아날로그 전처리부와 비교부, 및 동기화부로 구성된다. 저전력 아날로그 전처리부는 파인 컨버터의 기준전압 발생부로부터 기준 전압을 입력 받고 아날로그 입력신호(Vin) 중 일부를 입력받아 코스 비트 출력 또는, 최상위비트(most significant bit, MSB)를 출력한다. 여기서, 코스 컨버터의 저전력 아날로그 전처리부에 입력되는 기준전압은 파인 컨버터의 기준 전압 발생부로부터 입력된다. 코스 컨버터로부터 출력되는 최상위비트(MSB)가 m(m은 n 보다 작은 양의 정수) 비트일 때 코스 컨버터의 저전력 아날로그 전처리부에는 기준전압 발생부로부터 생성되는 2n 개의 기준전압들 중에서 2m 개의 기준전압들이 필요하다.
코스 컨버터의 저전력 아날로그 전처리부는 도 6 내지 도 8과 같은 폴딩유닛들과 실질적으로 동일한 회로로 구현되어 아날로그 입력신호(Vin)와 기준전압을 비교하여 폴딩된 차동 쌍 출력을 발생한다. 코스 컨버터의 비교부는 파인 컨버터의 비교부와 실질적으로 동일한 회로로 구현되어 저전력 아날로그 전처리부로부터 입력된 폴딩된 차동 쌍 신호를 입력받아 디지털 출력을 발생한다. 코스 컨버터의 출력은 바로 최상위 비트(MSB)로 인코딩 되지 않고, 동기화부에 의해 파인 컨버터로부터 출력된 최하위 비트(LSB)와 동시에 인코딩된다. 동기화부는 파인 컨버터의 인코더부의 출력신호들을 입력 받아 코스 컨버터의 비교부 출력 신호들을 선택하여 최상위 비트(MSB)를 인코딩한다. 이 동기화부는 코스 컨버터와 파인 컨버터의 옵셋 전압과 코스 컨버터의 출력과 파인 컨커터의 출력 상호간의 시간차를 보정하는 에러 수정(error correction)을 수행한다.
파인 컨버터는 저전력 아날로그 전처리부, 인터폴레이터(Interpolator), 비교부, 인코딩부 등으로 구성된다. 저전력 아날로그 전처리부, 비교부, 및 인코딩부의 회로 구성과 동작은 도 4 내지 도 15에서 전술한 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
파인 컨버터에 인터폴레이터를 적용하면 도 17과 같이 저전력 아날로그 전처리부에 필요한 폴더의 수를 절반으로 줄일 수 있어 작은 입력 커패시턴스를 가지며, 칩 면적과 전력소모도를 더 줄일 수 있다. 또한, 파인 컨버터에 인터폴레이터를 적용하면 저전력 아날로그 전처리부에 입력되는 기준전압들의 개수를 줄일 수 있다. 예컨대, 인터폴레이팅 비(interpolating ratio)가 2 인 인터폴레이터를 적용하면 폴더의 개수를 1/2 로 줄일 수 있고 도 4 및 도 5에 도시된 기준전압 발생부의 저항 개수를 2n-1로 줄일 수 있다. 인터폴레이팅 비(interpolating ratio)는 2에 한정되는 것이 아니라 2 이상의 양의 정수로 설정될 수 있고 2 보다 높은 인터폴레이팅 비를 갖는 인터폴레이터를 적용하면 폴더의 개수와 기준전압 발생부의 저항 개수를 더 줄일 수 있다.
본 발명의 인터폴레이터는 도 17과 같이 전류 분할기(current divider)로 구현된다. 전류 인터폴레이팅 기법에서 아날로그 입력신호(Vin)와 기준전압과의 차이는 전류차로 나타내고, 그 전류차가 전류 분할기를 통해 출력된다. 인터폴레이터의 출력신호는 비교부에 인가된다.
도 17의 (a)는 전류 분할기로 구현된 인터폴레이터를 나타낸다. 전류 분할기는 저전력 아날로그 전처리부의 폴더 출력을 1/4로 나누고, 도 17의 (b) 및 (c)와 같이 왼쪽(L)과 오른쪽(R)에 각각 1/2의 폴딩 출력 전류를 발생한다. 그리고 이웃한 1/4의 두 폴딩 전류가 합쳐서 새로운 기준전압으로 된다. 도 17의 (b)에서 "X"로 표현된 Folder 2는 인터폴레이팅 기법을 적용할 때 제거되는 폴더를 나타낸다. 한편, 도 16에서 인터폴레이터는 도 4와 같이 생략될 수 있다.
폴딩-인터폴레이팅 아날로그 디지털 컨버터는 최상위 비트(MSB)와 최하위 비트(LSB)를 병렬로 동시에 발생하기 때문에 저전력 아날로그 전처리부와 인터폴레이터의 입력 옵셋 전압차, 비교부의 입력 옵셋 전압차, 그리고 두 경로의 시간차 등에 의해 MSB와 LSB가 정확하게 정렬하지 못하여 글리치(glitch)가 발생할 수 있다. 이러한 글리치를 제거하기 위해 동기화부가 사용된다. 동기화부는 도 18과 같이 두개의 트랜스미션 게이트(G1, G2)와 한 개의 인버터(INV)로 구성되어 최하위 비트 출력(Bit N+1, N, N-1)에 따라 최상위비트(MSB)의 디지털 출력(Out)을 선택적으로 출력함으로써 동기화 기능을 수행한다.
100 : 아날로그 디지털 컨버터 120 : 기준 전압 발생부
130 : 저전력 아날로그 전처리부 140 : 비교부
150 : 인코딩부

Claims (16)

  1. 기준전압들을 발생하는 기준전압 발생부;
    아날로그 입력신호를 서로 다른 기준전압과 비교하여 폴딩된 차동 쌍 출력을 발생하는 다수의 폴더들을 포함한 아날로그 전처리부;
    상기 아날로그 전처리부의 출력들을 비교하여 디지털 신호를 출력하는 비교부; 및
    상기 비교부의 출력을 바이너리 코드 신호로 변환하는 인코더부를 구비하고,
    상기 아날로그 전처리부의 폴더들 각각은 상기 아날로그 입력신호를 상기 기준전압을 비교하는 다수의 폴딩유닛을 포함하고,
    상기 폴딩 유닛들은 종속적으로 접속되어 이전 폴딩 유닛의 출력이 입력되면 자신의 전류원을 구동하여 다음 폴딩 유닛의 전류원을 동작 모드로 구동하는 반면에, 상기 아날로그 입력신호가 상기 기준전압보다 작으면 상기 다음 폴딩 유닛의 전류원을 슬리핑 모드로 전환시키는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 폴딩유닛들 각각은,
    기준 전류원, 상기 기준 전류원과 연결되어 차동 쌍 신호를 출력하는 기준 차동 쌍 트랜지스터를 더 구비하고,
    상기 폴딩유닛들은 상기 기준 차동 쌍 트랜지스터에 종속적으로 접속되어 상기 폴딩된 차동 쌍 출력을 발생하는 다수의 폴딩유닛들을 포함하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  3. 제 1 항에 있어서,
    상기 제i(i는 양의 정수) 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 보다 작으면 출력 전류를 낮추어 제i+1 폴딩유닛 이하의 폴딩유닛들의 전류원들을 슬리핑 모드로 전환시키고,
    상기 폴딩유닛들 각각은 상기 슬리핑 모드에서 출력을 발생하지 않는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  4. 제 3 항에 있어서,
    상기 제i 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 이상이면 출력 전류를 높여 상기 제i+1 폴딩유닛의 전류원을 동작 모드로 구동시키고,
    상기 폴딩유닛들 각각은 상기 동작 모드에서 다음 폴딩유닛의 전류원을 구동하기 위한 출력을 발생하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  5. 제 3 항에 있어서,
    상기 제i 폴딩유닛은,
    제i 폴딩유닛의 Yi-1 출력단자와 상기 기준 차동 쌍 트랜지스터 중 어느 하나에 접속되는 Zi 입력단자;
    상기 제i 폴딩유닛의 출력단 부하에 접속된 Xi 출력단자;
    제i+1 폴딩유닛의 Zi+1 입력단자에 접속된 Yi 출력단자;
    상기 기준전압이 입력되는 기준전압 입력단자; 및
    상기 아날로그 입력신호가 입력되는 아날로그 전압 입력단자를 구비하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  6. 제 5 항에 있어서,
    상기 제i 폴딩유닛은,
    상기 Zi 입력단자에 공급되는 전류에 따라 구동되는 전류원; 및
    상기 전류원에 접속된 차동 쌍 트랜지스터를 더 구비하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  7. 제 6 항에 있어서,
    상기 전류원은 상기 Zi 입력단자와 상기 차동 쌍 트랜지스터 사이에 연결된 2 개의 커런트 미러 회로를 포함하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  8. 아날로그 입력신호를 최상위 비트들로 변환하는 코스 컨버터와 상기 아날로그 입력신호를 최하위 비트들로 변환하는 파인 컨버터를 구비하는 폴딩 아날로그 디지털 컨버터에 있어서,
    상기 파인 컨버터는,
    기준전압들을 발생하는 기준전압 발생부;
    아날로그 입력신호를 서로 다른 기준전압과 비교하여 폴딩된 차동 쌍 출력을 발생하는 다수의 폴더들을 포함한 아날로그 전처리부;
    상기 아날로그 전처리부의 출력들을 비교하여 디지털 신호를 출력하는 비교부; 및
    상기 비교부의 출력을 바이너리 코드 신호로 변환하는 인코더부를 구비하고,
    상기 아날로그 전처리부의 폴더들 각각은 상기 아날로그 입력신호를 상기 기준전압을 비교하는 다수의 폴딩유닛을 포함하고,
    상기 폴딩 유닛들은 종속적으로 접속되어 이전 폴딩 유닛의 출력이 입력되면 자신의 전류원을 구동하여 다음 폴딩 유닛의 전류원을 동작 모드로 구동하는 반면에, 상기 아날로그 입력신호가 상기 기준전압보다 작으면 상기 다음 폴딩 유닛의 전류원을 슬리핑 모드로 전환시키는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  9. 제 8 항에 있어서,
    상기 폴딩유닛들 각각은,
    기준 전류원, 상기 기준 전류원과 연결되어 차동 쌍 신호를 출력하는 기준 차동 쌍 트랜지스터를 더 구비하고,
    상기 폴딩유닛들은 상기 기준 차동 쌍 트랜지스터에 종속적으로 접속되어 상기 폴딩된 차동 쌍 출력을 발생하는 다수의 폴딩유닛들을 포함하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  10. 제 8 항에 있어서,
    상기 제i(i는 양의 정수) 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 보다 작으면 출력 전류를 낮추어 제i+1 폴딩유닛 이하의 폴딩유닛들의 전류원들을 슬리핑 모드로 전환시키고,
    상기 폴딩유닛들 각각은 상기 슬리핑 모드에서 출력을 발생하지 않는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  11. 제 10 항에 있어서,
    상기 제i 폴딩유닛의 전류원은 상기 아날로그 입력신호가 상기 기준전압 이상이면 출력 전류를 높여 상기 제i+1 폴딩유닛의 전류원을 동작 모드로 구동시키고,
    상기 폴딩유닛들 각각은 상기 동작 모드에서 다음 폴딩유닛의 전류원을 구동하기 위한 출력을 발생하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  12. 제 10 항에 있어서,
    상기 제i 폴딩유닛은,
    제i 폴딩유닛의 Yi-1 출력단자와 상기 기준 차동 쌍 트랜지스터 중 어느 하나에 접속되는 Zi 입력단자;
    상기 제i 폴딩유닛의 출력단 부하에 접속된 Xi 출력단자;
    제i+1 폴딩유닛의 Zi+1 입력단자에 접속된 Yi 출력단자;
    상기 기준전압이 입력되는 기준전압 입력단자; 및
    상기 아날로그 입력신호가 입력되는 아날로그 전압 입력단자를 구비하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  13. 제 12 항에 있어서,
    상기 제i 폴딩유닛은,
    상기 Zi 입력단자에 공급되는 전류에 따라 구동되는 전류원; 및
    상기 전류원에 접속된 차동 쌍 트랜지스터를 더 구비하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  14. 제 13 항에 있어서,
    상기 전류원은 상기 Zi 입력단자와 상기 차동 쌍 트랜지스터 사이에 연결된 2 개의 커런트 미러 회로를 포함하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  15. 제 8 항에 있어서,
    상기 아날로그 전처리부와 상기 비교부 사이에 접속된 전류 분할기를 이용하여 상기 아날로그 전처리부의 출력 전류를 1/4로 분할하고 이웃한 1/4 분할 전류를 합하여 상기 비교부에 인터폴레이터를 더 구비하는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
  16. 제 8 항에 있어서,
    상기 코스 컨버터는,
    상기 기준전압 발생부로부터 입력되는 제2 기준전압과 상기 아날로그 입력신호를 비교하여 폴딩된 제2 차동 쌍 출력을 발생하는 다수의 폴더들을 포함한 제2 아날로그 전처리부;
    상기 제2 아날로그 전처리부의 출력들을 비교하여 디지털 신호를 출력하는 제2 비교부; 및
    상기 파인 컨버터로부터 입력되는 최하위 비트에 따라 상기 제2 비교부의 출력을 선택하여 상기 최상위 비트를 출력하는 동기화부를 구비하고,
    상기 제2 아날로그 전처리부의 폴더들 각각은 상기 아날로그 입력신호를 상기 기준전압을 비교하는 다수의 폴딩유닛을 포함하고,
    상기 폴딩 유닛들은 종속적으로 접속되어 이전 폴딩 유닛의 출력이 입력되면 자신의 전류원을 구동하여 다음 폴딩 유닛의 전류원을 동작 모드로 구동하는 반면에, 상기 아날로그 입력신호가 상기 기준전압보다 작으면 상기 다음 폴딩 유닛의 전류원을 슬리핑 모드로 전환시키는 것을 특징으로 하는 폴딩 아날로그 디지털 컨버터.
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