JPS6326926B2 - - Google Patents
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- JPS6326926B2 JPS6326926B2 JP56108136A JP10813681A JPS6326926B2 JP S6326926 B2 JPS6326926 B2 JP S6326926B2 JP 56108136 A JP56108136 A JP 56108136A JP 10813681 A JP10813681 A JP 10813681A JP S6326926 B2 JPS6326926 B2 JP S6326926B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
-
- H—ELECTRICITY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ信号を所定の対応するデイ
ジタル信号に変換する逐次比較形アナログ・デイ
ジタル変換器に関し、特に精度の低い素子を用い
るにもかかわらず高精度にして高速度の特性を実
現し、かつデイジタル的な補正を容易に行ない得
るアナログ・デイジタル変換器に関するものであ
る。
ジタル信号に変換する逐次比較形アナログ・デイ
ジタル変換器に関し、特に精度の低い素子を用い
るにもかかわらず高精度にして高速度の特性を実
現し、かつデイジタル的な補正を容易に行ない得
るアナログ・デイジタル変換器に関するものであ
る。
従来のこの種逐次変換型AD変換器において
は、デイジタル的に補正を行ない、低精度の素子
を用いるにも拘ず高精度の特性を得るようにした
アナログ・デイジタル変換器が知られているが、
その一例を第１図に示す。ここで、１はアナログ
入力端子、２はデイジタル出力端子、３は逐次近
似レジスタ（SARと略記）、４は局部DA変換器、
５はコンパレータ、６は補正量を記憶するROM
等のメモリによる補正コード発生回路、７はアナ
ログ加減算器、８は補正アナログ量発生DA変換
器、９は補正を行なうべき元局部DA変換器、１
０はサンプルホールド回路である。第１図に示す
AD変換器では、高精度化を図るために、通常の
逐次比較形のAD変換器にさらにアナログ減算器
７、アナログ補正量発生DA変換器８および補正
量記憶ROM６を付加して元局部DA変換器９の
高精度化を行なつている。
は、デイジタル的に補正を行ない、低精度の素子
を用いるにも拘ず高精度の特性を得るようにした
アナログ・デイジタル変換器が知られているが、
その一例を第１図に示す。ここで、１はアナログ
入力端子、２はデイジタル出力端子、３は逐次近
似レジスタ（SARと略記）、４は局部DA変換器、
５はコンパレータ、６は補正量を記憶するROM
等のメモリによる補正コード発生回路、７はアナ
ログ加減算器、８は補正アナログ量発生DA変換
器、９は補正を行なうべき元局部DA変換器、１
０はサンプルホールド回路である。第１図に示す
AD変換器では、高精度化を図るために、通常の
逐次比較形のAD変換器にさらにアナログ減算器
７、アナログ補正量発生DA変換器８および補正
量記憶ROM６を付加して元局部DA変換器９の
高精度化を行なつている。
その原理を第２図に示す。図中、破線はDA変
換の理想特性を示し、実線は補正前の元局部DA
変換器９の特性を示す。一般に、DA変換器の誤
差特性における各ビツトの寄与は、上位ビツト程
大きく下位ビツトの寄与は小さい。第２図に示す
ように下位の特性はほぼ理想特性と一致する。従
つて、通常は、上位ビツトの誤差分を上位ビツト
のデイジタル入力に応じて発生させ、それを元局
部DA変換器９からのアナログ出力に対して加算
あるいは減算して補正を行なう。即ち、図中に
R1，R2，………，R6で示す領域は上位ビツトの
入力によつて区分された領域であり、それぞれの
領域に対応して、誤差分、即ち補正アナログ量
AC１，AC２，………，AC６を発生させて元局
部DA変換器９からのアナログ出力に対して加算
あるいは減算することによつて補正を行なう。
換の理想特性を示し、実線は補正前の元局部DA
変換器９の特性を示す。一般に、DA変換器の誤
差特性における各ビツトの寄与は、上位ビツト程
大きく下位ビツトの寄与は小さい。第２図に示す
ように下位の特性はほぼ理想特性と一致する。従
つて、通常は、上位ビツトの誤差分を上位ビツト
のデイジタル入力に応じて発生させ、それを元局
部DA変換器９からのアナログ出力に対して加算
あるいは減算して補正を行なう。即ち、図中に
R1，R2，………，R6で示す領域は上位ビツトの
入力によつて区分された領域であり、それぞれの
領域に対応して、誤差分、即ち補正アナログ量
AC１，AC２，………，AC６を発生させて元局
部DA変換器９からのアナログ出力に対して加算
あるいは減算することによつて補正を行なう。
第１図の回路配置に従つて動作を説明する。元
局部DA変換器９の入力コード中の上位ビツトの
コードに対応し、その時の誤差の絶対値を、アナ
ログ補正量発生用DA変換器８より発生させ、そ
のアナログ補正量をアナログ加減算器７により元
局部DA変換部９の出力に対して加算あるいは減
算を行なう。加算か減算かを指定するデイジタル
信号およびアナログ補正量発生用DA変換器８が
所定の誤差分を発生するような入力コードを発生
し得るように記憶回路６に予じめ書込みを行なつ
ておく。
局部DA変換器９の入力コード中の上位ビツトの
コードに対応し、その時の誤差の絶対値を、アナ
ログ補正量発生用DA変換器８より発生させ、そ
のアナログ補正量をアナログ加減算器７により元
局部DA変換部９の出力に対して加算あるいは減
算を行なう。加算か減算かを指定するデイジタル
信号およびアナログ補正量発生用DA変換器８が
所定の誤差分を発生するような入力コードを発生
し得るように記憶回路６に予じめ書込みを行なつ
ておく。
局部DA変換器４の動作時には、SAR３で指定
されるコードに対応し、その上位ビツトのコード
で記憶回路６をアクセスし、元局部DA変換器９
の誤差を相殺するようにアナログ補正量発生用
DA変換器８から誤差分を発生させ、その誤差分
とDA変換器９の変換出力とをアナログ加減算器
７により加算あるいは減算する。以上の説明の通
り、元局部DA変換器９に補正を行なつて、局部
DA変換器の高精度化をはかることにより、従来
の逐次比較形AD変換器のデイジタル処理による
高精度化を行なつていた。
されるコードに対応し、その上位ビツトのコード
で記憶回路６をアクセスし、元局部DA変換器９
の誤差を相殺するようにアナログ補正量発生用
DA変換器８から誤差分を発生させ、その誤差分
とDA変換器９の変換出力とをアナログ加減算器
７により加算あるいは減算する。以上の説明の通
り、元局部DA変換器９に補正を行なつて、局部
DA変換器の高精度化をはかることにより、従来
の逐次比較形AD変換器のデイジタル処理による
高精度化を行なつていた。
このようなDA変換器を用いて逐次比較形AD
変換器を構成する場合に、大きな問題点は高速動
作を期待し得ないことにある。補正処理は誤差が
発生する上位桁について行なえばよいが、その上
位桁の逐次比較動作の度毎にROMやRAM等の
記憶回路６にアクセスして適正な補正量を読み出
さなければならず、AD変換精度を高めるべくビ
ツト数を増やすと、変換動作が遅くなる欠点があ
つた。
変換器を構成する場合に、大きな問題点は高速動
作を期待し得ないことにある。補正処理は誤差が
発生する上位桁について行なえばよいが、その上
位桁の逐次比較動作の度毎にROMやRAM等の
記憶回路６にアクセスして適正な補正量を読み出
さなければならず、AD変換精度を高めるべくビ
ツト数を増やすと、変換動作が遅くなる欠点があ
つた。
ここで、変換速度TCONVは、上位桁および下位
桁の各ビツト数をｍおよびｌとするときに、 TCONV＝ｍ×（TR＋TDAC＋TCOM＋TSAR） ＋ｌ×（TDAC＋TCOM＋TSAR） となる。但し、TRは記憶回路６のアクセス時間、
TDACは局部DA変換器４のセツトリング時間、
TCOMは比較器５の応答時間、TSARは逐次比較レ
ジスタ３の遅延時間である。
桁の各ビツト数をｍおよびｌとするときに、 TCONV＝ｍ×（TR＋TDAC＋TCOM＋TSAR） ＋ｌ×（TDAC＋TCOM＋TSAR） となる。但し、TRは記憶回路６のアクセス時間、
TDACは局部DA変換器４のセツトリング時間、
TCOMは比較器５の応答時間、TSARは逐次比較レ
ジスタ３の遅延時間である。
ところで、低電力性、高集積性、および逐次比
較形AD変換器に不可欠な高精度のサンプルホー
ルドの実現の容易さという利点を有するMOS系
のLSIプロセスを用いる場合には、DA変換器の
回路形式として容量列DA変換器を用いるのが好
適である。しかし、14ビツト以上の精度を実現す
るためには、補正を行うとはいえども、単位容量
をそれ程小さくすることはできず、セツトリング
時間TDACは500ns程度となる。記憶回路のアクセ
ス時間TRは400〜1000ns程度である。また、加減
算器７のセツトリング時間は1μs程度であり、こ
のセツトリング時間は高精度になればなる程高速
化は難かしく、AD変換器の変換速度は補正前の
元AD変換器から大きく劣化してしまう。例えば
商品質音声処理用AD変換器のように精度14ビツ
ト以上、速度64ksps、128ksps（変換速度TCONV＝
15.6μs、7.8μs）という高性能を要求される場合
には、LSI等の形態でかかるAD変換器を実現す
ることは困難であつた。
較形AD変換器に不可欠な高精度のサンプルホー
ルドの実現の容易さという利点を有するMOS系
のLSIプロセスを用いる場合には、DA変換器の
回路形式として容量列DA変換器を用いるのが好
適である。しかし、14ビツト以上の精度を実現す
るためには、補正を行うとはいえども、単位容量
をそれ程小さくすることはできず、セツトリング
時間TDACは500ns程度となる。記憶回路のアクセ
ス時間TRは400〜1000ns程度である。また、加減
算器７のセツトリング時間は1μs程度であり、こ
のセツトリング時間は高精度になればなる程高速
化は難かしく、AD変換器の変換速度は補正前の
元AD変換器から大きく劣化してしまう。例えば
商品質音声処理用AD変換器のように精度14ビツ
ト以上、速度64ksps、128ksps（変換速度TCONV＝
15.6μs、7.8μs）という高性能を要求される場合
には、LSI等の形態でかかるAD変換器を実現す
ることは困難であつた。
更にまた、AD変換器の高精度化には、高精度
をもつアナログ加減算器７およびアナログ補正量
発生用DA変換器８を必要とする。加減算器７の
非線形誤差は雑音等の影響もあり、通常は14ビツ
トや15ビツトの精度を確保することが非常に難か
しく、この加減算器７が高精度化の限界を与えて
いる。特に、アナログ減算機能実現のためには、
極性反転回路および加減算制御機能が必要であ
り、これもまた高精度化および低占有面積化の妨
げとなつている。
をもつアナログ加減算器７およびアナログ補正量
発生用DA変換器８を必要とする。加減算器７の
非線形誤差は雑音等の影響もあり、通常は14ビツ
トや15ビツトの精度を確保することが非常に難か
しく、この加減算器７が高精度化の限界を与えて
いる。特に、アナログ減算機能実現のためには、
極性反転回路および加減算制御機能が必要であ
り、これもまた高精度化および低占有面積化の妨
げとなつている。
以上の説明からわかるように、従来のこの種
AD変換器においては、変換速度の向上が望め
ず、しかも補正による高精度化に限界があり、特
に加減算器の実現が難かしいという問題点があつ
た。
AD変換器においては、変換速度の向上が望め
ず、しかも補正による高精度化に限界があり、特
に加減算器の実現が難かしいという問題点があつ
た。
そこで、本発明の目的は、これらの欠点を除去
するために、すべての量子化アナログレベルが存
在するように局部DA変換器を構成し、補正量を
デイジタル値で記憶しそれをデイジタル的に減算
もしくは加算することにより正しいデイジタル出
力を得るようにした、高精度かつ変換速度の向上
したアナログ・デイジタル変換器を提供すること
にある。
するために、すべての量子化アナログレベルが存
在するように局部DA変換器を構成し、補正量を
デイジタル値で記憶しそれをデイジタル的に減算
もしくは加算することにより正しいデイジタル出
力を得るようにした、高精度かつ変換速度の向上
したアナログ・デイジタル変換器を提供すること
にある。
かかる目的を達成するために、本発明は、アナ
ログ入力をサンプルホールドするサンプルホール
ド回路と、 上位桁の出力を発生する第１のデイジタル・ア
ナログ変換器と、下位桁の出力として前記第１の
デイジタル・アナログ変換器の最下位桁のデイジ
タル入力の１ビツト分の出力値（1LSBの値）よ
り常に大きいフルスケール出力を発生する第２の
デイジタル・アナログ変換器とを有し、前記第１
のデイジタル・アナログ変換器の出力と前記第２
のデイジタル・アナログ変換器の出力とを加算し
てアナログ出力を得る局部デイジタル・アナログ
変換器と、 前記サンプルホールド回路からのサンプルホー
ルド出力と前記局部デイジタル・アナログ変換器
からのアナログ出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行つて
得られたデイジタルコードを格納する逐次比較レ
ジスタと、前記局部デイジタル・アナログ変換器
におけるデイジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うために前記デイジ
タルコードをシフトすべきシフトコードを前記逐
次比較レジスタからの前記デイジタルコードの
各々に対して予じめ割当てて記憶しておき、前記
逐次比較レジスタからの前記デイジタルコードに
応動して補正シフトコードを出力するようにした
シフトコード発生回路と、 前記逐次比較レジスタからの前記デイジタルコ
ードを前記シフトコード発生回路からの前記補正
シフトコードに応じてデイジタル的にシフトして
アナログ・デイジタル変換出力を取り出すコード
シフト回路とを具備したことを特徴とする。
ログ入力をサンプルホールドするサンプルホール
ド回路と、 上位桁の出力を発生する第１のデイジタル・ア
ナログ変換器と、下位桁の出力として前記第１の
デイジタル・アナログ変換器の最下位桁のデイジ
タル入力の１ビツト分の出力値（1LSBの値）よ
り常に大きいフルスケール出力を発生する第２の
デイジタル・アナログ変換器とを有し、前記第１
のデイジタル・アナログ変換器の出力と前記第２
のデイジタル・アナログ変換器の出力とを加算し
てアナログ出力を得る局部デイジタル・アナログ
変換器と、 前記サンプルホールド回路からのサンプルホー
ルド出力と前記局部デイジタル・アナログ変換器
からのアナログ出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行つて
得られたデイジタルコードを格納する逐次比較レ
ジスタと、前記局部デイジタル・アナログ変換器
におけるデイジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うために前記デイジ
タルコードをシフトすべきシフトコードを前記逐
次比較レジスタからの前記デイジタルコードの
各々に対して予じめ割当てて記憶しておき、前記
逐次比較レジスタからの前記デイジタルコードに
応動して補正シフトコードを出力するようにした
シフトコード発生回路と、 前記逐次比較レジスタからの前記デイジタルコ
ードを前記シフトコード発生回路からの前記補正
シフトコードに応じてデイジタル的にシフトして
アナログ・デイジタル変換出力を取り出すコード
シフト回路とを具備したことを特徴とする。
更にまた、本発明は、アナログ入力をサンプル
ホールドするサンプルホールド回路と、 上位桁部分における最下位桁のデイジタル入力
の１ビツト分の出力値（1LSBの値）より常に大
きい下位桁部分のフルスケール出力を発生する局
部デイジタル・アナログ変換器と、 前記サンプルホールド回路からのサンプルホー
ルド出力と前記局部デイジタル・アナログ変換器
からのアナログ出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行つて
得られたデイジタルコードを格納する逐次比較レ
ジスタと、前記局部デイジタル・アナログ変換器
におけるデイジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うために前記デイジ
タルコードをシフトすべきシフトコードを前記逐
次比較レジスタからの前記デイジタルコードの
各々に対して予じめ割当てて記憶しておき、前記
逐次比較レジスタからの前記デイジタルコードに
応動して補正シフトコードを出力するようにした
シフトコード発生回路と、 前記逐次比較レジスタからの前記デイジタルコ
ードを前記シフトコード発生回路からの前記補正
シフトコードに応じてデイジタル的にシフトして
アナログ・デイジタル変換出力を取り出すコード
シフト回路とを具備したことを特徴とする。
ホールドするサンプルホールド回路と、 上位桁部分における最下位桁のデイジタル入力
の１ビツト分の出力値（1LSBの値）より常に大
きい下位桁部分のフルスケール出力を発生する局
部デイジタル・アナログ変換器と、 前記サンプルホールド回路からのサンプルホー
ルド出力と前記局部デイジタル・アナログ変換器
からのアナログ出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行つて
得られたデイジタルコードを格納する逐次比較レ
ジスタと、前記局部デイジタル・アナログ変換器
におけるデイジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うために前記デイジ
タルコードをシフトすべきシフトコードを前記逐
次比較レジスタからの前記デイジタルコードの
各々に対して予じめ割当てて記憶しておき、前記
逐次比較レジスタからの前記デイジタルコードに
応動して補正シフトコードを出力するようにした
シフトコード発生回路と、 前記逐次比較レジスタからの前記デイジタルコ
ードを前記シフトコード発生回路からの前記補正
シフトコードに応じてデイジタル的にシフトして
アナログ・デイジタル変換出力を取り出すコード
シフト回路とを具備したことを特徴とする。
以下に図面を参照して本発明を詳細に説明す
る。
る。
第３図は本発明の基本的な構成の一例を示し、
ここで１１はアナログ入力端子、１２はデイジタ
ル出力端子、１３はSAR、１４は局部DA変換
器、１５は比較器、１６は記憶回路等で構成でき
る補正シフトコード発生回路、１７は基準電圧
Vrefの基準電圧源、２０はサンプルホールド回
路、２１は慣例の加減算器で構成することができ
るコードシフト回路である。
ここで１１はアナログ入力端子、１２はデイジタ
ル出力端子、１３はSAR、１４は局部DA変換
器、１５は比較器、１６は記憶回路等で構成でき
る補正シフトコード発生回路、１７は基準電圧
Vrefの基準電圧源、２０はサンプルホールド回
路、２１は慣例の加減算器で構成することができ
るコードシフト回路である。
局部DA変換器１４は、上位桁の出力を発生す
る第１のデイジタル・アナログ変換器（上位DA
変換器）と、下位桁の出力として第１のデイジタ
ル・アナログ変換器の最下位桁のデイジタル入力
の１ビツト分の出力値（1LSBの値）より常に大
きいフルスケール出力を発生する第２のデイジタ
ル・アナログ変換器（下位DA変換器）とを有
し、第１のデイジタル・アナログ変換器の出力と
第２のデイジタル・アナログ変換器の出力とをア
ナログ加算してアナログ出力を得る構成とするこ
とができる。ここで、上位DA変換器の線形性は
必ずしも保証されないが下位DA変換器の線形性
は保証されるものとする。なお、本例の局部DA
変換器１４の場合には、SAR１３も、上位およ
び下位DA変換器に対応して、上位および下位
SAR部分を有するものとする。
る第１のデイジタル・アナログ変換器（上位DA
変換器）と、下位桁の出力として第１のデイジタ
ル・アナログ変換器の最下位桁のデイジタル入力
の１ビツト分の出力値（1LSBの値）より常に大
きいフルスケール出力を発生する第２のデイジタ
ル・アナログ変換器（下位DA変換器）とを有
し、第１のデイジタル・アナログ変換器の出力と
第２のデイジタル・アナログ変換器の出力とをア
ナログ加算してアナログ出力を得る構成とするこ
とができる。ここで、上位DA変換器の線形性は
必ずしも保証されないが下位DA変換器の線形性
は保証されるものとする。なお、本例の局部DA
変換器１４の場合には、SAR１３も、上位およ
び下位DA変換器に対応して、上位および下位
SAR部分を有するものとする。
あるいは、局部DA変換器１４は、下位の任意
のビツト数Ｎまでの線形性が保証され、上位のＮ
＋１ビツト以上の線形性が必ずしも保証されず、
下位Ｎビツトまでがすべて“１”である入力に対
するアナログ出力と、下位Ｎビツトまでのすべて
が“１”である入力に“１”を加算して下位Ｎビ
ツトまでがすべて“０”でＮ＋１ビツト目が
“１”となつたときのアナログ出力との差が常に
負となるようなデイジタル・アナログ変換器であ
つてもよい。
のビツト数Ｎまでの線形性が保証され、上位のＮ
＋１ビツト以上の線形性が必ずしも保証されず、
下位Ｎビツトまでがすべて“１”である入力に対
するアナログ出力と、下位Ｎビツトまでのすべて
が“１”である入力に“１”を加算して下位Ｎビ
ツトまでがすべて“０”でＮ＋１ビツト目が
“１”となつたときのアナログ出力との差が常に
負となるようなデイジタル・アナログ変換器であ
つてもよい。
局部変換器１４の特性および補正の原理を第４
図により説明する。第４図は横軸をデイジタル入
力、縦軸をアナログ出力として、局部DA変換器
の特性を示し、ここで上位DA変換器の入力コー
ドの切換わり点においてアナログ出力が常に減少
するように変化している。このことは、アナログ
出力に対応して、デイジタル入力が必らず連続し
て存在することを示している。従つて、下位DA
変換器の特性を延長した理想特性として示す特性
に一致するように入力コードをシフトすることに
より補正を行ない得ることがわかる。ここで、シ
フトするコードを上位DA変換器のコードに対応
して発生し得るようにしておけば以下に説明する
AD変換動作により正しい出力コードを発生させ
ることができる。AD変換動作について考えると
きは、第４図において横軸をデイジタル出力、縦
軸をアナログ入力とする。
図により説明する。第４図は横軸をデイジタル入
力、縦軸をアナログ出力として、局部DA変換器
の特性を示し、ここで上位DA変換器の入力コー
ドの切換わり点においてアナログ出力が常に減少
するように変化している。このことは、アナログ
出力に対応して、デイジタル入力が必らず連続し
て存在することを示している。従つて、下位DA
変換器の特性を延長した理想特性として示す特性
に一致するように入力コードをシフトすることに
より補正を行ない得ることがわかる。ここで、シ
フトするコードを上位DA変換器のコードに対応
して発生し得るようにしておけば以下に説明する
AD変換動作により正しい出力コードを発生させ
ることができる。AD変換動作について考えると
きは、第４図において横軸をデイジタル出力、縦
軸をアナログ入力とする。
第４図に示すようなアナログ入力Ａが加えられ
ると、逐次比較動作よりコードD1がSAR１３よ
り得られる。このコードD1の上位DA変換器への
入力に対応するコード、すなわち“５”（10進値）
により、予じめ設定しておいたシフト量SC５を
発生させ、コードD1からシフト量SC５だけデイ
ジタル的に減算すれば補正されたコードD2が得
られる。
ると、逐次比較動作よりコードD1がSAR１３よ
り得られる。このコードD1の上位DA変換器への
入力に対応するコード、すなわち“５”（10進値）
により、予じめ設定しておいたシフト量SC５を
発生させ、コードD1からシフト量SC５だけデイ
ジタル的に減算すれば補正されたコードD2が得
られる。
第３図の回路構成に即して上述のAD変換動作
をさらに説明する。サンプルホールド回路２０に
よりホールドされている端子１１からの入力アナ
ログ信号と局部DA変換器１４の出力とが一致す
るようなコードを、比較器１５およびSAR１３
により通常と同様に逐次比較動作を行なつて発生
する。それにより得られたコードのうち、局部
DA変換器１４の上位DA変換器入力に対応する
上位のコードにより、シフトコード発生回路１６
を駆動して、予じめ定められているシフト量を発
生させ、コードシフト回路２１において、逐次比
較動作で得れたSAR１３からのコードからこの
シフト量を減算することにより正しい出力コード
を得て、端子１２から取り出す。
をさらに説明する。サンプルホールド回路２０に
よりホールドされている端子１１からの入力アナ
ログ信号と局部DA変換器１４の出力とが一致す
るようなコードを、比較器１５およびSAR１３
により通常と同様に逐次比較動作を行なつて発生
する。それにより得られたコードのうち、局部
DA変換器１４の上位DA変換器入力に対応する
上位のコードにより、シフトコード発生回路１６
を駆動して、予じめ定められているシフト量を発
生させ、コードシフト回路２１において、逐次比
較動作で得れたSAR１３からのコードからこの
シフト量を減算することにより正しい出力コード
を得て、端子１２から取り出す。
本発明における補正の条件を第５図により説明
する。ここで、実線は元局部DA変換器の特性
であり、デイジタルコードＤとＥとの間で下位
DA変換器の入力から上位DA変換器の入力へ桁
上がりが生じており、出力は減少している。破線
は元局部DA変換器の理想出力レベルであり、
破線はコードシフトにより発生しうる理想レベ
ルである。元局部DA変換器の理想レベルに対す
るずれ、即ち誤差は±1/2LSBより小さいとす
る。また、下位DA変換器出力と上位DA変換器
出力とを加算する加算器の誤差およびAD変換器
を構成するときのコンパレータの誤差はないもの
とする。局部DA変換器の入力コードをシフトす
ることにより補正を行なうにあたつて、デイジタ
ルコードＤの出力の次に、一点鎖線で示す理想レ
ベルを発生するようにコードをシフトする場合
を考えると、変化量は連続的にあらゆる値をと
りうるから、ちようど一点鎖線と一致する理想
レベルを選んだ場合、その理想レベルをコード
シフトにより発生し得るレベルのステツプ量の範
囲、即ち±1/2LSBの範囲の中にとりうること
になる。また、次の桁上がりがあるところまでの
出力レベルＥ，Ｆ，Ｇ，………は理想レベルに対
してその誤差分±1/2LSBだけ変動するから、結
局、±1LSBの範囲の中に入いり得ることにな
る。従つて、加算器およびコンパレータに誤差が
ないとした場合、下位DA変換器の誤差が±1/2
LSBのときに、その理想レベルから±1LSBの範
囲において必らず１つのレベルが存在することに
なり、量子化レベルを2LSBとすれば、その線形
性を満たす、即ち±1LSBより小さい誤差が入い
り得るDA変換器に補正し得ることになる。な
お、加算器およびコンパレータに誤差がある場合
は、下位DA変換器の誤差をその分、即ち±1/2
LSBより小さくするか、または量子化レベルを
小さくすれば必ず補正し得ることになる。
する。ここで、実線は元局部DA変換器の特性
であり、デイジタルコードＤとＥとの間で下位
DA変換器の入力から上位DA変換器の入力へ桁
上がりが生じており、出力は減少している。破線
は元局部DA変換器の理想出力レベルであり、
破線はコードシフトにより発生しうる理想レベ
ルである。元局部DA変換器の理想レベルに対す
るずれ、即ち誤差は±1/2LSBより小さいとす
る。また、下位DA変換器出力と上位DA変換器
出力とを加算する加算器の誤差およびAD変換器
を構成するときのコンパレータの誤差はないもの
とする。局部DA変換器の入力コードをシフトす
ることにより補正を行なうにあたつて、デイジタ
ルコードＤの出力の次に、一点鎖線で示す理想レ
ベルを発生するようにコードをシフトする場合
を考えると、変化量は連続的にあらゆる値をと
りうるから、ちようど一点鎖線と一致する理想
レベルを選んだ場合、その理想レベルをコード
シフトにより発生し得るレベルのステツプ量の範
囲、即ち±1/2LSBの範囲の中にとりうること
になる。また、次の桁上がりがあるところまでの
出力レベルＥ，Ｆ，Ｇ，………は理想レベルに対
してその誤差分±1/2LSBだけ変動するから、結
局、±1LSBの範囲の中に入いり得ることにな
る。従つて、加算器およびコンパレータに誤差が
ないとした場合、下位DA変換器の誤差が±1/2
LSBのときに、その理想レベルから±1LSBの範
囲において必らず１つのレベルが存在することに
なり、量子化レベルを2LSBとすれば、その線形
性を満たす、即ち±1LSBより小さい誤差が入い
り得るDA変換器に補正し得ることになる。な
お、加算器およびコンパレータに誤差がある場合
は、下位DA変換器の誤差をその分、即ち±1/2
LSBより小さくするか、または量子化レベルを
小さくすれば必ず補正し得ることになる。
第３図示の補正シフトコード発生回路１６の３
つの具体例を第６図、第７図および第８図に示
す。
つの具体例を第６図、第７図および第８図に示
す。
第６図は１つの記憶回路で補正シフトコード発
生回路を構成する場合であり、上位DA変換器の
コードに対して補正量を予じめ記憶しておき、上
位DA変換器のコードに対応して補正量を出力す
る。例えば上位DA変換器のビツト数とｍとすれ
ば、ｍビツトの信号を（2m−１）個にデコード
し、記憶回路１６の番地を指定してアクセスする
動作を行なう。従つて、記憶素子の個数および記
憶容量は１つの補正量をＣビツトのデイジタル信
号で表現できるとすると（2m−１）×Ｃとなる。
生回路を構成する場合であり、上位DA変換器の
コードに対して補正量を予じめ記憶しておき、上
位DA変換器のコードに対応して補正量を出力す
る。例えば上位DA変換器のビツト数とｍとすれ
ば、ｍビツトの信号を（2m−１）個にデコード
し、記憶回路１６の番地を指定してアクセスする
動作を行なう。従つて、記憶素子の個数および記
憶容量は１つの補正量をＣビツトのデイジタル信
号で表現できるとすると（2m−１）×Ｃとなる。
第７図の例では、アンドアレイ３０とシーケン
サ３１とからなるブロツク、第１記憶回路３２、
第２記憶回路３３、バスセレクタ３４、加算器３
５およびラツチ３６で補正シフトコード発生回路
１６を構成する。ここで、シーケンサ３１は慣例
のカウンタ３７およびカウンタ３７の２進出力を
10進出力に変換してアンドアレイ３０の個別アン
ドゲートを上位から逐次に１つづつ指定する出力
を発生する慣例の２進−10進変換器で構成するこ
とができる。
サ３１とからなるブロツク、第１記憶回路３２、
第２記憶回路３３、バスセレクタ３４、加算器３
５およびラツチ３６で補正シフトコード発生回路
１６を構成する。ここで、シーケンサ３１は慣例
のカウンタ３７およびカウンタ３７の２進出力を
10進出力に変換してアンドアレイ３０の個別アン
ドゲートを上位から逐次に１つづつ指定する出力
を発生する慣例の２進−10進変換器で構成するこ
とができる。
一般に、DA変換器において、誤差は重みづけ
した素子だけによるもので、かつそれが電圧、電
流等の依存性がないものとすると、加算則が成り
立つ。即つ、下位から1000………という入力信号
に対して、V1＋ΔV1の出力、また同様に入力信
号0010………に対してV4＋ΔV4という出力電圧
が発生するとすると、入力信号1010………に対し
ては、（V1＋V4）＋（ΔV1＋ΔV4）の出力が生じ
る。ΔV1、ΔV4を誤差とすると、入力信号1010…
……に対しては、ΔV1＋ΔV4というように加算さ
れた誤差が得られる性質である。第７図の例では
この性質を利用し、第１記憶回路３２には、入力
コードにおいてそれぞれ１つだけが“１”となつ
たときの誤差を記憶しておく。第２記憶回路３３
には、実際の局部DA変換器には何らかの非線形
誤差成分があることを考慮して、その分を第６図
の場合と同様に上位コードに対応して記憶してお
く。従つて、任意の入力コードに対する誤差分は
次式で表わされる。
した素子だけによるもので、かつそれが電圧、電
流等の依存性がないものとすると、加算則が成り
立つ。即つ、下位から1000………という入力信号
に対して、V1＋ΔV1の出力、また同様に入力信
号0010………に対してV4＋ΔV4という出力電圧
が発生するとすると、入力信号1010………に対し
ては、（V1＋V4）＋（ΔV1＋ΔV4）の出力が生じ
る。ΔV1、ΔV4を誤差とすると、入力信号1010…
……に対しては、ΔV1＋ΔV4というように加算さ
れた誤差が得られる性質である。第７図の例では
この性質を利用し、第１記憶回路３２には、入力
コードにおいてそれぞれ１つだけが“１”となつ
たときの誤差を記憶しておく。第２記憶回路３３
には、実際の局部DA変換器には何らかの非線形
誤差成分があることを考慮して、その分を第６図
の場合と同様に上位コードに対応して記憶してお
く。従つて、任意の入力コードに対する誤差分は
次式で表わされる。
（*
〓N=1
εROM1N）＋εROM2 (1)
但し、
εROM1；第１記憶回路３２に記憶した各ビツト
毎の誤差 εROM2；第２記憶回路３３に記憶した非線形誤
差分* 〓N=1 ；入力コードが“１”のビツトの総和 第７図の例は(1)式を具体化したもので、シーケ
ンサ３１は上位DA変換器のビツト数と等しいビ
ツト数の出力信号を発生し、逐次上位からそれぞ
れ１つのビツトだけが“１”となる信号を発生す
る。アンドアレイ３０を構成するアンドゲートの
個数は、同様に上位DA変換器のビツト数と等し
く、入力コードの個々のビツトに“１”がある場
合にのみ、その対応するビツト位置のアンドゲー
ト出力が“１”を生じる。アンドアレイ３０の出
力により、上位DA変換器のビツト数分だけの誤
差を記憶している第１記憶回路３２を逐次駆動
し、上位DA変換器のビツト位置に対応して記憶
されている誤差量のうちの１つだけを読み出す。
最初はバスセレクタ３４が記憶回路３２からの読
出信号を通すように制御しておき、加算器３５お
よびラツチ３６により、入力コードに対応して、
ビツト毎の誤差を累算加算し、上述した式の* 〓N=1
εROM1Nの処理を行なう。
毎の誤差 εROM2；第２記憶回路３３に記憶した非線形誤
差分* 〓N=1 ；入力コードが“１”のビツトの総和 第７図の例は(1)式を具体化したもので、シーケ
ンサ３１は上位DA変換器のビツト数と等しいビ
ツト数の出力信号を発生し、逐次上位からそれぞ
れ１つのビツトだけが“１”となる信号を発生す
る。アンドアレイ３０を構成するアンドゲートの
個数は、同様に上位DA変換器のビツト数と等し
く、入力コードの個々のビツトに“１”がある場
合にのみ、その対応するビツト位置のアンドゲー
ト出力が“１”を生じる。アンドアレイ３０の出
力により、上位DA変換器のビツト数分だけの誤
差を記憶している第１記憶回路３２を逐次駆動
し、上位DA変換器のビツト位置に対応して記憶
されている誤差量のうちの１つだけを読み出す。
最初はバスセレクタ３４が記憶回路３２からの読
出信号を通すように制御しておき、加算器３５お
よびラツチ３６により、入力コードに対応して、
ビツト毎の誤差を累算加算し、上述した式の* 〓N=1
εROM1Nの処理を行なう。
第３図示のSAR１３の動作により、上位DA変
換器への入力コードが確定した時点で、得られた
上位DA変換器への入力コードにより第２記憶回
路３３を駆動し、上述した式のεROM2、即ち非
線形誤差分を得て、最終的にデイジタル加算器２
５により両者を加算して誤差分を形成する。
換器への入力コードが確定した時点で、得られた
上位DA変換器への入力コードにより第２記憶回
路３３を駆動し、上述した式のεROM2、即ち非
線形誤差分を得て、最終的にデイジタル加算器２
５により両者を加算して誤差分を形成する。
この構成の記憶素子の素子数は、第１記憶回路
３２については、それぞれの誤差量をC1ビツト
で表現できるとすると、ｍ×C1個、第２記憶回
路３３については、同様にC2ビツトで誤差量を
表現できるとすると、2m-1×C2個となる。非線形
誤差分は、通常、非常に小さいので、第７図の例
では第６図の場合よりも記憶素子の素子数を減ら
すことができる。
３２については、それぞれの誤差量をC1ビツト
で表現できるとすると、ｍ×C1個、第２記憶回
路３３については、同様にC2ビツトで誤差量を
表現できるとすると、2m-1×C2個となる。非線形
誤差分は、通常、非常に小さいので、第７図の例
では第６図の場合よりも記憶素子の素子数を減ら
すことができる。
第８図は、原理的には第７図の例と同様である
が、さらに記憶素子の素子数を減少させた例を示
す。ここでは、素子数を減少させるために次の性
質を利用する。下位DA変換器の入力コードから
上位DA変換器の入力コードへの桁上りが生じる
点の出力の変化分TOBIに着目する。この変化分
TOBI以外に局部DA変換器において誤差が全く
ないものとすると、誤差は次式で表わされる。
が、さらに記憶素子の素子数を減少させた例を示
す。ここでは、素子数を減少させるために次の性
質を利用する。下位DA変換器の入力コードから
上位DA変換器の入力コードへの桁上りが生じる
点の出力の変化分TOBIに着目する。この変化分
TOBI以外に局部DA変換器において誤差が全く
ないものとすると、誤差は次式で表わされる。
（*
〓m=0
2m−１）×TOBI (2)
但し、*
〓m=0
2m−１；上位DA変換器への入力コードの10進
値 従つて、TOBI分と実際の場合に存在する局部
DA変換器の線形誤差および非線形誤差とを記憶
しておくことにより、実際のすべての誤差要因を
考慮した誤差分を発生することができる。上式(2)
の処理には乗算器が必要となるが、TOBI量を
２、４、８、16、………というような２進数に設
定すれば、単純なシフトにより上式(2)の処理を行
うことが可能である。第８図の例においては、第
１記憶回路４０には２進値の形態でTOBI量を記
憶しておき、シフトレジスタ４１によりTOBI量
に対する乗算を行なつて上式(2)の処理を行なう。
また、第２記憶回路４２には、局部DA変換器の
実際の誤差から上式のTOBI値を差し引いた量を
記憶させる。それにより第７図の場合と同様に全
体の誤差分を発生することができる。この場合の
記憶素子数は、第７図の場合と同様の定義に基い
て（ｍ＋2m-1・C3）となる。ここで、C3は非線形
誤差量を表わすビツト数である。なお、第８図に
おいて第７図と同様の個所には同一符号を付して
その説明はここでは省略する。
値 従つて、TOBI分と実際の場合に存在する局部
DA変換器の線形誤差および非線形誤差とを記憶
しておくことにより、実際のすべての誤差要因を
考慮した誤差分を発生することができる。上式(2)
の処理には乗算器が必要となるが、TOBI量を
２、４、８、16、………というような２進数に設
定すれば、単純なシフトにより上式(2)の処理を行
うことが可能である。第８図の例においては、第
１記憶回路４０には２進値の形態でTOBI量を記
憶しておき、シフトレジスタ４１によりTOBI量
に対する乗算を行なつて上式(2)の処理を行なう。
また、第２記憶回路４２には、局部DA変換器の
実際の誤差から上式のTOBI値を差し引いた量を
記憶させる。それにより第７図の場合と同様に全
体の誤差分を発生することができる。この場合の
記憶素子数は、第７図の場合と同様の定義に基い
て（ｍ＋2m-1・C3）となる。ここで、C3は非線形
誤差量を表わすビツト数である。なお、第８図に
おいて第７図と同様の個所には同一符号を付して
その説明はここでは省略する。
第９図はアナログ加算機能を有する局部DA変
換器１４の具体例を示す。第９図において第３図
と同様の個所には同一符号を付してその説明はこ
こでは省略する。本例において、局部DA変換器
１４は２進形態で重みづけされた下位側容量列
C00，CLO，CL1，………，CLl-1および上位側容量
列CM0，CM1，………，CMn-1と、これら２つの容
量列を結合する結合容量CCと、アナログスイツ
チ群SL0，SL1，………，SLl-1，SM0，SM1，……
…，SMn-1とを有する。
換器１４の具体例を示す。第９図において第３図
と同様の個所には同一符号を付してその説明はこ
こでは省略する。本例において、局部DA変換器
１４は２進形態で重みづけされた下位側容量列
C00，CLO，CL1，………，CLl-1および上位側容量
列CM0，CM1，………，CMn-1と、これら２つの容
量列を結合する結合容量CCと、アナログスイツ
チ群SL0，SL1，………，SLl-1，SM0，SM1，……
…，SMn-1とを有する。
本例では、容量列によるDA変換器１４がサン
プルホールドも行ない得ることを利用して、サン
プルホールド回路２０をDA変換器１４と一体化
している。アナログスイツチ群は、最初、すべて
スイツチ位置３を介して大地電位GNDに接続さ
れ、すべての容量に蓄積されている電荷を放電さ
せる。次いで、端子１８へ供給される信号に応じ
て、アナログスイツチ群は各スイツチ位置１へ切
換わり、かつアナログスイツチS0を閉成する。そ
れにより、上位および下位容量列が端子１１から
のアナログ電圧に応じて充電される。次いで、端
子１８の信号を消滅させて、スイツチS0を開放
し、アナログ電圧を容量列にホールドし、ここ
で、SAR１３の上位および下位SAR出力、すな
わちデイジタル入力コードに対応し、各アナログ
スイツチに供給される入力コードが“１”のとき
はスイツチ位置２を介して電源１７の基準電圧
Vrefが容量列に印加され、同じく入力コードが
“０”のときはスイツチ位置３を介して大地電位
GNDが容量列に印加されるようにアナログスイ
ツチ群を制御する。それによつて、アナログ入力
に対応して発生した電荷からSAR１３で発生し
たコードに対応した電荷を減ずるような動作が行
なわれ、逐次比較の終了時点では、全容量に殆ん
どの電荷がなくなるようになり、入力アナログ値
に対応する元DA変換器のデイジタルコードが得
られる。かかる元DA変換器からのデイジタル出
力に対して、第３図のように補正コードシフトを
行なうことで正しいデイジタル出力が得られる。
プルホールドも行ない得ることを利用して、サン
プルホールド回路２０をDA変換器１４と一体化
している。アナログスイツチ群は、最初、すべて
スイツチ位置３を介して大地電位GNDに接続さ
れ、すべての容量に蓄積されている電荷を放電さ
せる。次いで、端子１８へ供給される信号に応じ
て、アナログスイツチ群は各スイツチ位置１へ切
換わり、かつアナログスイツチS0を閉成する。そ
れにより、上位および下位容量列が端子１１から
のアナログ電圧に応じて充電される。次いで、端
子１８の信号を消滅させて、スイツチS0を開放
し、アナログ電圧を容量列にホールドし、ここ
で、SAR１３の上位および下位SAR出力、すな
わちデイジタル入力コードに対応し、各アナログ
スイツチに供給される入力コードが“１”のとき
はスイツチ位置２を介して電源１７の基準電圧
Vrefが容量列に印加され、同じく入力コードが
“０”のときはスイツチ位置３を介して大地電位
GNDが容量列に印加されるようにアナログスイ
ツチ群を制御する。それによつて、アナログ入力
に対応して発生した電荷からSAR１３で発生し
たコードに対応した電荷を減ずるような動作が行
なわれ、逐次比較の終了時点では、全容量に殆ん
どの電荷がなくなるようになり、入力アナログ値
に対応する元DA変換器のデイジタルコードが得
られる。かかる元DA変換器からのデイジタル出
力に対して、第３図のように補正コードシフトを
行なうことで正しいデイジタル出力が得られる。
第９図に示した局部DA変換器の特性は次式で
表わされる。
表わされる。
ここで、結合容量CCの値を、上位DA変換器側
から結合容量CCを介して下位DA変換器側をみた
ときの容量が単位容量CCと等しく、即ちCC＝
2l／2l−１C0となるようにすると、(3)式は となり、ｍ＋ｌビツトの分解能をもつ通常のDA
変換器となる。ここでCC＞2l／2l−１C0とすると、 下位DA変換器から上位DA変換器への桁上がり
が生ずる点での出力変化が常に減少する特性が得
られる。従つて、アナログ加算器を用いないで複
合的に所望の特性を実現し得る。
から結合容量CCを介して下位DA変換器側をみた
ときの容量が単位容量CCと等しく、即ちCC＝
2l／2l−１C0となるようにすると、(3)式は となり、ｍ＋ｌビツトの分解能をもつ通常のDA
変換器となる。ここでCC＞2l／2l−１C0とすると、 下位DA変換器から上位DA変換器への桁上がり
が生ずる点での出力変化が常に減少する特性が得
られる。従つて、アナログ加算器を用いないで複
合的に所望の特性を実現し得る。
第１０図は、第９図示のように上位と下位とに
分かれた形態でDA変換器を構成せずに、一連の
容量列によりDA変換器を構成する例を示す。こ
こで、アナログスイツチSL0，SL1，………，
SLl-1，SM0，SM1，………，SMn-1は第９図の場合
と同様に制御されて逐次比較を行う。容量C00，
CL0，CL1，………，CLl-1；CM0，CM1，………，
CMn-1は図示のように、それぞれ、1.1C、1.1C、
2.2C、………、（1.1×2l-1）Ｃ；2lＣ、2l+1Ｃ、…
……、2m+l-1Ｃと定める。容量C00〜CLl-1の下位
桁部分が下位DA変換器に相当し、そのフルスケ
ールは、例えばｌ＝３のときに（8.8C／128.8C）
Vrefであり、上位DA変換器に相当する上位桁部
分の容量CM0〜CMn-1における１ステツプ、例え
ばｍ＝４のときの（8C／128.8C）Vrefより大きく
定めてある。本例のDA変換器を第３図示のDA
変換器１４として用いることで、それにより同様
のAD変換器を構成することができる。
分かれた形態でDA変換器を構成せずに、一連の
容量列によりDA変換器を構成する例を示す。こ
こで、アナログスイツチSL0，SL1，………，
SLl-1，SM0，SM1，………，SMn-1は第９図の場合
と同様に制御されて逐次比較を行う。容量C00，
CL0，CL1，………，CLl-1；CM0，CM1，………，
CMn-1は図示のように、それぞれ、1.1C、1.1C、
2.2C、………、（1.1×2l-1）Ｃ；2lＣ、2l+1Ｃ、…
……、2m+l-1Ｃと定める。容量C00〜CLl-1の下位
桁部分が下位DA変換器に相当し、そのフルスケ
ールは、例えばｌ＝３のときに（8.8C／128.8C）
Vrefであり、上位DA変換器に相当する上位桁部
分の容量CM0〜CMn-1における１ステツプ、例え
ばｍ＝４のときの（8C／128.8C）Vrefより大きく
定めてある。本例のDA変換器を第３図示のDA
変換器１４として用いることで、それにより同様
のAD変換器を構成することができる。
なお、上述した各実施例では、コードシフト回
路２１を減算器の形態とし、SAR１３からの上
位SAR出力からシフトコード発生回路１６から
のシフトコードを差し引く場合について説明した
が、このようにする代わりに、コードシフト回路
２１を加算器の形態とし、シフトコード発生回路
１６において、シフトコードの１の補数を記憶し
ておき、その補数出力を上位SAR出力と加算す
るようにしてもよい。
路２１を減算器の形態とし、SAR１３からの上
位SAR出力からシフトコード発生回路１６から
のシフトコードを差し引く場合について説明した
が、このようにする代わりに、コードシフト回路
２１を加算器の形態とし、シフトコード発生回路
１６において、シフトコードの１の補数を記憶し
ておき、その補数出力を上位SAR出力と加算す
るようにしてもよい。
以上説明したように、本発明によれば、AD変
換動作の過程で桁上げにより生じる変換誤差等の
非線形誤差をコード変換の形式で補正し、その補
正シフト量を発生させるために、第７図の例で
は、逐次比較動作の度毎に記憶回路をアクセスす
る必要がなく、上位ビツトの一連の逐次比較動作
が終了した時点で一度だけ記憶回路をアクセスす
ればよく、しかも下位の逐次比較動作と並行して
記憶回路をアクセスすればよく、変換動作の大幅
な高速化を達成できる。通常、記憶回路のアクセ
ス時間は300ns〜1μs程度であり、そのビツト数倍
の時間、例えば14ビツトであればほぼ４〜14μsだ
け動作時間が改善される。局部DA変換器および
コンパレータの応答速度は記憶回路と同程度であ
るから、この場合には約２倍の高速化を達成でき
る。第７図および第８図の場合においても、記憶
回路のアクセスは上位DA変換器のビツト数回で
あり、その分だけ高速化が実現される。
換動作の過程で桁上げにより生じる変換誤差等の
非線形誤差をコード変換の形式で補正し、その補
正シフト量を発生させるために、第７図の例で
は、逐次比較動作の度毎に記憶回路をアクセスす
る必要がなく、上位ビツトの一連の逐次比較動作
が終了した時点で一度だけ記憶回路をアクセスす
ればよく、しかも下位の逐次比較動作と並行して
記憶回路をアクセスすればよく、変換動作の大幅
な高速化を達成できる。通常、記憶回路のアクセ
ス時間は300ns〜1μs程度であり、そのビツト数倍
の時間、例えば14ビツトであればほぼ４〜14μsだ
け動作時間が改善される。局部DA変換器および
コンパレータの応答速度は記憶回路と同程度であ
るから、この場合には約２倍の高速化を達成でき
る。第７図および第８図の場合においても、記憶
回路のアクセスは上位DA変換器のビツト数回で
あり、その分だけ高速化が実現される。
局部DA変換器を第１０図に示した上位および
下位容量列または第１０図に示した単独の容量列
を用いた場合には、アナログ加算器が不要となる
ため、それに起因する大きな誤差要因はなくな
り、高精度化と高速化を達成できる。一般的なア
ナログ加算器では、14ビツトや15ビツトの精度内
にその誤差をおさえることは困難であり、アナロ
グ加算器がAD変換器の高精度化の限界を与える
といつてもよい。従つて、本発明のようにアナロ
グ加算器を用いない構成では、比較器の誤差だけ
が高精度化の限界を与えることになり、大幅な高
精度化を達成できる。しかもまた、アナログ加算
器の応答速度分だけAD変換動作を高速化でき
る。
下位容量列または第１０図に示した単独の容量列
を用いた場合には、アナログ加算器が不要となる
ため、それに起因する大きな誤差要因はなくな
り、高精度化と高速化を達成できる。一般的なア
ナログ加算器では、14ビツトや15ビツトの精度内
にその誤差をおさえることは困難であり、アナロ
グ加算器がAD変換器の高精度化の限界を与える
といつてもよい。従つて、本発明のようにアナロ
グ加算器を用いない構成では、比較器の誤差だけ
が高精度化の限界を与えることになり、大幅な高
精度化を達成できる。しかもまた、アナログ加算
器の応答速度分だけAD変換動作を高速化でき
る。
ここで、14ビツトのAD変換器を実現するとし
た場合の変換速度について考えてみる。局部DA
変換器として、上位８ビツト、下位８ビツト、単
位容量1pFの容量列を用いるとする。全体の分解
能を16ビツトとし、２ビツトを補正用に用い1/4
LSBの分解能で出力レベルを選択し得るとする。
ここで、単位容量1pFの素子偏差は通常のCMOS
プロセスを用いた場合は約1.26％（3σ）であり、
86ビツトのDA変換器としての誤差は約0.04LSB
程度であり、下位DA変換器の線形性は充分満た
される。このときのコンパレータの誤差は第３図
および第６図の考え方から、14ビツトの1/2LSB
から、下位DA変換器の誤差分0.04LSBと補正の
分解能1/4LSBとを差し引いた値、即ち±
0.21LSBとなる。次に変換動作速度を概算する。
上述の容量列のセツトリングはスイツチサイズに
よるものが400ns程度は可能であることがシミユ
レーシヨンの結果わかつた。また、コンパレータ
の精度を±0.21LSBとしたとき、コンパレータの
動作速度として100ns程度は実現し得る。従つて、
１回の逐次比較動作速度は、SAR等の論理回路
部の遅延を50ns程度とすると、約550nsとなる。
局部DA変換器のビツト数分、即ち16回逐次比較
動作を行なうから、変換動作時間は約8.8μsとな
る。最後に加算器の遅れを200nsとすると、全体
で9μs、即ち110kspsの速度が得られることにな
る。
た場合の変換速度について考えてみる。局部DA
変換器として、上位８ビツト、下位８ビツト、単
位容量1pFの容量列を用いるとする。全体の分解
能を16ビツトとし、２ビツトを補正用に用い1/4
LSBの分解能で出力レベルを選択し得るとする。
ここで、単位容量1pFの素子偏差は通常のCMOS
プロセスを用いた場合は約1.26％（3σ）であり、
86ビツトのDA変換器としての誤差は約0.04LSB
程度であり、下位DA変換器の線形性は充分満た
される。このときのコンパレータの誤差は第３図
および第６図の考え方から、14ビツトの1/2LSB
から、下位DA変換器の誤差分0.04LSBと補正の
分解能1/4LSBとを差し引いた値、即ち±
0.21LSBとなる。次に変換動作速度を概算する。
上述の容量列のセツトリングはスイツチサイズに
よるものが400ns程度は可能であることがシミユ
レーシヨンの結果わかつた。また、コンパレータ
の精度を±0.21LSBとしたとき、コンパレータの
動作速度として100ns程度は実現し得る。従つて、
１回の逐次比較動作速度は、SAR等の論理回路
部の遅延を50ns程度とすると、約550nsとなる。
局部DA変換器のビツト数分、即ち16回逐次比較
動作を行なうから、変換動作時間は約8.8μsとな
る。最後に加算器の遅れを200nsとすると、全体
で9μs、即ち110kspsの速度が得られることにな
る。
以上のように、本発明によれば、従来いかなる
LSI技術によつても実現しえなかつた高精度14ビ
ツト、高速度77kspsという性能をもつAD変換器
を通常のＣ MOSプロセスにより実現できる。
LSI技術によつても実現しえなかつた高精度14ビ
ツト、高速度77kspsという性能をもつAD変換器
を通常のＣ MOSプロセスにより実現できる。
従来はこのような高性能AD変換器はデイスク
リート部品により構成していたので、非常に高価
となるのに対し、本発明によれば通常のＣ
MOSプロセスを用いてAD変換器を構成すること
ができるので、大幅なコスト低減を実現できる。
リート部品により構成していたので、非常に高価
となるのに対し、本発明によれば通常のＣ
MOSプロセスを用いてAD変換器を構成すること
ができるので、大幅なコスト低減を実現できる。
本発明AD変換器は、アナログ信号をデイジタ
ル信号に変換してデイジタル信号処理を行う場合
に、高速度かつ高精度を要求される各種信号処
理、例えば広帯域音声符号化、音声合声、音声認
識などの信号処理に用いるAD変換器として有効
である。しかも本発明AD変換器は１チツプLSI
の形態で小型に提供でき、従つて１チツプマイク
ロプロセツサ等と組合せて各種信号処理に用いて
有効である。
ル信号に変換してデイジタル信号処理を行う場合
に、高速度かつ高精度を要求される各種信号処
理、例えば広帯域音声符号化、音声合声、音声認
識などの信号処理に用いるAD変換器として有効
である。しかも本発明AD変換器は１チツプLSI
の形態で小型に提供でき、従つて１チツプマイク
ロプロセツサ等と組合せて各種信号処理に用いて
有効である。
第１図は従来のデイジタル処理による補正を行
なう逐次比較形のAD変換器の構成を示すブロツ
ク線図、第２図は従来の補正の原理を説明するた
めの線図、第３図は本発明AD変換器の基本構成
を示すブロツク線図、第４図は本発明の原理を説
明するための線図、第５図は本発明の補正の条件
を説明するための線図、第６図、第７図および第
８図は本発明の補正シフトコード発生回路の３例
をそれぞれ示すブロツク線図、第９図および第１
０図は本発明における局部DA変換器の具体例を
それぞれ示す回路図である。 １……アナログ入力端子、２……デイジタル出
力端子、３……SAR、４……局部DA変換器、５
……比較器、６……補正コード発生回路、７……
アナログ加減算器、８……アナログ補正量発生用
DA変換器、９……元局部DA変換器、１０……
サンプルホールド回路、１１……アナログ入力端
子、１２……デイジタル出力端子、１３……
SAR、１４………局部DA変換器、１５……比較
器、１６……シフトコード発生回路、１７……基
準電圧源、１８……端子、２０……サンプルホー
ルド回路、２１……コードシフト回路、３０……
アンドアレイ、３１……シーケンサ、３２，３３
……記憶回路、３４……バスセレクタ、３５……
加算器、３６……ラツチ、３７……カウンタ、３
８……２進−10進変換器、４０，４２……記憶回
路、４１……シフトレジスタ、CC，C00，CL0〜
CLl-1，CM0〜CMn-1……容量、S0，SL0〜SLl-1，
SM0〜SMn-1……アナログスイツチ。
なう逐次比較形のAD変換器の構成を示すブロツ
ク線図、第２図は従来の補正の原理を説明するた
めの線図、第３図は本発明AD変換器の基本構成
を示すブロツク線図、第４図は本発明の原理を説
明するための線図、第５図は本発明の補正の条件
を説明するための線図、第６図、第７図および第
８図は本発明の補正シフトコード発生回路の３例
をそれぞれ示すブロツク線図、第９図および第１
０図は本発明における局部DA変換器の具体例を
それぞれ示す回路図である。 １……アナログ入力端子、２……デイジタル出
力端子、３……SAR、４……局部DA変換器、５
……比較器、６……補正コード発生回路、７……
アナログ加減算器、８……アナログ補正量発生用
DA変換器、９……元局部DA変換器、１０……
サンプルホールド回路、１１……アナログ入力端
子、１２……デイジタル出力端子、１３……
SAR、１４………局部DA変換器、１５……比較
器、１６……シフトコード発生回路、１７……基
準電圧源、１８……端子、２０……サンプルホー
ルド回路、２１……コードシフト回路、３０……
アンドアレイ、３１……シーケンサ、３２，３３
……記憶回路、３４……バスセレクタ、３５……
加算器、３６……ラツチ、３７……カウンタ、３
８……２進−10進変換器、４０，４２……記憶回
路、４１……シフトレジスタ、CC，C00，CL0〜
CLl-1，CM0〜CMn-1……容量、S0，SL0〜SLl-1，
SM0〜SMn-1……アナログスイツチ。
Claims (1)
- 【特許請求の範囲】 １ 逐次比較レジスタと、 上位桁の出力を発生する第１のＤ／Ａ変換器
と、当該第１のＤ／Ａ変換器は、当該逐次比較レ
ジスタからの上位桁の入力ビツト列に対応する２
進の重み付けを持つ容量列と、当該容量列の当該
重み付けされた容量の一方の端子をアナログ入力
端子あるいは基準電圧あるいは共通電位（GND）
に選択的に接続する第１のアナログスイツチから
構成され、 下位桁のフルスケール出力として当該第１の
Ｄ／Ａ変換器の全ての量子比レベルより常に大き
いフルスケール出力を発生する第２のＤ／Ａ変換
器と、 当該第２のＤ／Ａ変換器は、当該デイジタルコ
ードの下位桁の入力ビツト列に対応する重み付け
を有する第２の容量列と、当該容量列の当該重み
付けされた容量の一方の端子を当該アナログ入力
あるいは基準電圧あるいは共通電位（GND）に
選択的に接続し、当該第１の容量列の当該容量の
もう一方の端子は当該第１のＤ／Ａ変換器の出力
点と、当該第２の容量列の当該容量のもう一方の
端子は当該第２のＤ／Ａ変換器の出力点に接続さ
れ、 当該第１のＤ／Ａ変換器の出力点と当該第２の
Ｄ／Ａ変換器の出力点を結合する結合容量と、 当該結合容量は、当該第１のＤ／Ａ変換器の出
力点から当該結合容量を通して当該第２のＤ／Ａ
変換器をみた容量が、当該第１のＤ／Ａ変換器の
単位容量よりも大きくなるように設定され、 第１、第２のアナログスイツチ列により、当該
アナログ入力信号をサンプリングしたりホールド
したり制御され、当該局部Ｄ／Ａ変換器のアナロ
グ出力を発生するために第１のＤ／Ａ変換器のア
ナログ出力と第２のＤ／Ａ変換器のアナログ出力
が加算され、 当該局部Ｄ／Ａ変換器からの当該アナログ出力
と共通電位（GND）とを比較する比較器と、 当該比較器の出力は当該逐次比較レジスタに印
加され、当該逐次比較レジスタは上位桁と下位桁
とにわかれたデイジタルコードを記憶するために
当該比較器からの出力に対応して逐次比較動作を
遂行するため第１および第２のＤ／Ａ変換器に対
応する上位桁と下位桁部分を有し、 第１および第２のアナログスイツチ列に当該逐
次比較レジスタの上位桁および下位桁を結合する
手段と、 当該逐次比較レジスタの上位桁部分に接続さ
れ、当該逐次比較レジスタからのデイタルコード
に予め対応づけられたデイジタルコードの上位桁
部分をシフトするためのシフトコードを記憶する
シフトコード発生回路と、 当該逐次比較レジスタと当該シフトコード発生
回路に結合され、Ａ／Ｄ変換出力信号を発生する
ために当該シフトコード発生回路からの当該シフ
トコードに対応した当該逐次比較レジスタからの
当該デイジタルコードの上位および下位桁部分を
デイジタル的にシストするコードシフト回路と を具備したことを特徴とするアナログ・デイジタ
ル変換器。 ２ 特許請求の範囲第１項において、 当該コードシフト回路が当該デイジタルコード
と当該シフトコード間のデイジタル的な加減算を
行なうデイジタル加減算器から構成されることを
特徴とするアナログ・デイジタル変換器。 ３ 特許請求の範囲第１項において、 当該第２のＤ／Ａ変換器が線形であり、 当該シフトコード発生回路が当該シフトコード
として、当該第２のＤ／Ａ変換器の出力特性を上
位桁部分へ外挿、拡張することによつて得られる
理想的なＤ／Ａ変換特性上のアナログ出力に対応
する入力デイジタルコードと当該理想特性のアナ
ログ出力を発生する当該局部Ｄ／Ａ変換器の入力
デイジタルコードとの差を記憶する ことを特徴とするアナログ・デイジタル変換器。 ４ 特許請求の範囲第２項において、 当該第２のＤ／Ａ変換器が線形であり、 当該シフトコード発生回路が当該シフトコード
として、当該第２のＤ／Ａ変換器の出力特性を上
位桁部分へ外挿、拡張することによつて得られる
理想的なＤ／Ａ変換特性上のアナログ出力に対応
する入力デイジタルコードと当該理想特性のアナ
ログ出力を発生する当該局部Ｄ／Ａ変換器の入力
デイジタルコードとの差を記憶する ことを特徴とするアナログ・デイジタル変換器。 ５ 逐次比較レジスタと、 入力信号のサンプリング、ホールデイングのた
めのサンプル／ホールド回路と、 局部Ｄ／Ａ変換器と、 当該局部Ｄ／Ａ変換器は当該逐次比較レジスタ
からのデイジタルコードの上位桁、下位桁の入力
ビツト列に対応して重み付けされた容量からなる
容量列と、当該容量列における当該重み付けされ
た容量の一方の端子を基準電圧あるいは共通電位
（GND）に選択的に結合するアナログスイツチを
有するアナログスイツチ列から構成され、当該容
量列の当該重み付けされた容量のもう一方の端子
は当該局部Ｄ／Ａ変換器の出力点に共通に接続さ
れ、当該局部Ｄ／Ａ変換器は下位桁ビツト部分の
フルスケール出力として、上位桁ビツト部分の全
ての量子化レベルより常に大きい出力を発生し、 当該局部Ｄ／Ａ変換器からのアナログ出力と当
該サンプル／ホールド回路からのサンプル／ホー
ルド出力とを比較する比較器と、 当該比較器出力は当該逐次比較レジスタの入力
として印加され、このため、当該逐次比較レジス
タは、上位桁部分と下位桁部分に分離構成された
デイジタルコードを記憶して、当該比較器からの
出力に従つて逐次比較動作を遂行し、 第１および第２のアナログスイツチ列に当該逐
次比較レジスタの上位桁および下位桁を結合する
手段と、 当該逐次比較レジスタの上位桁部分に接続さ
れ、当該逐次比較レジスタからのデイタルコード
に予め対応づけられたデイジタルコードの上位桁
部分をシフトするためのシフトコードを記憶する
シフトコード発生回路と、 当該逐次比較レジスタと当該シフトコード発生
回路に結合され、Ａ／Ｄ変換出力信号を発生する
ために当該シフトコード発生回路からの当該シフ
トコードに対応した当該逐次比較レジスタからの
当該デイジタルコードの上位および下位桁部分を
デイジタル的にシフトするコードシフト回路と を具備したことを特徴とするアナログ・デイジタ
ル変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108136A JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
| US06/299,121 US4415882A (en) | 1981-07-13 | 1981-09-03 | Analog to digital converter |
| GB08127324A GB2102227B (en) | 1981-07-13 | 1981-09-10 | Analog to digital converter |
| CA000385753A CA1175942A (en) | 1981-07-13 | 1981-09-11 | Analog to digital converter |
| FR8117395A FR2509549B1 (fr) | 1981-07-13 | 1981-09-15 | Convertisseur analogique-numerique |
| NL8104264A NL8104264A (nl) | 1981-07-13 | 1981-09-15 | Analoog-digitaal-omzetter. |
| DE19813136783 DE3136783A1 (de) | 1981-07-13 | 1981-09-16 | Analog/digital-umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108136A JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810919A JPS5810919A (ja) | 1983-01-21 |
| JPS6326926B2 true JPS6326926B2 (ja) | 1988-06-01 |
Family
ID=14476839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108136A Granted JPS5810919A (ja) | 1981-07-13 | 1981-07-13 | アナログ・デイジタル変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4415882A (ja) |
| JP (1) | JPS5810919A (ja) |
| CA (1) | CA1175942A (ja) |
| DE (1) | DE3136783A1 (ja) |
| FR (1) | FR2509549B1 (ja) |
| GB (1) | GB2102227B (ja) |
| NL (1) | NL8104264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300790A (ja) * | 1987-05-30 | 1988-12-07 | 高城 光 | じゅうたんにプリントされた絵に触れるとメロディが発生する乳幼児用心身発達玩具 |
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