CN116366066A - 运算电路 - Google Patents

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Abstract

本发明公开了一种运算电路，包括数模转换器和跟踪保持电路，数模转换器分时间片对两个数字信号进行变换，其中跟踪保持电路可以在第一时间片存储和保持数模转换器输出的第一模拟信号，并在之后的第二时间片根据第一模拟信号调整数模转换器的参考基准，数模转换器根据调整之后的参考基准对另一个数字信号进行变换，就可以得到表征二者的乘积关系的模拟输出信号。本发明的运算电路具有结构简单、经济适用和针对性强等特点，降低了在电路中实现乘法功能的代价。

Description

运算电路
技术领域
本发明涉及电路技术领域，更具体地涉及一种运算电路。
背景技术
随着技术的发展，在越来越多的应用中需要用到乘法电路，例如，在直流电源中需要电源报告其输出功率的场合，但是现有的乘法电路通常采用软件在数字域实现，需要使用到微处理器，会使得电路规模和功耗增加，成本较高。
发明内容
有鉴于此，本发明的目的在于提供一种低成本的运算电路，可以降低电路规模和功耗。
根据本发明实施例，提供了一种运算电路，包括：数模转换器，配置为在第一时间片将第一数字信号转换成第一模拟信号；跟踪保持电路，输入端与所述数模转换器的模拟输出端耦接，输出端与所述数模转换器的参考基准端耦接，配置为存储所述第一模拟信号，并在所述第一时间片之后的第二时间片根据所述第一模拟信号调整所述数模转换器的参考基准，其中，所述数模转换器还配置为在所述第二时间片以所述第一模拟信号为基准对第二数字信号进行转换，得到表征所述第一数字信号和第二数字信号之间的乘积关系的模拟输出信号。
可选的，所述跟踪保持电路包括第一至第四开关、第一运算放大器、第二运算放大器以及第一和第二电容，其中，第一开关和第一电容耦接于所述数模转换器的模拟输出端和所述第一运算放大器的正输入端之间，所述第一运算放大器的负输入端与所述第二运算放大器的负输入端以及输出端耦接，所述第二开关耦接于所述第一运算放大器的输出端和所述第二运算放大器的正输入端之间，第二电容的第一端与所述第二运算放大器的正输入端耦接，第二端接地，其中，所述第一开关和所述第二开关在所述第一时间片受控导通，以将所述第一模拟信号存储于所述第二电容，以及所述第一开关和所述第二开关在所述第二时间片受控关断，以通过所述第二运算放大器将所述第二电容存储的所述第一模拟信号输出至所述数模转换器的参考基准端。
可选的，所述跟踪保持电路还包括：第三开关，耦接于所述第二运算放大器的输出端和所述数模转换器的参考基准端之间；以及第四开关，耦接于设定参考电压和所述数模转换器的参考基准端之间，其中，所述第三开关配置为在所述第二时间片导通，以将所述数模转换器的参考基准端耦接至所述第二运算放大器的输出端，以及所述第四开关配置为在所述第二时间片之外的时间片导通，以将所述数模转换器的参考基准端耦接至所述参考电压。
可选的，所述跟踪保持电路还包括：第五开关，第一端与所述第一运算放大器的负输入端、所述第二运算放大器的负输入端以及所述第二运算放大器的输出端的公共节点耦接，第二端与所述第一电容的第一端耦接；以及第六开关，第一端与所述第一电容的第二端和所述第一运算放大器的正输入端的公共节点耦接，第二端接地，其中，所述第五开关和所述第六开关配置为在所述第一时间片之前的校准时间片导通，以将所述第一运算放大器和所述第二运算放大器的失调电压存储至所述第一电容。
可选的，所述数模转换器为电容型数模转换器。
可选的，所述数模转换器包括：数字输入模块，配置为将接收到的数字信号转换成多位数字码；以及开关电容阵列，包括并联的多个权电容和数字码控制开关，所述多个权电容的第一端均耦接至所述模拟输出端，所述多个权电容的第二端与相应的数字码控制开关耦接，多个数字码控制开关用于基于所述多位数字码将相应的权电容的第二端耦接至所述参考基准端或地。
可选的，所述数模转换器还包括：第七开关，配置为在所述第一时间片的第一子时间将所述多个权电容的第一端接地，以将所述多个权电容复位到零电压。
可选的，所述多个权电容具体为二进制电容阵列。
可选的，所述运算电路还包括：模数转换器，配置为对所述模拟输出信号量化得到对应的第三数字信号。
可选的，所述模数转换器具体为逐次逼近型模数转换器。
可选的，所述模数转换器与所述数模转换器共享所述开关电容阵列。
可选的，所述跟踪保持电路配置为在第三时间片存储所述输出模拟信号，以及所述开关电容阵列配置为在所述第三时间片之后的第四时间片对所述输出模拟信号进行采样，其中，所述模数转换器还包括：比较器，其输入端与所述开关电容阵列的输出端，用于在所述采样之后的SAR变换阶段将所述开关电容阵列的输出量化为数字码；以及SAR控制电路，用于在所述SAR变换阶段基于所述数字码控制所述开关电容阵列切换，以逐次逼近的方式不断产生每一位输出，直至量化结束。
综上所述，本发明的运算电路包括数模转换器和跟踪保持电路，数模转换器分时间片对两个数字信号进行变换，其中跟踪保持电路可以在第一时间片存储和保持数模转换器输出的第一模拟信号，并在之后的第二时间片根据第一模拟信号调整数模转换器的参考基准，数模转换器根据调整之后的参考基准对另一个数字信号进行变换，就可以得到表征二者的乘积关系的模拟输出信号。本发明的运算电路具有结构简单、经济适用和针对性强等特点，降低在电路中实现乘法功能的代价，可适用于对乘法运算的成本比较敏感的场合，尤其是在使用微处理器会造成电路规模和功耗增加的场合。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出了根据本发明第一实施例的运算电路的结构示意图；
图2示出了根据本发明第一实施例的运算电路的电路示意图；
图3示出了根据本发明第二实施例的运算电路的结构示意图；
图4示出了根据本发明第二实施例的运算电路的电路示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”或者“耦接到”另一元件，或称元件/电路“连接在”或者“耦接在”两个节点之间时，它可以直接耦接或连接到另一元件或者二者之间也可以存在中间元件，元件之间的连接或耦接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
图1示出了根据本发明第一实施例的运算电路的结构示意图。如图1所示，本发明设计的运算电路100包括数模转换器101和跟踪保持电路102。其中，数模转换器(Digitalto Analog Converter，DAC)101的输入端用于接收数字信号A和B，其用于在第一时间片
Figure BDA0003436148870000041
将数字信号A转换成第一模拟信号VA。跟踪保持电路102的输入端与数模转换器101的模拟输出端耦接，输出端与数模转换器101的参考基准端耦接，跟踪保持电路102用于在所述第一时间片/>
Figure BDA0003436148870000042
接收并存储所述第一模拟信号VA，并在第一时间片φ1之后的第二时间片/>
Figure BDA0003436148870000043
根据所述第一模拟信号VA调整数模转换器101的参考基准。数模转换器101在第二时间片/>
Figure BDA0003436148870000044
以所述第一模拟信号VA为基准对数字信号B进行转换的过程中，得到表征数字信号A和B的乘积关系的模拟输出信号VC。
图2示出了根据本发明第一实施例的运算电路的电路示意图。图2中的数模转换器101为电容型DAC，具体包括数字输入模块103和开关电容阵列104。数字输入模块103用于将数字信号A和B分别转换成多位的数字码。在一些实施例中，数字输入模块103可以通过数字寄存器实现。开关电容阵列104可以包括多个权电容和数字码控制开关，例如在110～118处示出的电容器和开关S10～S18。其中，所述多个权电容110～118的第一端均耦接至模拟输出端(例如节点121处)，多个权电容110～118的第二端与相应的数字码控制开关耦接。在进一步的实施例中，多个权电容110～118具体为二进制电容阵列，即对于n比特的数模转换器，其电容阵列中的权电容由高位到低位依次为2n-1C···C。电容型DAC的具体实现是基于数字输入模块103提供的多位数字码控制对应权重大小的数字码控制开关的导通方向，以将相应的权电容的第二端耦接至参考基准端(例如节点122)或地，从而在电容阵列的公共节点121处产生数字信号对应的模拟输出。
可以理解，数模转换器101的电路实现不以上述实施例为限制，本领域技术人员可以根据实际需求选择各种类型的DAC，例如电阻型DAC、电容型DAC或者电流型DAC来实现数模转换器101。进一步的，电容型DAC中的开关电容阵列的电路实现也不以上述实施例为限制，在另一种实施例中，为了降低电容型DAC的总电容数量和大小，开关电容阵列104也可以采用带桥接电容的结构来实现。
在进一步的实施例中，数模转换器101还包括开关S7和S8。其中，开关S8耦接于开关电容阵列104的模拟输出节点121和跟踪保持电路102的输入端之间，开关S7耦接于开关S8的第二端和地之间。其中，开关S8用于在/φ0时间片导通，其中
Figure BDA0003436148870000052
表示除了校准时间片
Figure BDA0003436148870000051
之外的时间片，即开关S8仅在校准时间片/>
Figure BDA0003436148870000053
关断，在其余的时间片中开关S8始终处于导通。开关S7用于在第一时间片/>
Figure BDA0003436148870000054
中的子时间/>
Figure BDA0003436148870000055
短暂导通，用于将多个权电容110～118的第一端接地，以将多个权电容复位至零电压。在第一时间片/>
Figure BDA0003436148870000056
的其余时间中，将数字信号A对应的多位数字码提供至开关电容阵列，并将产生的模拟输出提供至跟踪保持电路102。
进一步的，跟踪保持电路102包括开关S1～S6、电容Czc和Cs以及运算放大器A1和A2。其中，开关S1和电容Czc耦接于开关S8的第二端和运算放大器A1的正输入端之间，运算放大器A1的负输入端与运算放大器A2的负输入端以及输出端耦接，开关S2耦接于运算放大器A1的输出端和运算放大器A2的正输入端之间，电容Cs的第一端与运算放大器A2的正输入端耦接，第二端接地。开关S3的第一端与运算放大器A2的输出端耦接，第二端与开关电容阵列104的参考基准端122耦接，开关S4的第一端与设定的参考电压Vref耦接，第二端与开关电容阵列104的参考基准端122耦接。开关S5的第一端与运算放大器A1的负输入端、运算放大器A2的负输入端以及运算放大器A2的输出端的公共节点耦接，第二端与电容Czc的第一端耦接，开关S6的第一端与电容Czc的第二端以及运算放大器A1的正输入端耦接，第二端接地。其中，开关S1～S6旁边的符号
Figure BDA0003436148870000061
表示开关在该时间片内导通，开关S2和S4旁边的符号/φ2表示开关S2和S4在第二时间片/>
Figure BDA0003436148870000065
之外的时间片导通，在第二时间片/>
Figure BDA0003436148870000062
关断。
校准时间片
Figure BDA0003436148870000063
位于第一时间片/>
Figure BDA0003436148870000064
之前，在校准时间片/>
Figure BDA0003436148870000066
开关S5、S2、S4和S6受控导通，开关S1和S3关断。开关S5将电容Czc的第一端与运算放大器A1的负输入端以及运算放大器A2的负输入端和输出端耦接，开关S6将电容Czc的第二端以及运算放大器A1的正输入端接地，运算放大器A1和A2的失调电压被存储至电容Czc上。在其余的时间片中，电容Czc上存储的失调电压被反向施加到运算放大器A2的正输入端，从而实现了失调对消。
如上文所述，第一时间片
Figure BDA0003436148870000067
被分成两个子时间片，在子时间/>
Figure BDA0003436148870000068
开关S7导通，将开关电容阵列104中的多个权电容复位到零电压，在其余的时间里，数字信号A对应的多位数字码被施加至开关电容阵列104，此时开关S4导通，开关S3关断，开关电容阵列104以参考电压Vref为基准，并将产生的模拟输出VA提供至跟踪保持电路102。在第一时间片/>
Figure BDA0003436148870000069
开关S1和S2导通，通过运算放大器A1将第一模拟信号VA存储于电容Cs上。在第二时间片/>
Figure BDA00034361488700000610
开关S1、S2和S4关断，开关S3导通，通过运算放大器A2将电容Cs上存储的第一模拟信号VA输出至开关电容阵列104的参考基准端122，同时数字输入模块103将数字信号B的多位数字码提供至开关电容阵列104，开关电容阵列104以第一模拟信号VA为基准对数字信号B进行转换，并最终输出表征了数字信号A和B的乘法关系的模拟输出信号VC。
图3示出了根据本发明第二实施例的运算电路的结构示意图。本实施例的运算电路200与第一实施例的运算电路100相比，还包括模数转换器201，模数转换器201配置为对所述模拟输出信号VC进行量化，以得到对应的数字信号C供后级电路使用，其中数字信号C＝A*B。
在进一步的实施例中，模数转换器201可以具体通过逐次逼近型模数转换器(Successive Approximation Register ADC，SAR ADC)来实现。如我们所熟知的，在SARADC中一般包括寄存比较器、SAR控制电路和电容型数模转换器(CADC)，因此在进一步的实施例中，可以使得模数转换器201与数模转换器101共享所述开关电容阵列，或者采用SARADC中的电容型数模转换器来实现本实施例中的数模转换器101。
如图4示出了根据本发明第二实施例的运算电路的电路示意图。如前所述，图4示出了一种采用SAR ADC来实现本发明所宣称的运算电路的方案。如图4所示，运算电路200包括跟踪保持电路102、数字输入模块103、开关电容阵列104、寄存比较器COMP以及SAR控制模块211。其中，数字输入模块103和开关电容阵列104共同构成了本发明的电容型数模转换器，开关电容阵列104、寄存比较器COMP和SAR控制模块211共同构成了本发明的SAR ADC。
与第一实施例的运算电路100相比，本实施例的运算电路200的工作过程还包括第三时间片
Figure BDA0003436148870000071
和第四时间片/>
Figure BDA0003436148870000072
此外，开关S1在第一时间片/>
Figure BDA0003436148870000079
和第四时间片/>
Figure BDA0003436148870000078
导通，开关S2仅在第二时间片/>
Figure BDA0003436148870000073
以及第四时间片/>
Figure BDA00034361488700000710
之外的时间导通，开关S4仅在第二时间片/>
Figure BDA0003436148870000075
和第三时间片/>
Figure BDA0003436148870000074
之外的时间片导通，开关S5在校准时间片/>
Figure BDA0003436148870000077
和第四时间片/>
Figure BDA0003436148870000076
导通。关于运算电路200在第一时间片/>
Figure BDA00034361488700000711
和第二时间片/>
Figure BDA00034361488700000712
的工作过程与上述相同，在此不再赘述。
在第三时间片
Figure BDA00034361488700000713
开关电容阵列104的参考基准端122与参考电压Vref之间的连接断开，开关电容阵列104中的接地的权电容保持之前的电压，即模拟输出信号VC，并且开关S1和S2导通，通过运算放大器A1在这个时间片中将获得的模拟输出信号VC存储到电容Cs上，并利用电容Cs予以保持。在第四时间片/>
Figure BDA00034361488700000714
开关S2关断，开关S1、S4和S5导通，此时开关电容阵列104的参考基准端122与参考电压Vref连接，并且其模拟输出端121变为模拟输入端，开关电容阵列104通过节点121以及开关S1和S5对电容Cs上存储的模拟输出信号VC进行采样，将电容Cs上存储的电荷转移至开关电容阵列104中的多个权电容上，在采样阶段之后的SAR变换阶段，寄存比较器COMP将开关电容阵列的输出量化成数字码，以及SAR控制模块基于该数字码控制开关电容阵列104中的数字码控制开关的切换，以逐次逼近的方式不断产生每一位输出，直至量化结束，最后得到数字信号C＝A*B。
可以理解，本发明的模数转换器中的SAR变换过程与传统的SAR ADC的变换过程相似，首先在采样阶段将模拟输出信号VC以电荷的形式存储在二进制排列的权电容上，然后在SAR变换阶段为逐比特确认的过程，开关电容阵列104的比特值根据比较器COMP的输出进行调整。SAR变换可以从CDAC设置为最低电平、最高电平或中间电平开始，比较器COMP确定电容阵列的输出是偏高还是偏低，并且结果被存储为开关电容阵列的该位的1或0。然后转换进入下一个比特值，直到确定了所有的比特值，整个量化结束。
需要说明的是，本发明在上述的实施例中以两个数字信号A和B举例仅是为了更方便地说明本发明的运算电路的工作原理，本发明并不以此为限制。可以理解，本发明的运算电路可以实现两个及以上的数字信号的乘法关系，本领域技术人员仅需要在后续的时间中使得运算电路重复第一时间片
Figure BDA0003436148870000081
和第二时间片/>
Figure BDA0003436148870000082
的操作即可实现三个以上的数字信号的乘法关系。
综上所述，本发明的运算电路包括数模转换器和跟踪保持电路，数模转换器分时间片对两个数字信号进行变换，其中跟踪保持电路可以在第一时间片存储和保持数模转换器输出的第一模拟信号，并在之后的第二时间片根据第一模拟信号调整数模转换器的参考基准，数模转换器根据调整之后的参考基准对另一个数字信号进行变换，就可以得到表征二者的乘积关系的模拟输出信号。本发明的运算电路具有结构简单、经济适用和针对性强等特点，降低在电路中实现乘法功能的代价，可适用于对乘法运算的成本比较敏感的场合，尤其是在使用微处理器会造成电路规模和功耗增加的场合。
本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
此外，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种运算电路，包括：
数模转换器，配置为在第一时间片将第一数字信号转换成第一模拟信号；
跟踪保持电路，输入端与所述数模转换器的模拟输出端耦接，输出端与所述数模转换器的参考基准端耦接，配置为存储所述第一模拟信号，并在所述第一时间片之后的第二时间片根据所述第一模拟信号调整所述数模转换器的参考基准，
其中，所述数模转换器还配置为在所述第二时间片以所述第一模拟信号为基准对第二数字信号进行转换，得到表征所述第一数字信号和第二数字信号之间的乘积关系的模拟输出信号。
2.根据权利要求1所述的运算电路，其中，所述跟踪保持电路包括第一至第四开关、第一运算放大器、第二运算放大器以及第一和第二电容，
其中，第一开关和第一电容耦接于所述数模转换器的模拟输出端和所述第一运算放大器的正输入端之间，
所述第一运算放大器的负输入端与所述第二运算放大器的负输入端以及输出端耦接，
所述第二开关耦接于所述第一运算放大器的输出端和所述第二运算放大器的正输入端之间，
第二电容的第一端与所述第二运算放大器的正输入端耦接，第二端接地，
其中，所述第一开关和所述第二开关在所述第一时间片受控导通，以将所述第一模拟信号存储于所述第二电容，以及所述第一开关和所述第二开关在所述第二时间片受控关断，以通过所述第二运算放大器将所述第二电容存储的所述第一模拟信号输出至所述数模转换器的参考基准端。
3.根据权利要求2所述的运算电路，其中，所述跟踪保持电路还包括：
第三开关，耦接于所述第二运算放大器的输出端和所述数模转换器的参考基准端之间；以及
第四开关，耦接于设定参考电压和所述数模转换器的参考基准端之间，
其中，所述第三开关配置为在所述第二时间片导通，以将所述数模转换器的参考基准端耦接至所述第二运算放大器的输出端，以及所述第四开关配置为在所述第二时间片之外的时间片导通，以将所述数模转换器的参考基准端耦接至所述参考电压。
4.根据权利要求2所述的运算电路，其中，所述跟踪保持电路还包括：
第五开关，第一端与所述第一运算放大器的负输入端、所述第二运算放大器的负输入端以及所述第二运算放大器的输出端的公共节点耦接，第二端与所述第一电容的第一端耦接；以及
第六开关，第一端与所述第一电容的第二端和所述第一运算放大器的正输入端的公共节点耦接，第二端接地，
其中，所述第五开关和所述第六开关配置为在所述第一时间片之前的校准时间片导通，以将所述第一运算放大器和所述第二运算放大器的失调电压存储至所述第一电容。
5.根据权利要求1所述的运算电路，其中，所述数模转换器为电容型数模转换器。
6.根据权利要求5所述的运算电路，其中，所述数模转换器包括：
数字输入模块，配置为将接收到的数字信号转换成多位数字码；以及
开关电容阵列，包括并联的多个权电容和数字码控制开关，所述多个权电容的第一端均耦接至所述模拟输出端，所述多个权电容的第二端与相应的数字码控制开关耦接，多个数字码控制开关用于基于所述多位数字码将相应的权电容的第二端耦接至所述参考基准端或地。
7.根据权利要求6所述的运算电路，其中，所述数模转换器还包括：
第七开关，配置为在所述第一时间片的第一子时间将所述多个权电容的第一端接地，以将所述多个权电容复位到零电压。
8.根据权利要求6所述的运算电路，其中，所述多个权电容具体为二进制电容阵列。
9.根据权利要求6所述的运算电路，其中，还包括：
模数转换器，配置为对所述模拟输出信号量化得到对应的第三数字信号。
10.根据权利要求9所述的运算电路，其中，所述模数转换器具体为逐次逼近型模数转换器。
11.根据权利要求10所述的运算电路，其中，所述模数转换器与所述数模转换器共享所述开关电容阵列。
12.根据权利要求11所述的运算电路，其中，所述跟踪保持电路配置为在第三时间片存储所述输出模拟信号，以及所述开关电容阵列配置为在所述第三时间片之后的第四时间片对所述输出模拟信号进行采样，
其中，所述模数转换器还包括：
比较器，其输入端与所述开关电容阵列的输出端，用于在所述采样之后的SAR变换阶段将所述开关电容阵列的输出量化为数字码；以及
SAR控制电路，用于在所述SAR变换阶段基于所述数字码控制所述开关电容阵列切换，以逐次逼近的方式不断产生每一位输出，直至量化结束。
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