CN114050827A - 应用于电容三段式逐次逼近型模数转换器的数字校准方法 - Google Patents

Abstract

本发明公开了一种应用于电容三段式逐次逼近型模数转换器的数字校准方法，属于模拟集成电路领域。所述模数转换器包括栅压自举开关、数模转换模块DAC、比较器、SAR逻辑单元以及数字校准模块。该校准方法是基于线性系统的可叠加性原理，利用SAR ADC对相同的模拟信号量化两次，这两次量化分别加入大小相同极性相反的扰动失调电压±Δ_a，并在输出端产生两个N位待处理的数字码D⁺、D^‑，计算出其各位权重和(d⁺、d^‑)做差，再减去扰动的数字域映射量±Δ_d，最后经LMS算法迭代出理想权重。本发明在维持线性度不变的前提下，通过校准电容三段式模数转换器的失配，有效提升模数转换器的有效位数。

Description

应用于电容三段式逐次逼近型模数转换器的数字校准方法

技术领域

本发明涉及一种可应用于电容三段式逐次逼近型模数转换器的数字校准方法，该电路在维持线性度不变的前提下，通过校准电容三段式模数转换器的失配，有效提升模数转换器的有效位数。

背景技术

模数转换器(Analog to Digital Converter，ADC)作为连接模拟信号和数字信号的桥梁，广泛应用于各种电子领域中。目前ADC应用较为广泛的类型主要有快闪型(Flash)、∑-Δ型(Sigma-Delta)和流水线型(Pipelined)、逐次逼近型(Successive ApproximationRegister,SAR)等。

随着5G时代的到来，低功耗模数转换器的需求日益迫切，同时对其精度的要求越来越高。SAR ADC能够较好的满足低功耗、中高精度的应用要求。电容式SAR ADC中的核心单元为数模转换(DAC),多采用分段电容阵列结构，并利用电荷重分配实现数模转换功能。受制于工艺控制，电容失配将带来SAR ADC精度的严重退化，限制了有效位数以及线性度的提高。为了提高ADC的精度，必须对这种由于工艺偏差带来的失配进行校准，使设计的ADC性能能够突破工艺的限制。

发明内容

技术问题：本发明旨在针对高转换位数ADC有效量化位数退化严重的问题，提出一种应用于电容三段式逐次逼近型模数转换器的数字校准方法，基于线性叠加原理，在输入段注入扰动信号，对失配进行校准。本发明可以在不增加芯片面积和功耗以及维持线性度不变的前提下，校准电容三段式模数转换器失配产生的误差，提升有效位数。

技术方案：为实现上述目的，本发明的一种应用于电容三段式逐次逼近型模数转换器的数字校准方法采用以下步骤：

步骤一.基于线性系统叠加原理，在模数转换器ADC的采样开关输入端，以小电容的方式添加扰动信号±Δ_a，关系式为Q(V_IN±Δ_a)＝Q(V_IN)±Q(Δ_a)；

步骤二.将添加扰动的模拟量映射到数字域，SARADC通过二进制搜索算法将模拟信号转换为对应的数字码，输出两个N位的待处理数字码D⁺和D^-，具有相同的权重W＝{w_i}(i＝0,...,N-1)；比较器通过比较电容阵列输出端的差分电压，逐次得出每一位对应的数字码，并确定开关受控状态；

步骤三.校准系统根据

计算出d⁺和d^-；其中d⁺和d^-为D⁺和D^-的权重和，b_i,±为N位待处理数字码的每一位值，w_i为每一位权重值；

步骤四.在数字域减去2Δ_d，计算出两个转换过程的误差error＝d⁺-d^--2Δ_d，error又可以写成error＝Q(V_IN+Δ_a)-Q(V_IN-Δ_a)-2Δ_d；若系统为线性，则根据叠加原理error为零，若为非线性系统，则要对位权重进行进一步迭代；其中d⁺和d^-为D⁺和D^-的权重和，Δ_d为Δ_a数字域的映射，V_IN为系统输入电压；

步骤五.若error不为零，则采用最小均方算法LMS通过迭代调整误差error逼近于0，当误差逼近于0时，各位权重W都会收敛到最佳值。

步骤六.一次完整的模数转换由一次采样阶段和两次转换阶段，分别为加入了扰动的模拟失调电压+Δ_a和-Δ_a，当得到最优权重后，最优权重被锁存，进行下一阶段；SAR控制逻辑一方面锁存比较器的结果，并比较结果作为数字码输出；另一方面根据比较器的结果控制电容开关的切换，实现逐次逼近的过程。

其中，

所述模数转换器ADC若是线性的，其对于模拟输入的扰动在数字域中可以通过做差去除，此时失配为零，三段式逐次逼近模数转换器的位权达到最佳值。

所述模数转换器ADC若是非线性，其需要采用LMS算法通过迭代式W_i[k+1]＝W_i[k]-μ_werror[k](b_i,+[k]-b_i,-[k])(i＝0,1,...,N-1)以及式Δ_d[k+1]＝Δ_d[k]+μ_Δerror[k]；其中W_i为每一位的权重，Δ_d为Δ_a数字域的映射，μ_w和μ_Δ都是迭代的步长，k为迭代次数。

所述电容三段式逐次逼近型模数转换器包括栅压自举开关、数模转换器DAC、比较器、SAR逻辑以及数字校准系统；其中三段式电容阵列结构是由四个电容构成的低位段、四个电容构成的中位段、桥接电容以及六个电容构成的高位段组成，低、中、高位段的电容都是呈二进制倍增关系，低位段通过整数桥接电容与中位段相连，中位段通过分数桥接电容与高位段相连。

所述电容三段式逐次逼近型模数转换器中，中低段耦合电容C_s1＝C和中高段耦合电容C_s2＝(17/16)C将电容阵列分为三段，最左端是由4个电容分别为C、2C、4C、8C构成的低位段，中间是由4个电容分别为C、2C、4C、8C构成的中位段，最右边是由6个电容分别为C、C、2C、4C、8C，16C构成的高位段，其中包含有一个补偿电容C，保证整个数模转换器DAC电容阵列具有二进制权重特性，它直接连接到共模电平V_cm。

所述电容三段式逐次逼近型模数转换器中，开关S为高线性度采样开关，接差分模拟输入信号V_in、V_ip；开关S₁～S₁₃控制电容接入参考电平V_ref、地GND或共模电平V_cm，这些开关连接的都是固定直流电平，采用普通的CMOS开关甚至单管开关。

有益效果：本发明应用于电容三段式逐次逼近型模数转换器的数字校准方法，维持线性度不变的前提下，校准电容失配产生的误差，提升有效位数。相比于传统的模拟校准方法，本发明不需要添加模拟结构，不增加系统的功耗及面积，仅在数字代码域对误差进行校准，大大降低了电路设计的复杂度。本发明如果在后台下运行，该校准会将转换速度降低一半，但是，在前台中执行时，在得到最佳位权值后就可以恢复全速。

附图说明

图1为线性系统叠加原理框图；

图2为线性ADC的扰动示意图；

图3为非线性ADC的扰动示意图；

图4为基于扰动的数字校准框图；

图5为三段式模数转换器的结构示意图；

图6为校准模式电路的时序图；

图7为动态阈值比较方案示意图；

图8为未添加校准的ADC有效位数；

图9为添加校准的ADC有效位数。

具体实施方式

下面结合附图，详细阐述本发明的技术方案：

本发明的一种应用于电容三段式逐次逼近型模数转换器，其具体电路包括栅压自举开关电路、数模转换DAC电路、比较器电路、SAR逻辑模块以及数字校准模块。栅压自举开关开关与数模转换DAC电路以及比较器输入端相连，SAR逻辑模块经CMOS开关与DAC电容阵列相连，并输出数字码，数字码经数字校准得到最佳权重值，输出最终数字码。

具体的，ADC为14位SAR型模数转换器。

采用抑制共模噪声的全差分电容阵列结构，相应的，输入信号为双端差分信号，分别为V_in和V_ip。相比于单端电容阵列结构，全差分电容阵列结构的总电容面积增大一倍，但完全对称的结构，具有良好的共模抑制能力和偶次谐波抑制能力，同时受PVT(process,voltage,temperature)的影响也较小。

引入共模电平V_cm(取值为V_ref/2)，保证了上下电容阵列输出端电压的差分性质，避免因共模电平变化引起比较器输入对管寄生电容的变化，从而有利于减小比较器的动态失调。

由于共模电平的引入，电容阵列下极板的电压变化范围由原有的GND～V_ref，调整到GND～V_cm或V_cm～V_ref，动态范围降低有利于减少开关切换过程中的能量消耗。

三段式电容阵列结构，中低段耦合电容C_s1＝C和中高段耦合电容C_s2＝(17/16)C将电容阵列分为三段，最左端是由4个电容(C，2C，4C，8C)构成的4bit低位段，中间是由4个电容(C，2C，4C，8C)构成的4bit中位段，最右边是由6个电容(C，C，2C，4C，8C，16C)构成的6bit高位段，其中包含有一个补偿电容C，以此维持整个DAC电容阵列的二进制权重特性，该补偿电容直接连接到共模电平V_cm。开关S为高线性度采样开关，上下阵列分别通过开关S接入差分模拟输入信号V_in、V_ip；开关S₁～S₁₃控制电容接入参考电平V_ref、地GND或共模电平V_cm，这些开关连接的都是固定直流电平，采用普通的CMOS开关结构。

比较器通过比较电容阵列输出端的差分电压，逐次得出每一位对应的数字码，并确定开关受控状态，比较器选取速度快、精度高的动态锁存比较器。

由于制造工艺中每一道工序的漂移积累，最终导致MOS管阈值电压和器件尺寸等产生随机变化，形成同类型元器件之间的参数失配，从而导致比较器产生失调电压。为了避免比较器失调电压对系统转换精度产生影响，需要添加IOS和OOS方法，对比较器的失调电压进行校准，提高比较器分辨精度。

SARADC通过二进制搜索算法将模拟信号转换为对应的数字码，最终通过逐次逼近完成量化。SAR控制逻辑一方面锁存比较器的结果，并比较结果作为数字码输出；另一方面根据比较器的结果控制电容开关的切换，从而实现逐次逼近的过程。

本发明采用同步时钟控制逻辑结构，Valid为比较器状态信号，在比较器完成比较时输出高电平，在比较器复位时设置低电平，SAMP_B为采样信号SAMP的反相信号。在采样阶段，SAMP_B为低电平，同步时钟控制逻辑处于复位状态；在转换阶段，SAMP_B为高电平，此时比较器每完成一次比较，环形计数器就产生一个时钟脉冲输出信号Clki(i＝1,2…14)，由于比较器是周期性工作，可以为每一位的量化分配相同的时间。

一次完整的模数转换由一次采样阶段和两次转换阶段(分别为加入了扰动的模拟失调电压+Δ_a和-Δ_a)，当得到最优权重后，最优权重被锁存，进行下一阶段。

产生的时钟信号一方面用来启动D触发器，锁存比较器的结果，另一方面将比较结果传递到DAC的电容开关处。DAC的控制逻辑单元，在采样阶段，Clki为低电平，此时共模电平V_cm接入电容阵列的下极板；转换阶段时，比较器每工作一次，D触发器就会把结果锁存起来作为该位的数字输出码，同时根据比较结果将电容下极板开关切换至V_ref或GND。

SARADC基于线性叠加原理，从模拟到数字域的映射由系统Q(x)表示。ADC的输入为V_in和扰动信号Δ_a的总和；V_in和Δ_a分别映射到输出Q(V_in)和Q(Δ_a)。假设理想的量化，Q(x)为一个线性运算。

Q(V_in±Δ_a)＝Q(V_in)±Q(Δ_a)，因为这三项都是数字化的值，则

则在数字域可以准确的去除输入的扰动信号。

在SARADC进行采样量化时，需要对相同的模拟信号量化两次，但是两次量化分别是加入了扰动的模拟失调电压+Δ_a和-Δ_a，经SARADC输出了两个N位的待处理数字码D⁺和D^-。

两个N位待处理的数字码都具有相同的权重W，通过每一级权重的计算方法可以得到d⁺和d^-，为D⁺和D^-的权重和，对d⁺和d^-做差，并减去输入的扰动，则可以计算出误差值error。

如果经过做差error等于零，那么代表此ADC的权重都以达到最佳值，否则代表其需要进入LMS算法进行迭代，使error趋近于零，使目标权重趋近于理想值。

具体的，一种应用于三段式逐次逼近模数转换器的数字校准方法，其电路包括了栅压自举开关、数模转换DAC、比较器、SAR逻辑以及数字校准模块。其中三段式电容阵列结构是由四个电容构成的低位段、四个电容构成的中位段、桥接电容以及六个电容构成的高位段组成，低、中、高位段的电容都是呈二进制倍增关系，低位段通过整数桥接电容与中位段相连，中位段通过分数桥接电容与高位段相连。本发明在不增加芯片面积和功耗以及不降低线性度的前提下，校准三段式模数转换器的失配，提升三段式模数转换器的有效位数。

如图1所示，线性叠加原理是三段式模数转换器数字校准的依据，系统Q(x)来表示从模拟采样输入到输出数字码的映射。模数转换器的输入V_in是和扰动信号Δ_a的总和，V_in和Δ_a分别映射到输出是Q(V_in)和Q(Δ_a)。假设是理想的量化，Q(x)是一个线性系统，则由可叠加性原理可得

Q(V_in±Δ_a)＝Q(V_in)±Q(Δ_a) (1)

式中三项都是数字量，用Δ_d表示扰动输出量Q(Δ_a)，则上式(1)可以写成

式(2)表明，对于一个线性的模数转换器，输入端加入的扰动信号在数字域中可以被精确的抵消。如图2(a)所示，增加+Δ_a和-Δ_a导致转移特性曲线由原来的实线部分水平位移到两虚线处。如图2(b)所示，输出减去+Δ_d和-Δ_d后转移特性曲线会发生垂直位移，如果Δ_a＝Δ_d，则两个扰动的转移特性曲线会和原来的曲线完全重合，最终两个扰动曲线完全重合就表明转移特性曲线为线性，且所有的位权重都收敛到最佳值。

然而叠加原理不适用于非线性系统，如图3所示，两个扰动转移特性曲线并没有和原来的曲线重叠，而是形成了一个水平长为2Δ_a的窗口。对于同一个模拟输入采样信号，两个独立的转换可以得到两个不同的数字码，两者之间的差值正好就是位权重误差的体现。因此，加入扰动的方法可以探测任意一处有误差的位权重，从而利用LMS(Least MeanSquare最小均方)迭代法将误差逐渐逼近于0。

如图4所示，基于扰动的数字校准结构图。单个SAR模数转换器要量化相同的模拟输入信号两次，但两次量化分别被加入了扰动的模拟失调电压+Δ_a和-Δ_a，且输出了两个N位待处理的数字码D⁺和D^-。具有相同权重，W＝{w_i}(i＝0,...,N-1)，w_i为各权重位的权重，校准系统根据式(3)和式(4)计算出d⁺和d^-，即分别为D⁺和D^-的所有权重之和。

在数字域再将2Δ_d减去，得到两次转换过程的误差为

error＝d⁺-d^--2Δ_d (5)

式(5)中d⁺和d^-是V_in+Δ_a和V_in-Δ_a的量化值。d_os在两次转换做差后被抵消，如式(5)，所以这种方法不能对失调进行校准。将式(5)改写为

error＝Q(V_IN+Δ_a)-Q(V_IN-Δ_a)-2Δ_d (6)

式中Q(X)是理想量化模型。

假设系统不存在误差，权重都为理想权重，则error为零；若误差error不为零，那么意味着系统存在误差，理想的权重还未得到，将式(3)和式(4)代入式(5)可以得到

接着采用LMS算法，通过式(8)和式(9)不断迭代调整N个独立的位权重，从而使误差error逼近于零。

W_i[k+1]＝W_i[k]-μ_werror[k](b_i,+[k]-b_i,-[k])(i＝0,1,...,N-1) (8)

Δ_d[k+1]＝Δ_d[k]+μ_Δerror[k] (9)

式中μ_w和μ_Δ为公式迭代的步长，k为迭代次数。最终校准的最小均方根算法使得误差error逼近于零。当误差逼近于零时，各位权重W＝{w_i}(i＝0,...,N-1)会收敛到最佳值。

如图5所示，一种具有数字校正功能的三段式模数转换器，其具体电路包括栅压自举开关电路、数模转换DAC电路、比较器电路、SAR逻辑模块以及数字校准模块。栅压自举开关开关与数模转换DAC电路以及比较器输入端相连，SAR逻辑模块经CMOS开关与DAC电容阵列相连，并输出数字码，数字码经数字校准得到最佳权重值，输出最终数字码。

三段式电容阵列结构，中低段耦合电容C_s1＝C和中高段耦合电容C_s2＝(17/16)C将电容阵列分为三段，最左端是由4个电容(C，2C，4C，8C)构成的4bit低位段，中间是由4个电容(C，2C，4C，8C)构成的4bit中位段，最右边是由6个电容(C，C，2C，4C，8C，16C)构成的6bit高位段，其中包含有一个补偿电容C，以此维持整个DAC电容阵列的二进制权重特性，该补偿电容直接连接到共模电平V_cm。开关S为高线性度采样开关，上下阵列分别通过开关S接入差分模拟输入信号V_in、V_ip；开关S₁～S₁₃控制电容接入参考电平V_ref、地GND或共模电平V_cm，这些开关连接的都是固定直流电平，采用普通的CMOS开关结构。

如图6所示，以MSB的决策为例，描述SARADC中的动态阈值比较。通过输入和数字代码D₁(100...00)或者D₂(011...11)所对应的阈值进行比较，确定MSB的取值。如果MSB为0，那么①和②段是后续的搜索范围；否则，MSB位1，③和④段是后续的搜索范围。若采用左侧决策级别，段中①、③和④的代码出现在ADC输出中，段中的代码缺失(冗余)。

如图6中的V₁，比较器应该输出“1”。但是，由于误差的影响，导致实际输出为“0”。转换能完成，因为后续的搜索范围包括①和②覆盖V₁。然而，这不能用于低于阈值的输入。如果比较器错误的输出了“1”，则搜索范围为③和④。由于V₂位于③和④段之外，这导致了一个很大的不可纠正的错误。在这种情况下，ADC最优解决办法是将V₂转换为D₁，则V₂与D₁的决策级之间的距离是转换误差。因此，将阈值不应放在冗余的边缘，冗余中间的阈值为最优选择，可以达到最佳覆盖。

如图7所示时序图，一次完整的模数转换由一次采样阶段和两次转换阶段，当得到最优权重后，最优权重被锁存，进行下一阶段。

如图8、9所示，使用了本发明的数字校准算法后，SARADC在存在失配的情况下，有效位数从9.74bit提升到了12.08bit，使用本发明的校准方法前的有效位数如图8所示，使用本发明的校准方法后有效位数如图9所示，表明本发明所提出的数字校准方法是切实可行且能够提升SARADC的有效位数。

本发明应用于电容三段式逐次逼近型模数转换器的数字校准方法，维持线性度不变的前提下，校准电容失配产生的误差，提升有效位数。相比于传统的模拟校准方法，本发明不需要添加模拟结构，不增加系统的功耗及面积，仅在数字代码域对误差进行校准，大大降低了电路设计的复杂度。本发明如果在后台下运行，该校准会将转换速度降低一半，但是，在前台中执行时，在得到最佳位权值后就可以恢复全速。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于所述数字校准方法包括以下步骤：

步骤一.基于线性系统叠加原理，在模数转换器ADC的采样开关输入端，以小电容的方式添加扰动信号±Δ_a，关系式为Q(V_IN±Δ_a)＝Q(V_IN)±Q(Δ_a)；

步骤二.将添加扰动的模拟量映射到数字域，SAR ADC通过二进制搜索算法将模拟信号转换为对应的数字码，输出两个N位的待处理数字码D⁺和D^-，具有相同的权重W＝{w_i}(i＝0，...，N-1)；比较器通过比较电容阵列输出端的差分电压，逐次得出每一位对应的数字码，并确定开关受控状态；

步骤三.校准系统根据

计算出d⁺和d^-；其中d⁺和d^-为D⁺和D^-的权重和，b_i，±为N位待处理数字码的每一位值，w_i为每一位权重值；

步骤四.在数字域减去2Δ_d，计算出两个转换过程的误差error＝d⁺-d^--2Δ_d，error又可以写成error＝Q(V_IN+Δ_a)-Q(V_IN-Δ_a)-2Δ_d；若系统为线性，则根据叠加原理error为零，若为非线性系统，则要对位权重进行进一步迭代；其中d⁺和d^-为D⁺和D^-的权重和，Δ_d为Δ_a数字域的映射，V_IN为系统输入电压；

步骤五.若error不为零，则采用最小均方算法LMS通过迭代调整误差error逼近于0，当误差逼近于0时，各位权重W都会收敛到最佳值。

步骤六.一次完整的模数转换由一次采样阶段和两次转换阶段，分别为加入了扰动的模拟失调电压+Δ_a和-Δ_a，当得到最优权重后，最优权重被锁存，进行下一阶段；SAR控制逻辑一方面锁存比较器的结果，并比较结果作为数字码输出；另一方面根据比较器的结果控制电容开关的切换，实现逐次逼近的过程。

2.如权利要求1所述的应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于，所述模数转换器ADC若是线性的，其对于模拟输入的扰动在数字域中可以通过做差去除，此时失配为零，三段式逐次逼近模数转换器的位权达到最佳值。

3.如权利要求1-2所述的应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于，所述模数转换器ADC若是非线性，其需要采用LMS算法通过迭代式W_i[k+1]＝W_i[k]-μ_werror[k](b_i，+[k]-b_i，-[k])(i＝0，1，...，N-1以及式Δ_d[k+1]＝Δ_d[k]+μ_Δerror[k]；其中W_i为每一位的权重，Δ_d为Δ_a数字域的映射，μ_w和μ_Δ都是迭代的步长，k为迭代次数。

4.根据权利要求1所述的应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于，所述电容三段式逐次逼近型模数转换器包括栅压自举开关、数模转换器DAC、比较器、SAR逻辑以及数字校准系统；其中三段式电容阵列结构是由四个电容构成的低位段、四个电容构成的中位段、桥接电容以及六个电容构成的高位段组成，低、中、高位段的电容都是呈二进制倍增关系，低位段通过整数桥接电容与中位段相连，中位段通过分数桥接电容与高位段相连。

5.根据权利要求4所述的应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于，所述电容三段式逐次逼近型模数转换器中，中低段耦合电容C_s1＝C和中高段耦合电容C_s2＝(17/16)C将电容阵列分为三段，最左端是由4个电容分别为C、2C、4C、8C构成的低位段，中间是由4个电容分别为C、2C、4C、8C构成的中位段，最右边是由6个电容分别为C、C、2C、4C、8C，16C构成的高位段，其中包含有一个补偿电容C，保证整个数模转换器DAC电容阵列具有二进制权重特性，它直接连接到共模电平V_cm。

6.根据权利要求4所述的应用于电容三段式逐次逼近型模数转换器的数字校准方法，其特征在于，所述电容三段式逐次逼近型模数转换器中，开关S为高线性度采样开关，接差分模拟输入信号V_in、V_ip；开关S₁～S₁₃控制电容接入参考电平V_ref、地GND或共模电平V_cm，这些开关连接的都是固定直流电平，采用普通的CMOS开关甚至单管开关。

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