JPH0828663B2 - アナログ―ディジタル変換器 - Google Patents
アナログ―ディジタル変換器Info
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- JPH0828663B2 JPH0828663B2 JP1300527A JP30052789A JPH0828663B2 JP H0828663 B2 JPH0828663 B2 JP H0828663B2 JP 1300527 A JP1300527 A JP 1300527A JP 30052789 A JP30052789 A JP 30052789A JP H0828663 B2 JPH0828663 B2 JP H0828663B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアナログ量を１ビットずつディジタル量に
変換する逐次比較型のアナログ−ディジタル変換器に関
する。
変換する逐次比較型のアナログ−ディジタル変換器に関
する。
第３図は従来の逐次比較器のアナログ−ディジタル
（以下A/Dという）変換器の構成を示すブロック図であ
る。図において３は外部から入力されたアナログ量たる
入力電圧VINと後述する基準電圧発生回路２にて生成さ
れた基準電圧Vrefとの大小を判定するコンパレータであ
る。該コンパレータ３は大小判定結果に応じて例えばV
IN＞Vrefのときに“H"となる判定信号CSを出力する。判
定信号CSは逐次比較制御部５に与えられ、そこで変換値
保持部６に比較信号CSの“H",“L"に従い制御信号CTを
出力する。
（以下A/Dという）変換器の構成を示すブロック図であ
る。図において３は外部から入力されたアナログ量たる
入力電圧VINと後述する基準電圧発生回路２にて生成さ
れた基準電圧Vrefとの大小を判定するコンパレータであ
る。該コンパレータ３は大小判定結果に応じて例えばV
IN＞Vrefのときに“H"となる判定信号CSを出力する。判
定信号CSは逐次比較制御部５に与えられ、そこで変換値
保持部６に比較信号CSの“H",“L"に従い制御信号CTを
出力する。
変換値保持部６は制御信号CTに基づき逐次比較による
変換結果を確定し、格納すると共に、変換途中はMSBか
ら順に変換途中のデータDSを確定し、保持するものであ
り、そのデータDSは基準電圧発生回路２に与えられると
共に、最終変換結果DFは外部に出力される。なお、デー
タDSは最初、A/D変換器の分解能に応じた値がセットさ
れており、その最上位ビットだけが“1"となる値を保持
している。基準電圧発生回路２はデータDSに従い、基準
電圧Vrefを発生する。発生される基準電圧Vrefは例えば
８ビットの分解能のA/D変換器の場合 となる。８ビットの場合、最初にデータDSは（128＝“1
0000000"）にセットされ、Vref＝2.5Vがコンパレータ３
に出力される。
変換結果を確定し、格納すると共に、変換途中はMSBか
ら順に変換途中のデータDSを確定し、保持するものであ
り、そのデータDSは基準電圧発生回路２に与えられると
共に、最終変換結果DFは外部に出力される。なお、デー
タDSは最初、A/D変換器の分解能に応じた値がセットさ
れており、その最上位ビットだけが“1"となる値を保持
している。基準電圧発生回路２はデータDSに従い、基準
電圧Vrefを発生する。発生される基準電圧Vrefは例えば
８ビットの分解能のA/D変換器の場合 となる。８ビットの場合、最初にデータDSは（128＝“1
0000000"）にセットされ、Vref＝2.5Vがコンパレータ３
に出力される。
次に従来のA/D変換器の動作について説明する。第４
図はその動作を説明する図であり、ここでは説明を平易
化するため３ビットの変換例を示している。最初データ
DSは“100"＝４にセットされており、外部基準電圧を5V
とすると基準電圧Vrefは５×4/23＝2.5Vにセットされ、
それと入力電圧VINとが大小判定される。VIN≧Vrefのと
きはデータDSが“110"にセットされ、新たにVref＝3.75
Vが生成される。またVIN＜VrefのときはデータDSが“01
0"にセットされ、新たにVref＝1.25Vが生成される。こ
れによりMSBが“1"又は“0"に決定される。同様に他の
２ビットが逐次比較されて３ビットのディジタル値が決
定される。
図はその動作を説明する図であり、ここでは説明を平易
化するため３ビットの変換例を示している。最初データ
DSは“100"＝４にセットされており、外部基準電圧を5V
とすると基準電圧Vrefは５×4/23＝2.5Vにセットされ、
それと入力電圧VINとが大小判定される。VIN≧Vrefのと
きはデータDSが“110"にセットされ、新たにVref＝3.75
Vが生成される。またVIN＜VrefのときはデータDSが“01
0"にセットされ、新たにVref＝1.25Vが生成される。こ
れによりMSBが“1"又は“0"に決定される。同様に他の
２ビットが逐次比較されて３ビットのディジタル値が決
定される。
逐次変換型のA/D変換器では必ずMSBから１ビットずつ
の変換を行うため、１ビットの変換時間、即ち１回の大
小判定時間をａμ秒とするとｎビットのA/D変換時間は
ａ×ｎμ秒必要となる。
の変換を行うため、１ビットの変換時間、即ち１回の大
小判定時間をａμ秒とするとｎビットのA/D変換時間は
ａ×ｎμ秒必要となる。
この変換時間を高速化するものとして並列比較型のA/D
変換器がある。第５図は従来の並列比較型のA/D変換器
の構成を示すブロック図であり、３ビットのA/D変換器
を示している。図において30〜37はコンパレータであ
り、基準電圧発生回路２から出力された基準電圧Vref0
〜Vref7が各別に与えられており、それと入力電圧VINと
を各別に比較する。判定結果はエンコーダ４に与えら
れ、判定結果に基づき変換結果を生成する。なおコンパ
レータ30にはコード“000"に対応した基準電圧V
ref0が、コンパレータ31にはコード“001"、…コンパレ
ータ37にはコード“111"に対応した基準電圧Vref7が供
給されている。
変換器がある。第５図は従来の並列比較型のA/D変換器
の構成を示すブロック図であり、３ビットのA/D変換器
を示している。図において30〜37はコンパレータであ
り、基準電圧発生回路２から出力された基準電圧Vref0
〜Vref7が各別に与えられており、それと入力電圧VINと
を各別に比較する。判定結果はエンコーダ４に与えら
れ、判定結果に基づき変換結果を生成する。なおコンパ
レータ30にはコード“000"に対応した基準電圧V
ref0が、コンパレータ31にはコード“001"、…コンパレ
ータ37にはコード“111"に対応した基準電圧Vref7が供
給されている。
並列比較型のA/D変換器では１回の判定時間をａμ秒
とすると並列処理で判定するので、ｎビットのA/D変換
時間もａμ秒となりA/D変換処理が高速化する。
とすると並列処理で判定するので、ｎビットのA/D変換
時間もａμ秒となりA/D変換処理が高速化する。
しかしながら並列比較型のA/D変換器ではコンパレー
タが分解能の数（2n）だけ必要であり、ハードウェア量
が多くなり、A/D変換器の価格上昇を招来する。また逐
次比較型のA/D変換器はコンパレータは１つと少なくて
よいが、変換に長時間を要するという問題があった。
タが分解能の数（2n）だけ必要であり、ハードウェア量
が多くなり、A/D変換器の価格上昇を招来する。また逐
次比較型のA/D変換器はコンパレータは１つと少なくて
よいが、変換に長時間を要するという問題があった。
この発明はこのような問題を解決するためになされた
ものであり、前回変換値に基づき今回の変換値を予測
し、下位ｍビットのみを逐次変換することにより、ハー
ドウェア量が少なく、変換時間を短縮させたA/D変換器
を得ることを目的にする。
ものであり、前回変換値に基づき今回の変換値を予測
し、下位ｍビットのみを逐次変換することにより、ハー
ドウェア量が少なく、変換時間を短縮させたA/D変換器
を得ることを目的にする。
この発明に係るA/D変換器は先に変換されたディジタ
ル値から、その下位ｍビットを０にした第１予測値と、
それに2mを加算した第２予測値とを生成する予測値生成
手段と、それらに基づく第１及び第２予測アナログ量と
入力されたアナログ量とを比較する手段とを設け、入力
されたアナログ量が第１予測アナログ量より大きく、第
２予測アナログ量より小さいとき、下位ｍビットから逐
次変換するようにしたものである。
ル値から、その下位ｍビットを０にした第１予測値と、
それに2mを加算した第２予測値とを生成する予測値生成
手段と、それらに基づく第１及び第２予測アナログ量と
入力されたアナログ量とを比較する手段とを設け、入力
されたアナログ量が第１予測アナログ量より大きく、第
２予測アナログ量より小さいとき、下位ｍビットから逐
次変換するようにしたものである。
この発明においては、アナログ量が入力されると、先
の変換結果に基づき生成された第１及び第２予測アナロ
グ量と比較され、入力されたアナログ量が第１予測アナ
ログ量より大きく、第２予測アナログ量より小さいと
き、上位（ｎ−ｍ）ビットは先の変換結果と同じになる
ので、アナログ量を下位ｍビットから逐次変換する。
の変換結果に基づき生成された第１及び第２予測アナロ
グ量と比較され、入力されたアナログ量が第１予測アナ
ログ量より大きく、第２予測アナログ量より小さいと
き、上位（ｎ−ｍ）ビットは先の変換結果と同じになる
ので、アナログ量を下位ｍビットから逐次変換する。
即ち、前回の変換結果と今回の変換結果との変化量は
僅かであり、上位（ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換する。
僅かであり、上位（ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換する。
これにより予測が的中した場合は変換時間がａ×（ｍ
＋２）μ秒となり、逐次比較型のA/D変換器に比べ変換
時間が短くなり、並列比較型のA/D変換器に比べハード
ウェア量が減少する。
＋２）μ秒となり、逐次比較型のA/D変換器に比べ変換
時間が短くなり、並列比較型のA/D変換器に比べハード
ウェア量が減少する。
以下、この発明をその実施例を示す図面に基づいて詳
述する。
述する。
第１図はこの発明に係るアナログ−ディジタル（以下
A/Dという）変換器の構成を示すブロック図である。図
において３は外部から入力されたアナログ量たる入力電
圧VINと、後述する基準電圧発生回路２にて生成された
基準電圧Vrefとの大小を判定するコンパレータである。
該コンパレータ３は大小判定結果に応じて、例えばVIN
＞Vrefのときに“H"となる判定信号CSを出力する。判定
信号CSは逐次比較制御部５と制御部８とに与えられる。
逐次比較制御部５は変換値保持部６に比較信号CSの
“H",“L"及び後述する選択信号SDに従い制御信号CTを
出力する。また制御部８は判定信号CSに基づき変換予測
が的中したか否かを判定し、それに応じて逐次比較制御
部５又は予測データ生成部７に選択信号SDを出力する。
A/Dという）変換器の構成を示すブロック図である。図
において３は外部から入力されたアナログ量たる入力電
圧VINと、後述する基準電圧発生回路２にて生成された
基準電圧Vrefとの大小を判定するコンパレータである。
該コンパレータ３は大小判定結果に応じて、例えばVIN
＞Vrefのときに“H"となる判定信号CSを出力する。判定
信号CSは逐次比較制御部５と制御部８とに与えられる。
逐次比較制御部５は変換値保持部６に比較信号CSの
“H",“L"及び後述する選択信号SDに従い制御信号CTを
出力する。また制御部８は判定信号CSに基づき変換予測
が的中したか否かを判定し、それに応じて逐次比較制御
部５又は予測データ生成部７に選択信号SDを出力する。
変換値保持部６は制御信号CTに基づき逐次比較による
変換結果を格納すると共に、変換途中はMSBから順に変
換途中のデータDSを確定し、保持するものであり、その
データDSは基準電圧発生回路２に与えられると共に最終
変換結果DFは予測データ生成部７に与えられる。予測デ
ータ生成部７は前回入力された入力電圧VINの最終変換
結果DFが格納されており、その値から第１及び第２予測
データPD1,PD2を生成する。
変換結果を格納すると共に、変換途中はMSBから順に変
換途中のデータDSを確定し、保持するものであり、その
データDSは基準電圧発生回路２に与えられると共に最終
変換結果DFは予測データ生成部７に与えられる。予測デ
ータ生成部７は前回入力された入力電圧VINの最終変換
結果DFが格納されており、その値から第１及び第２予測
データPD1,PD2を生成する。
第１予測データPD1は最終変換結果DFの値の下位ｍビ
ットを０にしたものであり、８ビットのA/D変換器（ｎ
＝８）であり、ｍ＝３のとき、PD1＝abcde000の値とな
る。また第２予測データPD2は第１予測データPD1に2mを
加算したものであり、上記のときPD2＝abcde000＋1000
（＝23）となる。これらの予測データPD1,PD2は選択信
号SDに応じて変換値保持部６に与えられ、そこからデー
タDSとして基準電圧発生回路２に出力され、そこで第１
及び第２予測アナログ量たる第１及び第２予測基準電圧
VrefP1,VrefP2が生成され、順次コンパレータ３に与え
られる。また変換値保持部６には逐次比較制御部５から
の制御信号CTも与えられており、これが与えられると予
測データ生成部７からの予測データPD1,PD2ではなく、
ここに保持された変換途中のデータDSをそのまま出力す
る。
ットを０にしたものであり、８ビットのA/D変換器（ｎ
＝８）であり、ｍ＝３のとき、PD1＝abcde000の値とな
る。また第２予測データPD2は第１予測データPD1に2mを
加算したものであり、上記のときPD2＝abcde000＋1000
（＝23）となる。これらの予測データPD1,PD2は選択信
号SDに応じて変換値保持部６に与えられ、そこからデー
タDSとして基準電圧発生回路２に出力され、そこで第１
及び第２予測アナログ量たる第１及び第２予測基準電圧
VrefP1,VrefP2が生成され、順次コンパレータ３に与え
られる。また変換値保持部６には逐次比較制御部５から
の制御信号CTも与えられており、これが与えられると予
測データ生成部７からの予測データPD1,PD2ではなく、
ここに保持された変換途中のデータDSをそのまま出力す
る。
次にこのように構成されたこの発明のA/D変換器の動
作について説明する。第２図は動作を説明するフロー図
であり、ここでは８ビットの分解能でA/D変換を行い、
上位５ビットを予測に用いる場合を例に説明する。また
前回の変換結果DF＝abcdefghとする。
作について説明する。第２図は動作を説明するフロー図
であり、ここでは８ビットの分解能でA/D変換を行い、
上位５ビットを予測に用いる場合を例に説明する。また
前回の変換結果DF＝abcdefghとする。
最初に予測データ生成部７で第１予測データPD1を生
成する。これは変換結果DFの下位３ビットを０にするこ
とにより生成する（PD1＝abcde000）。これを変換値保
持部６に与え、データDSとして基準電圧発生回路２に出
力し、そこで第１予測基準電圧VrefP1を生成する。コン
パレータ３は入力された入力電圧VINと第１予測基準電
圧VrefP1とを比較する第１回大小判定を行い、VIN＞V
refP1のときは、判定信号CS＝“H"を制御部８に出力し
て、制御部８は選択信号SDを予測データ生成部７に出力
する。予測データ生成部７は次に第１予測データPD1に
“1000"を加算した第２予測データPD2を変換値保持部６
に出力し、コンパレータ３では入力電圧VINと第２予測
基準電圧VrefP2とを比較する第２回大小判定が行われ
る。VIN＞VrefP2のときは、判定信号CS＝“L"を制御部
８に出力し、制御部８は選択信号SDを予測データ生成部
７に出力し、第１予測データPD1の第６ビットを１にセ
ットした値（＝abcde100）を変換値保持部６にセットす
る。そして前記値がデータDSとして出力され、通常の逐
次変換処理により第３〜第５の３回の大小判定がなさ
れ、下位３ビットの値が定められる。
成する。これは変換結果DFの下位３ビットを０にするこ
とにより生成する（PD1＝abcde000）。これを変換値保
持部６に与え、データDSとして基準電圧発生回路２に出
力し、そこで第１予測基準電圧VrefP1を生成する。コン
パレータ３は入力された入力電圧VINと第１予測基準電
圧VrefP1とを比較する第１回大小判定を行い、VIN＞V
refP1のときは、判定信号CS＝“H"を制御部８に出力し
て、制御部８は選択信号SDを予測データ生成部７に出力
する。予測データ生成部７は次に第１予測データPD1に
“1000"を加算した第２予測データPD2を変換値保持部６
に出力し、コンパレータ３では入力電圧VINと第２予測
基準電圧VrefP2とを比較する第２回大小判定が行われ
る。VIN＞VrefP2のときは、判定信号CS＝“L"を制御部
８に出力し、制御部８は選択信号SDを予測データ生成部
７に出力し、第１予測データPD1の第６ビットを１にセ
ットした値（＝abcde100）を変換値保持部６にセットす
る。そして前記値がデータDSとして出力され、通常の逐
次変換処理により第３〜第５の３回の大小判定がなさ
れ、下位３ビットの値が定められる。
また第１又は第２回の大小判定でVIN＜VrefP1又はVIN
＞VrefP2のときは上位５ビットが前回の変換結果DFと同
様であるという予測が的中しなかったことになり、MSB
から再度逐次変換をやり直す。このときは変換値保持部
６には最初、従来と同様にDS＝“10000000"がセットさ
れる。予測が的中しなかった場合は従来より１又は２回
余分に判定を行う必要があるが、予測が的中した場合は
従来８回変換する必要があったものが５回の変換で終了
し、変換時間を短縮できる。
＞VrefP2のときは上位５ビットが前回の変換結果DFと同
様であるという予測が的中しなかったことになり、MSB
から再度逐次変換をやり直す。このときは変換値保持部
６には最初、従来と同様にDS＝“10000000"がセットさ
れる。予測が的中しなかった場合は従来より１又は２回
余分に判定を行う必要があるが、予測が的中した場合は
従来８回変換する必要があったものが５回の変換で終了
し、変換時間を短縮できる。
なお、この実施例では予測データとの比較を逐次変換
用のコンパレータにて行ったが、これを専用のコンパレ
ータで行うようにしてもよい。これによりハードウェア
量は若干増加するが、さらに変換時間が短縮される。
用のコンパレータにて行ったが、これを専用のコンパレ
ータで行うようにしてもよい。これによりハードウェア
量は若干増加するが、さらに変換時間が短縮される。
以上説明したとおり、この発明によれば前回の変換結
果と今回の変換結果との上位（ｎ−ｍ）ビットは同値で
あると予測し、予測が的中した場合に下位ｍビットだけ
を逐次変換するようにしたので、従来の逐次比較型の回
路構成とほぼ同様な構成、即ち少量のハードウェア量で
高速なA/D変換が可能となる等優れた効果を奏する。
果と今回の変換結果との上位（ｎ−ｍ）ビットは同値で
あると予測し、予測が的中した場合に下位ｍビットだけ
を逐次変換するようにしたので、従来の逐次比較型の回
路構成とほぼ同様な構成、即ち少量のハードウェア量で
高速なA/D変換が可能となる等優れた効果を奏する。
第１図はこの発明に係るA/D変換器の構成を示すブロッ
ク図、第２図はこの発明のA/D変換動作を説明するフロ
ー図、第３図は従来の逐次比較型のA/D変換器の構成を
示すブロック図、第４図はそのA/D変換動作を示すフロ
ー図、第５図は従来の並列比較型のA/D変換器の構成を
示すブロック図である。 ２……基準電圧発生回路、３……コンパレータ ５……逐次比較制御部、６……変換値保持部 ７……予測データ生成部、８……制御部 なお、図中、同一符号は同一、又は相当部分を示す。
ク図、第２図はこの発明のA/D変換動作を説明するフロ
ー図、第３図は従来の逐次比較型のA/D変換器の構成を
示すブロック図、第４図はそのA/D変換動作を示すフロ
ー図、第５図は従来の並列比較型のA/D変換器の構成を
示すブロック図である。 ２……基準電圧発生回路、３……コンパレータ ５……逐次比較制御部、６……変換値保持部 ７……予測データ生成部、８……制御部 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】アナログ量をｎビットのディジタル量に上
位ビットから逐次変換するアナログ−ディジタル変換器
において、 先に変換されたディジタル量を保持し、その下位ｍ（ｍ
＜ｎ）ビットを０とした第１予測値及び該第１予測値に
2mを加算した第２予測値を生成する予測値生成手段と、 第１及び第２予測値に関連する第１及び第２予測アナロ
グ量と入力されたアナログ量とを比較する手段とを備
え、 入力されたアナログ量が第１予測アナログ量より大き
く、第２予測アナログ量より小さいとき、下位ｍビット
から逐次変換すべくなしてあることを特徴とするアナロ
グ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300527A JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300527A JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159320A JPH03159320A (ja) | 1991-07-09 |
| JPH0828663B2 true JPH0828663B2 (ja) | 1996-03-21 |
Family
ID=17885895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300527A Expired - Fee Related JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828663B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505558B2 (en) | 2016-03-16 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256060A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 比較型ａ／ｄ変換器 |
| JP5729254B2 (ja) * | 2010-10-19 | 2015-06-03 | ヤマハ株式会社 | ヒシテリシス装置 |
| JP6650227B2 (ja) * | 2015-06-30 | 2020-02-19 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器、ａｄ変換方法 |
| US10505557B2 (en) | 2016-02-25 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140240U (ja) * | 1980-03-24 | 1981-10-23 | ||
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
| JPS5972224A (ja) * | 1982-10-18 | 1984-04-24 | Hitachi Ltd | アナログ／デイジタル変換装置 |
-
1989
- 1989-11-16 JP JP1300527A patent/JPH0828663B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505558B2 (en) | 2016-03-16 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159320A (ja) | 1991-07-09 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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