KR100280495B1

KR100280495B1 - 연속적 근접 레지스터형 아날로그/디지털 변환기

Info

Publication number: KR100280495B1
Application number: KR1019980035382A
Authority: KR
Inventors: 최훈배
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-08-29
Filing date: 1998-08-29
Publication date: 2001-02-01
Also published as: KR20000015455A

Abstract

본 발명은 연속적 근접 레지스터형 아날로그/디지털 변환기에 관한 것으로, 종래 기술은 설정시간오류에 의해 디지털 출력신호에 오류가 발생하여도 이를 수정할 방법이 없어, 그 동작의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 아날로그 입력신호를 입력받아 타측 입력단에 입력되는 신호와 비교하여 디지털신호를 출력하는 비교부와; 상기 비교부의 출력신호를 입력받아 최상위비트로 부터 최하위비트까지 점진적으로 디지털 신호값을 저장하고, 그 저장된 값을 디지털출력신호로서 출력하는 연속적 근접 레지스터와; 기준전압에 따라 상기 연속적 근접 레지스터에 저장된 디지털신호를 아날로그신호로 변환하여 상기 비교부의 타측입력단에 인가하는 내부 디지털/아날로그 변환부를 포함하는 연속적 근접 레지스터형 아날로그/디지털 변환기에 있어서, 상기 연속적 근접 레지스터에 최상위비트와 최하위비트까지 데이터가 저장된 후, 비교부의 출력신호와 상기 연속적 근접레지스터에 저장된 최상위비트를 제외한 나머지 비트를 입력받아 특정 연산을 통해 오류의 발생여부를 판단하고, 그 결과에 따라 상기 최하위비트를 증가 또는 감소시켜 오류를 수정하는 오류수정부를 더 포함하여 설정시간 오류에 의한 디지털 출력신호의 오류를 수정함으로써, 그 동작의 신뢰성을 향상시키는 효과가 있다.

Description

연속적 근접 레지스터형 아날로그/디지털 변환기

본 발명은 연속적 근접 레지스터형 아날로그/디지털 변환기에 관한 것으로, 특히 내부의 디지털/아날로그 변환부의 소자 미스메치(mismatch)에 의한 신호의 미싱코드(missing code)를 검출하고, 수정하는 오류수정수단을 두어 그 동작의 신뢰성을 향상시키는데 적당하도록 한 연속적 근접 레지스터형 아날로그/디지털 변환기에 관한 것이다.

일반적으로, 아날로그/디지털 변환기는 외부의 아날로그입력신호와 기준전압을 비교하여 그 비교결과값에따라 고전위 또는 저전위의 디지털신호를 출력한다. 연속적 근접 레지스터(successive approximation)형 아날로그/디지털 변환기는 레지스터를 두어 그 레지스터에 저장된 값과 기준전압을 비교하여 특정한 아날로그신호를 발생시키며, 이 아날로그신호와 아날로그입력신호를 비교하여 디지털신호로 변환한 후, 상기 레지스터에 저장한 다음 외부로 출력하는 구성을 갖으며, 이와 같은 종래 연속적 근접 레지스터형 아날로그/디지털 변환기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 연속적 근접 레지스터형 아날로그/디지털 변환기의 일실시예도로서, 이에 도시한 바와 같이 아날로그 입력신호(Vin)를 입력받아 타측 입력단에 입력되는 신호와 비교하여 디지털신호를 출력하는 비교부(1)와; 상기 비교부(1)의 출력신호를 입력받아 최상위비트로 부터 최하위비트까지 점진적으로 디지털 신호값을 저장하고, 그 저장된 값을 디지털출력신호(VOUT)로서 출력하는 연속적 근접 레지스터(2, 이하 SAR)와; 기준전압 발생부(4)에서 발생된 기준전압(VREF)에 따라 상기 SAR(2)에 저장된 디지털신호를 아날로그신호로 변환하여 상기 비교부(1)의 타측입력단에 인가하는 내부 디지털/아날로그 변환부(3)와; 상기 SAR(2)과 내부 디지털/아날로그 변환부(3)의 동작을 제어하는 타이머(5)로 구성된다.

이하, 상기와 같이 구성된 종래 연속적 근접 레지스터형 아날로그/디지털 변환기의 동작을 설명한다.

먼저, 초기 상태에서 상기 SAR(1)의 모든 비트값을 0으로 설정한다. 이와 같이 초기화 된후에 상기 SAR(1)에 저장된 최상위비트(MSB)의 값은 기준전압 발생부(4)의 기준전압(VREF)를 인가받은 내부 디지털/아날로그 변환부(3)에서 아날로그 값으로 변환된다.

그 다음, 상기와 같이 내부 디지털/아날로그 변환부(3)의 출력인 아날로그 신호를 일측입력단에 인가받고, 디지털신호로 변환할 외부의 아날로그 입력신호(VIN)를 타측입력단에 입력받은 비교부(1)는 상기 내부 디지털/아날로그 변환부(3)의 출력값과 아날로그 입력신호(VIN)의 크기를 비교하여 그 결과에 따라 저전위 또는 고전위의 디지털신호를 출력한다.

그 다음, 상기 비교부(1)의 출력인 디지털신호는 상기 SAR(2)의 다음 상위비트위치에 저장되며, 이 값은 다시 내부 디지털/아날로그 변환부(3)에서 아날로그신호로 변환되고, 비교부(1)는 그 아날로그신호와 아날로그 입력신호(VIN)를 비교하여 다음 최상위 비트의 디지털신호를 출력한다. 이와 같은 과정을 반복 수행하여 상기 SAR(2)의 최상위비트(MSB)로부터 최하위비트(LSB)까지 디지털신호가 저장되면, 이는 디지털 출력신호(VOUT)로서 버스(BUS)를 통해 외부로 출력된다.

이와 같은 과정은 상기 타이머(5)에 설정된 값에 의해 동작하게 되며, 이는 타이머(5)에 설정된 주기에 따라 아날로그 입력신호(VIN)의 값을 검출하고, 그 때의 내부 디지털/아날로그 변환부(3)의 출력과 비교하여 디지털 신호로 변환하는 것으로 설명할 수 있다.

도2는 상기 타이머의 설정시간에 따른 오류발생을 설명하기 위한 그래프도로서, 이에 도시한 바와 같이 항상 0.5V 이상으로 입력되는 제 1아날로그 입력신호(VIN1)와, 항상 0.5V 이하로 입력되는 제 2아날로그 입력신호(VIN2)에 대하여, 각기 다른 시점(T1),(T2)에서 디지털변환동작을 시작했다고 가정하고, 상기 내부 디지털/아날로그 변환부(3)의 아날로그 출력신호가 상기 시점(T1)에서만 제 1아날로그 입력신호(VIN1)보다 큰 값을 갖으며, 그 내부 디지털/아날로그 변환부(3)의 아날로그 출력신호가 상기 시점(T2)에서만 상기 제 2아날로그 입력신호(VIN2)보다 작은 값을 갖으며, 나머지 구간에서는 상기 내부 디지털/아날로그 변환부(3)의 아날로그 출력신호는 상기 제 1아날로그 입력신호(VIN1)와 제 2아날로그 입력신호(VIN2)의 중간값을 갖는다고 가정하면, 상기 제 1아날로그 입력신호(VIN1)를 디지털 변환한 디지털신호는 1 0 0 0.....의 값을 갖으며, 상기 제 2아날로그 입력신호(VIN2)를 디지털 변환한 디지털신호는 0 1 1 1.....의 값을 갖는다. 이는 시점(T1),(T2)의 세팅시간 오류에 의한 것이며, 시점(T1)이 정확한 시점으로 본다면, 상기 제 2아날로그 입력신호(VIN2)를 디지털 변환한 값은 1 0 1 1 ... 의 값을 갖는 것이 정상적이다.

이와 같이 발생한 오류는 연속적 근접 레지스터형 아날로그/디지털 변환기의 동작 원리상 상위비트에서 발생한 오류는 하위비트에서 보상이 불가능하게 되어있어, 오류가 발생한 디지털신호가 그대로 출력된다.

상기한 바와 같이 종래 연속적 근접 레지스터형 아날로그/디지털 변환기는 설정시간에 따라 변환된 디지털 출력신호에 오류가 발생할 수 있으며, 이를 보상할 방법이 없어 그 출력의 신뢰성이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 상기 설정시간의 오류에 의해 오류가 발생한 디지털 출력신호를 보상할 수 있는 연속적 근접 레지스터형 아날로그/디지털 변환기를 제공함에 그 목적이 있다.

도1은 종래 연속적 근접 레지스터형 아날로그/디지털 변환기의 블록도.

도2는 도1에 있어서, 설정시간에 따른 오류발생을 설명하기 위한 그래프도.

도3은 본 발명 연속적 근접 레지스터형 아날로그/디지털 변환기의 블록도.

도4는 도3에 있어서, 오류수정부의 동작순서도.

***도면의 주요 부분에 대한 부호의 설명***

1:비교부 2:연속적 근접 레지스터(SAR)

3:내부 디지털/아날로그 변환부 4:기준전압 발생부

5:타이머 6:오류수정부

상기와 같은 목적은

달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 연속적 근접 레지스터형 아날로그/디지털 변환기의 블록도로서, 이에 도시한 바와 같이 종래 도1에 도시한 기술구성에서 상기 비교부(1)의 출력신호와 SAR(2)에 저장된 최상위비트를 제외한 나머지비트를 입력받아 특정 연산을 통해 오류의 발생여부를 판단하고, 그 결과에 따라 상기 SAR(2)에 저장된 최하위비트(LSB)를 1만큼 증가 또는 감소시켜 오류를 수정하는 오류수정부(6)를 더 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 연속적 근접 레지스터형 아날로그/디지털 변환기의 동작을 설명한다.

먼저, 상기 설명한 바와 같이 종래의 동작과 동일하게 설정시간에 따라 아날로그 입력신호(VIN)와 내부 디지털/아날로그 변환부(3)의 출력신호를 비교부(1)에서 비교하여 디지털신호를 얻으며, 이를 SAR(2)에 저장한다.

도4는 본 발명 연속적 근접 레지스터형 아날로그/디지털 변환기에 있어서, 상기 오류수정부(6)의 동작 순서도로서, 이에 도시한 바와 같이 상와 같은 과정을 반복하여 SAR(2)에 데이터가 최상위비트(MSB)에서 최하위비트(LSB)까지 저장된 후, 상기 오류수정부(2)에서는 상기 SAR(2)에 저장된 데이터중 최상위비트(MSB)를 제외한 나머지 비트를 입력받아 모두 배타적노아조합하여 그 결과가 1이 아니면, 오류가 없는 것으로 판단하여 상기 SAR(2)에 저장된 데이터를 디지털 출력신호(VOUT)로서 출력한다.

또한, 상기 배타적노아조합의 결과가 1이면, 최하위비트(LSB)의 값이 1인지를 판단하여 그 값이 1이 아닌 경우, 상기 최하위비트(LSB)의 값을 1만큼 감소시키고, 1잉면 최하위비트(LSB)를 1만큼 증가시킨다.

그 다음, 상기 최하위비트(LSB)의 값을 1만큼 증가시킨 후, SAR(2)에 저장된 값과 아날로그 입력신호(VIN)의 값을 비교한 결과 SAR(2)에 저장된 값이 큰 경우 즉, 비교부(1)의 출력신호가 저전위로 입력되는 경우에 다시 최하위비트(LSB)의 값을 1만큼 감소시킨 후 출력하고, 상기 비교부(1)의 출력신호가 고전위인 경우 상기 증가된 최하위비트(LSB)를 최종출력으로 하여 출력한다.

이와 동시에, 상기 최하위비트(LSB)가 1이 아니라고 판단되어 최하위비트(LSB)를 1만큼 감소시킨 경우, 상기 비교부(1)의 출력이 저전위로 출력되면 상기 1만큼 감소된 최하위비트(LSB)를 포함하는 SAR(2)에 저장된 데이터를 그대로 출력하며, 상기 비교부(1)의 출력이 고전위로 출력되면, 상기 1만큼 감소된 최하위비트(LSB)를 다시 1만큼 증가시키고, 이를 최종 디지털 출력신호(VOUT)로서 출력하게 된다.

이와 같은 과정으로 최하위비트(LSB)를 1비트의 오류를 수정하여 출력할 수 있게된다.

상기한 바와 같이 본 발명 연속적 근접 레지스터형 아날로그/디지털 변환기는 디지털변환된 값을 이용하여 다음의 디지털값을 순차적으로 얻어, 이를 저장한 후에 그 저장된 디지털 값에 오류가 있는가를 검출하고, 그 결과에 따라 최하위비트의 값을 수정하여 그 수정된 값을 최종 디지털 출력신호로 함으로써, 설정시간오류에 의한 출력값의 오류를 수정하여 그 동작의 신뢰성을 향상시키는 효과가 있다.

Claims

아날로그 입력신호를 입력받아 타측 입력단에 입력되는 신호와 비교하여 디지털신호를 출력하는 비교부와; 상기 비교부의 출력신호를 입력받아 최상위비트로 부터 최하위비트까지 점진적으로 디지털 신호값을 저장하고, 그 저장된 값을 디지털출력신호로서 출력하는 연속적 근접 레지스터와; 기준전압에 따라 상기 연속적 근접 레지스터에 저장된 디지털신호를 아날로그신호로 변환하여 상기 비교부의 타측입력단에 인가하는 내부 디지털/아날로그 변환부와; 상기 연속적 근접 레지스터와 내부 디지털/아날로그 변환부의 동작을 제어하는 타이머로 구성되는 연속적 근접 레지스터형 아날로그/디지털 변환기에 있어서, 상기 연속적 근접 레지스터에 최상위비트와 최하위비트까지 데이터가 저장된 후, 비교부의 출력신호와 상기 연속적 근접레지스터에 저장된 최상위비트를 제외한 나머지 비트를 입력받아 특정 연산을 통해 오류의 발생여부를 판단하고, 그 결과에 따라 상기 최하위비트를 증가 또는 감소시켜 오류를 수정하는 오류수정부를 더 포함하여 된 것을 특징으로 하는 연속적 근접 레지스터형 아날로그/디지털 변환기.
제 1항에 있어서, 상기 오류수정부는 상기 입력받은 연속적 근접 레지스터에 저장된 최상위비트를 제외한 나머지 하위비트를 배타적노아조합하여 그 값이 1인가를 판단하여 출력데이터에 오류가 발생하였는지를 판단하는 것을 특징으로 하는 연속적 근접 레지스터형 아날로그/디지털 변환기.
제 1항에 있어서, 상기 오류수정부는 상기 연속적 근접 레지스터에 저장된 데이터에 오류가 있는 것으로 판단되면, 최하위비트의 값을 판단하여 최하위비트의 값을 증가 또는 감소시키고, 상기 비교기의 출력값에 따라 상기 증가 또는 감소된 최하위비트를 다시 감소 또는 증가시켜 출력하거나, 상기 증가 또는 감소된 최하위비트를 포함하는 데이터를 그대로 출력하는 오류수정동작을 하는 것을 특징으로 하는 연속적 근접 레지스터형 아날로그/디지털 변환기.