JPS63299615A - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JPS63299615A JPS63299615A JP13585987A JP13585987A JPS63299615A JP S63299615 A JPS63299615 A JP S63299615A JP 13585987 A JP13585987 A JP 13585987A JP 13585987 A JP13585987 A JP 13585987A JP S63299615 A JPS63299615 A JP S63299615A
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- bit
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 41
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 238000011084 recovery Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号をディジタル信号に変換する直
並列型Ａ／Ｄ変換器に関する。
並列型Ａ／Ｄ変換器に関する。
（従来の技術）
従来の直並列型Ａ／Ｄ変換器は、変換を開始するとまず
上位ビットが確定し、その結果をＤ／Ａ変換した後に入
力信号との差をアナログ的に取シ、その差に対して下位
ビットを求めるという方式か、あるいは、上位ビットが
確定した後に、Ｄ／Ａ変換せずにマトリックススイッチ
によって下位ビット決定用の比較器群と基準電圧生成用
抵抗網な接続し、下位ビットを求める方式のいずれかで
、上位ビットの変換及び下位ビットの変換はそれぞれ完
全に並列に行なわれるが、下位ビットの変換は上位ビッ
トの変換が終了した後に開始していた。
上位ビットが確定し、その結果をＤ／Ａ変換した後に入
力信号との差をアナログ的に取シ、その差に対して下位
ビットを求めるという方式か、あるいは、上位ビットが
確定した後に、Ｄ／Ａ変換せずにマトリックススイッチ
によって下位ビット決定用の比較器群と基準電圧生成用
抵抗網な接続し、下位ビットを求める方式のいずれかで
、上位ビットの変換及び下位ビットの変換はそれぞれ完
全に並列に行なわれるが、下位ビットの変換は上位ビッ
トの変換が終了した後に開始していた。
（発明が解決しようとする問題点）
従来の技術で述べたように、これまでの直並列型Ａ／Ｄ
変換器は上位ビットの確定後に下位ビットの変換を開始
するために、並列型Ａ／Ｄ変換器に比べると変換速度が
遅くなる。
変換器は上位ビットの確定後に下位ビットの変換を開始
するために、並列型Ａ／Ｄ変換器に比べると変換速度が
遅くなる。
本発明は、直並列型Ａ／Ｄ変換器の変換速度を同じ分解
能の並列型Ａ／Ｄ変換器の変換速度に近づけるものであ
る。
能の並列型Ａ／Ｄ変換器の変換速度に近づけるものであ
る。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する直並列
型Ａ／Ｄ変換器は、アナログ電圧を入力する端子と、比
較用基準電圧を入力する端子と、クロック信号を入力す
る端子と、前記比較用基準電圧を分圧して互いに異なる
値の複数の分圧基準電圧を生成する抵抗網と、前記アナ
ログ電圧を前記比較用基準電圧および前記分圧基準電圧
と比較して上位ビットの予想値を生成する比較器群と、
下位ビットの候補を決定する比較器群と、前記上位ビッ
ト予想値生成比較器群から出力された上位ビットの予想
値に従って前記下位ビット候補決定用の比較器と前記抵
抗網とを接続するマ） ＩＪフックスイッチと、前記上
位ビット予想値および下位ビット候補から最終的衣デジ
タル出力を生成するエラー回復機能付きデコーダ部とか
ら構成され、前記下位ビット候補決定用比較器群は前記
上位ビットの予想値に基づいて、下位ビットの変換を本
来必要な範囲より広い電圧値領域について行ない下位ビ
ット候補を決定し、前記エラー回復機能付きデコーダ部
は前記下位ビット候補を受けて前記予想値の正当化また
は修正を行なうことを特徴とする。
型Ａ／Ｄ変換器は、アナログ電圧を入力する端子と、比
較用基準電圧を入力する端子と、クロック信号を入力す
る端子と、前記比較用基準電圧を分圧して互いに異なる
値の複数の分圧基準電圧を生成する抵抗網と、前記アナ
ログ電圧を前記比較用基準電圧および前記分圧基準電圧
と比較して上位ビットの予想値を生成する比較器群と、
下位ビットの候補を決定する比較器群と、前記上位ビッ
ト予想値生成比較器群から出力された上位ビットの予想
値に従って前記下位ビット候補決定用の比較器と前記抵
抗網とを接続するマ） ＩＪフックスイッチと、前記上
位ビット予想値および下位ビット候補から最終的衣デジ
タル出力を生成するエラー回復機能付きデコーダ部とか
ら構成され、前記下位ビット候補決定用比較器群は前記
上位ビットの予想値に基づいて、下位ビットの変換を本
来必要な範囲より広い電圧値領域について行ない下位ビ
ット候補を決定し、前記エラー回復機能付きデコーダ部
は前記下位ビット候補を受けて前記予想値の正当化また
は修正を行なうことを特徴とする。
（作用）
本発明では、直並列型Ａ／Ｄ変換器の変換速度を向上さ
せるため、従来技術のマトリックススイッチを用いる方
式を継承発展させる。第１図に示すように上位ビット決
定に用いる入力信号（時刻ｂ ）は、変換開始信号（時
刻１１ ）よシ前のものを用いる。すなわち、上位ビッ
トは変換開始時刻以前の入力信号に基づく予想値を用い
、下位ビットはこの予想値に基づいて変換する。それに
は。
せるため、従来技術のマトリックススイッチを用いる方
式を継承発展させる。第１図に示すように上位ビット決
定に用いる入力信号（時刻ｂ ）は、変換開始信号（時
刻１１ ）よシ前のものを用いる。すなわち、上位ビッ
トは変換開始時刻以前の入力信号に基づく予想値を用い
、下位ビットはこの予想値に基づいて変換する。それに
は。
上位ビット決定用の変換器群は常に作動状態にしておき
、変換開始信号（時刻ｉｓ ）によシマトリックススイ
ッチの切り換えを行なうとともに、下位ビットの変換を
開始すればよい。そして下位ビットが確定した時点で、
上位ビットが予想値のままであることが確認されれば、
全体のＡ／Ｄ変換が正当化されることになる。
、変換開始信号（時刻ｉｓ ）によシマトリックススイ
ッチの切り換えを行なうとともに、下位ビットの変換を
開始すればよい。そして下位ビットが確定した時点で、
上位ビットが予想値のままであることが確認されれば、
全体のＡ／Ｄ変換が正当化されることになる。
第２図には上位ビットと、その上位ビットの変換結果に
従って次に調べるべき下位ビットが、模式的に示されて
いる。今、第２図で■１ が上位ビットの予想値を与え
る、変換開始時刻以前のある時刻ｔｌ での入力電圧
値とし、 Ｖｌ が変換開始時刻での入力電圧値上する
と、下位ビットの変換が終了した時点でも上位ビットは
変換開始時刻のものと変わらない。すなわち、上位ビッ
トの予想値は正当化され、さらにはＡ／Ｄ変換全体も正
当化されることになる。ところが、変換開始時刻での入
力電圧値がｖ言でなくＶ、のような場合は、 Ｖｓの変
換後の上位ビットは予想値と異なるから、正し−Ａ／Ｄ
変換が行なわれない。特に時刻ｔ１ での入力電圧値
Ｖｔ が上位ビットを変換する際の量子化のしきい値に
近いときは、このような危険性が高い。
従って次に調べるべき下位ビットが、模式的に示されて
いる。今、第２図で■１ が上位ビットの予想値を与え
る、変換開始時刻以前のある時刻ｔｌ での入力電圧
値とし、 Ｖｌ が変換開始時刻での入力電圧値上する
と、下位ビットの変換が終了した時点でも上位ビットは
変換開始時刻のものと変わらない。すなわち、上位ビッ
トの予想値は正当化され、さらにはＡ／Ｄ変換全体も正
当化されることになる。ところが、変換開始時刻での入
力電圧値がｖ言でなくＶ、のような場合は、 Ｖｓの変
換後の上位ビットは予想値と異なるから、正し−Ａ／Ｄ
変換が行なわれない。特に時刻ｔ１ での入力電圧値
Ｖｔ が上位ビットを変換する際の量子化のしきい値に
近いときは、このような危険性が高い。
そこで、上位ビットの予想値に対して次に調べるべき下
位ビットの範囲を広く取ってやることで。
位ビットの範囲を広く取ってやることで。
この問題を回避する。第３図には、この様子が示しであ
る。すなわち、上位ビットの予想値だけでなく、その予
想値よシ（上位ビットのＬ８Ｂで ）１大きい値、１小
さい値に対しても下位ビットを調べる。そうすれば例え
ば第３図で、上位ビットの予想に用いた入力電圧値がＶ
＋ で、変換開始時刻での真の入力電圧値が■３ であ
るような場合にも、エラー回復機能付きデコーダ部にお
いて上位ビットを修正することによシ正しい変換を行な
うことができる。
る。すなわち、上位ビットの予想値だけでなく、その予
想値よシ（上位ビットのＬ８Ｂで ）１大きい値、１小
さい値に対しても下位ビットを調べる。そうすれば例え
ば第３図で、上位ビットの予想に用いた入力電圧値がＶ
＋ で、変換開始時刻での真の入力電圧値が■３ であ
るような場合にも、エラー回復機能付きデコーダ部にお
いて上位ビットを修正することによシ正しい変換を行な
うことができる。
上位ビットがｍビット、下位ビットがｎビット、計量
＋ｎビットのＡ／Ｄ変換を行なう場合を考えてみると、
本変換方式に必要な比較器の数は２１１１＋３・２ｆｉ
であり、従来の直並列型Ａ／Ｄ変換器の場合が、２ｆｆ
ｉ＋２” の程度であることを考えると、はぼ２ｎ＋
１程度の比較器が余分に必要になるが、ｍ−）−ｎビッ
トの並列型Ａ／Ｄ変換器に比べればはるかに少ない数の
比較器で済むことＫなる。
＋ｎビットのＡ／Ｄ変換を行なう場合を考えてみると、
本変換方式に必要な比較器の数は２１１１＋３・２ｆｉ
であり、従来の直並列型Ａ／Ｄ変換器の場合が、２ｆｆ
ｉ＋２” の程度であることを考えると、はぼ２ｎ＋
１程度の比較器が余分に必要になるが、ｍ−）−ｎビッ
トの並列型Ａ／Ｄ変換器に比べればはるかに少ない数の
比較器で済むことＫなる。
この″ような変換方式によって、上位ビットの変換に要
する変換時間が省け、高速化が達成できる。
する変換時間が省け、高速化が達成できる。
それとともに、上位ビットの変動に伴なう誤動作を大幅
に減少する事ができる。
に減少する事ができる。
（実施例）
第４図は本発明の実施例であり、上位ビット、下位ビッ
トともに２ビツトの場合が示しである。
トともに２ビツトの場合が示しである。
ｌはアナログ電圧信号入力端子Ｍｉｎ、２は比較用基準
電圧入力熾子Ｖｒｅｆ、３はクロック信号入力端子で１
本発明で最低限必要な入力電子はこの３つである。また
、７４〜７８はＡ／Ｄ変換された結果の４ビツトとエラ
ーを表わすための１ビツトである。Ｖｒｅｆの電圧は１
６個の等しい抵抗４〜１９によって分割され、１６個の
基準電圧を作る。
電圧入力熾子Ｖｒｅｆ、３はクロック信号入力端子で１
本発明で最低限必要な入力電子はこの３つである。また
、７４〜７８はＡ／Ｄ変換された結果の４ビツトとエラ
ーを表わすための１ビツトである。Ｖｒｅｆの電圧は１
６個の等しい抵抗４〜１９によって分割され、１６個の
基準電圧を作る。
その中で、Ｖｒｅｆ ｓ （３／ ４ ）Ｖｒｅｆ 、
（１／２）Ｖｒｅｆ 。
（１／２）Ｖｒｅｆ 。
（１／ ４ ） Ｖｒｅｆ を基準電圧として上位ビッ
ト用比較器群２４〜２７が構成され、その出力はエラー
回復機能付きデコーダ部７３に入力されるとともにマト
リックススイッチ４８の制御信号として使われる。下位
ビットは、このマトリックススイッチ４８により必要な
基準電圧が比較器の入力端子４９〜６０に接続された後
、Ｖｉｎとの比較により求められる。例えば、上位ビッ
トが（１／２）Ｖｒｅｆである場合を考えると、比較器
の入力端子と基準電圧は次のように接続される。
ト用比較器群２４〜２７が構成され、その出力はエラー
回復機能付きデコーダ部７３に入力されるとともにマト
リックススイッチ４８の制御信号として使われる。下位
ビットは、このマトリックススイッチ４８により必要な
基準電圧が比較器の入力端子４９〜６０に接続された後
、Ｖｉｎとの比較により求められる。例えば、上位ビッ
トが（１／２）Ｖｒｅｆである場合を考えると、比較器
の入力端子と基準電圧は次のように接続される。
入力端子 基準電圧 入力端子 基準電圧４９ ←
３２５５ ← ４１ ５０ ← ３６５６ ← ４５ ５１ ← ４０５７ ← ３４ ５２ ← ４４５８ ← ３８ ５３ ← ３３５９ ← ４２ ５４ ← ３７６０ ← ４６ 上位ビット、下位ビットは最終的にデコーダ部７３で４
ピツ）Ｋデジタル化される。その際に１Ｖｉｎ ） Ｖ
ｒｅｆの場合はオーバー７０−の意味でエラービットを
立てる。また、下位ビット用の比較結果である６１がＯ
Ｎかあるいは７２がＯＦＦ の時も、エラービットを立
てる。
３２５５ ← ４１ ５０ ← ３６５６ ← ４５ ５１ ← ４０５７ ← ３４ ５２ ← ４４５８ ← ３８ ５３ ← ３３５９ ← ４２ ５４ ← ３７６０ ← ４６ 上位ビット、下位ビットは最終的にデコーダ部７３で４
ピツ）Ｋデジタル化される。その際に１Ｖｉｎ ） Ｖ
ｒｅｆの場合はオーバー７０−の意味でエラービットを
立てる。また、下位ビット用の比較結果である６１がＯ
Ｎかあるいは７２がＯＦＦ の時も、エラービットを立
てる。
第５図にはエラー回復機能付きデコーダ部７３のブロッ
ク図が示しである。上位ビット用比較器群の出力２８〜
３１のうち最下位の１ビツトを除く２８〜３０をデコー
ダ８０で２ビツトの２進数に変換する。この時、デコー
ダの最上位入力は常にＯＦＦにしておく。これによシデ
コーダ８０の出力側には、真の上位ビットより１だけ小
さな２進変換値が現われる。一方、下位ビット用比較器
群の出力６１〜７２はデコーダ８５で４ピツトの２進数
に変換する。この時、デコーダの上位入力４ピツトは常
に０ＦＦＫしておく。この変換値は、上位ビットが真の
上位ビットより１だけ小さく、下位ビットが０であるよ
うな電圧値を基準にして計った、入力電圧ＶｉｎのＡ／
Ｄ変換値を表わす。
ク図が示しである。上位ビット用比較器群の出力２８〜
３１のうち最下位の１ビツトを除く２８〜３０をデコー
ダ８０で２ビツトの２進数に変換する。この時、デコー
ダの最上位入力は常にＯＦＦにしておく。これによシデ
コーダ８０の出力側には、真の上位ビットより１だけ小
さな２進変換値が現われる。一方、下位ビット用比較器
群の出力６１〜７２はデコーダ８５で４ピツトの２進数
に変換する。この時、デコーダの上位入力４ピツトは常
に０ＦＦＫしておく。この変換値は、上位ビットが真の
上位ビットより１だけ小さく、下位ビットが０であるよ
うな電圧値を基準にして計った、入力電圧ＶｉｎのＡ／
Ｄ変換値を表わす。
その下位２ビツトは最終的に求めようとしているＡ／Ｄ
変換値の下位２ビツトと一致する。又、真の上位ビット
はデコーダ８０の出力２ビツトと。
変換値の下位２ビツトと一致する。又、真の上位ビット
はデコーダ８０の出力２ビツトと。
デコーダ８５の出力の上位２ビツトを、加算器８６で加
算することＫよって得られる。加算器８６の出力と、デ
コーダ８５の出力の下位２ビツトは。
算することＫよって得られる。加算器８６の出力と、デ
コーダ８５の出力の下位２ビツトは。
出力バッファ８８にラッチされ、最終的な４ビツト出カ
フ、５〜７８になる。７４はエラービットである。
フ、５〜７８になる。７４はエラービットである。
上位ビットの比較器群はクロック入力信号３に関係なく
常時作動させておく。それに対して、マトリックススイ
ッチ、デコーダ及び出力バッファはクロック入力信号３
に同期して動作する。
常時作動させておく。それに対して、マトリックススイ
ッチ、デコーダ及び出力バッファはクロック入力信号３
に同期して動作する。
（発明の効果）
以上述べてきたように、本発明によれば比較器の数の増
加を極力抑えつつ、従来のものよシ高速な直並列型Ａ／
Ｄ変換回路が構成できる。
加を極力抑えつつ、従来のものよシ高速な直並列型Ａ／
Ｄ変換回路が構成できる。
第１図は入力電圧と変換後の上位ビット、下位ビットの
決定に用いられる時刻１１ 、１．の関係を表わす図で
ある。１．は変換開始時刻でもある。 第２図は、決定された上位ビットと下位ビットの関係を
表わす図であり、上位ビットが３ビツト、下位ビットが
３ビツト、計６ビツトの場合で、ｖ＋は上位ビットの予
想値を求めるために用いられた時刻１＋での入力電圧値
、Ｖｔ 、 Ｖｓは変換開始時刻ｔ！ での入力電圧値
である。第３図は、決定された上位ビットと下位ビット
の関係を表わす図であり、下位ビットを決定する時に上
位ビットのＬＳＢ ３つ分の電圧幅に対してＡ／Ｄ変
換を施す場合を示す。第４図は本発明の一笑施例な示す
ブロック回路図であり、との実施例では上位ビットが２
ビツト、下位ビットが２ピツトである。第５図は、第４
図におけるエラー回復機能付きデコーダ部の詳細を示す
ブロック回路図である。 １・・・・・・アナログ電圧信号入力端子、２・・・・
・・比較用基準電圧入力端子、３・・・・・・クロック
信号入力端子、４〜１９・・・・・・基準電圧生成用抵
抗、２０〜２３・・・・・・上位ビット用基準電圧、２
４〜２７・・・・・・上位ビット用比較器、２８〜３１
・・・・・・上位ビット用比較器出力、３２〜４７・・
・・・・下位ビット用抵抗分割電圧、４８・・・・−・
マトリックススイッチ、４９〜６０・・・・・・下位ビ
ット用基準電圧、６１〜７２・・・・・・下位ビット用
比較器出力、７３・・・・・・エラー回復機能付きデコ
ーダ部、７４〜７８・・・・・・Ａ／Ｄ変換変換データ
端方端子９・・・・・・２ビツトデコーダ入力端子（一
部）、８０・・・・・・２ビツトデコーダ、８１〜８４
・・・・・・４ビツトデコーダ入力端子（一部）、８５
・・・・・・４ビツトデコーダ、８６・・・・・・加算
器、８７・・・・・・バッファ、８８・・・・・・出力
ハッ７ア。 代理人 弁理士 本 庄 伸 介 １＋ｔ２ 、、を第１ｒｌＡ 第２図 上イ負ビット 下イｔビー、
ト第３区
決定に用いられる時刻１１ 、１．の関係を表わす図で
ある。１．は変換開始時刻でもある。 第２図は、決定された上位ビットと下位ビットの関係を
表わす図であり、上位ビットが３ビツト、下位ビットが
３ビツト、計６ビツトの場合で、ｖ＋は上位ビットの予
想値を求めるために用いられた時刻１＋での入力電圧値
、Ｖｔ 、 Ｖｓは変換開始時刻ｔ！ での入力電圧値
である。第３図は、決定された上位ビットと下位ビット
の関係を表わす図であり、下位ビットを決定する時に上
位ビットのＬＳＢ ３つ分の電圧幅に対してＡ／Ｄ変
換を施す場合を示す。第４図は本発明の一笑施例な示す
ブロック回路図であり、との実施例では上位ビットが２
ビツト、下位ビットが２ピツトである。第５図は、第４
図におけるエラー回復機能付きデコーダ部の詳細を示す
ブロック回路図である。 １・・・・・・アナログ電圧信号入力端子、２・・・・
・・比較用基準電圧入力端子、３・・・・・・クロック
信号入力端子、４〜１９・・・・・・基準電圧生成用抵
抗、２０〜２３・・・・・・上位ビット用基準電圧、２
４〜２７・・・・・・上位ビット用比較器、２８〜３１
・・・・・・上位ビット用比較器出力、３２〜４７・・
・・・・下位ビット用抵抗分割電圧、４８・・・・−・
マトリックススイッチ、４９〜６０・・・・・・下位ビ
ット用基準電圧、６１〜７２・・・・・・下位ビット用
比較器出力、７３・・・・・・エラー回復機能付きデコ
ーダ部、７４〜７８・・・・・・Ａ／Ｄ変換変換データ
端方端子９・・・・・・２ビツトデコーダ入力端子（一
部）、８０・・・・・・２ビツトデコーダ、８１〜８４
・・・・・・４ビツトデコーダ入力端子（一部）、８５
・・・・・・４ビツトデコーダ、８６・・・・・・加算
器、８７・・・・・・バッファ、８８・・・・・・出力
ハッ７ア。 代理人 弁理士 本 庄 伸 介 １＋ｔ２ 、、を第１ｒｌＡ 第２図 上イ負ビット 下イｔビー、
ト第３区
Claims (1)
- アナログ電圧を入力する端子と、比較用基準電圧を入力
する端子と、クロック信号を入力する端子と、前記比較
用基準電圧を分圧して互いに異なる値の複数の分圧基準
電圧を生成する抵抗網と、前記アナログ電圧を前記比較
用基準電圧および前記分圧基準電圧と比較して上位ビッ
トの予想値を生成する比較器群と、下位ビットの候補を
決定する比較器群と、前記上位ビット予想値生成比較器
群から出力された上位ビットの予想値に従って前記下位
ビット候補決定用の比較器と前記抵抗網とを接続するマ
トリックススイッチと、前記上位ビット予想値および下
位ビット候補から最終的なデジタル出力を生成するエラ
ー回復機能付きデコーダ部とから構成され、前記下位ビ
ット候補決定用比較器群は前記上位ビットの予想値に基
づいて、下位ビットの変換を本来必要な範囲より広い電
圧値領域について行ない下位ビット候補を決定し、前記
エラー回復機能付きデコーダ部は前記下位ビット候補を
受けて前記予想値の正当化または修正を行なうことを特
徴とする直並列型Ａ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13585987A JPS63299615A (ja) | 1987-05-29 | 1987-05-29 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13585987A JPS63299615A (ja) | 1987-05-29 | 1987-05-29 | 直並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299615A true JPS63299615A (ja) | 1988-12-07 |
Family
ID=15161436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13585987A Pending JPS63299615A (ja) | 1987-05-29 | 1987-05-29 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299615A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202224A (ja) * | 1989-01-31 | 1990-08-10 | Sony Corp | Ａｄ変換回路 |
| JPH04196923A (ja) * | 1990-11-28 | 1992-07-16 | Sharp Corp | アナログ／デジタル変換器 |
| JPH04282919A (ja) * | 1990-09-17 | 1992-10-08 | Motorola Inc | 多重クロック・サイクルを持つサブレンジ型アナログ・デジタル変換器 |
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| JPS50128449A (ja) * | 1974-03-15 | 1975-10-09 | ||
| JPS59119921A (ja) * | 1982-12-25 | 1984-07-11 | Toshiba Corp | アナログ・デイジタル変換器 |
| JPS6184122A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 多値デイジタル信号判別回路 |
-
1987
- 1987-05-29 JP JP13585987A patent/JPS63299615A/ja active Pending
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| JPH04282919A (ja) * | 1990-09-17 | 1992-10-08 | Motorola Inc | 多重クロック・サイクルを持つサブレンジ型アナログ・デジタル変換器 |
| JPH04196923A (ja) * | 1990-11-28 | 1992-07-16 | Sharp Corp | アナログ／デジタル変換器 |
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