JPH1185467A - 選別方法および選別回路 - Google Patents
選別方法および選別回路Info
- Publication number
- JPH1185467A JPH1185467A JP24842097A JP24842097A JPH1185467A JP H1185467 A JPH1185467 A JP H1185467A JP 24842097 A JP24842097 A JP 24842097A JP 24842097 A JP24842097 A JP 24842097A JP H1185467 A JPH1185467 A JP H1185467A
- Authority
- JP
- Japan
- Prior art keywords
- data
- code
- digit
- significant
- significant digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で複数のデータの中から高速に最
大値／最小値を選別可能な選別方法および選別回路を提
供すること。 【解決手段】 本発明の最大値／最小値の選別回路は、
少なくとも有意の最上位桁の位置がデータの値と対応す
るように、複数の入力データをそれぞれ符号変換するデ
コーダ１０、１１、符号変換されたデータの各桁同士の
論理和／論理積を取るゲート回路１２、１３、および最
上位桁の位置情報を２進コードに変換するエンコーダ１
４を含む。本発明においては、全てのデータを並列に符
号変換し、各データの各桁毎に並列に論理和あるいは論
理積を取り、符号変換とは逆のコード化（符号化）を行
うことにより、簡単な構成で、高速に最大値／最小値の
選別が可能となる。
大値／最小値を選別可能な選別方法および選別回路を提
供すること。 【解決手段】 本発明の最大値／最小値の選別回路は、
少なくとも有意の最上位桁の位置がデータの値と対応す
るように、複数の入力データをそれぞれ符号変換するデ
コーダ１０、１１、符号変換されたデータの各桁同士の
論理和／論理積を取るゲート回路１２、１３、および最
上位桁の位置情報を２進コードに変換するエンコーダ１
４を含む。本発明においては、全てのデータを並列に符
号変換し、各データの各桁毎に並列に論理和あるいは論
理積を取り、符号変換とは逆のコード化（符号化）を行
うことにより、簡単な構成で、高速に最大値／最小値の
選別が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は選別方法および選別
回路に関し、特に、複数のデータの中から高速に最大値
／最小値を選別可能な選別方法および選別回路に関する
ものである。
回路に関し、特に、複数のデータの中から高速に最大値
／最小値を選別可能な選別方法および選別回路に関する
ものである。
【０００２】
【従来の技術】従来、例えばデジタル処理されるＡＧＣ
回路においては、ある期間における入力信号の最大値を
検出して、この最大値に反比例する係数を算出し、入力
信号に乗算することによって、常に出力信号の最大値が
一定になるように制御している。また、クランプ回路に
おいては、ある期間における入力信号の最小値を検出し
て、この最小値と基準値との差である係数を算出し、入
力信号に加算することによって、常に出力信号の最小値
が一定になるように制御している。このような回路にお
いては、最大値／最小値選別回路が使用されていた。
回路においては、ある期間における入力信号の最大値を
検出して、この最大値に反比例する係数を算出し、入力
信号に乗算することによって、常に出力信号の最大値が
一定になるように制御している。また、クランプ回路に
おいては、ある期間における入力信号の最小値を検出し
て、この最小値と基準値との差である係数を算出し、入
力信号に加算することによって、常に出力信号の最小値
が一定になるように制御している。このような回路にお
いては、最大値／最小値選別回路が使用されていた。
【０００３】図６は、従来の最大値／最小値選別回路の
構成を示すブロック図である。ｎ個のデータは２個づつ
組み合わされて第１段目の比較器３０に入力される。各
比較器３０はそれぞれ入力データの内の大きい／小さい
データを出力し、各比較器３０の出力データは更に後段
の比較器３０に入力される。このようにトーナメント方
式によって順次データを比較していくことにより、最終
段の比較器３０から最大値／最小値が出力される。
構成を示すブロック図である。ｎ個のデータは２個づつ
組み合わされて第１段目の比較器３０に入力される。各
比較器３０はそれぞれ入力データの内の大きい／小さい
データを出力し、各比較器３０の出力データは更に後段
の比較器３０に入力される。このようにトーナメント方
式によって順次データを比較していくことにより、最終
段の比較器３０から最大値／最小値が出力される。
【０００４】
【発明が解決しようとする課題】上記のような、比較器
を使用した従来の最大値／最小値選別回路においては、
各比較器内において入力データの最上位ビットから最下
位ビットまでを順次比較していくので、演算に時間がか
かり、また、２のｎ乗個のデータを比較するためには比
較器をｎ段接続する必要がある。従って、全体の演算時
間が長くなってしまうという問題点があった。また、２
のｎ乗個のデータを比較するためには比較器が（２のｎ
乗−１）個必要であり、大規模な回路が必要となるとい
う問題点もあった。
を使用した従来の最大値／最小値選別回路においては、
各比較器内において入力データの最上位ビットから最下
位ビットまでを順次比較していくので、演算に時間がか
かり、また、２のｎ乗個のデータを比較するためには比
較器をｎ段接続する必要がある。従って、全体の演算時
間が長くなってしまうという問題点があった。また、２
のｎ乗個のデータを比較するためには比較器が（２のｎ
乗−１）個必要であり、大規模な回路が必要となるとい
う問題点もあった。
【０００５】本発明の目的は、前記のような従来技術の
問題点を解決し、簡単な構成で複数のデータの中から高
速に最大値／最小値を選別可能な選別方法および選別回
路を提供することにある。
問題点を解決し、簡単な構成で複数のデータの中から高
速に最大値／最小値を選別可能な選別方法および選別回
路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、少なくとも有
意の最上位桁の位置がデータの値と対応するように、複
数の入力データをそれぞれ符号変換する第１の工程、符
号変換されたデータの各桁同士の論理和／論理積を取る
第２の工程、最上位桁の位置情報を２進コードに変換す
る第３の工程を含む最大値／最小値の選別方法および該
方法を実行する選別回路に特徴がある。
意の最上位桁の位置がデータの値と対応するように、複
数の入力データをそれぞれ符号変換する第１の工程、符
号変換されたデータの各桁同士の論理和／論理積を取る
第２の工程、最上位桁の位置情報を２進コードに変換す
る第３の工程を含む最大値／最小値の選別方法および該
方法を実行する選別回路に特徴がある。
【０００７】本発明においては、全ての入力データを並
列に符号変換し、変換したデータの各桁毎に並列に論理
和あるいは論理積を取り、符号変換とは逆のコード化
（符号化）を行うことにより、簡単な構成で、高速に最
大値／最小値の選別が可能となる。
列に符号変換し、変換したデータの各桁毎に並列に論理
和あるいは論理積を取り、符号変換とは逆のコード化
（符号化）を行うことにより、簡単な構成で、高速に最
大値／最小値の選別が可能となる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
第１の実施例である最大値選別回路の構成を示すブロッ
ク図である。この最大値選別回路は、ｎ個のｍビット
（実施例ではｍ＝４とする）２進入力データＤ0〜Ｄn-1
を入力し、その内の最大値の２進コードをＤMAXとして
出力する。デコーダ１０、１１は各入力データに対応し
て設けられた符号変換器である。このデコーダ１０、１
１はｍビットの２進コードを入力し、（２のｍ乗−１）
ビットのデータを出力する。
を参照して詳細に説明する。図１は、本発明を適用した
第１の実施例である最大値選別回路の構成を示すブロッ
ク図である。この最大値選別回路は、ｎ個のｍビット
（実施例ではｍ＝４とする）２進入力データＤ0〜Ｄn-1
を入力し、その内の最大値の２進コードをＤMAXとして
出力する。デコーダ１０、１１は各入力データに対応し
て設けられた符号変換器である。このデコーダ１０、１
１はｍビットの２進コードを入力し、（２のｍ乗−１）
ビットのデータを出力する。
【０００９】図２は、デコーダ１０、１１の入力データ
と出力データとの関係を示す真理値表である。入力デー
タが４ビットである例を開示しており、その最上位ビッ
トをｄ、最下位ビットをａとする。表において、”Ｌ”
はローレベルあるいは”０”に相当し、”Ｈ”はハイレ
ベル、”１”、アクティブあるいは有意のビットに相当
する。例えばデコーダ１０、１１に入力データとして”
ＬＨＨＬ”（”６”に相当する２進コード）が入力され
た場合には、１５ビットの出力Ｙ14〜Ｙ0 として”ＬＬ
ＬＬＬＬＬＬＬＨＨＨＨＨＨ”というビットパターンが
出力され、下位（Ｙ0）から６ビット目（Ｙ5）までが全
て”Ｈ”となっている。
と出力データとの関係を示す真理値表である。入力デー
タが４ビットである例を開示しており、その最上位ビッ
トをｄ、最下位ビットをａとする。表において、”Ｌ”
はローレベルあるいは”０”に相当し、”Ｈ”はハイレ
ベル、”１”、アクティブあるいは有意のビットに相当
する。例えばデコーダ１０、１１に入力データとして”
ＬＨＨＬ”（”６”に相当する２進コード）が入力され
た場合には、１５ビットの出力Ｙ14〜Ｙ0 として”ＬＬ
ＬＬＬＬＬＬＬＨＨＨＨＨＨ”というビットパターンが
出力され、下位（Ｙ0）から６ビット目（Ｙ5）までが全
て”Ｈ”となっている。
【００１０】つまり、図２の表に示すように、このデコ
ーダ１０、１１は入力コードの値がｉであれば、ｉ桁目
までが”Ｈ”となる、即ち、最上位の有意（”Ｈ”）桁
の位置が入力データ値に対応するように符号変換を行
う。なお、このようなデコーダは、例えばアドレス入力
４ビット、出力１５ビットのＲＯＭを使用し、図２の真
理値表の内容を書き込むことによって容易に実現でき
る。また、図２の真理値表に基づき、一般的な論理回路
生成規則を利用して、ＡＮＤ、ＯＲ、ＮＯＴ等の基本論
理回路を組み合わせることにより、やはり容易に実現可
能である。
ーダ１０、１１は入力コードの値がｉであれば、ｉ桁目
までが”Ｈ”となる、即ち、最上位の有意（”Ｈ”）桁
の位置が入力データ値に対応するように符号変換を行
う。なお、このようなデコーダは、例えばアドレス入力
４ビット、出力１５ビットのＲＯＭを使用し、図２の真
理値表の内容を書き込むことによって容易に実現でき
る。また、図２の真理値表に基づき、一般的な論理回路
生成規則を利用して、ＡＮＤ、ＯＲ、ＮＯＴ等の基本論
理回路を組み合わせることにより、やはり容易に実現可
能である。
【００１１】図１に戻り、各デコーダ１０、１１の出力
信号は、同じ桁同士がそれぞれ複数の論理和ゲート１
２、１３に入力される。即ち、各デコーダ１０、１１の
出力の内、例えばＹ14は全て同じ論理和ゲート１２に接
続される。従って、論理和ゲートの数ｋはデコーダの出
力ビット数（２のｍ乗−１）、例えば１５と等しく、各
論理和ゲートの入力端子数は入力データ数ｎに等しい。
信号は、同じ桁同士がそれぞれ複数の論理和ゲート１
２、１３に入力される。即ち、各デコーダ１０、１１の
出力の内、例えばＹ14は全て同じ論理和ゲート１２に接
続される。従って、論理和ゲートの数ｋはデコーダの出
力ビット数（２のｍ乗−１）、例えば１５と等しく、各
論理和ゲートの入力端子数は入力データ数ｎに等しい。
【００１２】エンコーダ１４は、論理和ゲート１２、１
３の出力信号を入力し、最終的な出力であるＤMAXを出
力する符号変換器である。このエンコーダ１４は、デコ
ーダ１０、１１の符号変換規則と逆の変換を行う、即
ち、図２の真理値表の出力ビットパターン（表の右欄）
を入力し、該パターンと対応する入力コード（表の左
欄）を出力する。言い換えれば、このエンコーダ１４は
有意の最上位桁の位置（桁）情報を２進コードに変換す
るものである。このようなエンコーダは、やはりＲＯＭ
や基本論理回路の組み合わせによって容易に実現可能で
ある。
３の出力信号を入力し、最終的な出力であるＤMAXを出
力する符号変換器である。このエンコーダ１４は、デコ
ーダ１０、１１の符号変換規則と逆の変換を行う、即
ち、図２の真理値表の出力ビットパターン（表の右欄）
を入力し、該パターンと対応する入力コード（表の左
欄）を出力する。言い換えれば、このエンコーダ１４は
有意の最上位桁の位置（桁）情報を２進コードに変換す
るものである。このようなエンコーダは、やはりＲＯＭ
や基本論理回路の組み合わせによって容易に実現可能で
ある。
【００１３】図３は、図２の実施例の動作を示す説明図
である。この例においては入力データ数が３であり、各
データは４ビットで構成されているものとする。なお、
図３においては白丸が”０”、黒丸が”１”（有意）を
表すものとする。入力データ（Ａ）のＤ0、Ｄ1、Ｄ2が
それぞれ１０進数で”６”、”１３”、”９”であった
場合、デコーダ１０、１１によって変換された出力
（Ｂ）は、図示するようなビットパターンとなる。即
ち、Ｄ0に対応するパターンはＹ0〜Ｙ5のみが”１”で
あり、Ｄ1に対応するパターンはＹ0〜Ｙ12、Ｄ2に対応
するパターンはＹ0〜Ｙ8のみが”１”となる。
である。この例においては入力データ数が３であり、各
データは４ビットで構成されているものとする。なお、
図３においては白丸が”０”、黒丸が”１”（有意）を
表すものとする。入力データ（Ａ）のＤ0、Ｄ1、Ｄ2が
それぞれ１０進数で”６”、”１３”、”９”であった
場合、デコーダ１０、１１によって変換された出力
（Ｂ）は、図示するようなビットパターンとなる。即
ち、Ｄ0に対応するパターンはＹ0〜Ｙ5のみが”１”で
あり、Ｄ1に対応するパターンはＹ0〜Ｙ12、Ｄ2に対応
するパターンはＹ0〜Ｙ8のみが”１”となる。
【００１４】論理和ゲート１２、１３は各デコーダの出
力の同じ桁同士、即ち、図３（Ｂ）のビットパターンの
縦１列毎に論理和を取り、出力（Ｃ）を得る。この出力
（Ｃ）は、図示されているように、入力データの最大
値、即ちＤ1の”１３”に対応するビットパターンに等
しくなっている。エンコーダ１４は、論理和ゲート１
２、１３の出力ビットパターンを符号化し、出力コード
ＤMAXを得る。本発明の選別回路は、以上述べたような
構成および動作によって、従来例と比べて回路規模が小
さく、かつ高速に最大値を選別可能となる。
力の同じ桁同士、即ち、図３（Ｂ）のビットパターンの
縦１列毎に論理和を取り、出力（Ｃ）を得る。この出力
（Ｃ）は、図示されているように、入力データの最大
値、即ちＤ1の”１３”に対応するビットパターンに等
しくなっている。エンコーダ１４は、論理和ゲート１
２、１３の出力ビットパターンを符号化し、出力コード
ＤMAXを得る。本発明の選別回路は、以上述べたような
構成および動作によって、従来例と比べて回路規模が小
さく、かつ高速に最大値を選別可能となる。
【００１５】図４は、本発明を適用した第２の実施例で
ある最小値選別回路の構成を示すブロック図である。こ
の最小値選別回路は、ｎ個のｍ（実施例ではｍ＝４とす
る）ビット２進入力データＤ0〜Ｄn-1を入力し、その内
の最小値の２進コードをＤMINとして出力する。図４の
第２の実施例において、図１に示した第１の実施例と異
なるところは、図１の論理和ゲート１２、１３の代わり
に論理積ゲート２２、２３が設けられている点であり、
デコーダやエンコーダは図１に示した第１の実施例と同
じものである。
ある最小値選別回路の構成を示すブロック図である。こ
の最小値選別回路は、ｎ個のｍ（実施例ではｍ＝４とす
る）ビット２進入力データＤ0〜Ｄn-1を入力し、その内
の最小値の２進コードをＤMINとして出力する。図４の
第２の実施例において、図１に示した第１の実施例と異
なるところは、図１の論理和ゲート１２、１３の代わり
に論理積ゲート２２、２３が設けられている点であり、
デコーダやエンコーダは図１に示した第１の実施例と同
じものである。
【００１６】図４において、各デコーダ１０、１１の出
力信号は、同じ桁同士がそれぞれ複数の論理積ゲート２
２、２３に入力される。即ち、各デコーダ１０、１１の
出力の内、例えばＹ14は全て同じ論理積ゲート２２に接
続される。従って、論理積ゲートの数ｋはデコーダの出
力ビット数（２のｍ乗−１）、例えば１５と等しく、各
論理積ゲートの入力端子数は入力データ数ｎに等しい。
エンコーダ１４は、論理積ゲート２２、２３の出力信号
を入力し、最終的な出力であるＤMINを出力する。
力信号は、同じ桁同士がそれぞれ複数の論理積ゲート２
２、２３に入力される。即ち、各デコーダ１０、１１の
出力の内、例えばＹ14は全て同じ論理積ゲート２２に接
続される。従って、論理積ゲートの数ｋはデコーダの出
力ビット数（２のｍ乗−１）、例えば１５と等しく、各
論理積ゲートの入力端子数は入力データ数ｎに等しい。
エンコーダ１４は、論理積ゲート２２、２３の出力信号
を入力し、最終的な出力であるＤMINを出力する。
【００１７】このエンコーダ１４は、デコーダ１０、１
１の符号変換規則と逆の変換を行う、即ち、図２の真理
値表の出力ビットパターン（表の右欄）を入力し、該パ
ターンと対応する入力コード（表の左欄）を出力する。
このようなエンコーダは、やはりＲＯＭや基本論理回路
の組み合わせによって容易に実現可能である。
１の符号変換規則と逆の変換を行う、即ち、図２の真理
値表の出力ビットパターン（表の右欄）を入力し、該パ
ターンと対応する入力コード（表の左欄）を出力する。
このようなエンコーダは、やはりＲＯＭや基本論理回路
の組み合わせによって容易に実現可能である。
【００１８】図５は、図４の実施例の動作を示す説明図
である。この例においては入力データ数が３であり、各
データは４ビットで構成されているものとする。なお、
図５においては白丸が”０”、黒丸が”１”（有意）を
表すものとする。入力データ（Ａ）のＤ0、Ｄ1、Ｄ2が
それぞれ１０進数で”６”、”１３”、”９”であった
場合、デコーダ１０、１１によって変換された出力
（Ｂ）は、図示するようなビットパターンとなる。即
ち、Ｄ0に対応するパターンはＹ0〜Ｙ5のみが”１”で
あり、Ｄ1に対応するパターンはＹ0〜Ｙ12、Ｄ2に対応
するパターンはＹ0〜Ｙ8のみが”１”となる。
である。この例においては入力データ数が３であり、各
データは４ビットで構成されているものとする。なお、
図５においては白丸が”０”、黒丸が”１”（有意）を
表すものとする。入力データ（Ａ）のＤ0、Ｄ1、Ｄ2が
それぞれ１０進数で”６”、”１３”、”９”であった
場合、デコーダ１０、１１によって変換された出力
（Ｂ）は、図示するようなビットパターンとなる。即
ち、Ｄ0に対応するパターンはＹ0〜Ｙ5のみが”１”で
あり、Ｄ1に対応するパターンはＹ0〜Ｙ12、Ｄ2に対応
するパターンはＹ0〜Ｙ8のみが”１”となる。
【００１９】論理積ゲート２２、２３は各デコーダの出
力の同じ桁同士、即ち、図３（Ｂ）のビットパターンの
縦１列毎に論理積を取り、出力（Ｃ）を得る。この出力
（Ｃ）は、図示されているように、入力データの最小
値、即ちＤ0の”６”に対応するビットパターンと等し
くなっている。エンコーダ１４は、論理積ゲート２２、
２３の出力ビットパターンを符号化し、出力コードＤMI
Nを得る。第２実施例である最小値選別回路は、以上述
べたような構成および動作によって、やはり従来例と比
べて回路規模が小さく、かつ高速に最小値を選別可能と
なる。
力の同じ桁同士、即ち、図３（Ｂ）のビットパターンの
縦１列毎に論理積を取り、出力（Ｃ）を得る。この出力
（Ｃ）は、図示されているように、入力データの最小
値、即ちＤ0の”６”に対応するビットパターンと等し
くなっている。エンコーダ１４は、論理積ゲート２２、
２３の出力ビットパターンを符号化し、出力コードＤMI
Nを得る。第２実施例である最小値選別回路は、以上述
べたような構成および動作によって、やはり従来例と比
べて回路規模が小さく、かつ高速に最小値を選別可能と
なる。
【００２０】以上、実施例について開示したが、以下に
述べるような変形例も考えられる。実施例においては最
大値あるいは最小値のいずれか一方を選別する例を開示
したが、例えば第１の実施例と第２の実施例を組み合わ
せることにより、最大値と最小値を同時に選別すること
も可能である。この場合、デコーダは同じ構成であるの
で共用でき、ゲートとエンコーダを追加するのみで足り
る。実際の回路構成においては、例えばデコーダ出力を
負論理で構成することにより、第１の実施例の論理和ゲ
ートをＮＡＮＤ回路で構成することができ、また第２の
実施例の論理積ゲートをＮＯＲ回路でも構成可能であ
る。
述べるような変形例も考えられる。実施例においては最
大値あるいは最小値のいずれか一方を選別する例を開示
したが、例えば第１の実施例と第２の実施例を組み合わ
せることにより、最大値と最小値を同時に選別すること
も可能である。この場合、デコーダは同じ構成であるの
で共用でき、ゲートとエンコーダを追加するのみで足り
る。実際の回路構成においては、例えばデコーダ出力を
負論理で構成することにより、第１の実施例の論理和ゲ
ートをＮＡＮＤ回路で構成することができ、また第２の
実施例の論理積ゲートをＮＯＲ回路でも構成可能であ
る。
【００２１】最大値を選別する場合に、例えばデコーダ
として通常のデコーダ、即ち入力コードに対応する桁の
みが”１”となるようなデコーダを使用しても、本発明
を実施可能である。この場合には、エンコーダとしてプ
ライオリティエンコーダ、即ち入力ビットパターンの有
意（”１”）の最上位桁に対応するコードを出力するよ
うなエンコーダを使用すればよい。また、通常のデコー
ダを用いて最小値を選別する場合には、論理ゲートとし
ては論理和ゲートを使用し、入力ビットパターンの有意
（”１”）の最下位桁に対応するコードを出力するよう
なエンコーダを使用すればよい。
として通常のデコーダ、即ち入力コードに対応する桁の
みが”１”となるようなデコーダを使用しても、本発明
を実施可能である。この場合には、エンコーダとしてプ
ライオリティエンコーダ、即ち入力ビットパターンの有
意（”１”）の最上位桁に対応するコードを出力するよ
うなエンコーダを使用すればよい。また、通常のデコー
ダを用いて最小値を選別する場合には、論理ゲートとし
ては論理和ゲートを使用し、入力ビットパターンの有意
（”１”）の最下位桁に対応するコードを出力するよう
なエンコーダを使用すればよい。
【００２２】
【発明の効果】以上述べたように、本発明においては、
複数の入力データを並列に符号変換し、各データの各桁
毎に並列に論理和あるいは論理積を取り、符号変換とは
逆のコード化（符号化）を行うことにより、高速に最大
値／最小値の選別が可能となるという効果がある。ま
た、従来例に比べて回路規模が小さくなるという効果も
ある。
複数の入力データを並列に符号変換し、各データの各桁
毎に並列に論理和あるいは論理積を取り、符号変換とは
逆のコード化（符号化）を行うことにより、高速に最大
値／最小値の選別が可能となるという効果がある。ま
た、従来例に比べて回路規模が小さくなるという効果も
ある。
【図１】本発明の最大値選別回路の構成を示すブロック
図である。
図である。
【図２】デコーダの入力および出力データの関係を示す
真理値表である。
真理値表である。
【図３】図２の実施例の動作を示す説明図である。
【図４】本発明の最小値選別回路の構成を示すブロック
図である。
図である。
【図５】図４の実施例の動作を示す説明図である。
【図６】従来の最大値／最小値選別回路の構成を示すブ
ロック図である。
ロック図である。
１０、１１…デコーダ、１２、１３…論理和ゲート、１
４…エンコーダ、２２、２３…論理積ゲート、３０…比
較器
４…エンコーダ、２２、２３…論理積ゲート、３０…比
較器
Claims (6)
- 【請求項１】 少なくとも下記の３つの工程を含むこと
を特徴とする最大値の選別方法。 （１）少なくとも有意の最上位桁の位置がデータの値と
対応するように、複数の入力データをそれぞれ符号変換
する第１の工程。 （２）符号変換されたデータの各桁同士の論理和を取る
第２の工程。 （３）最上位桁の位置情報を２進コードに変換する第３
の工程。 - 【請求項２】 前記第１の工程において、有意の最上位
桁より小さい桁が全て有意の桁になるように、データが
符号変換されることを特徴とする請求項１に記載の最大
値の選別方法。 - 【請求項３】 下記の３つの工程を含む最小値の選別方
法。 （１）少なくとも有意の最上位桁の位置がデータの値と
対応するように、複数の入力データをそれぞれ符号変換
する第１の工程。 （２）符号変換されたデータの各桁同士の論理積を取る
第２の工程。 （３）最上位桁の位置情報を２進コードに変換する第３
の工程。 - 【請求項４】 前記第１の工程において、有意の最上位
桁より小さい桁が全て有意の桁になるように、データが
符号変換されることを特徴とする請求項３に記載の最小
値の選別方法。 - 【請求項５】 少なくとも有意の最上位桁の位置がデー
タの値と対応するように、複数の入力データをそれぞれ
符号変換するデコード手段と、 符号変換されたデータの各桁同士の論理和を取る論理和
手段と、 最上位桁の位置情報を２進コードに変換するエンコード
手段とを含むことを特徴とする最大値選別回路。 - 【請求項６】 少なくとも有意の最上位桁の位置がデー
タの値と対応するように、複数の入力データをそれぞれ
符号変換するデコード手段と、 符号変換されたデータの各桁同士の論理積を取る論理積
手段と、 最上位桁の位置情報を２進コードに変換するエンコード
手段とを含むことを特徴とする最小値選別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24842097A JPH1185467A (ja) | 1997-09-12 | 1997-09-12 | 選別方法および選別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24842097A JPH1185467A (ja) | 1997-09-12 | 1997-09-12 | 選別方法および選別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185467A true JPH1185467A (ja) | 1999-03-30 |
Family
ID=17177865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24842097A Pending JPH1185467A (ja) | 1997-09-12 | 1997-09-12 | 選別方法および選別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130358A (ja) * | 2008-11-27 | 2010-06-10 | Sumitomo Electric Ind Ltd | 復号装置 |
| JP2011139544A (ja) * | 2011-04-14 | 2011-07-14 | Sumitomo Electric Ind Ltd | 復号装置 |
| CN114136209A (zh) * | 2021-11-24 | 2022-03-04 | 京东方科技集团股份有限公司 | 一种眼球位置定位电路、方法、基板及虚拟现实穿戴设备 |
-
1997
- 1997-09-12 JP JP24842097A patent/JPH1185467A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130358A (ja) * | 2008-11-27 | 2010-06-10 | Sumitomo Electric Ind Ltd | 復号装置 |
| JP2011139544A (ja) * | 2011-04-14 | 2011-07-14 | Sumitomo Electric Ind Ltd | 復号装置 |
| CN114136209A (zh) * | 2021-11-24 | 2022-03-04 | 京东方科技集团股份有限公司 | 一种眼球位置定位电路、方法、基板及虚拟现实穿戴设备 |
| CN114136209B (zh) * | 2021-11-24 | 2023-11-24 | 京东方科技集团股份有限公司 | 一种眼球位置定位电路、方法、基板及虚拟现实穿戴设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2819006B2 (ja) | サーモメータ・バイナリ・エンコード方法 | |
| CA1222826A (en) | Analog to digital converter | |
| BR9506787A (pt) | Processos de converter uma série de palavras de informação de m-bit em um sinal modulado e de produzir um suporte de gravação dispositivos codificador decodificador gravador e de leitura sinal e suporte de gravação | |
| US5463395A (en) | Semi-flash type A/D converter employing a correction encoder for eliminating errors in the output signals due to noise, and a corresponding method therefor | |
| GB2223369A (en) | Analogue-to-digital converters | |
| US4975698A (en) | Modified quasi-gray digital encoding technique | |
| US6188347B1 (en) | Analog-to-digital conversion system and method with reduced sparkle codes | |
| US7250896B1 (en) | Method for pipelining analog-to-digital conversion and a pipelining analog-to-digital converter with successive approximation | |
| US6965331B2 (en) | Conversion arrangement and method for converting a thermometer code | |
| JP2635750B2 (ja) | 優先順位判定装置 | |
| JPH1185467A (ja) | 選別方法および選別回路 | |
| US4580131A (en) | Binarily weighted D to a converter ladder with inherently reduced ladder switching noise | |
| JPS63133720A (ja) | デジタル値をアナログ値へ変換する装置 | |
| US6816098B2 (en) | High-speed oversampling modulator device | |
| JPH03145887A (ja) | 予測符号化装置 | |
| JPH09107289A (ja) | エンコード回路及びアナログ／デジタル変換装置 | |
| KR102242402B1 (ko) | 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법 | |
| JP2805636B2 (ja) | 並列比較型ａ／ｄ変換器 | |
| JPS63299412A (ja) | シ−ケンシャル復号装置 | |
| JPH1093437A (ja) | 関数発生回路 | |
| JPH11102284A (ja) | 選別方法および選別回路 | |
| JP3206863B2 (ja) | コード変換方法及びコード変換器 | |
| JPS63299615A (ja) | 直並列型ａ／ｄ変換器 | |
| JP2594699B2 (ja) | ５ｂ６ｂ符号則逆変換回路 | |
| JPH0473329B2 (ja) |