JP2010130358A - 復号装置 - Google Patents
復号装置 Download PDFInfo
- Publication number
- JP2010130358A JP2010130358A JP2008302985A JP2008302985A JP2010130358A JP 2010130358 A JP2010130358 A JP 2010130358A JP 2008302985 A JP2008302985 A JP 2008302985A JP 2008302985 A JP2008302985 A JP 2008302985A JP 2010130358 A JP2010130358 A JP 2010130358A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- signal
- value
- bit
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Error Detection And Correction (AREA)
Abstract
【解決手段】第1変換部32は、第1の変換規則に基づいて、複数個の入力信号のそれぞれを変換して、複数個の第1変換信号を生成する。第2変換部42は、第2変換テーブルに従って、複数個の第1変換信号のビット単位の論理演算結果を表わす第2変換信号を生成する。第3変換部52は、第3の変換規則に基づいて、論理演算信号を変換して、複数個の入力信号のうちの第1順位の信号の値を表わす第3変換信号を生成する。
【選択図】図6
Description
この非特許文献2においては、受信系列に基づいて情報シンボルの事後確率を、トレリスに基づくMAP(最大事後確率)アルゴリズム、すなわちBCJRアルゴリズムに従って計算する。このトレリスにおいて前方向および後方向の繰返しを各状態について計算し、これらの前方向および後方向の繰返し値に基づいて、事後確率を求めている。この計算式において、加算/比較/選択/加算装置を用いて計算する。LDPC符号の算出においては、sum-product復号法に基づき、検査行列を生成し、異なるチェックノードからの値を利用して、推定値を算出するように回路を構成している。
図1は、この発明に従う復号装置を用いる通信システムの構成の一例を示す図である。図1において、通信システムは、送信側において、送信情報に誤り訂正用の冗長ビットを付加して送信符号を生成する符号化器1と、この符号化器1からの(K+M)(=N)ビットの符号を所定の方式に従って変調して通信路3へ出力する変調器2とを含む。
従って復号処理を行なって符号ビットCnを生成する。
また、集合A(m)およびB(n)は、2元M・N行列H=[Hmn]を復号対象のLDPC符号の検査行列とした場合、集合[1,N]={1,2,…,N}の部分集合である。
B(n)={m:Hmn=1} …(5)
すなわち、部分集合A(m)は、検査行列Hの第m行目において1が立っている列インデックスの集合を意味し、部分集合B(n)は、検査行列Hの第n列目において1が立っている行インデックスの集合を示す。
図4を参照して、行処理部12は、第1行処理部18−1〜第M行処理部18−Mを有する。
図6を参照して、この第1順位推定部22は、SL個(ここでは、SL=4)の絶対値信号のうち1個を除いた(SL−1)個の絶対値信号の最小値を示す信号を出力する装置である。第1順位推定部22は、取り除く1個が相違するSL個の最小値を示す信号を出力する。
図7を参照して、第1変換テーブル33では、絶対値信号の値と第1変換信号の値が1対1で対応する。この第1変換テーブル33では、絶対値信号は5ビットで表され、取り得る値の範囲が0〜Lであり、第1変換信号の取り得る値はLビットで表わされる。図7では、L=31であとしたが、Lは1以上の自然数であれば、どのような値でもよい。図7において、絶対値信号および第1変換信号は、それぞれ最下位ビットを最も左側に示している。本明細書における以下の説明でも、これと同様に、最下位ビットを左側に記す。
図8を参照して、第2変換テーブル43では、4個の1ビット入力(入力1、入力2、入力3、入力4)と4個の1ビット出力(出力1、出力2、出力3、出力4)との対応関係を定める。具体的には、出力1は、入力1を除く3個の入力(入力2、入力3、入力4)のビット論理積を表わす。出力2は、入力2を除く3個の入力(入力1、入力3、入力4)のビット論理積を表わす。出力3は、入力3を除く3個の入力(入力1、入力2、入力4)のビット論理積を表わす。出力4は、入力4を除く3個の入力(入力1、入力2、入力3)のビット論理積を表わす。ここで、ビット論理積とは、入力がすべて第1の論理値のときには第1の論理値を出力し、入力がそれ以外のときには第2の論理値を出力する演算の一形態である。
図9を参照して、第2変換信号(論理積信号)と第3変換信号との対応関係は、図7の第1変換テーブル33の対応関係を逆にしたものである。すなわち、第3変換テーブル53において第2変換信号に対応する第3変換信号の値は、第1変換テーブル33においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一である。
図10を参照して、第1変換部32は、4個の絶対値信号の変換を同時に並列して行なう。第1変換部32は、絶対値信号の個数分の第1メモリ部で構成される。ここでは、絶対値信号の個数が4個であるので、第1変換部32は、第1メモリ部(領域1)31−1と、第1メモリ部(領域2)31−2と、第1メモリ部(領域3)31−3と、第1メモリ部(領域4)31−4とを含む。
図11を参照して、第2変換部42は、4個の第1変換信号の変換を同時に並列して行なう。第2変換部42は、第1変換信号のビット数L個の変換部で構成される。すなわち、第1変換部42は、第1ビット変換部45−1と、第2ビット変換部45−2と、・・・、第Lビット変換部45−Lとを含む。
図12を参照して、第3変換部52は、4個の第2変換信号(論理積信号)の変換を同時に並列して行なう。第3変換部52は、絶対値信号の個数分の第3のメモリ部で構成される。ここでは、絶対値信号の個数が4個であるので、第3変換部52は、第3メモリ部(領域1)51−1と、第3メモリ部(領域2)51−2と、第3メモリ部(領域3)51−3と、第3メモリ部(領域4)51−4とを含む。
図13を参照して、この符号生成部21は、SL個(ここでは、SL=4)の符号ビットのうち1個を除いた(SL−1)個の符号ビットの排他的論理和演算の結果を表わす符号ビットを出力する装置である。符号生成部21は、取り除く1個が相違するSL個の符号ビットを出力する。
図14を参照して、第4変換テーブル63では、4個の1ビット入力(入力1、入力2、入力3、入力4)と4個の1ビット出力(出力1、出力2、出力3、出力4)との対応関係を定める。具体的には、出力1は、入力1を除く3個の入力(入力2、入力3、入力4)の排他的論理和を表わす。出力2は、入力2を除く3個の入力(入力1、入力3、入力4)の排他的論理和を表わす。出力3は、入力3を除く3個の入力(入力1、入力2、入力4)の排他的論理和を表わす。出力4は、入力4を除く3個の入力(入力1、入力2、入力3)の排他的論理和を表わす。
復号化器5は、上述のように専用のハードウエア装置で実現されるものに限られない。外部から復号プログラムをメモリにインストールし、コンピュータがこの復号プログラムをメモリから読出して実行することによって、復号化器5の機能を実現することとしてもよい。この場合、復号プログラムは、図15のフローチャートで示される動作手順で動作する。
次に、第m行処理部18−m(m=1〜M)の加算部20は、SL個の信号{βmn′:n′はHmn′=1を満たす、SL個の異なる数である}を受けて、それらと対数尤度比λn′とを加算して、加算結果{(λn′+βmn′):n′はHmn′=1を満たす、SL個の異なる数である}を出力する。ここでは、行重みSLは「4」であり、Hmn′=1を満たすn′は、n1、n2、n3、n4とする(ステップSP4)。
以上のように、本発明の実施形態の復号プログラムによれば、第1の実施形態と同様に、特許文献1に記載された方法に比べて、演算器の数を減らすことができる。また、一般に、複数の要素の最小値を検出する方法として、各要素の大小比較を行なうプログラムがある。このプログラムは、IF文などの分岐命令を必要とするが、分岐命令処理は、プログラムの実行クロック数を多く必要とする。そのため、このプログラムでは、最小値を検出するのに要する時間が長くなる。これに対して、本発明の実施形態の復号プログラムでは、最小値の探索を、テーブルを用いたビット論理演算によって行なうため分岐命令が不要となる。その結果、本発明の実施形態のプログラムでは、大小比較を実施する一般的なプログラムよりも、短時間で最小値を検出することができる。
本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、図8の第2変換テーブルとは異なる変換テーブルを用いる。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。
本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。
本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。
本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。
第2の実施形態は、テーブルと論理演算器の両方を用いて、第2変換信号および符号ビットを生成する復号装置に関する。
図25を参照して、第2変換部72は、第1変換部42から出力される6個の第1変換信号y1、y2、y3、y4、y5、y6を受けて、第2変換規則を定めた第2変換テーブル543で規定される対応関係で変換した6個の第2変換信号z1、z2、z3、z4、z5、z6を生成する。第2の変換規則では、6個の第1変換信号のうちの1個を除いて5個の第1変換信号のビット単位の論理積の結果を表わす第2変換信号が生成される。第2変換部72は、除かれる1個がそれぞれ相違する6種類の5個の第1変換信号を用いて、6個の第2変換信号を生成する。
論理積回路AND1−1は、第1変換信号y1、y2、y3の第1ビットの論理積Y1を算出する。論理積回路AND1−2は、第1変換信号y4、y5、y6の第1ビットの論理積Y2を算出する。
図26を参照して、第2変換テーブル543では、3個の第1の1ビット入力(入力1、入力2、入力3)および1個の第2の1ビット入力(入力4)と3個の1ビット出力(出力1、出力2、出力3)との対応関係を定める。
図27を参照して、第4変換部82は、6個の符号ビットU1、U2、U3、U4、U5、U6を受けて、第4変換規則を定めた第4変換テーブル563で規定される対応関係で変換した6個の符号ビットV1、V2、V3、V4、V5、V6を生成する。
排他的論理和回路EXOR1は、符号ビットU1、U2、U3の排他的論理和ER1を算出する。排他的論理和回路EXOR2は、符号ビットU4、U5、U6の排他的論理和ER2を算出する。
図28を参照して、第4変換テーブル563では、3個の第1の1ビット入力(入力1、入力2、入力3)および1個の第2の1ビット入力(入力4)と3個の1ビット出力(出力1、出力2、出力3)との対応関係を定める。
本変形例は、第2変換におけるビット論理演算をテーブルと論理演算器に分担させる分担の割合が、第2の実施形態と相違する。
論理積回路AND1−11は、第1変換信号y1、y2の第1ビットの論理積Y11を算出する。論理積回路AND1−12は、第1変換信号y3、y4の第1ビットの論理積Y12を算出する。論理積回路AND1−13は、第1変換信号y5、y6の第1ビットの論理積Y13を算出する。論理積回路AND1−14は、論理積Y12、Y13の論理積Y14を算出する。論理積回路AND1−15は、論理積Y11、Y13の論理積Y15を算出する。論理積回路AND1−16は、論理積Y11、Y12の論理積Y16を算出する。
図30を参照して、第2変換テーブル93では、2個の第1の1ビット入力(入力1、入力2)および1個の第2の1ビット入力(入力3)と2個の1ビット出力(出力1、出力2)との対応関係を定める。
本発明は、上記の実施の形態に限定されるものではなく、たとえば以下のような変形例を含む。
本発明の実施形態およびその変形例では、尤度が最小の信号を用いて低密度パリティ検査符号を復号する方法を説明した。この方法は、誤りがありそうな信号から順に誤り訂正を行なうので、迅速に一定精度の誤り訂正を行なうことができる。
第2変換信号の「111・・・1111」、「011・・・1111」、・・・、「000・・・0000」が、それぞれ、第3変換信号の「00000」、「00001」、・・・、「11111」に対応するように変形すればよい。
本発明の実施形態では、第1〜第4変換テーブルは、それぞれ個別のメモリ領域に保存されることとしたが、これに限定するものではなく、各変換に際して、同一のRAM(Random Access Memory)にロードすることとしてもよい。
本発明の実施形態の符号生成部では、外部値対数比αmnの符号を求めるために、第4変換テーブル、あるいは排他的論理和演算回路と第4変換テーブルを用いたが、排他的論理演算回路のみを用いてもよい。
図31を参照して、排他的論理和回路EXOR11は、符号ビットU2、U3の排他的論理和ER11を算出する。排他的論理和回路EXOR12は、符号ビットU1、U3の排他的論理和ER12を算出する。排他的論理和回路EXOR13は、符号ビットU1、U2の排他的論理和ER13を算出する。排他的論理和回路EXOR14は、符号ビットU1、U2の排他的論理和ER14を算出する。排他的論理和回路EXOR15は、排他的論理和ER1と符号ビットU4の排他的論理和ER15を符号ビットV1として生成する。排他的論理和回路EXOR16は、排他的論理和ER12と符号ビットU4の排他的論理和ER16を符号ビットV2として生成する。排他的論理和回路EXOR17は、排他的論理和ER3と符号ビットU4の排他的論理和ER17を符号ビットV3として生成する。排他的論理和回路EXOR18は、排他的論理和ER14と符号ビットU3の排他的論理和ER18を符号ビットV4として生成する。
排他的論理和回路EXOR19は、符号ビットU1、U2の排他的論理和ER19を算出する。排他的論理和回路EXOR20は、符号ビットU3、U4の排他的論理和ER20を算出する。排他的論理和回路EXOR21は、符号ビットU1と排他的論理和ER20の排他的論理和ER21を符号ビットV2として生成する。排他的論理和回路EXOR22は、符号ビットU2と排他的論理和ER20の排他的論理和ER22を符号ビットV1として生成する。排他的論理和回路EXOR23は、符号ビットU3と排他的論理和ER19の排他的論理和ER23を符号ビットV4として生成する。排他的論理和回路EXOR24は、符号ビットU4と排他的論理和ER19の排他的論理和ER24を符号ビットV3として生成する。
本発明の実施形態では、ビットごとの論理演算によって、絶対値信号の最小値を求めたが、これに限定されるものではない。
図33を参照して、比較器CMP1は、絶対値信号x2とx3の大きさを比較して、小さい方の信号CP1を出力する。比較器CMP1は、絶対値信号x1とx3の大きさを比較して、小さい方の信号CP2を出力する。比較器CMP3は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP3を出力する。比較器CMP4は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP4を出力する。比較器CMP5は、絶対値信号x4と信号CP1の大きさを比較して、小さい方の信号CP5を第3変換信号w1として出力する。比較器CMP6は、絶対値信号x4と信号CP2の大きさを比較して、小さい方の信号CP6を第3変換信号w2として出力する。比較器CMP7は、絶対値信号x4と信号CP3の大きさを比較して、小さい方の信号CP7を第3変換信号w3として出力する。比較器CMP8は、絶対値信号x3と信号CP4の大きさを比較して、小さい方の信号CP8を第3変換信号w4として出力する。
図34を参照して、比較器CMP9は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP9を出力する。比較器CMP10は、絶対値信号x3とx4の大きさを比較して、小さい方の信号CP10を出力する。比較器CMP11は、絶対値信号x1と信号CP10の大きさを比較して、小さい方の信号CP11を第3変換信号w2として出力する。比較器CMP12は、絶対値信号x2と信号CP10の大きさを比較して、小さい方の信号CP12を第3変換信号w1として出力する。比較器CMP13は、絶対値信号x3と信号CP9の大きさを比較して、小さい方の信号CP13を第3変換信号w4として出力する。比較器CMP14は、絶対値信号x4と信号CP9の大きさを比較して、小さい方の信号CP14を第3変換信号w3として出力する。
列処理部、16 ループ判定部、18−1 第1行処理部、18−2 第2行処理部、18−m 第m行処理部、18−M 第M行処理部、20 加算部、22,98,99 第1順位推定部、21,96,97 符号生成部、23 結合部、32 第1変換部、42,72 第2変換部、52 第3変換部、62,82 第4変換部、31−1〜31−4 第1メモリ部、41−1〜41−L,71−1−1,71−1−2,71−L−1,71−L−2,91−1−1,91−1−2,91−1−3 第2メモリ部、51−1〜51−4 第3メモリ部、61,81,83 第4メモリ部、45−1〜45−L 第Kビット変換部、95−1 第1ビット変換部、33,133,233,333,433 第1変換テーブル、43,93,143,543 第2変換テーブル、53,153,253,353,453 第3変換テーブル、63,563 第4変換テーブル、AND1−1,AND1−2,ANDL−1,ANDL−2,AND1−11〜AND1−16 論理積回路、EXOR1,EXOR2,EXOR11〜EXOR24 排他的論理和回路、CMP1〜CMP14 比較器。
Claims (10)
- 所定数の信号単位で復号を行なう復号装置であって、
N個(Nは2以上の自然数)の尤度を表わす入力信号の絶対値を表わす絶対値信号のうち、1個を除いた(N−1)個の絶対値信号の最大または最小である第1順位の信号の値または前記第1順位の信号の近似値を推定する第1順位推定部と、
前記第1順位推定部で推定された信号の値と前記1単位内の信号の符号とから新たな信号を生成して、前記新たな信号に基づいて前記1単位内の信号の推定信号系列を生成する受信信号推定部とを備え、
前記第1順位推定部は、
第1の変換規則に基づいて、前記N個の絶対値信号それぞれを変換して、N個の第1変換信号を生成する第1変換部と、
第2の変換規則に基づいて、N個の第1変換信号を変換して、N個の第2変換信号を生成する第2変換部とを備え、前記第2の変換規則では、前記N個の第1変換信号のうちの1個を除いて(N−1)個の第1変換信号のビット単位の所定の論理演算の結果を表わす第2変換信号が生成され、
第3の変換規則に基づいて、前記第2変換信号を変換して、(N−1)個の絶対値信号のうちの前記第1順位の信号の値または前記第1順位の信号の近似値を表わす第3変換信号を生成する第3変換部とを含み、
前記第2変換部は、除かれる1個がそれぞれ相違するN種類の(N−1)個の第1変換信号を用いて、N個の第2変換信号を生成し、前記第3変換部は、前記N個の第2変換信号を変換して、N個の第3変換信号を生成し、前記受信信号推定部は、前記N個の第3変換信号に基づいてN個の前記新たな信号を生成し、
前記第2変換部は、前記ビット単位の所定の論理演算の少なくとも一部について、入力と出力との関係を表わした第1テーブルを用いて、前記第2変換信号の各ビットを生成する、復号装置。 - 前記第1テーブルは、N個の1ビット入力とN個の1ビット出力との対応を定め、かつN個の出力の各々が、N個の入力のうちの対応する1個の入力以外の他のすべての入力についての前記所定の論理演算の結果を表わし、
前記第2変換部は、前記N個の第1変換信号の各ビットを前記第1テーブルの前記N個の入力として用い、前記入力に対する前記第1テーブルのN個の出力を前記N個の第2変換信号の各ビットとして生成する、請求項1記載の復号装置。 - 前記第1テーブルは、M個の第1の1ビット入力および1個の第2の1ビット入力と、M個の1ビット出力との対応を定め、かつM個の出力の各々が、M個の第1の入力のうちの対応する1個の入力以外の他のすべての入力についての前記所定の論理演算の結果を表わし、ただし、Mは1以上、(N−1)以下の自然数であり、
前記第2変換部は、
前記N個の第1変換信号のうちの(N−M)個の第1変換信号のビット単位の前記所定の論理演算を実行する少なくとも1つの第1の論理演算器をさらに備え、
前記第2変換部は、前記少なくとも1つの第1の論理演算器の論理演算結果の各ビットを前記テーブルの前記1個の第2の入力とし、かつ前記N個の第1変換信号のうちの残りのM個の第1変換信号の各ビットを前記第1テーブルの前記M個の第1の入力として用いることによって、前記M個の第2変換信号の各ビットを生成する、請求項1記載の復号装置。 - 前記第1の変換規則では、前記絶対値信号の値と前記第1変換信号の値が1対1に対応し、
前記第3の変換規則において、前記第2変換信号に対応する前記第3変換信号の値は、前記第1の変換規則において、前記第2変換信号と同一の値の前記第1変換信号に対応する前記絶対値信号の値と同一であり、
前記第1の変換規則では、前記絶対値信号の取り得る値の範囲は0からA(Aは1以上の自然数)までであり、かつ前記第1変換信号の取り得る値はAビットで表わされ、
前記第1の変換規則では、前記絶対値信号の値がk(0≦k≦A)のときに、前記第1変換信号の下位のk個のビットの値が第1の論理値であり、かつその他のビットの値が第2の論理値であるように変換され、
前記第2変換部は、前記ビット単位の所定の論理演算の結果として、各ビットにつき、前記複数個の第1変換信号の前記ビットの値がすべて前記第1の論理値のときには前記第1の論理値を出力し、それ以外のときには前記第2の論理値を出力する、請求項1〜3のいずれか1項に記載の復号装置。 - 前記第1の変換規則では、前記絶対値信号の値と前記第1変換信号の値が1対1に対応し、
前記第3の変換規則において、前記第2変換信号に対応する前記第3変換信号の値は、前記第1の変換規則において、前記第2変換信号と同一の値の前記第1変換信号に対応する前記絶対値信号の値と同一であり、
前記第1の変換規則では、前記絶対値信号の取り得る値は大きい順または小さい順に順序づけられる第1番目から第A番目までのA種類(Aは、2以上の自然数)であり、かつ前記第1変換信号の取り得る値はBビット(B≧(A−1))で表わされ、
前記第1の変換規則では、前記取り得る値のうちの第K番目の絶対値信号に対応する前記第1変換信号のビットのうち、値が第1の論理値であるビットが存在する場合に、前記取り得る値のうちの第(K+1)番目の絶対値信号に対応する前記第1変換信号については、値が第1の論理値であるビットの位置は、前記第K番目の絶対値信号に対応する第1変換信号のビットのうちの値が第1の論理値であるビットの位置と、さらに少なくとも1つのビットの位置とからなり、
前記第2変換部は、前記ビット単位の所定の論理演算の結果として、各ビットにつき、前記複数個の第1変換信号の前記ビットの値がすべて前記第1の論理値のときには前記第1の論理値を出力し、それ以外のときには前記第2の論理値を出力する、
ただし、Kは、1以上かつ(A−1)以下のすべての自然数である、請求項1〜3のいずれか1項に記載の復号装置。 - 前記第1の変換規則では、前記絶対値信号の1個または複数個が前記第1変換信号の1個に対応し、
前記第3の変換規則において、前記第2変換信号に対応する前記第3変換信号の値は、前記第1の変換規則において前記第2変換信号と同一の値の前記第1変換信号に対応する前記絶対値信号が1個のときには、前記1個の絶対値信号の値と同一であり、前記第2変換信号と同一の値の前記第1変換信号に対応する前記絶対値信号が複数個のときには、前記複数個の絶対値信号のうちの1つの値と同一であり、
前記第1の変換規則では、前記絶対値信号の取り得る値はAビット(Aは1以上の自然数)で表わされ、かつ前記第1変換信号の取り得る値はAビットで表わされ、
前記第1の変換規則では、前記絶対値信号のビットのうち、値が1である最も上位ビットが最下位ビットからk番目(1≦k≦A)のビットのときに、前記第1変換信号の下位のk個のビットの値が第1の論理値であり、かつその他のビットの値が第2の論理値であるように変換され、前記絶対値信号のビットのうち、すべてのビットの値が0のときには、前記第1変換信号のすべてのビットの値が第2の論理値であるように変換され、
前記第2変換部は、前記ビット単位の所定の論理演算の結果として、各ビットにつき、前記複数個の第1変換信号の前記ビットの値がすべて前記第1の論理値のときには前記第1の論理値を出力し、それ以外のときには前記第2の論理値を出力する、請求項1〜3のいずれか1項に記載の復号装置。 - 前記第3の変換規則では、前記論理演算信号の取り得る値はAビットで表わされ、かつ前記第2変換信号の取り得る値はAビットで表わされ、
前記第3の変換規則では、前記第2変換信号のビットのうち、値が第1の論理値である最も上位ビットが最下位ビットからk番目(1≦k≦A)のビットのときに、前記第3変換信号の最下位ビットからk番目のビットの値が1であり、かつその他のビットの値が0であるように変換され、前記第2変換信号のビットのうち、すべてのビットの値が第2の論理値のときには、前記第3変換信号のすべてのビットの値が0であるように変換される、請求項6記載の復号装置。 - 前記N個の尤度を表わす入力信号の符号ビットのうち1個を除いた(N−1)個の符号ビットの排他的論理和演算の結果を表わす符号ビットを生成する符号生成部をさらに備え、
前記符号生成部は、除かれる1個がそれぞれ相違するN種類の(N−1)個の符号ビットを用いて、N個の符号ビットを生成し、前記受信信号推定部は、前記N個の第3変換信号と前記生成されたN個の符号ビットに基づいて、N個の前記新たな信号を生成し、
前記符号生成部は、前記排他的論理和演算の少なくとも一部について、入力と出力との関係を表わした第2テーブルを用いて、前記符号ビットを生成する、請求項1記載の復号装置。 - 前記第2テーブルは、N個の1ビット入力とN個の1ビット出力との対応を定め、かつN個の出力の各々が、N個の入力のうちの対応する1個の入力以外の他のすべての入力の排他的論理和演算の結果を表わし、
前記符号生成部は、前記N個の入力信号の符号ビットを前記第2テーブルの前記N個の入力として用い、前記入力に対する前記第2テーブルのN個の出力を前記N個の符号ビットとして生成する、請求項8記載の復号装置。 - 前記第2テーブルは、M個の第1の1ビット入力および1個の第2の1ビット入力と、M個の1ビット出力との対応を定め、かつM個の出力の各々が、M個の第1の入力のうちの対応する1個の入力以外の他のすべての入力の排他的論理和演算の結果を表わし、ただし、Mは1以上、(N−1)以下の自然数であり、
前記符号生成部は、
前記N個の入力信号のうちの(N−M)個の入力信号の符号ビットの排他的論理和演算を実行する少なくとも1つの第2の論理演算器をさらに備え、
前記符号生成部は、前記少なくとも1つの第2の論理演算器の排他的論理和演算結果を前記第2テーブルの前記1個の第2の入力とし、かつ前記N個の入力信号のうちの残りのM個の入力信号の符号ビットを前記第2テーブルの前記M個の第1の入力として用いることによって、前記M個の符号ビットを生成する、請求項8記載の復号装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008302985A JP4728381B2 (ja) | 2008-11-27 | 2008-11-27 | 復号装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008302985A JP4728381B2 (ja) | 2008-11-27 | 2008-11-27 | 復号装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011090143A Division JP2011139544A (ja) | 2011-04-14 | 2011-04-14 | 復号装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010130358A true JP2010130358A (ja) | 2010-06-10 |
JP4728381B2 JP4728381B2 (ja) | 2011-07-20 |
Family
ID=42330409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008302985A Expired - Fee Related JP4728381B2 (ja) | 2008-11-27 | 2008-11-27 | 復号装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4728381B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1185467A (ja) * | 1997-09-12 | 1999-03-30 | Sony Corp | 選別方法および選別回路 |
WO2007007801A1 (ja) * | 2005-07-13 | 2007-01-18 | Mitsubishi Electric Corporation | 通信装置および復号方法 |
JP2007335992A (ja) * | 2006-06-12 | 2007-12-27 | Sumitomo Electric Ind Ltd | 第1順位推定装置および復号装置 |
-
2008
- 2008-11-27 JP JP2008302985A patent/JP4728381B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1185467A (ja) * | 1997-09-12 | 1999-03-30 | Sony Corp | 選別方法および選別回路 |
WO2007007801A1 (ja) * | 2005-07-13 | 2007-01-18 | Mitsubishi Electric Corporation | 通信装置および復号方法 |
JP2007335992A (ja) * | 2006-06-12 | 2007-12-27 | Sumitomo Electric Ind Ltd | 第1順位推定装置および復号装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4728381B2 (ja) | 2011-07-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3891186B2 (ja) | 復号装置および前処理装置 | |
JP4777261B2 (ja) | 復号装置及び通信装置 | |
US9203433B2 (en) | Error correcting decoding apparatus for decoding low-density parity-check codes | |
JP2012500514A (ja) | 複数のチェックノード・アルゴリズムを用いる誤り訂正デコーダ | |
JP2004147318A (ja) | Ldpc復号化装置及びその方法 | |
JP2012060450A (ja) | 誤り訂正復号器、メモリコントローラ及び受信機 | |
JP2011004229A (ja) | 復号方法及び復号装置 | |
Yeo et al. | Improved hard-reliability based majority-logic decoding for non-binary LDPC codes | |
CN111164897B (zh) | 广义低密度奇偶校验码 | |
JP4353204B2 (ja) | 第1順位推定装置、復号装置、第1順位推定プログラムおよび復号プログラム | |
JP4728381B2 (ja) | 復号装置 | |
JP2011139544A (ja) | 復号装置 | |
JP4645640B2 (ja) | 復号器、受信装置及び符号化データの復号方法 | |
JP2008153874A (ja) | 軟判定復号装置、軟判定復号方法および軟判定復号プログラム | |
JP2012085180A (ja) | 信号処理回路及び受信装置 | |
JP4341646B2 (ja) | 復号装置 | |
JP4973647B2 (ja) | 誤り訂正符号の復号評価装置 | |
JP2008236387A (ja) | 軟判定復号装置および軟判定復号プログラム | |
JP5811212B2 (ja) | 誤り訂正復号装置 | |
JP2008147764A (ja) | 軟判定復号装置および軟判定復号プログラム | |
JP2019213217A (ja) | 誤り訂正復号装置 | |
JP4341643B2 (ja) | 復号装置 | |
JP2017212758A (ja) | 誤り訂正復号装置 | |
JP2010130342A (ja) | 復号器 | |
JP2012151913A (ja) | 軟判定復号装置および軟判定復号プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110414 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4728381 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |