JPH1093437A

JPH1093437A - 関数発生回路

Info

Publication number: JPH1093437A
Application number: JP24743296A
Authority: JP
Inventors: Susumu Hara; 進原
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】簡素な回路構成で、出力信号を滑らかにする関
数発生回路を提供すること。【解決手段】アナログ入力信号レベルに応じて、確率的
に複数のデジタル値を出力するΔΣ変調器と、前記アナ
ログ入力信号を変数とし、当該変数に対する予め定めた
関数の値を生成するように、前記デジタル値に応じてデ
コード出力を行うデジタルデコーダと、デコード出力を
デジタルアナログ変換するＤＡ変換器と、デジタルアナ
ログ変換されたアナログ信号に対して、その所定の低域
成分を通過させて出力するフィルタと、を含む関数発生
回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力信号
を変数として、当該変数に対する任意の関数値を出力す
る関数発生回路に係わり、特に、簡素な構成で出力を滑
らかにするアナログ関数発生回路に関する。

【０００２】

【従来の技術】従来、アナログ入力信号を変数として、
予め定めた関数の当該変数に対する値を出力するための
関数発生回路としては、アナログ処理するものが提案さ
れており、例えば、アナログ入力信号をアナログ回路の
みを用いてアナログのまま処理するように回路構成され
たものが考えられる。具体的には、演算増幅器を用いた
加算器等がこれにあたる。また、アナログ入力信号を、
一度ＡＤ変換器を用いてアナログデジタル変換（ＡＤ変
換）してデジタルコードを得て、デジタルコードをデジ
タルデコーダでデコードし、デコード結果ををＤＡ変換
器によりデジタルアナログ変換（ＤＡ変換）するものも
提案されていた。図１に、このような関数発生回路の１
構成例を示している。この関数発生回路は、アナログ入
力信号を、例えば、８ビットのデジタル信号に変換する
ＡＤ変換器１０と、デジタル信号に対応するデコード値
を出力するデジタルデコーダ２０と、デコード結果をＤ
Ａ変換してアナログ出力信号として出力するＤＡ変換器
３０とを有して構成されている。そして、例えば、この
回路が、アナログ入力信号を変数として、その３乗の値
を出力する関数発生回路であるならば、ＡＤ変換器１０
の出力に対応するアドレスに、アナログ入力信号の３乗
の値を格納しておくように、ＲＯＭ等でデジタルデコー
ダ２を構成しておき、デジタルデコーダ２は、ＡＤ変換
器１０の出力に対応するアドレスに格納された値を、Ｄ
Ａ変換器３０に出力して、３乗関数を生成するように回
路が動作する。

【０００３】

【発明が解決しようとする課題】しかしながら、アナロ
グ回路のみを用いて関数発生回路を構成する場合にあっ
ては、望まれる関数毎にアナログ回路を設計する必要で
あり、多大な開発工数を要してしまうとともに、回路素
子の不完全性や精度ばらつきにより出力信号が誤差を有
しやすくなるという問題があった。また、関数が複雑に
なるにつれて、回路規模が大きくなってしまうという問
題もあった。そこで、このような課題を解決するため
に、アナログ入力信号を一旦ＡＤ変換して、デジタルデ
コーダを用いる関数発生回路を採用することが好ましい
が、図１に示すように、ＡＤ変換器１０やＤＡ変換器３
０を用いる場合、アナログ入力信号の変化に応じて、滑
らかに変化する出力信号を得るには、ＡＤ変換器１０お
よびＤＡ変換器３０のビット数を多くする必要があるこ
とから、変換器の回路規模が増大してしまい、関数発生
回路をＩＣ化した場合のコスト上昇の主要因となってい
た。

【０００４】また、変換器の回路規模を非常に大きくし
ても、ＡＤ変換器１０では、連続した出力信号とならな
いことから、最終段でのアナログ出力値が不連続になる
という問題があった。

【０００５】そこで、本発明は、上記未解決の課題を解
決するためになされたものであり、その目的は、簡易な
回路構成で出力を滑らかする、アナログ入力を変数とす
る任意の関数を発生可能な関数発生回路を提供する点に
ある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、アナログ入力信号レ
ベルに応じて、確率的に複数のデジタル値を出力するΔ
Σ変調器と、前記アナログ入力信号を変数とし、当該変
数に対する予め定めた関数の値を生成するように、前記
デジタル値に応じてデコード出力を行うデジタルデコー
ダと、デコード出力をデジタルアナログ変換するＤＡ変
換器と、デジタルアナログ変換されたアナログ信号に対
して、その所定の低域成分を通過させて出力するフィル
タと、を含む関数発生回路が提供される。

【０００７】また、本発明の他の態様によれば、以下に
示す方法も考えられる。即ち、与えたアナログ入力信号
を変数として、予め定めた関数の当該変数に対する値を
発生させる方法であって、アナログ入力信号レベルに応
じて確率的に複数のデジタル値を出力させるΔΣ変調器
にアナログ入力信号を与え、与えたアナログ入力信号を
変数とし、デコーダによって、当該変数に対する予め定
めた関数の値を生成するように、前記デジタル値に応じ
たデコード出力を行わせ、ＤＡ変換器によって、前記デ
コード出力をデジタルアナログ変換し、デジタルアナロ
グ変換されたアナログ信号に対して、その所定の低域成
分をフィルタで通過させる関数発生方法である。

【０００８】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図２に、本発明にかかる実施形態
である関数発生回路の構成を示す。本関数発生回路は、
Ｎビットのデジタル信号を出力するΔΣ変調器１と、Ｎ
ビット入力Ｍビット出力のデジタルデコーダ２と、Ｍビ
ット入力のＤＡ変換器３と、アナログ信号の所定低域成
分を通過させる低域通過フィルタ４とを有して構成され
ている。

【０００９】ここで、低域通過フィルタ４は、ＤＡ変換
器３の出力の時間平均を求めるための手段であり、例え
ば、アクティブフィルタや、抵抗とコンデンサからなる
パッシブフィルタで実現可能であり、通過帯域は回路定
数の選択により任意に設定可能である。また、デジタル
デコーダ２は、Ｎビット入力Ｍビット出力のハードワイ
アードデコーダやＮビットのアドレスを持つＭビット語
長のメモリー（ＲＯＭ等のメモリデバイス）によって実
現できる。よって、ＲＯＭによってデジタルデコーダを
構成する場合には、アナログ信号を変数として、実現し
たい関数の、当該変数に対する値を所定のアドレスに格
納しておくことにより、任意の関数を発生させることが
可能な回路を実現できることになる。

【００１０】さて、図３に、Ｎビット出力ΔΣ変調器１
の構成例を示す。Ｎビット出力ΔΣ変調器１は、アナロ
グ入力（Ａｉｎ）を加算し、フィードバック値を減算す
るアナログアナログ加減算器８と、このアナログ加減算
器８に接続されたゲインＧのアナログ積分器５（実際に
はゲインＧの増幅器と考えらればよい）と、積分器の出
力側に接続されているＮビットＡＤ変換器６と、該ＡＤ
変換器６の出力側にデジタル入力側が接続されているＮ
ビットＤＡ変換器７とを有し、ＡＤ変換器６の出力がデ
ジタルデコーダ２に接続されるデジタル出力となってい
る。そして、注目すべきは、ＤＡ変換器７は、ΔΣ変調
器１のフィードバック帰還ループを構成しており、アナ
ログ積分器５のゲインＧが非常に大きいので、ΔΣ変調
器１は、アナログ入力（Ａｉｎ）とＤＡ変換器７のアナ
ログ出力値とが一致するように動作している。なお、こ
のようなΔΣ変調器１の構成自体は公知・公用の技術で
あるので、詳細な構成説明は行わず、極力概要のみを説
明するに留めるものとする。

【００１１】ΔΣ変調器１において、ＤＡ変換器７のＩ
番目と（Ｉ＋１）番目のコードに対応する出力レベルの
間に入力信号がある場合、ΔΣ変調器１はコードＩとコ
ード（Ｉ＋１）を出力し、それぞれのコードの出力頻度
は（１）式１に従うことになる。

【００１２】Ａ（Ｉ）×Ｐ（Ｉ）＋Ａ（Ｉ＋１）×Ｐ（Ｉ＋１）＝Ａｉｎ（１）但し、Ａｉｎ：アナログ入力レベル、Ａ（Ｉ）：コード
Ｉに対応するＤＡ変換器７のアナログ出力レベル、Ａ
（Ｉ＋１）：コード（Ｉ＋１）に対応するＤＡ変換器７
のアナログ出力レベル、Ｐ（Ｉ）：コードＩが出力され
る確率、Ｐ（Ｉ＋１）：コード（Ｉ＋１）が出力される
確率。

【００１３】つまり、ΔΣ変調器１の出力コードの平均
は、入力信号レベル（Ａｉｎ）に最も近い二つの出力コ
ードで入力レベルを線形補間したものとなる。コード
「Ｉ」に対応したデジタルデコーダ２の出力をＤＥＣ
（Ｉ）（ＤＥＣは、デコードしたことを示す関数であ
る）、コード「Ｉ＋１」に対応したデジタルデコーダ２
の出力をＤＥＣ（Ｉ＋１）とすると、上記アナログ入力
（Ａｉｎ）に対応したＤＡ変換器７の入力コードの平均
は、ＤＥＣ（Ｉ）とＤＥＣ（Ｉ＋１）の線形補間値とな
り、関数発生回路のアナログ出力レベルも、ＤＥＣ
（Ｉ）に対応したアナログ出力レベルと、ＤＥＣ（Ｉ＋
１）に対応したアナログ出力レベルの線形補間レベルと
なる。

【００１４】このことについて、図４、５、６、８等を
参照して若干具体的に説明する。図４にＡＤ変換器６の
特性を示す。以下、Ａｉｎは「−２」から「＋２」まで
変化可能とする。ＡＤ変換器６は、「−２」から「＋
２」までのアナログ入力に対して、その出力値を５値に
変化する。したがって、ΔΣ変調器１は、３ビット５値
となる。また、図４に示すように、ＡＤ変換器６は、
０、±０．４、±１．２の５値の基準レベル（横軸側）
を有している。

【００１５】一方、図５は、ΔΣ変調器１に用いている
３ビット５値のＤＡ変換器７の特性を示す。デジタル入
力「０」、「±１」、「±２」の夫々に対して、アナロ
グ値「０」、「±１」、「±２」を出力する。そして、
本ＤＡ変換器７を用いたΔΣ変調器１では、アナログ入
力レベル（Ａｉｎ）が例えば「１」の時には、ほとんど
の場合（即ち、確率的に１００（％））に「１」のデジ
タルコードのみが出力される。また、例えば、アナログ
入力レベルが「０．５」の時には「０」のデジタルコー
ドと「１」のデジタルコードとが夫々５０（％）の確率
で出力される。また、アナログ入力レベルが「１．５」
の時には「１」のデジタルコードと「２」のデジタルコ
ードがそれぞれ５０（％）の確率で出力されることにな
る。他の値（確率的に１００（％）以外の値）も同様
に、（１）式にしたがって、最も近い２つの値の確率の
和の値として出力される。

【００１６】また、図６には、デジタルデコーダの特性
例を示しており、この場合、入力信号の３乗の値をデコ
ード出力するように、即ち、デコーダ出力がデコーダ入
力の３乗となるように、予めＲＯＭ内のアドレスに対応
する値を記憶してデジタルデコーダを構成している。し
たがって、デコーダ入力「０」、「±１」、「±２」の
夫々に対して、アナログ値「０」、「±１」、「±８」
が出力されるような入出力特性となっている。

【００１７】さて、図８には、デジタル入力（Ａｉｎ）
と、ΔΣ変調器１の出力（ΔΣｏｕｔ）と、デジタルデ
コーダ２の出力（Ｄｅｃｏｕｔ）と、ＤＡ変換器３の出
力（ＤＡｏｕｔ）とを示している。そして、この関数発
生回路は、Ａｉｎ（ｘ）の３乗の値が関数値（ｘ³）と
して出力されるようになっている。Ａｉｎが「０」のと
き、図４、５よりΔΣｏｕｔが「０」、図６よりＤｅｃ
ｏｕｔが「０」、したがって、ＤＡｏｕｔが「０」にな
る。同様に、Ａｉｎが「−１」のとき、図４、５よりΔ
Σｏｕｔが「−１」、図６よりＤｅｃｏｕｔが「−
１」、したがって、ＤＡｏｕｔが「−１」になり、ま
た、Ａｉｎが「−２」のとき、図４、５よりΔΣｏｕｔ
が「−２」、図６よりＤｅｃｏｕｔが「−８」、したが
って、ＤＡｏｕｔが「−８」となる。

【００１８】ところで、確率的に１００（％）をとる２
点の間に存在する点、例えば、Ａｉｎが「−０．５」の
とき、図４、５よりΔΣｏｕｔが、上記（１）式にした
がって、「０が５０（％）、−１が５０（％）」の出力
値となり、図６よりＤｅｃｏｕｔも「０が５０（％）、
−１が５０（％）」の出力値となり、したがって、ＤＡ
ｏｕｔも「０が５０（％）、−１が５０（％）」の出力
値となる。同様に、Ａｉｎが「−１．５」のとき、図
４、５よりΔΣｏｕｔが、上記（１）式にしたがって、
「−１が５０（％）、−２が５０（％）」の出力値とな
り、図６よりＤｅｃｏｕｔも「−１が５０（％）、−２
が５０（％）」の出力値となり、したがって、ＤＡｏｕ
ｔも「−１が５０（％）、−２が５０（％）」の出力値
となる。

【００１９】このように、図８では、Ａｉｎが負の値の
数例を示しただけであるが、コード「Ｉ」に対応したデ
ジタルデコーダの出力をＤＥＣ（Ｉ）、コード「Ｉ＋
１」に対応したデジタルデコーダの出力をＤＥＣ（Ｉ＋
１）とすると、上記アナログ入力に対応したＤＡ変換器
７の入力コードの平均は、ＤＥＣ（Ｉ）とＤＥＣ（Ｉ＋
１）の線形補間となり、アナログ出力レベルもＤＥＣ
（Ｉ）に対応したアナログ出力レベルと、ＤＥＣ（Ｉ＋
１）に対応したアナログ出力レベルの線形補間レベルと
なる。そして、デジタルデコーダ２のデコード値は、Ｄ
Ａ変換器３でデジタル変換され、さらに、低域通過フィ
ルタ４によって時間平均されて、関数値となってアナロ
グ出力される。このようにして、３ビット５値ΔΣ変調
器を用い、入力信号の３乗の値となる関数を発生する回
路動作が実現できる。

【００２０】図７は、図５に示すような入出力特性を有
するＤＡ変換器７を用いたΔΣ変調器１と、図６に示す
ような入出力特性を有するデジタルデコーダ２を用い、
本発明の回路を構成した場合の、回路全体のアナログ入
出力特性を示したものである。従来のように、出力が階
段状にならずに滑らかになる。これは、（確率的に１０
０（％）をとる）２点の間に存在する点の値が、該２点
の値で直線補間されるためである。

【００２１】なお、上記の実施形態では説明の簡略化の
ために、ビット数の少ないΔΣ変調器１を例に取り説明
してきたが、ΔΣ変調器１のビット数を増加することに
より、より近似精度の良い関数を発生させることができ
る。

【００２２】以上のように、本実施形態によれば、アナ
ログ入力信号レベルに応じて確率的に複数のデジタル値
を出力させるΔΣ変調器にアナログ入力信号を与え、与
えたアナログ入力信号を変数とし、デコーダによって、
当該変数に対する予め定めた関数の値を生成するよう
に、前記デジタル値に応じたデコード出力を行わせ、Ｄ
Ａ変換器によって、前記デコード出力をデジタルアナロ
グ変換し、デジタルアナログ変換されたアナログ信号に
対して、その所定の低域成分をフィルタで通過させるの
で、簡易な回路構成で、アナログ入力に応じた任意のア
ナログ出力波形を得られ、しかも出力波形が滑らか、か
つ、誤差を小さくできるとともに、デジタルデコーダの
メモリ量やΔΣ変調器１に用いるＡＤ変換器のビット数
が小さくなる、とういう効果を奏する。

【００２３】

【発明の効果】以上説明したように、本発明にかかる関
数発生回路によれば、ΔΣ変調器を用いて、アナログ入
力信号レベル（変数）に応じて、確率的に複数のデジタ
ル値を出力するようにしたので、従来の関数発生回路に
比べ、デジタルデコーダの回路規模が小さくてすみ、ま
た、フィルタから出力される信号も滑らかに変化し、ア
ナログ入力信号レベルに対する所望の関数出力との出力
誤差が小さくなる、という効果がある。

【図面の簡単な説明】

【図１】従来の関数発生回路の構成図である。

【図２】本発明にかかる関数発生回路の実施形態の構成
図である。

【図３】ΔΣ変調器の構成図である。

【図４】ＡＤ変換器６の入出力特性の説明図である。

【図５】ＤＡ変換器７の入出力特性の説明図である。

【図６】デジタルデコーダ２の入出力特性の説明図であ
る。

【図７】本発明にかかる関数発生回路の実施形態におけ
る入出力特性の説明図である。

【図８】本発明の実施形態の説明図である。

【符号の説明】

１ ΔΣ変調器２デジタルデコーダ３ＤＡ変換器４低域通過フィルタ５アナログ積分器６ＡＤ変換器７ＤＡ変換器８アナログ加減算器１０ＡＤ変換器２０デジタルデコーダ３０ＤＡ変換器

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号レベルに応じて、確率
的に複数のデジタル値を出力するΔΣ変調器と、前記アナログ入力信号を変数とし、当該変数に対する予
め定めた関数の値を生成するように、前記デジタル値に
応じてデコード出力を行うデジタルデコーダと、デコード出力をデジタルアナログ変換するＤＡ変換器
と、デジタルアナログ変換されたアナログ信号に対して、そ
の所定の低域成分を通過させて出力するフィルタと、を
含む関数発生回路。