JP2747892B2 - 電子楽器 - Google Patents
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- JP2747892B2 JP2747892B2 JP7180820A JP18082095A JP2747892B2 JP 2747892 B2 JP2747892 B2 JP 2747892B2 JP 7180820 A JP7180820 A JP 7180820A JP 18082095 A JP18082095 A JP 18082095A JP 2747892 B2 JP2747892 B2 JP 2747892B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は楽音波形発生の過程にお
いて、波形加算の桁あふれを防止できる電子楽器に関す
るものである。 【０００２】 【従来の技術】従来のデジタル方式による楽音波形合成
手段内において、図５の（ａ）と（ｂ）のような２つの
波形が合成されたとするとき、これら（ａ）と（ｂ）の
波形を単純に加算すると、図５（ｃ）のような波形が得
られうることが考えられる。 【０００３】これは桁上りのビットが消失してしまい、
加算結果に寄与できないために起こる現象であるが、こ
の波形のスペクトル構成は同図（ａ），（ｂ）の波形が
持っているスペクトル成分に加え、桁あふれによる波形
の鋭角化にともなったノイズ的な高調波成分も含まれ
る。 【０００４】 【発明が解決しようとする課題】このノイズ成分は、時
として原波形の音がわからなくなるほどのものであり、
桁あふれの発生している図５（ｃ）のような波形の音は
もはや楽音とは呼べずノイズそのものである。また桁あ
ふれの発生を防ごうとすれば加算前の波形（ａ）（ｂ）
のレベルを小さくしなければならない。ここで加算すべ
き波形が多くなった場合それぞれの波形のレベルは波形
の数に比例させて小さくしなければならない。その結
果、加算する波形のダイナミックレンジは狭くなり、音
質の低下を招くという問題点があった。 【０００５】本発明は上記のような点に鑑みてなされた
もので、その目的は加算する波形のダイナミックレンジ
が狭くなるのを防ぎ、加算された波形にも桁あふれが発
生しないように波形を矯正することである。 【０００６】 【課題を解決するための手段】前記目的を達成するた
め、本発明は、演算波形データを累積加算して記憶する
加算記憶手段と、この加算記憶手段に記憶された波形デ
ータの出力時に桁あふれがあれば最大値又は最小値を出
力するリミッタ手段とを具え、上記加算記憶手段におい
て演算波形データを累積加算して記憶する場合は、ビッ
ト数を増やして行うものである。 【０００７】 【作用】図１（ａ）〜（ｃ）の原理説明図に示すよう
に、図５の従来例と同様に、図１（ａ）と同図（ｂ）を
加算した同図（ｃ）の波形においては、波形レベル上限
又は下限をリミッタ回路で切取り平坦にする。この場
合、切取り口には鋭角的な部分が生じるので若干のノイ
ズ成分が発生する。しかし、桁あふれをした場合の図５
（ｃ）に生じたひずみよりは格段に少なく、原音がわか
らなくなるというものではなく、音作りに余裕を持たせ
ることができる。また、リミッタ回路の構成は簡単なも
のであり、コストを上げることなく大きな効果が得られ
る。 【０００８】 【実施例】図２は本発明の実施例１の構成説明図であ
り、リミッタ効果を持たせた波形演算回路の出力部に近
い部分の回路構成である。破線で囲まれた部分２０がリ
ミッタ回路である。 【０００９】まず、波形記憶ＲＡＭ１６の記憶されたあ
る系列の波形をリードライト信号φ2にしたがって読出
し、ラッチ（ＬＡＴＣＨ）１８にラッチ信号φ4でラッ
チする。アダー（ＡＤＤＥＲ）１１は１６ビット加算器
であり、この回路の前段の波形演算部で計算、合成され
た波形データと、ラッチ１８にラッチされている波形と
を加算する働きを持つ。波形記憶ＲＡＭ１６には音色数
分のメモリがあり、それらは系列と呼ばれている。系列
内に貯えられた波形データは周期的にリード／ライトさ
れており、アダー１１ではラッチ１８に貯えられた波形
データと同系列の波形データの加算が行なわれるように
なっている。 【００１０】系列加算された波形データは１７ビットデ
ータとなり、ラッチ１２へ向かう。ラッチ１２はφ1に
より定期的にリフレッシュされており、アダー１１より
送られてくる系列ごとの波形データはφ1によりラッチ
される。 【００１１】ラッチ１２の出力はリミッタ回路２０に入
る。インバータ１３はＭＳＢが“０”のときにビット０
〜ビット１４までの１５ビットを全て“１”に、ＭＳＢ
が“１”のときにビット０〜ビット１４までの１５ビッ
トを全て“０”にし、データセレクタ１５のＢ側に入力
する。 【００１２】ＥＸ−ＯＲ１４には波形データのビット１
６とビット１５を入力する。波形データは２の補数で計
算されるためＥＸ−ＯＲ１４の出力が「桁あふれが発生
しているかどうか」を示す。 【００１３】ＥＸ−ＯＲ１４の出力が“０”のとき、す
なわち桁あふれが発生していない時はセレクタ１５によ
りＡ側が選択され、ビット“０”からビット１４までの
波形データがスルーで出力される。またＥＸ−ＯＲ１４
の出力が“１”の時すなわち桁あふれが発生した時はセ
レクタ１５によりＢ側が選択され、波形レベルを上限、
下限で制限された１４ビットデータがセレクタ１５より
出力される。その出力データのサインビットＭＳＢとし
てビット１６が与えられリード／ライトパルスφ2によ
ってＲＡＭ１６に書き込まれる。φ2の読出しタイミン
グでＲＡＭ１６より読出された波形データはラッチパル
スφ3によりラッチ１７へラッチされ、その出力はＤ／
Ａコンバータへ向かう。 【００１４】以上のように従来の回路に破線で囲まれた
回路を加えるだけで音源にリミッタ機能を与えることが
でき、優れた効果を得ることができる。 【００１５】図４（ａ）〜は、図２の実施例１の動
作を示す説明図である。原理的には図１（Ｃ）に示すよ
うにリミット処理され波形が１６ビットのＲＡＭ１６
に記憶され、この内容がフィードバックされてアダー１
１で演算波形データ波形と加算されてリミッタ回路２
０によりリミットされた場合、波形のように加算の結
果レンジに余裕を生じた場合である。ここでは各波形の
ダイナミックレンジを広げる余地がある。この点に関
し、図３により各波形のダイナミックレンジを有効に広
げたものを提案する。 【００１６】図３は本発明の他の実施例２の構成説明図
であり、図２のリミッタ機能をさらに高めた波形演算回
路の出力部に近い部分の回路構成である。ここで、図４
により実施例１、２の波形による機能比較をしてみる。 【００１７】図４（ａ）は実施例１で述べたシステムの
系列加算される波形の変化である。図２の実施例１にお
いて、波形はラッチ１８に保持される系列加算されす
でにリミッタ２０によってオーバフロー部分が切り取ら
れた波形である。波形は波形演算部で計算されアダー
１１に到達する演算波形データである。波形は前述の
波形，の波形をアダー１１で加算して得られた波形
である。 【００１８】このように、一度１６ビットを越えるレベ
ルに達してしまった波形はリミッタ２０によって切り取
られた部分を持ち、たとえ波形のように加算して振幅
が小さくなるような波形と加算されても、波形のよう
に切り取られた部分は復活することなく、むしろひずみ
は大きくなってしまう。そしてこのサイクルが何回か繰
り返された時、ひずみはさらに大きくなっている可能性
がある。 【００１９】それに対して図４（ｂ）は実施例２で述べ
るシステムにおける加算波形の変化である。図３におい
て詳しく後述するように、波形はラッチ２４に保持さ
れる系列加算された波形である。振幅は１６ビットを越
えているが、内部ＲＡＭ２３やデータバスは２０ビット
であるので、波形は正常な形を保っている。波形は波
形演算部で計算されアダー２１に到達する演算波形デー
タである。波形は前述の波形，の波形をアダー２
１で加算して得られた波形である。 【００２０】ＲＡＭ２３には４つのメモリがあり、（そ
れぞれを系列と呼ぶとする）たとえば、この音源が１６
ＣＨの波形ジェネレータを持ち、それぞれのＣＨに４系
列のうち１つの系列情報が与えられていたとすると、１
６ＣＨ全てがある１つの系列に割り付けられることがあ
る。そうした場合でも量子化１６ビットの波形を１６個
加算してもデータ長は２０ビットにまでしかならないか
ら、波形の一部を加算時のオーバフローで失なうことは
ない。 【００２１】そして４つの系列にふりわけられ加算さ
れ、ＲＡＭ２３に貯えられた２０ビットの波形データ
は、図３の破線で囲まれたリミッタ回路３０を通ってこ
こで初めて２０ビットのデータ長から１６ビットのデー
タ長に短縮され、Ｄ／Ａ変換されるデータとして出力さ
れる。 【００２２】つまり、系列加算時には波形は完全な形を
維持されており、この音源より外部へ出力される時、初
めてリミッタ効果がかけられる。実施例１のシステムの
ように系列加算のたびにリミッタ効果がかかるよりはは
るかに良い精度が得られる。 【００２３】実施例２では上述の機能を改善したもの
で、波形データ記憶ＲＡＭ２３を２０ビット持ち、仮に
ある１つの系列に１６ＣＨ全ての波形が集中しても、図
４（ｂ）に示すようにアダー部２１、波形データＲ
ＡＭ２３内ではオーバフローは起こらず、同図（ｂ）
に示すように出力段で最終的に１６ビットデータに押さ
えられて出力される。この機能により波形ひずみは最小
限に押さえられる。 【００２４】次に図３の回路の構成を述べる。アダー２
１は２０ビットの加算器であり、演算波形データと系列
加算された波形データを加算する。ラッチ２２はアダー
２１出力をラッチパルスφ1のタイミングでラッチす
る。ＲＡＭ２３は２０ビットの波形記憶であり、リード
／ライトパルスφ2で波形データのリード／ライトが行
なわれる。ラッチ２４は波形記憶ＲＡＭ２３よりリード
された波形データをラッチパルスφ3によってラッチす
る。ラッチされた波形データはループを描きアダー２１
に向う。インバータ２５は波形記憶ＲＡＭ２３の出力の
２０ビットデータのＭＳＢビット１９を反転しセレクタ
２８Ｂ側に入力する。４入力ＯＲ回路２６とＥＸ−ＯＲ
回路２７の組合せは、ビット１５，１６，１７，１８を
見て、桁あふれが発生している場合には“１”を、桁あ
ふれが発生していない場合には“０”を出力する。 【００２５】セレクタ２８はＥＸ−ＯＲ回路２７の出力
によりコントロールされ、桁あふれがない時は、Ａ側の
データ（波形記憶ＲＡＭ２３の出力ビット０〜１４）
を、桁あふれがある時はＢ側のデータ（インバータ２５
の出力）を選択する。出力は１５ビットであり、それに
ラッチ２４出力のビット１９を加えて１６ビットデータ
とする。ラッチ２９はセレクタ２８出力をラッチパルス
φ4でラッチしＤＡＣ入力へ与える。 【００２６】実施例２の回路構成は図２の実施例１の回
路構成に比べて多少ゲート数が増えるのはやむを得な
い。回路２１，２２，２３，２４における波形データは
２０ビットデータとしてあつかわれており、図２の実施
例１の１６ビットより４ビット多くデータ長を取ってい
る。しかしこの程度のゲート増加で完全なリミッタ回路
が得られるのであれば、わずかな代償と言うべきであ
る。 【００２７】たとえ、１つの系列に１６ＣＨ全てが割付
けられても、最終的に得られる波形は図４（ｂ）のよ
うに常に１６ビットをフルに使い、系列加算によるひず
みの極めて少ないものである。このようにリミッタ機能
はさらに完全となる。 【００２８】 【発明の効果】以上説明したように、本発明によれば、
波形データを累積加算して記憶する際にビット数を増や
して累積加算し、その累積加算された波形を出力する段
階で桁あふれが検出された時リミッタ機能が適用され、
音源の能力を常に十分引き出されることになり、ひずみ
の極めて少ない高品質の楽音波形を出力することができ
るものである。
いて、波形加算の桁あふれを防止できる電子楽器に関す
るものである。 【０００２】 【従来の技術】従来のデジタル方式による楽音波形合成
手段内において、図５の（ａ）と（ｂ）のような２つの
波形が合成されたとするとき、これら（ａ）と（ｂ）の
波形を単純に加算すると、図５（ｃ）のような波形が得
られうることが考えられる。 【０００３】これは桁上りのビットが消失してしまい、
加算結果に寄与できないために起こる現象であるが、こ
の波形のスペクトル構成は同図（ａ），（ｂ）の波形が
持っているスペクトル成分に加え、桁あふれによる波形
の鋭角化にともなったノイズ的な高調波成分も含まれ
る。 【０００４】 【発明が解決しようとする課題】このノイズ成分は、時
として原波形の音がわからなくなるほどのものであり、
桁あふれの発生している図５（ｃ）のような波形の音は
もはや楽音とは呼べずノイズそのものである。また桁あ
ふれの発生を防ごうとすれば加算前の波形（ａ）（ｂ）
のレベルを小さくしなければならない。ここで加算すべ
き波形が多くなった場合それぞれの波形のレベルは波形
の数に比例させて小さくしなければならない。その結
果、加算する波形のダイナミックレンジは狭くなり、音
質の低下を招くという問題点があった。 【０００５】本発明は上記のような点に鑑みてなされた
もので、その目的は加算する波形のダイナミックレンジ
が狭くなるのを防ぎ、加算された波形にも桁あふれが発
生しないように波形を矯正することである。 【０００６】 【課題を解決するための手段】前記目的を達成するた
め、本発明は、演算波形データを累積加算して記憶する
加算記憶手段と、この加算記憶手段に記憶された波形デ
ータの出力時に桁あふれがあれば最大値又は最小値を出
力するリミッタ手段とを具え、上記加算記憶手段におい
て演算波形データを累積加算して記憶する場合は、ビッ
ト数を増やして行うものである。 【０００７】 【作用】図１（ａ）〜（ｃ）の原理説明図に示すよう
に、図５の従来例と同様に、図１（ａ）と同図（ｂ）を
加算した同図（ｃ）の波形においては、波形レベル上限
又は下限をリミッタ回路で切取り平坦にする。この場
合、切取り口には鋭角的な部分が生じるので若干のノイ
ズ成分が発生する。しかし、桁あふれをした場合の図５
（ｃ）に生じたひずみよりは格段に少なく、原音がわか
らなくなるというものではなく、音作りに余裕を持たせ
ることができる。また、リミッタ回路の構成は簡単なも
のであり、コストを上げることなく大きな効果が得られ
る。 【０００８】 【実施例】図２は本発明の実施例１の構成説明図であ
り、リミッタ効果を持たせた波形演算回路の出力部に近
い部分の回路構成である。破線で囲まれた部分２０がリ
ミッタ回路である。 【０００９】まず、波形記憶ＲＡＭ１６の記憶されたあ
る系列の波形をリードライト信号φ2にしたがって読出
し、ラッチ（ＬＡＴＣＨ）１８にラッチ信号φ4でラッ
チする。アダー（ＡＤＤＥＲ）１１は１６ビット加算器
であり、この回路の前段の波形演算部で計算、合成され
た波形データと、ラッチ１８にラッチされている波形と
を加算する働きを持つ。波形記憶ＲＡＭ１６には音色数
分のメモリがあり、それらは系列と呼ばれている。系列
内に貯えられた波形データは周期的にリード／ライトさ
れており、アダー１１ではラッチ１８に貯えられた波形
データと同系列の波形データの加算が行なわれるように
なっている。 【００１０】系列加算された波形データは１７ビットデ
ータとなり、ラッチ１２へ向かう。ラッチ１２はφ1に
より定期的にリフレッシュされており、アダー１１より
送られてくる系列ごとの波形データはφ1によりラッチ
される。 【００１１】ラッチ１２の出力はリミッタ回路２０に入
る。インバータ１３はＭＳＢが“０”のときにビット０
〜ビット１４までの１５ビットを全て“１”に、ＭＳＢ
が“１”のときにビット０〜ビット１４までの１５ビッ
トを全て“０”にし、データセレクタ１５のＢ側に入力
する。 【００１２】ＥＸ−ＯＲ１４には波形データのビット１
６とビット１５を入力する。波形データは２の補数で計
算されるためＥＸ−ＯＲ１４の出力が「桁あふれが発生
しているかどうか」を示す。 【００１３】ＥＸ−ＯＲ１４の出力が“０”のとき、す
なわち桁あふれが発生していない時はセレクタ１５によ
りＡ側が選択され、ビット“０”からビット１４までの
波形データがスルーで出力される。またＥＸ−ＯＲ１４
の出力が“１”の時すなわち桁あふれが発生した時はセ
レクタ１５によりＢ側が選択され、波形レベルを上限、
下限で制限された１４ビットデータがセレクタ１５より
出力される。その出力データのサインビットＭＳＢとし
てビット１６が与えられリード／ライトパルスφ2によ
ってＲＡＭ１６に書き込まれる。φ2の読出しタイミン
グでＲＡＭ１６より読出された波形データはラッチパル
スφ3によりラッチ１７へラッチされ、その出力はＤ／
Ａコンバータへ向かう。 【００１４】以上のように従来の回路に破線で囲まれた
回路を加えるだけで音源にリミッタ機能を与えることが
でき、優れた効果を得ることができる。 【００１５】図４（ａ）〜は、図２の実施例１の動
作を示す説明図である。原理的には図１（Ｃ）に示すよ
うにリミット処理され波形が１６ビットのＲＡＭ１６
に記憶され、この内容がフィードバックされてアダー１
１で演算波形データ波形と加算されてリミッタ回路２
０によりリミットされた場合、波形のように加算の結
果レンジに余裕を生じた場合である。ここでは各波形の
ダイナミックレンジを広げる余地がある。この点に関
し、図３により各波形のダイナミックレンジを有効に広
げたものを提案する。 【００１６】図３は本発明の他の実施例２の構成説明図
であり、図２のリミッタ機能をさらに高めた波形演算回
路の出力部に近い部分の回路構成である。ここで、図４
により実施例１、２の波形による機能比較をしてみる。 【００１７】図４（ａ）は実施例１で述べたシステムの
系列加算される波形の変化である。図２の実施例１にお
いて、波形はラッチ１８に保持される系列加算されす
でにリミッタ２０によってオーバフロー部分が切り取ら
れた波形である。波形は波形演算部で計算されアダー
１１に到達する演算波形データである。波形は前述の
波形，の波形をアダー１１で加算して得られた波形
である。 【００１８】このように、一度１６ビットを越えるレベ
ルに達してしまった波形はリミッタ２０によって切り取
られた部分を持ち、たとえ波形のように加算して振幅
が小さくなるような波形と加算されても、波形のよう
に切り取られた部分は復活することなく、むしろひずみ
は大きくなってしまう。そしてこのサイクルが何回か繰
り返された時、ひずみはさらに大きくなっている可能性
がある。 【００１９】それに対して図４（ｂ）は実施例２で述べ
るシステムにおける加算波形の変化である。図３におい
て詳しく後述するように、波形はラッチ２４に保持さ
れる系列加算された波形である。振幅は１６ビットを越
えているが、内部ＲＡＭ２３やデータバスは２０ビット
であるので、波形は正常な形を保っている。波形は波
形演算部で計算されアダー２１に到達する演算波形デー
タである。波形は前述の波形，の波形をアダー２
１で加算して得られた波形である。 【００２０】ＲＡＭ２３には４つのメモリがあり、（そ
れぞれを系列と呼ぶとする）たとえば、この音源が１６
ＣＨの波形ジェネレータを持ち、それぞれのＣＨに４系
列のうち１つの系列情報が与えられていたとすると、１
６ＣＨ全てがある１つの系列に割り付けられることがあ
る。そうした場合でも量子化１６ビットの波形を１６個
加算してもデータ長は２０ビットにまでしかならないか
ら、波形の一部を加算時のオーバフローで失なうことは
ない。 【００２１】そして４つの系列にふりわけられ加算さ
れ、ＲＡＭ２３に貯えられた２０ビットの波形データ
は、図３の破線で囲まれたリミッタ回路３０を通ってこ
こで初めて２０ビットのデータ長から１６ビットのデー
タ長に短縮され、Ｄ／Ａ変換されるデータとして出力さ
れる。 【００２２】つまり、系列加算時には波形は完全な形を
維持されており、この音源より外部へ出力される時、初
めてリミッタ効果がかけられる。実施例１のシステムの
ように系列加算のたびにリミッタ効果がかかるよりはは
るかに良い精度が得られる。 【００２３】実施例２では上述の機能を改善したもの
で、波形データ記憶ＲＡＭ２３を２０ビット持ち、仮に
ある１つの系列に１６ＣＨ全ての波形が集中しても、図
４（ｂ）に示すようにアダー部２１、波形データＲ
ＡＭ２３内ではオーバフローは起こらず、同図（ｂ）
に示すように出力段で最終的に１６ビットデータに押さ
えられて出力される。この機能により波形ひずみは最小
限に押さえられる。 【００２４】次に図３の回路の構成を述べる。アダー２
１は２０ビットの加算器であり、演算波形データと系列
加算された波形データを加算する。ラッチ２２はアダー
２１出力をラッチパルスφ1のタイミングでラッチす
る。ＲＡＭ２３は２０ビットの波形記憶であり、リード
／ライトパルスφ2で波形データのリード／ライトが行
なわれる。ラッチ２４は波形記憶ＲＡＭ２３よりリード
された波形データをラッチパルスφ3によってラッチす
る。ラッチされた波形データはループを描きアダー２１
に向う。インバータ２５は波形記憶ＲＡＭ２３の出力の
２０ビットデータのＭＳＢビット１９を反転しセレクタ
２８Ｂ側に入力する。４入力ＯＲ回路２６とＥＸ−ＯＲ
回路２７の組合せは、ビット１５，１６，１７，１８を
見て、桁あふれが発生している場合には“１”を、桁あ
ふれが発生していない場合には“０”を出力する。 【００２５】セレクタ２８はＥＸ−ＯＲ回路２７の出力
によりコントロールされ、桁あふれがない時は、Ａ側の
データ（波形記憶ＲＡＭ２３の出力ビット０〜１４）
を、桁あふれがある時はＢ側のデータ（インバータ２５
の出力）を選択する。出力は１５ビットであり、それに
ラッチ２４出力のビット１９を加えて１６ビットデータ
とする。ラッチ２９はセレクタ２８出力をラッチパルス
φ4でラッチしＤＡＣ入力へ与える。 【００２６】実施例２の回路構成は図２の実施例１の回
路構成に比べて多少ゲート数が増えるのはやむを得な
い。回路２１，２２，２３，２４における波形データは
２０ビットデータとしてあつかわれており、図２の実施
例１の１６ビットより４ビット多くデータ長を取ってい
る。しかしこの程度のゲート増加で完全なリミッタ回路
が得られるのであれば、わずかな代償と言うべきであ
る。 【００２７】たとえ、１つの系列に１６ＣＨ全てが割付
けられても、最終的に得られる波形は図４（ｂ）のよ
うに常に１６ビットをフルに使い、系列加算によるひず
みの極めて少ないものである。このようにリミッタ機能
はさらに完全となる。 【００２８】 【発明の効果】以上説明したように、本発明によれば、
波形データを累積加算して記憶する際にビット数を増や
して累積加算し、その累積加算された波形を出力する段
階で桁あふれが検出された時リミッタ機能が適用され、
音源の能力を常に十分引き出されることになり、ひずみ
の極めて少ない高品質の楽音波形を出力することができ
るものである。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の実施例の構成説明図である。
【図３】本発明の他の実施例の構成説明図である。
【図４】図２、図３の実施例の動作説明図である。
【図５】従来例の説明図である。
【符号の説明】
１１、２１ アダー
１２、１７、１９、２２、２４、２９ ラッチ
１３、２５ インバータ
１４、２７ ＥＸ−ＯＲ回路
１５、２８ セレクタ
１６、２３ ＲＡＭ
２０、３０ リミッタ
Claims (1)
- (57)【特許請求の範囲】 １．波形演算部にてＬ個の演算波形データを生成する電
子楽器であって、 該波形演算部からのＫ個（但し、Ｋは１からＬまでの整
数である）の Ｎビットの演算波形データを累積加算し、
Ｍビットの波形データ（但し、Ｍ＞Ｎ）として記憶する
加算記憶手段と、 該加算記憶手段に記憶されたＭビットの波形データの上
位（Ｍ−Ｎ）ビットに、下位Ｎビットからの桁あふれが
なければ該Ｍビットの波形データをＮビットの波形デー
タに短縮して出力し、下位Ｎビットからの桁あふれがあ
れば最大値又は最小値を有するＮビットの波形データを
出力するリミッタ手段とを備え、 （Ｍ−Ｎ）の値を、（Ｌ−１）を２進数で表現する場合
に必要なビット数以上の値としたことを特徴とする電子
楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180820A JP2747892B2 (ja) | 1995-06-23 | 1995-06-23 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180820A JP2747892B2 (ja) | 1995-06-23 | 1995-06-23 | 電子楽器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202171A Division JP2678357B2 (ja) | 1987-08-13 | 1987-08-13 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844363A JPH0844363A (ja) | 1996-02-16 |
| JP2747892B2 true JP2747892B2 (ja) | 1998-05-06 |
Family
ID=16089935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180820A Expired - Lifetime JP2747892B2 (ja) | 1995-06-23 | 1995-06-23 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747892B2 (ja) |
-
1995
- 1995-06-23 JP JP7180820A patent/JP2747892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0844363A (ja) | 1996-02-16 |
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