JPS6365495A - 電子楽器におけるエンベロ−プ発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子楽器におけるエンベロープ発生器に関する
。エンベロープ波形を時間軸上で複数のフェーズに分割
し、各フェーズにおける波形を演算回路によりディジ゛
タル的に処理することが行われているが、演算処理が複
雑になっているので、その処理を簡易化することが要望
されている。

［従来の技術］ 自然楽器を演奏すると、同一の楽器であっても音高・タ
ッチの強弱によって、立上りの急峻さ、最大音から減衰
する波形を含めたエンベロープ波形が異なっている。電
子楽器によってそのような差異を再現することは極めて
難しい。従来の電子楽器においてエンベロープ波形を発
生させるエンベロープ発生器は種々研究され、現在はア
ナログ式とディジタル式とがある。アナログ式ではそれ
ぞれの音高やタッチの強弱に従ってコンデンサＣと抵抗
Ｒからなる回路を複数個設け、それらの定数を変化させ
ている。また第１１図に示すブロック図のような電子楽
器のエンベロープ発生器として、ディジタル式では大別
して、波形を記憶させる方式と、波形を関数によって近
似させる方式とがある。第１１図において、ＩＩはキー
とタブレット開閉回路、１２はキーとタブレット「アサ
イナ」、１３は楽音信号発生器、１４はエンベロープ発
生器、１５はエンベロープ発生器の外部メモリ、１６は
サウンドシステムを示す。キーとタブレフト開閉回路１
１からは押鍵情報がアサイナ１２へ送られ、アサイナ１
２からは開閉回路１１の状況をスキャンするデータが送
られる。第１１図に示す電子楽器において、波形を記憶
させる方式では１周期分のエンベロープデータをメモリ
１５に順次アドレスとして記憶させておき、エンベロー
プ発生器１４に設けたカウンタから発生するアドレスに
より順次読出して行くことである。読出したデータに基
づいて楽音信号発生器１３を制御し、発生した楽音はサ
ウンドシステム１６のスピーカから放出する。また波形
を関数によって近似させる方式では、エンベロープ発生
器１４内に累算器を設け、メモリ１５に格納した１群の
ディジタル数から１つのディジタル数を選択してこれを
累算器で累算し、その多ビット出力からエンベロープの
演算タイミングを得ることである。得られたエンベロー
プ波形から楽音を発生させることは前述と同様である。

［発明が解決しようとする問題点コ エンベロープ発生器がアナログ式であればＲＣの部品数
が極めて多大となり、また素子の特性にばらつきがあり
、高品位のエンベロープ波形を常時得ることはできなか
った。

ディジタル式の場合エンベロープデータをメモリに記憶
させるとき音高やタッチの強弱によるエンベロープ形状
と音量も含めたデータとすることはメモリ容量が多大と
なる欠点があった。また累算器を使用するときは、累算
器に関連する可成りの構成部分を必要とする。

本発明の目的は前述の欠点を改善し、必要最小限のメモ
リ容量を使用し、且つメモリデータを読出して演算する
ことにより高品質で安定なエンベロープ信号を得る電子
楽器のエンベロープ発生器を提供することにある。

［問題点を解決するための手段］ 第１図は本発明の原理構成を示すブロック図でエンベロ
ープ発生器の一部と、外部メモリと楽音信号発生器のみ
を示している。第１図において、１３は楽音信号発生器
、１４はエンベロープ発生器、１５はエンベロープ発生
器の外部メモリ、１５−１〜１５−７はフェーズ０〜フ
エーズ６のデータ格納領域、１５−１１〜１５−１ｎは
スピードマルチブライ・ラウドネスのデータ格納領域、
１５−２はエンベロープデータ５ＡＣＣとフェーズデー
タの格納領域、１７はエンベロープ演算回路を全体的に
示し、１８は直線状／指数関数状データＬ／Ｅについて
の変換回路、１９はスピードデータとスピードマルチブ
ライデータとの乗算回路及び変換回路１８の出力と１周
期前のエンベロープ波形信号との乗算を行う乗算回路、
２０はセレクタで乗算回路１９の動作を切換えるもの、
２１はラウドネスデータと乗算回路１９の出力との乗算
回路、ＯＵＴは乗算回路２０の出力信号端子を示す。２
２はタイミング発生回路、２３はフェーズ変更回路を示
す。

フェーズＯのデータ領域１５−１は更にスピードデータ
格納部ＩＡと、コントロールフラグデータ格納部ＩＢと
、フェーズ終了データ格納部ＩＣとを有し、これらは各
フェーズ毎に一組ずつ有している。

スピードデータ格納部ＩＡとフェーズ終了データ格納部
ＩＣとで構成されている従来のメモリ１５と、比較的単
純なエンベロープ発生器で演算などを行ってエンベロー
プ波形を得て発音する電子楽器において、本発明は下記
の構成としている。

外部メモリ１５におけるコントロールフラグを格納する
領域を設け、エンベロープ波形を直線状とするか指数関
数状とするかを選択するフラグを格納し、鍵盤位置とタ
ッチの強弱に対応するスピードマルチプライデータとラ
ウドネスデータを格納する。これら領域にはピアノの場
合、弦楽器の成る種類の場合、というように一種類の音
色を得るように予め準備される。

マタエンベロープ発生器１４にはエンベロープ演算回路
１７を有する。エンベロープ演算回路１７には、直線状
／指数関数状データについての変換回路１８と、スピー
ドデータとスピードマルチプライデータとの乗算回路及
び変換回路１８の出力と１周期前のエンベロープ波形信
号との乗算を行う乗算回路１９と、乗算回路１９の動作
を切換えるセレクタ２０と、該乗算回路１９の出力とラ
ウドネスデータを乗算する乗算回路２１を有して構成さ
れる。

［作用］ 電子楽器を演奏するためキータブレットが操作されたと
き、鍵のオン・オフ状態とタッチの強弱によるレスポン
スと、タブレットの音色設定状態がアサイナからスキャ
ンされ、ディジタルデータとしてアサイナに取り込まれ
る。アサイナは各データをデコードし、楽音信号発生器
１３及びエンベロープ発生器１４にデータを送る。

楽音信号発生器１３では楽音信号を発生し、エンベロー
プ発生器からの信号により変調された楽音とする。エン
ベロープ発生器１４では、エンベロープ発生器外部メモ
リ１５に対し、押鍵された鍵の位置に関係する所定のア
ドレスを送出して、メモリ１５の格納データを読出す。

そのデータのうちスピードデータについてエンベロープ
の形状を直線状／指数関数状の何れのデータとするかを
変換回路１８で演算変換する。その結果についてメモリ
読出しデータ（スピードマルチデータ）と乗算する。更
にその演算結果とメモリから読出したラウドネスデータ
とを乗算しエンベロープ波形とし楽音発生器１３に印加
する。外部メモリ１５は自然楽器の種類により領域部分
を切換えて使用する。

［実施例］ 第２図はエンベロープ波形の例を示し、フェーズ０から
フェーズ６まで７分割している。分割数はマに限定され
ることは無く、多い場合も少ない場合もある。鍵が押さ
れたとき、アタック、ディケイ、サスティンと経過し、
鍵が離れたときリリースとなる。

本発明の実施例ではアタック部をフェーズ０゜フェーズ
１．フェーズ２と３分割し、ディケイ部とサスティン部
をまとめてフェーズ３としている。

リリース部はフェーズ４．フェーズ５．フェーズ６の３
分割としている。外部メモリ１５において１５−１．１
５−２−一はフェーズＯ，フェーズ１−のデータを格納
し、更に１５−１１．１５−１２−・−では押鍵のスピ
ードマルチプライデータとラウドネスを格納している。

各フェーズにはスピードデータ（以下ＳＰＤと略記する
）とフェーズ終了データ（以下ＰＥＰと略記する）とコ
ントロールフラグ・データ（以下ＣＦＤと略記する）が
格納されている。次のデータ領域１５−１１以降はスピ
ードマルチプライデータ（以下ＳＰＤＭと略記する）と
ラウドネスデータ（以下ＬＯＵＤと略記する）が、各鍵
に対して格納される。

なおコントロールフラグ・データＣＦＤＯ例は第１番が
アタック部のように音が立上る方向か、ディケイ部・リ
リース部のように音が減衰する方向であるかを指示する
ー／＋というフラグ、第２番が演算結果が指数関数的形
状となるか、直線形状になるかを指示するＬ／Ｅという
フラグ、第３番はスピードマルチプライデータを乗算す
るか否かを指示するＭＵＬというフラグである。

これらのデータはメモリ１５に対し予め所定の値を書込
んでおくため、後述するように設定の自由度が大きくで
きる。例えば、アタック部は従来、直線状に振幅が上昇
することが必須の要件であったが、音色によって指数関
数で上昇させることがてきる。更に通常のアタック部は
振幅が上昇し次のディケイ部に移るが、アタック部を２
区分とし２回の立上りを作ることも可能である。

次に第３図はエンベロープ演算回路１７の具体的構成を
示す図で、１８は直線状／指数関数状データについての
変換回路、１９は乗算回路、２０はセレクタを示す。ま
たＯＵＴはエンベロープ波形出力端子、２４はアドレス
デコーダ、３１〜３４はＤ型フリップフロフブを使用す
るランチ回路、３５はセレクタ、３６はオア回路を使用
するリミッタ、３７はラッチ回路、３８はセレクタを示
し、ラッチ回路３３とセレクタ３５〜セレクタ３８によ
り変換回路１８を構成する。４４はラッチ、４５はコン
パレータ、４６は外部メモリ１５からのデータバス、４
７は外部メモリ１５へのデータバスを示す。

また第４図は第３図の動作タイムチャートである。第４
図において、時刻ｔ１においてセＩ／クタ３５に対する
制御入力信号ＴＣＩが端子Ａ側のデータを出力するよう
にセレクタを切換えている。

Ａ側のデータは外部メモリ１５から送出されたスピード
データＳＰＤであって、このデータはりミタ３６を経て
ラッチ３７に達する。ラッチ３７においてラッチ信号５
ＣＫＩによりラッチされる。

ラッチ３７の最低位ピッｈ　Ｌ　Ｓ　ＢのＤｏは接地電
位に固定されいるから、５ＰＤＩ６ビツトはり。

〜Ｄ＋７に入力される。したがってラッチ３７の出力Ｑ
１〜ＱＩ７がセレクタ３５のＢ端子に帰還されて、セレ
クタ３５のＢ側にはＳＰＤについて１ビツトシフトされ
ＬＳＢに０″を付加したものとなる。次に時刻Ｌ２とな
ったときセレクタ３５はＢ個入力が出力され、リミッタ
３６を経てラッチ３７に１ビツトシフトされたデータが
セットされる。このときリミッタ３６はＳＰＤの最高位
ピッ１−Ｍ５Ｂが１″のときＳＰＤを全″１″とするよ
うにＯＲゲートで構成している。ラッチ３７とセレクタ
３５による１ビツトシフトの動作はｔ１６まで繰り返さ
れる。このランチ信号５ＣＫＩの発生はタイミング発生
回路２２において行われる。

なおタイミング発生回路２２についての具体的構成図は
第５図に示すようになっている。第５図において、５１
は同期カウンタ、５２はラッチ信号発生論理回路、５３
はタイミングコントロール論理回路、５４はシフトクロ
ック回路を示す。第６図はシフトクロック回路５４の細
部を示す図である。エンベロープ演算回路１７で演算さ
れ、端子４７から出力されるデータは、一旦外部メモリ
に入力され、次のタイミングで読出され、その信号の上
位４ビツトと、第５図の同期カウンタ５１がら送出され
たクロックφ。〜φ４は一致回路６４で比較される。こ
の一致があってコントロールフラグ・データのうちＬ／
Ｅのフラグが“１”であるとき、即ち時刻１．と一致し
たのち時刻ｔ１６までラッチ信号が第４図の５ＣＫＩの
ように発生する。Ｌ／Ｅのフラグが“０”のときは時刻
１．のみラッチ信号が発生する。

第３図において演算されたエンベロープデータ５ＡＣＣ
は指数４ビツトと仮数９ビツトからなり、次のタイミン
グで読出されて演算に使用される。

エンベロープデータ５ＡＣＣのうちＭＳＢがら４ビット
（指数）とシフトの数との関係は次表に示すようになる
。

シフトの終わったＳＰＤはセレクタ３８のＡ個入力にセ
ットされる。一方、時刻ｔ＋ｂではセレクタ４０はＢ個
入力を選択して出力とする。このときアンドゲート４１
のゲート信号ＴＣ３とＥＯＲゲート４２のゲート信号Ｔ
Ｃ４は、そのタイミングが第４図に示すようになってい
る。ラッチ４３のラッチ信号５ＣＫ２により全“Ｏ”が
ランチされて、アダー３９のＡ個入力には全“０”がセ
ットされる。次に時刻ｔ２゜からｔ、。までは５ＣＫＩ
のラッチ信号は第４図のようになって、時刻ｔ＋ｈまで
に得られたＳＰＤを６ビツトシフトする。このようにし
て５ＣＫＩは時刻り、からｔ１６ではＬ／Ｅのためのシ
フトクロックで、時刻ｔｌ’７からｔ３゜まではＭＵＬ
のためのシフトクロックとなる。

このときアンドゲート４１のゲート信号ＴＣ３゜ＥＯＲ
ゲート４２のゲート信号ＴＣ４、及びセレクタ４０のセ
レクト信号ＴＣ５は第４図に示すようになっている。一
方、ラッチ４３のラッチ信号５ＣＫ２は第６図のように
構成されていて、ＳＰＤＭの値とコントロールフラグデ
ータのうちのＭＵＬの信号によってパルスを発生する。

ＭＵＬのフラグが“０”のときはセレクタ７０のＡ側の
入力が選択され、時刻ｔ１６＋　　１８＋　　ｔ３□に
のみラフ子信号が発生し、セレクタ３８からはＬ　／　
Ｅのフラグによってシフトされたか、若しくはシフトさ
れないＳＰＤが出力され、アダー３９のＢ側の入力にセ
ントされる。このときアダー３９のＡ側の入力には前述
したように全″０″がセントされているので、アダー３
９の出力にはＳＰＤがそのまま出力される。そしてセレ
クタ４０を経てラッチ４３にセットされる。またＭＵＬ
のフラグが１″のときはセレクタ７０のＢ側の入力が選
択され、時刻ｔ１８から時刻ｔ３゜まで、第４図５ＣＫ
２のようにラッチ信号が発生する。ラッチ信号５ＣＫ２
はＳＰＤＭ　（７ビツト）の値を第６図のようにシフト
レジスタを用いてパラレルデータからシリアルデータに
変換し、セレクタ７０を経てアンド回路７１に送出され
る。アンド回路７１ではφ９とφ。によって刻まれて５
ＣＫ２を得る。このラッチ信号５ＣＫ２によってＳＰＤ
Ｍに従ってシフトされたＳＰＤがアダー３９で加算され
る。このとき浮動小数点によって演算されているため、
結果的にはＳＰＤをＳＰＤＭ倍した値をｔ３１までに得
ることになる。つまり音高やタッチの強弱によってこの
ＳＰＤＭを設定すれば、各音高やタッチの強弱によって
エンベロープの傾きが異なるデータを得ることができる
。そして時刻ｔ３２ではセレクタ３８のセレクト信号Ｔ
Ｃ２がＢ側の入力を選択し、前回の演算データ５ＡＣＣ
（Ｔ−１）を出力し、アダー３９のＢ側の入力にセット
する。このとき５ＡＣＣ（Ｔ−１）とＰＥＰとが比較器
４５で既に比較されており、前者が後者を超えていると
き、若しくは同じ値のときはアンドゲート４１のゲート
信号ＴＣ３はゲートを閉じて、それ以上演算を進めない
ように動作する。５ＡＣＣ（Ｔ−１）がＰＥＰまで達し
ていないときはゲート信号ＴＣ３はゲートを開きシフト
されたＳＰＤを通す。

次にコントロールフラグデータのうちの一／＋信号は上
昇のときは“０”、減少のときは“１”となっているか
ら、これによってＥＯＲゲート４２のゲート信号ＴＣ４
も−／＋が“０”のときはＳＰＤをそのまま通し、−／
＋がｌ″のときはＳＰＤを補数形に反転させてアダー３
９のＡ側の入力にセットする。アダー３９では５ＡＣＣ
（Ｔ＝１）とＳＰＤを加算し、ラッチ４３でラッチ信号
５ＣＫ２により５ＡＣＣ（Ｔ）としてランチされる。こ
の５ＡＣＣ（Ｔ）は外部メモリ１５に次回の演算用５Ａ
ＣＣ（Ｔ−１）として記憶される。

また音高とタッチの強弱による音量変化をエンベロープ
波形につけるため、ラウドネスデータ（ＬＯＵＤ）をア
ダー２０で加算し、エンベロープ波形のデータとして出
力させる。一方、コンパレータ４５ではＰＥＰと比較さ
れ、比較データ（Ａ、＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂ）はフェー
ズ変更回路２３に送出される。この比較データと一／＋
フラグを加味し、フェーズを変更することになればＣＲ
Ｓデータが出力され、これによりアンドゲート４１のゲ
ート信号ＴＣ３が決定されて次回の演算を制御すること
になる。一方フェーズが変更されるとアドレスデコーダ
２４にデータが送られ、次のフェーズのデータをアクセ
スするための外部メモリのアドレスデータを発生する。

このようにして順次エンベロープ波形が演算されて行く
。第７図は、Ｍ　Ｕ　Ｌフラグが“０パ、Ｌ／Ｅフラグ
が“０″、−／＋フラグが“０″のときのフェーズの変
化によるＳＰＤを累算した結果のエンベロープ波形図で
ある。

次にＬ／Ｅフラグによるエンベロープの形状の差異は第
８図に示すようになる。第８図は上昇のときの形状であ
るが、減衰のときも同様である。

またＭＵＬフラグによるエンベロープ形状の差異は第９
図のようになる。更にＬ／ＥとＭＵＬを各フェーズ毎に
変化させた場合の一例は、第１０図のようになる。第１
０図に示す波形の各フェーズのコントロールフラグデー
タとＳＰＤＭは次表のようになる。

以上のようにして発生したエンベロープ波形は楽音信号
発生器１３に送出され、そこで楽音信号とエンベロープ
が乗算された後に、浮動小数点数から固定小数点数に変
換され、更にＤ／Ａ変換されてサウンドシステム１６に
送出され発音される。

［発明の効果コ このようにして本発明によると、エンベロープ波形を時
間軸上で分割した各フェーズ毎にコントロールフラグデ
ータ、特にＬ／Ｅ、ＭＵＬのフラグを持つことにより、
必要最小限のメモリ構成で音高とタッチの強弱によるエ
ンベロープの形状と音量の変化を付与することか出来て
、自然楽器により近づけることが可能となる。更に時分
割演算手段による複数音の同時発音の場合にも十分に適
合できる。本発明では簡便な構成で済むがらＬＳＩ化に
有利であり、その時は素子のばらつきといった特性その
ものによるエンベロープ波形の品質劣化を防止し、信頼
性を飛躍的に向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図はエンベロープ波形の例を示す図、第３０図はエ
ンベロープ演算回路の具体的構成を示す図、 第４図は第３図の動作タイムチャート、第５図はタイミ
ング発生回路の具体的構成を示す図、 第６図はシフトクロック回路の細部を示す図、第７図は
エンベロープ波形の演算例を示す図、第８図はＬ／Ｅフ
ラグによるＳＰＤの累算結果を示す図、 第９図はＭＵＬフラグによるエンベロープ形状の差を示
す図、 第１０図はフェーズ毎にフラグを変化させたときの図、 第１１図は電子楽器のブロック図である。 １１−キーとタブレット開閉回路 １２・−キーとタブレット「アサイナ」回路１３−・楽
音信号発生器 １４・・・エンベロープ発生器 １５−・外部メモリ　　　１６・−サウンドシステム１
７・・・エンベロープ演算回路 １８−・Ｌ／Ｅ変換回路 １９．２１−乗算回路 ２０−セレクタ

Claims (1)

1. 【特許請求の範囲】 楽音情報のうちエンベロープ波形を時間分割した各フェ
   ーズ毎に、スピードデータとフェーズ終了データを格納
   した外部メモリ（１５）と、エンベロープ発生器（１４
   ）と、楽音信号発生器（１３）とを具備する電子楽器に
   おいて、 前記外部メモリ（１５）にはコントロールフラグ・デー
   タとして、エンベロープ波形を直線状とするか指数関数
   状とするかを選択するフラグとスピードマルチプライデ
   ータを乗算するか否かを選択するフラグとを格納し、且
   つ鍵盤位置とタッチの強弱に対応するスピードマルチプ
   ライデータとラウドネスデータとを格納する領域（１５
   −１１）（１５−１２）……を具備し、 前記エンベロープ発生器（１４）にはエンベロープ演算
   回路（１７）を具備し、該エンベロープ演算回路（１７
   ）には直線状／指数関数状データについての変換回路（
   １８）と、スピードデータと外部メモリ（１５）読出し
   データ（スピードマルチプライデータ）との乗算を行う
   ことと１周期前のエンベロープ波形信号と前記変換回路
   （１８）との乗算を行うことの乗算回路（１９）と、該
   乗算回路（１９）の動作を切換えるセレクタ（２０）と
   、乗算回路（１９）の出力とラウドネスデータとを乗算
   する乗算回路（２１）を有することを特徴とする電子楽
   器におけるエンベロープ発生器。