JP2819719B2

JP2819719B2 - 演算回路

Info

Publication number: JP2819719B2
Application number: JP2009074A
Authority: JP
Inventors: 栄作岡本; 泰直阿部; 悟志宮田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-01-18
Filing date: 1990-01-18
Publication date: 1998-11-05
Anticipated expiration: 2013-11-05
Also published as: JPH03213900A

Description

【発明の詳細な説明】「産業上の利用分野」本発明は演算回路に係り、特に電子楽器の楽音信号の
生成に用いて好適な演算回路に関する。

「従来の技術」従来の電子楽器の一例を第３図を参照し説明する。図
において、鍵盤80には複数の鍵が設けられており、各鍵
の押鍵／離鍵を検出するセンサと、鍵押圧を検出するセ
ンサとが設けられている。これらセンサの検出信号が出
力されると、マイクロコンピュータ81は、押圧鍵の音高
に対応した周波数情報と音色に対応したスタートアドレ
ス情報とをアドレスカウンタ82に供給するとともに、押
鍵を示すキーオン信号と鍵押圧を示すタッチデータとを
エンベロープ発生器84に供給する。アドレスカウンタ82
は、供給されたスタートアドレスを開始点とし周波数情
報に対応した速度で順次インクリメントされるアドレス
情報を波形メモリ83に供給する。波形メモリ83は、予め
各音色に対応した楽音波形が書込まれており、供給され
たアドレス情報に従って、所定振幅の楽音信号WDを演算
回路85に供給する。

一方、エンベロープ発生器84は、キーオン信号が供給
されると、タッチデータに基づいてエンペロープ信号EG
を発生し、演算回路85に供給する。

演算回路85は、エンベロープ信号EGで示されたエンベ
ロープを楽音信号WDに付与し、このエンベロープの付与
された楽音信号を楽音信号WODとして出力する。楽音信
号WODは、DAC（デジタルアナログコンバータ）86を介し
てアナログ信号に変換され、サウンドシステム87におい
て発音される。

ここで、楽音信号WDおよびエンベロープ信号EGを共に
リニア表示の信号とすれば、両者を単に乗算すれば楽音
信号WODが得られるから、演算回路85の構成を簡素にす
ることができる。しかし、このように生成された楽音信
号WODは、エンベロープが単調であったために聴感上不
自然であるという問題があった。

この問題を解決するため、エンベローブ信号EGを対数
表示とする技術が開発された（特開昭63−125989等）。
この技術によれば、対数表示のエンベロープ信号EGを指
数変換してリニア表示の信号にすることにより、エンベ
ロープ信号EGおよび楽音信号WODの立下り部の減衰率を
時間の経過とともに小とすることができ、聴感上好まし
い楽音信号WODを得ることができる。この技術を採用し
た場合、演算回路85において、エンベロープ信号EGを指
数変換し、この変換結果と楽音信号WDとを乗算すること
により、楽音信号WODを算出する必要がある。

「発明が解決しようとする課題」ところで、上述した技術においては、演算回路85が指
数変換と乗算とを行う必要があるから、これらの演算に
長時間を要し、楽音信号の生成に支障を来すという不具
合が生じた。この不具合は各種の高速演算回路等を採用
することにより回避することができるが、このような回
路を採用することにより演算回路85が複雑かつ高価とな
る問題が生じる。

本発明は上述した事情に鑑みてなされたものであり、
簡単な構成でありながら高速演算を可能する演算回路を
提供することを目的としている。

「課題を解決するための手段」本発明は上記課題を解決するため、演算パラメータを
入力する演算パラメータ入力手段と、複数ビットの情報
をシリアル信号として出力するシリアル信号発生手段
と、複数ビットの記憶素子を具備し、任意の記憶素子に
前記シリアル信号の入力が可能になるように構成され、
かつ前記各記憶素子の出力信号が所定の他の記憶素子に
入力可能に構成された記憶手段と、前記演算パラメータ
に応じて、前記シリアル信号を入力する記憶素子を選択
し、該記憶素子に前記シリアル信号を書き込むとともに
前記各記憶素子の出力信号を所定の他の記憶素子に入力
させる一連の動作を所定回数繰り返す制御手段と、前記
記憶手段の内容を出力する出力手段とを具備することを
特徴とする。また、他の発明においては、前記制御手段
は、前記複数ビットの情報を複数のグループに分割する
とともに、前記演算パラメータに応じて、前記複数のグ
ループ毎に前記シリアル信号を入力する記憶素子を選択
することを特徴としている。

「作用」複数ビットの情報はシリアル信号発生手段を介してシ
リアル信号に変換され、制御手段によって、演算パラメ
ータに応じて選択された記憶素子に書き込まれる。制御
手段は、各記憶素子の出力信号を所定の他の記憶素子に
入力させる一連の動作を所定回数繰り返す。そして、記
憶手段の内容が出力手段によって出力される。また、他
の発明においては、制御手段によって、複数ビットの情
報が複数のグループに分割されるとともに演算パラメー
タに応じて複数のグループ毎に入力される記憶素子が選
択される。このように、シリアル信号が書き込まれる記
憶素子が演算パラメータに応じて選択されるから、シフ
ト動作に要する時間がきわめて短い。

「実施例」 A.実施例の構成次に、本発明の実施例を図面を参照し、説明する。

第１図は本発明の一実施例の演算回路のブロック図で
ある。

この演算回路には、10ビットのエンベロープ信号EG
と、12ビットの楽音信号WDとが供給される。エンベロー
プ信号EGは、「２」を底とする対数表示の信号であり、
上位４ビットの整数部（以下、信号EGHという）と、下
位６ビットの小数部（以下、信号EGLという）とから成
っている。ここで、エンベロープ信号EGは楽音信号WDの
減衰率αを指示するためのものであり、 α＝2^-EG ……式（１）なる関係がある。また、エンベロープ信号EGは負の値に
ならないことを前提としおり、信号EGHは「０」〜「1
0」の範囲の整数であることを前提としている。

一方、楽音信号WDは、12ビットの補数表示の信号であ
る。

次に、13はクロック発生器であり、所定周期Ｔを有す
るクロックパルスφと、周期8Tを有するクロックパルス
φ_０〜φ_７とを出力する。クロックパルスφ_０〜φ_７の
位相は、時間Ｔづつ順次遅れている。また、１および６
はラッチ回路であり、クロックパルスφ_０の出力された
タイミングで、それぞれ信号EGHおよびWDをラッチす
る。

また、５はP/S変換器（パラレル／シリアル変換器）
であり、クロックパルスφ_０の出力されるタイミングで
信号EGLをラッチするとともに、ラッチした信号をクロ
ックパルスφに同期して下位に１ビットづつシフトす
る。その際、あふれたビット（シフト前の最下位ビッ
ト）を出力端OUTから出力し、かつ、入力端IN0に供給さ
れた信号（“0"信号）を最上位ビットにラッチする。図
示の例においては、クロックパルスφ_０が一旦出力され
再度クロックパルスφ_０が出力されるまでにクロックパ
ルスφが７回出力される。したがって、P/S変換器５の
出力端OUTからは、信号EGLの各ビット（計６ビット）の
内容が下位ビットから順次出力され、最後に“0"信号が
出力される。これらの出力信号は、インバータ11を介し
て反転され、信号S₁₁としてゲート回路７の制御入力端
Ｃに供給される。したがって、信号S₁₁は、信号EGLの各
ビットを反転し「１」を加算して成るデータ（以下デー
タEGLBという）をシリアル信号に変換したものとなる。
すなわち、信号EGLおよびデータEGLBには、下式（２）
に示す関係がある。

EGLB＝｛１＋（１−EGL）｝＝２−EGL ……式（２）なお、式（２）の関係をグラフにしたものを第５図に
示す。

次に、ゲート回路７は、信号S₁₁が“1"である場合にO
N状態となり、ラッチ回路６の出力信号を加算器８に入
力端A₀〜A₁₁に供給する。一方、信号S₁₁が“0"である場
合には、ラッチ回路６がOFF状態となり、加算器８の各
入力端A₀〜A₁₁に“0"信号が供給される。加算器８は、
入力端A₀〜A₁₁に供給された12ビットの信号（以下、信
号SAという）と、入力端B₀〜B₁₁に供給された12ビット
の信号（以下、信号Ｓとのいう）とを加算し、加算結果
（以下、信号SCという）を出力端C₀〜C₁₂に出力する。
この信号SCのうち、出力端C₁〜C₁₂から出力される上位1
2ビットがゲート回路９に供給される。ゲート回路９の
制御入力端Ｃには、クロックパルスφ_０がインバータ12
を介して供給される。すなわち、クロックパルスφ_０が
出力されるタイミング以外はゲート回路９がON状態にな
るから、信号SCの上位12ビットが遅延回路10に供給され
る。遅延回路10は、入力信号を時間Ｔ（クロックパルス
φの周期）だけ遅延させ、加算器８の入力端B₀〜B₁₁に
供給する。すなわち、信号SCが下位に１ビットシフトさ
れ（その際、最下位のビットは切り捨てられ）、時間Ｔ
の経過後に信号SBとして、入力端B₀〜B₁₁に供給される
ことが判る。そして、信号SAと信号SBとが再び加算さ
れ、加算結果たる信号SCの上位12ビットがゲータ回路９
および遅延回路10を順次介して再び入力端B₀〜B₁₁に供
給される。

ここで、上述したように、信号S₁₁が“1"の場合に、
信号WDが信号SAとして加算器８の入力端A₀〜A₁₁に供給
される。また、信号S₁₁はデータEGLBをシリアル信号に
変換したものである。したがって、信号S₁₁に対応する
データEGLBのビットが“1"である場合に信号WDが入力端
A₀〜A₁₁供給される。これにより、信号SAは、下式
（３）で表現されることが判る。

SA＝EGLB_n×WD ……式（３）なお、式（３）においてEGLB_nは、データELGBの第ｎ
ビット（但し、ｎ＝0,1,2,……,6）をいう。

したがって、データEGLBの最下位ビットたるデータEG
LB₀が信号S₁₁としてゲート回路７に供給されると、 SC＝SA＋SB ＝EGLB₀×WD＋SB ……式（４）なる信号SCが加算器８から出力される。ここで、データ
EGLB₀が信号S₁₁として出力されるタイミングは、P/S変
換器５にクロックパルスφ_０が供給された後に最初にク
ロックパルスφがP/S変換器５に供給されるタイミング
（すなわち、クロックパルスφ_０の出力後、時間Ｔが経
過したタイミング）である。一方、クロックパルスφ_０
の出力とともにインバータ12から“0"信号が出力され、
ゲート回路９がOFF状態になるから、「０」なる信号SB
が遅延回路10を介して加算器８に供給される。従って、
式（４）は、 SC＝EGLB₀×WD ……式（５）となることが判る。さらに時間Ｔが経過すると、信号SC
の上位12ビットが遅延回路10を介し信号SBとして供給さ
れる。ここで信号SBは、 SB＝EGLB₀×WD×2^-1 ……式（６）となる。一方、この時点において、データEGLBの第１ビ
ットたるデータEGLB₁が信号S₁₁としてゲート回路７に供
給される。したがって、 SC＝SA＋SB ＝EGLB₁×WD＋EGLB₀×WD×2^-1 ……式（７）なる信号SCが加算器８から出力される。同様に、クロッ
クパルスφ_０が出力されてから時間7Tが経過すると、下
式（８）に示す信号SCが加算器８から出力される。

式（８）によれば、信号SCがデータEGLBと信号WDとの
積になることが判る。また、信号SCの第０ビットと第12
ビットを除いたものが信号WXDとして、シフト回路４に
供給される。信号SCの第０ビットが除かれることによっ
て信号WXDの絶対値は信号SCの絶対値の1/2となり、ま
た、符号部たる第12ビットが除かれることにより、信号
WXDは下式（９）に示す信号になる。

となり、さらに式（９）に式（２）を代入することによ
って、が得られる。なお、信号WXDからは符号部が除去された
が、その代わりに信号WDの符号部たる第12ビット（以
下、符号信号SIGNという）がラッチ回路６を介してシフ
ト回路４に供給される。ここで、式（２）から明らかな
ように、データEGLBは常に正の値となるから、加算器８
の出力信号SCの符号は信号WDの符号と等しくなることが
判る。そこで、本実施例においては、符号信号SIGNを別
経路でシフト回路４に供給し、符号に係る処理の迅速化
を可能としている。

一方、ラッチ回路１にラッチされた信号EGHは、遅延
回路２を介して時間8Tだけ遅延され、デコーダ３に供給
される。これにより、デコーダ３に信号EGHが供給され
るタイミングと、シフト回路４に信号WXDが供給される
タイミングとが一致する。

次に、デコーダ３の構成を第４図を参照し説明する。

図において72はバイナリデコーダであり、入力端D₀〜
D₃に信号EGHが供給されると、信号EGHを10進表記の信号
に変換し、出力端Q₀〜Q₁₀から出力する。例えば、信号E
GHが「６」である場合には、出力端Q₆から“1"信号が出
力され、他の出力端からは“0"信号がが出力される。ま
た、信号EGHが「７」である場合には、その第０ビット
〜第２ビットが“1"になるから、AND回路70から“1"信
号が出力され、この信号がOR回路71の一入力端に供給さ
れる。また、OR回路71の他入力端には、信号EGHの第３
ビットが供給される。この第３ビットは、信号EGHが
「８」以上である場合に“1"になる。したがって、OR回
路71からは、信号EGHが「７」以上の場合に“1"にな
り、「６」以下の場合に“0"になる信号SOSが出力され
る。

また、バイナリデコーダ72の出力信号は、OR回路73〜
76を介して、信号SLPに変換される。信号SLPの第０〜第
６ビットはバイナリデコーダ72の出力信号の第０〜第６
ビットに一致する。一方、信号SLPの第７〜第10ビット
は、それぞれパイナリデコーダ72の出力信号の第０〜第
３ビットと、同第７〜第10ビットとの論理和になる。こ
れら信号SLPおよびSOSは、シフト回路４に供給される。

次に、シフト回路４の構成を第２図を参照し説明す
る。

図において22および23はP/S変換器（パラレル／シリ
アル変換器）である。P/S変換器22の下位３ビットの入
力端には“0"信号が供給され、上位４ビットの入力端に
は信号WXDの下位４ビットが供給される。一方、P/S変換
器23の入力端には、信号WXDの上位７ビットが供給され
る。P/S変換器22、23は、クロックパルスφ_７の供給さ
れたタイミングで、入力端IN1〜IN7に供給されたこれら
の信号をラッチする。

また、P/S変換器22、23は、ラッチした信号を、クロ
ックパルスφに同期して下位に１ビットづつシフトす
る。その際、あふれたビット（シフト前の最下位ビッ
ト）を出力端OUTから出力し、かつ、入力端IN8に供給さ
れた信号を最上位ビットにラッチする。ここで、クロッ
クパルスφ_７が一旦供給され再度クロックパルスφ_７が
供給されるまでに、クロックパルスφが７回供給され
る。したがって、P/S変換器22の出力端OUTからは、クロ
ックパスルφに同期して“0"信号が３回出力され、しか
る後に信号WXDの第０〜第３ビットが順次出力される。
同様に、P/S変換器23の出力端OUTからは、信号WXDの第
４〜第10ビットが順次出力される。

次に、21および31〜42はセレクタであり、それぞれ信
号の入力端Ａ、Ｂと、選択入力端SEと、出力端OUTとを
具備する。これらのセレクタは、選択入力端SEに“1"信
号が供給されると入力端Ａを選択する一方、“0"信号が
供給されると入力端Ｂを選択し、選択された入力端に供
給された信号を出力端OUTから出力する。また、51〜61
および62は遅延回路であり、それぞれ時間Ｔおよび2Tだ
け入力信号を遅延させて出力する。また、24はラッチ回
路であり、クロックパルスφ_７の供給されるタイミング
で符号信号SIGNをラッチし、これを遅延回路42、62およ
びセレクタ35の入力端Ｂに供給する。また、ラッチ回路
25は、クロックパルスφ_７の供給されるタイミングで各
遅延回路51〜62の出力信号をラッチし、これを楽音信号
WODとして出力する。

次に、P/S変換器23の出力信号は、各セレクタ36〜42
の入力端Ａに供給される。また、各セレクタ36〜41の入
力端Ｂには、各々上位ビットに対応する遅延回路の出力
信号が供給され、セレクタ42の入力端Ｂには、ラッチ回
路24を介して符号信号SIGNが供給される。ここで、信号
SLP₀〜SLP₆が全て“0"である場合、符号信号SIGNが、ク
ロックパルスφに同期して、セレクタ42、遅延回路61、
セレクタ41、遅延回路60、セレクタ40、遅延回路59、…
…に順次供給される。一方、信号SLP₀〜SLP₆の何れかが
“1"である場合、その“1"信号の供給されたセレクタか
らP/S変換器23の出力信号が供給される。この信号は、
クロックパルスφに同期して、順次下位ビットのセレク
タおよび遅延回路に供給される。

次に、セレクタ35の入力端ＡおよびＢには、それぞれ
符号信号SIGNおよび遅延回路55の出力信号が供給され
る。これらの信号のうち何れかが信号SOSに従って選択
され、セレクタ34の入力端Ｂに供給される。ここで、信
号SLP₇〜SLP₁₀が全て“0"である場合、セレクタ35の出
力信号が、クロックパルスφに同期してセレクタ34、遅
延回路54、セレクタ33、遅延回路53、……に順次供給さ
れる。一方、信号SLP₇〜LSP₁₀の何れかが“1"である場
合、その“1"信号の供給されたセレクタからセレクタ21
の出力信号が供給される。この信号は、クロックパルス
φに同期して、順次下位ビットのセレクタおよび遅延回
路に供給される。なお、セレクタ21の出力信号は、P/S
変換器22あるいは23の出力信号であり、これらのうち一
方が信号SOSに従って選択される。

B.実施例の動作次に、本実施例の動作を説明する。なお、本実施例の
動作は、信号EGHが「６」以下であるか否かによって異
なるので、それぞれの場合の具体例として、信号EGHが
「３」および「11」について説明する。

（ｉ）信号EGHが「３」の場合の動作信号EGHが「３」の場合の動作を第７図（イ）〜
（ソ）を参照し説明する。

同図（イ）はクロックパルスφの波形図であり、図上
に示す数字０〜７に対応してクロックパルスφ_０〜φ_７
が出力される。また、クロックパルスφ_０およびインバ
ータ11（第１図参照）の出力信号S₁₁のタイムチャート
を同図（ロ）および（ハ）に示す。時刻t₀においてクロ
ックパルスφ_０が出力されると、ラッチ回路１に信号EG
Hがラッチされ、ラッチ回路６に信号WDがラッチされ、
さらにP/S変換器５に信号EGLがラッチされる。そして、
クロックパルスφに同期して、インバータ11から信号EG
LB₀〜EGLB₆が順次出力される。これらの信号の出力とと
もに第１図における各構成要素８、９、10によって乗算
動作が行われ、信号EGLBの最上位ビットたるEGLB₆が出
力されるとともに乗算動作が終了する。この乗算結果た
る信号WXDおよび符号信号SIGNは、クロックパルスφ_７
に同期して（すなわち時刻t₂に）、P/S変換器22、23お
よびラッチ回路24にラッチされる。

次に、クロックパルスφに同期して、信号WXDの各ビ
ットWXD₀〜WXD₁₀およびP/S変換回路22に入力された“0"
信号が出力される。そのタイムチャートを同図（ニ）お
よび（ホ）に示す。なお、以降説明する図において、信
号WXDの各ビットWXD₀〜WXD₁₀を〜と表記し、符号信
号SINGをと表記する。また、第２図における各構成要
素22、23、51〜62から出力される信号を、それぞれ
S₂₂、S₂₃、S₅₁〜S₆₂と表記する。

一方、ラッチ回路１にラッチされた信号EGHは、遅延
回路２を介して時間8Tだけ遅延され、時刻t₂にデコーダ
３に供給される。ここで、信号EGHが「３」であるとの
前提により、信号SLP₃およびSLP₁₀が“1"になり、信号S
OSが“0"になる（第４図参照）。従って、第２図におけ
る各セレクタ31および39が入力端Ａを選択し、他のセレ
クタは入力端Ｂを選択する。

同図（ニ）、（ホ）において、まず、時刻t₃に“0"信
号たる信号S₂₂と、信号WXD₄たる信号S₂₃とが出力され
る。信号S₂₂はセレクタ21、セレクタ31を順次介して遅
延回路51に供給される。一方、信号S₂₃は、セレクタ39
を介して遅延回路58に供給される。また、ラッチ回路24
にラッチされた符号信号SIGNは、遅延回路62に供給され
るとともに、セレクタ42を介して遅延回路61に供給され
る。

次に、時間Ｔが経過して時刻t₄になると、先に各遅延
回路51、58、61に入力された信号が出力される。すなわ
ち、遅延回路51から“0"信号たる信号S₅₁が出力され、
遅延回路58から信号WXD₄たる信号S₅₈が出力され、遅延
回路S₆₁からは、符号信号SIGNたる信号S₆₁が出力され
る。信号S₅₈はセレクタ38を介して遅延回路57に供給さ
れ、一方、信号S₆₁はセレクタ41を介して遅延回路60に
供給される。また、これと同時に、P/S変換器22、23か
ら各々“0"信号たる信号S₂₂と、信号WXD₅たる信号S₂₃と
が出力される。したがって、前回と同様に、信号S₂₂は
遅延回路51に供給され、信号S₂₃は遅延回路58に供給さ
れ、ラッチ回路24から符号信号SIGNが遅延回路61に供給
される。また、時刻t₂から時間2Tが経過することによ
り、遅延回路62から符号信号SIGNが出力される。

次に、時刻t₅になると、先に各遅延回路51、57、58、
60、61、62に入力された信号が出力される。

以降、同様に、クロックパルスφに同期して、信号S
₂₂がセレクタ21、31を介して遅延回路51に供給され、同
図（ヘ）に示すように遅延回路51の出力信号が順次更新
される。また、信号S₂₃がセレクタ39を介して遅延回路5
8に供給される。この信号は、各ビットに対応するセレ
クタおよび遅延回路を順次介して下位ビットのセレクタ
および遅延回路に供給される。また、遅延回路61および
62には、符号信号SIGNが常時供給され、これら遅延回路
の出力信号S₆₁およびS₆₂が符号信号SIGNに一致する。信
号S₆₁はセレクタ41を介して遅延回路60に供給され、さ
らに遅延回路60の出力信号S₆₀がセレクタ40を介して遅
延回路59に供給される。したがって、時刻t₆以降のこれ
ら遅延回路59〜62の出力信号は符号信号SIGNに一致す
る。

そして、時刻t₁₀になると、各遅延回路51〜58の出力
信号が信号WXD₃〜WXD₁₀に一致し、各遅延回路59〜62の
出力信号が符号信号SIGNに一致する。これらの信号はク
ロックパルスφ_７に同期してラッチ回路25にラッチさ
れ、楽音信号WODとしてデジタルアナログコンバータ
（第３図におけるDAC86に相当）に供給される。なお、
楽音信号WODは、次のクロックパルスφ_７が出力される
まで、ラッチ回路25に保持される。

ここで、楽音信号WODは、信号WXDに符号信号SIGNを付
加して成る信号を、下位に３ビットだけシフトした信号
に等しいことが判る。したがって、乗算終了時における
楽音信号WODは、下式（11）で表現される。

WOD＝（WXD＋SIGN×2¹¹）×2^-3 ……式（11）さらに、式（11）に式（10）を代入するとともに符号
信号SIGNが信号WD₁₂と同一であることを考慮すると、下
式（12）が得られる。

（ii）信号EGHが「８」である場合の動作次に、信号EGHが「８」である場合の動作を第８図
（イ）〜（ソ）を参照し説明する。

第８図（イ）〜（ホ）は、第７図（イ）〜（ホ）と同
様であり、“0"信号および信号WXD₀〜WXD₁₀が同図
（ニ）、（ホ）に示すように、順次出力される。ここ
で、信号EGHが「８」であるとの前提により、信号SLP₈
および信号SOSが“1"レベルになる。したがって、第２
図において、セレクタ21および35が入力端Ａを選択し、
他のセレクタは入力端Ｂを選択する。

同図（ニ）、（ホ）において、まず、時刻t₃に“0"信
号たる信号S₂₂と、信号WXD₄たる信号S₂₃とが出力され
る。但し、セレクタ21において入力端Ａが選択されてい
るから、信号S₂₂は全く使用されない。一方、信号S
₂₃は、セレクタ21、33を順次介して遅延回路53に供給さ
れる。また、ラッチ回路24にラッチされた符号信号SIGN
は、遅延回路62に供給され、セレクタ42を介して遅延回
路61に供給されるとともにセレクタ35、34を順次介して
遅延回路54に供給される。

次に、時間Ｔが経過して時刻t₄になると、先に各遅延
回路53、54、61に入力された信号が出力される。すなわ
ち、遅延回路53からWXD₄たる信号S₅₁が出力され、遅延
回路54、61から符号信号SIGNたる信号S₅₄、S₅₆が出力さ
れる。信号S₅₃はセレクタ32を介して遅延回路52に供給
され、信号S₆₁はセレクタ41を介して遅延回路60に供給
される。また、これと同時に、P/S変換器23から信号WXD
₅たる信号S₂₃が出力され、セレクタ21、33を介して遅延
回路53に供給される。

以降、同様に、クロックパルスφに同期して、信号S
₂₃がセレクタ21、33を介して遅延回路53に供給され、同
図（チ）に示すように遅延回路53の出力信号が順次更新
される。遅延回路53の出力信号は、各ビットに対応する
セレクタおよび遅延回路を順次介して下位ビットのセレ
クタおよび遅延回路に供給される。また、遅延回路54、
61および62には、符号信号SiGNが常時供給され、これら
遅延回路の出力信号S₅₄、S₆₁およびS₆₂が符号信号SIGN
に一致する。信号S₆₁は各ビットに対応するセレクタお
よび遅延回路を順次介して下位ビットのセレクタおよび
遅延回路に供給される。

そして、時刻t₁₀になると、各遅延回路51〜53の出力
信号が信号WXD₈〜WXD₁₀に一致し、各遅延回路54〜62の
出力信号が符号信号SIGNに一致する。これらの信号はク
ロックパルスφ_７に同期してラッチ回路25にラッチさ
れ、楽音信号WODとして出力される。

ここで、楽音信号WODは、信号WXDに符号信号SIGNを付
加して成る信号を、下位に８ビットだけシフトした信号
に等しいことが判る。

また、信号EGHが「３」あるいは「８」以外の値であ
っても、上述した動作（ｉ）あるいは（ii）と同様の動
作が行われ、下式（13）で示される信号WODがラッチ回
路25から出力される。

ここで、信号EGと信号WODとの関係を第６図に示す。
第６図によれば、式（13）が下式（14）で表現できるこ
とがが判る。

WOD≒WD×2^-EG ……式（14）また、第７図および第８図から明らかなように、時刻
t₁に信号EGおよびWDがラッチされた後、時刻t₁₁に信号W
ODが出力されるまで、僅か16クロックしか要していな
い。すなわち、演算速度がきわめて高度であることが判
る。

このように、本実施例の演算回路は、きわめて短時間
かつ簡単な構成によって、乗算と指数演算とを行ことが
可能としている。

「発明の効果」以上説明した通り本発明の演算回路によれば、任意の
記憶素子にシリアル信号の入力が可能になるように構成
された記憶手段を具備することによって、演算のシフト
動作に要する時間をきわめて短縮することができるか
ら、従来の技術で述べたような指数変換と乗算とを行う
回路の一部に用いた場合には、簡単な構成で演算時間を
きわめて短くすることが可能となる。また、シリアル信
号を複数のグループに分割することで、さらに高速にシ
フト演算を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図および
第４図は本発明の要部の回路図、第３図は従来の電子楽
器のブロック図、第５図および第６図は本実施例の各部
の演算特性図、第７図および第８図は第１図のタイムチ
ャートである。 22,23……パラレル／シリアル変換器（シリアル信号発
生手段）、31〜42……セレクタ（記憶手段）、51〜62…
…遅延回路（記憶手段、記憶素子）。

Claims

(57)【特許請求の範囲】

【請求項１】演算パラメータを入力する演算パラメータ
入力手段と、複数ビットの情報をシリアル信号として出力するシリア
ル信号発生手段と、複数ビットの記憶素子を具備し、任意の記憶素子に前記
シリアル信号の入力が可能になるように構成され、かつ
前記各記憶素子の出力信号が所定の他の記憶素子に入力
可能に構成された記憶手段と、前記演算パラメータに応じて、前記シリアル信号を入力
する記憶素子を選択し、該記憶素子に前記シリアル信号
を書き込むとともに、前記各記憶素子の出力信号を所定
の他の記憶素子に入力させる一連の動作を所定回数繰り
返す制御手段と、前記記憶手段の内容を出力する出力手段とを具備することを特徴とする演算回路。
【請求項２】前記制御手段は、前記複数ビットの情報を
複数のグループに分割するとともに、前記演算パラメー
タに応じて、前記複数のグループ毎に前記シリアル信号
を入力する記憶素子を選択することを特徴とする前記請求項１に記載の演算回路。