JPS6330638B2

JPS6330638B2 -

Info

Publication number: JPS6330638B2
Application number: JP51157804A
Authority: JP
Inventors: Toshio Kugisawa
Original assignee: Kawai Musical Instrument Manufacturing Co Ltd
Current assignee: Kawai Musical Instrument Manufacturing Co Ltd
Priority date: 1976-12-27
Filing date: 1976-12-27
Publication date: 1988-06-20
Also published as: JPS5381227A

Description

【発明の詳細な説明】本発明はエンベロープをデジタル制御する電子
楽器においてエンベロープの状態を表わす新規な
エンベロープ係数を設定し、この係数を用いて各
種のエンベロープ波形を得るように制御された電
子楽器に関するものである。

従来、電子楽器の鍵スイツチ等のオンオフ情報
を所要の回路に転送する場合、各スイツチと回路
間を直接結線しようとすると配線量はぼう大なも
のとなり不経済である。そこで各キースイツチを
交点とするマトリツクス回路とカウンタを用い各
キースイツチを時分割に走査することによつてオ
ンされたスイツチの情報をTDM（時分割多重化）
信号等として送るキーコード多重化方式が一般に
用いられている。

このようなデジタル処理の電子楽器において
は、エンベロープ波形を付加する場合はキーコー
ド検出回路に合せかつエンベロープ波形の多様性
と制御の容易さの点から、エンベロープ波形をデ
ジタル演算により計算する方式が最近用いられ
る。すなわちエンベロープ波形をPCM信号信号
でメモリに記憶させているが、きめの細かいエン
ベロープ波形の量子化を行なうためにはメモリ容
量が増大する。そこで少ないメモリ容量、できれ
ばメモリなしでエンベロープ波形の設定ができれ
ば小形化、低価格化に有効なものとなる。

本発明の目的はデジタル処理のエンベロープ波
形をメモリなしで各種の波形を実現しうるエンベ
ロープ制御回路を具えた電子楽器を提供すること
である。

前記目的を達成するため、本発明の電子楽器
は、エンベロープ波形をデイジタル制御する電子
楽器において、優先チヤンネルの数に対応したワ
ードを有し、対応するチヤンネルの時分割動作に
同期し該チヤンネルに対応したエンベロープ係数
を記憶するシフトレジスタと、該シフトレジスタ
からのエンベロープ係数を入力としエンベロープ
波形の立上り，立下り時間を制御するための増分
値を加算する加算手段と、前記エンベロープ波形
の立上り，立下りの終値に相当する値と前記シフ
トレジスタからのエンベロープ係数とを比較する
比較手段と、該比較手段からの出力信号に基づき
前記加算手段における加算状態を選択制御し前記
シフトレジスタに出力する選択制御手段と、前記
シフトレジスタから出力されるエンベロープ係数
に基づき該エンベロープ係数をエンベロープ波形
に変換する変換手段とを具備し、エンベロープ波
形の立上り，立下りを演算により形成することを
特徴とするものである。

以下本発明を実施例につき詳述する。

まず本発明を適用する新規な電子楽器の実施例
の概要を説明し、次に本発明の要部であるエンベ
ロープ制御回路とその前後の関連回路の実施例の
細部を説明する。

本発明を適用する電子楽器は楽音波形上の極値
点情報により波形を近似再生し、この近似波形を
発音すべき周波数に対応する数でサンプリングし
て記憶させ、所定のクロツクで読出すことにより
楽音を発生するようにしたデジタル方式の電子楽
器である。

第１図は本発明の電子楽器の実施例の構成を示
す全体説明図である。

同図において、鍵盤のキースイツチ１はキーア
サイナ２によりそのオンオフ状態が検知され、オ
ン状態にあるキースイツチに対応するキーコード
は発音するための優先チヤンネルに割り当てられ
格納される。キーアサイナ２によりあるチヤンネ
ルが割り当てられ占有されると、時分割多重化さ
れたキーオン信号がエンベロープ制御回路３に与
えられ、エンベロープの状態（アタツク，デイケ
イ等）およびその大きさの情報がエンベロープ係
数ECとして設定される。エンベロープ係数ECは
エンベロープ計算回路４によりエンベロープ波形
振幅への変換計算が行なわれる。

一方、タブレツトスイツチ５のオンオフ状態は
タブレツトアサイナ６により検知されタブレツト
スイツチのオンオフ状態に変化があると、波形に
対し新たに計算を行なうべき信号と新たなタブレ
ツトのオンオフ状態を表わす信号を波形計算回路
７に与える。波形情報メモリ８の記憶内容のうち
オン状態のタブレツトに相当する記憶内容が順次
読み出され、波形計算回路７で合成波形１周期が
計算され、転送制御回路９に送られる。転送制御
回路９により合成波形１周期は占有されるチヤン
ネルの指定音階（ノート）に対応するワード数に
再サンプリングされ、波形レジスタ１０の１つの
占有されるチヤンネルに転送される。波形レジス
タ１０は指定音階に対応してワード数が変化する
シフトレジスタにより構成される。波形レジスタ
１０から読出しクロツク１１により読み出された
合成波形はチヤンネル間で時分割多重化され、各
チヤンネルのエンベロープがエンベロープ付加回
路１２で付加されチヤンネル間の時分割の１周期
毎に累積加算がアキユームレータ１３で行なわ
れ、デジタルアナログ変換器（DAC）１４によ
りアナログ状態の音響信号として取出される。

以上は本発明を適用した電子楽器の概要である
が、本発明の要部は主としてキーアサイナ２の後
段のエンベロープ関連部分、エンベロープ制御回
路３、エンベロープ計算回路４等である。

第２図は第１図のキースイツチ１を含むキーア
サイナ２の１例の詳細説明図である。電子オルガ
ンにおいて、鍵盤はアツパーマニユアル、ローマ
ニユアル、ペダルの３つの鍵盤により構成され、
マニユアル鍵盤各61鍵、ペダル鍵盤31鍵、計153
鍵とする。キーコードカウンタ２２はクロツク
φ₁２１により繰返し、ノートコード（音階Ｃ，
C#，Ｄ，D#……に対応）、オクターブコード、
鍵盤コードの３種を発生する。

12（ノート）×６（オクターブ）×３（鍵盤）＝216
となるから216個のタイムスロツトが各キースイ
ツチに対応して発生する。ただし216−153＝63の
63個のタイムスロツトに対応するキースイツチは
ない。タイムスロツトは216個毎に繰返すが、キ
ーコードオール“０”で該当する鍵がない場合を
その最初のタイムスロツトとして、１周期毎に全
キースイツチのオンオフ状態がサンプリングさ
れ、各鍵盤の鍵の一端に並列に接続されたアツパ
ーマニユアルシフトレジスタ２３₁、ローマニユ
アルシフトレジスタ２３₂、ペダルシフトレジス
タ２３₃に書き込まれる。直列接続された３レジ
スタ２３₁〜２３₃と遅延シフトレジスタ２４はク
ロツクφ₁でシフトされ、レジスタ２３₁〜２３₃の
出力とレジスタ２４の出力が排他的ORゲート２
５において比較される。両出力が異なつていれば
レジスタ２３₁〜２３₃の出力とキーコードカウン
タ２２からのキーコードはタイミング変換レジス
タであるFIFOメモリ２６に書き込まれる。両出
力が異なつているときはキースイツチのオンオフ
状態のサンプリングにおいて連続する２つのサン
プル点においてオンオフ状態が異なることを意味
し、２つのサンプル点間の時間にキースイツチが
新たにオンまたはオフされたことである。しかも
オンされた場合はレジスタ２３₁〜２３₃の出力は
“１”であり、オフされた場合は“０”である。
すなわちFIFOメモリ２６にはキースイツチの新
たなオンオフに伴ないオンオフを表わす“１”，
“０”の信号と該キースイツチのキーコードが書
き込まれる。

まずオン信号を読み出す場合を説明する。
FIFOメモリ２６に記憶されたキーコードおよび
オン信号はORゲート２７からの読み出し信号に
より読み出され、キーコードは選択ゲート２８を
介し16段のコードシフトレジスタ２９に与えられ
る。優先チヤンネル数は16であり、コードシフト
レジスタ２９は16段より構成され各優先チヤンネ
ルを占有するキーコードを記憶する。16段コード
シフトレジスタ２９のキーコードはクロツクφ₂
でシフトし、ANDゲート３０、選択ゲート２８
を介しループを構成する。比較回路３２は16段コ
ードシフトレジスタの16段目出力がオール“０”
である時、これに対応する優先チヤンネルが非占
有状態にあるとして、非占有信号“１”を出力す
る。ANDゲート３１は比較回路３２からの非占
有信号とFIFOメモリ２６からの入力がある場合
に選択ゲート２８の入力のうちFIFOメモリ２６
からの入力を選択させ、キーコードを16段コード
シフトレジスタ２９に与える。該コードシフトレ
ジスタ２９の出力は16個に時分割され、各々がク
ロツクφ₂のタイムスロツト幅をもつ時分割多重
化キーコード信号DKCとして出力する。またキ
ースイツチのオフによりエンベロープが減衰しそ
の値が零となつた時に生ずるレベル零信号LEV
０により、該キースイツチの占有していたチヤン
ネルに対応するタイムスロツトのみANDゲート
３０が閉じられ、16段コードシフトレジスタ２９
のキーコードのループが断たれ該コードを消去す
る。

次にオフ信号を読出す場合を説明すると、
FIFOメモリ２６からのキーコードはANDゲート
３０からのキーコードと比較され、一致する時に
比較回路４２からの一致信号でANDゲート３３
が開きORゲート３４、ANDゲート３５を介しデ
イケイシフトレジスタ３６に信号“１”が書き込
まれる。デイケイシフトレジスタ３６は16段コー
ドシフトレジスタ２９と同期してクロツクφ₂で
シフトする。ワード数も同じく16である。デイケ
イ信号はORゲート３４、ANDゲート３５を介し
てループを構成し、キーコード信号と同じくレベ
ル零信号LEV０により消去される。比較回路３
２からの信号を反転した占有信号とデイケイシフ
トレジスタ１６の出力の反転信号がある場合はチ
ヤンネルを占有しているキースイツチがオンされ
ていることを示すので、ANDゲート３７により
アタツクおよびサステイン信号ASが出力される。

オンまたはオフ信号によりキーコードが16段コ
ードシフトレジスタ２９に書き込まれたり、デイ
ケイシフトレジスタ３６にデイケイ信号が書き込
まれたりするとORゲート２７により次のキーコ
ードおよびオンオフ信号を読み出すための読み出
し信号がFIFOメモリ２６に与えられる。比較回
路３２からの非占有信号を反転した占有信号は高
速デイケイシフトレジスタ３８にも与えられ、16
段シフトレジスタ２９の全チヤンネルが占有され
た時占有信号の全タイムスロツトが“１”とな
り、高速デイケイシフトレジスタ３８の出力も全
て“１”となり、ANDゲート３９から出力“１”
が発生し、さらにこの状態で新しいキースイツチ
がオンされると比較回路４０の出力が与えられ、
ANDゲート４１が開き高速デイケイ第１信号
HDE１が生じる。ただしここですぐに高速デイ
ケイが始まるのではなく、高速デイケイ第２信号
HDE２と両信号が生じた場合に高速デイケイが
始まる。

第３図ａは第１図のエンベロープ制御回路３の
１例の詳細説明図である。同図において、エンベ
ロープシフトレジスタ６４は各優先チヤンネルの
エンベロープ係数ECを記憶し16段で構成されて
おり、コードシフトレジスタ２９、デイケイシフ
トレジスタ３６と同期しクロツクφ₂でシフトす
る。エンベロープ係数ECは加算回路（＋a₁）５
９または（＋d₁）６０と、ANDゲート６１，６
２または６３と、ORゲート７０とエンベロープ
シフトレジスタ６４とでループを構成して出力さ
れる。キースイツチのオンに伴なう優先チヤンネ
ルの占有により第２図のANDゲート３７の出力
としてアタツクサステイン信号ASが生ずる。そ
の信号はスイツチがオフされるまで続く。エンベ
ロープ係数ECは０≦EC＜２の範囲で変化し、エ
ンベロープシフトレジスタ６４より比較器５８に
入力され、その変化に応じて３種の信号の組合わ
せで出力される。第４図はAS信号とエンベロー
プ係数ECの関係を示したものである。ここでは
簡単のためチヤンネル間の時分割の関係は省いて
いる。すなわち比較器５８では１信号は１≦EC
＜２の間で、Ｓ信号は０＜EC＜１，１＜EC＜２
の間で、０信号はEC＝０，EC＝１でそれぞれ
“１”を発生するように構成される。この信号を
組合わせ０信号と１の反転信号をANDゲート４
８を通してレベル０信号すなわちLEV０が取出
され、１信号と０信号をANDゲート４９を通し
てレベル１のサステイン状態が取出される。

エンベロープ係数ECは初めは零であり、ORゲ
ート５０を介してAS信号とともにANDゲート５
１に入れて開きANDゲート６１を通るループが
開かれる。そこで加算回路（＋a₁）５９はエンベ
ロープレジスタ６４からの入力にアタツク増分a₁
を加算し出力する。すなわち１ループにより増分
a₁づつが加算される。ただし０＜a₁≪１とする。
ループが繰返すにつれてエンベロープ係数ECは
１に近づき、エンベロープ係数ECが１に達する
と、ANDゲート５１は閉じられANDゲート５
６、ORゲート５７が開き、ANDゲート６２を通
るループが開かれる。そのループには加算回路は
なくエンベロープ係数ECは１の値のままループ
を繰り返す。キースイツチがオフされるとAS信
号は０になりORゲート５２を介しANDゲート５
４が開かれANDゲート５６は閉じられ、ANDゲ
ート６３を通るループが開かれる。そのループに
は加算回路（＋d₁）６０があり各ループ毎に増分
d₁づつ加算される。ここで０＜d₁≪１である。ル
ープが繰り返されるにつれてエンベロープ係数
ECは「１」から「２」に近づき、ECが「２」に
達すると同時にEC＝０となる。AS信号は０とな
るから従つてANDゲート５５、ORゲート５７が
開きEC＝０が繰り返し維持される。

次に高速デイケイに関して説明する。第２図の
デイケイシフトレジスタ３６からのデイケイ信号
DECによりチヤンネルコードCHCはFIFOメモリ
より成る高速デイケイチヤンネルメモリ６５に書
き込まれる。この場合、チヤンネルコードCHC
は、同図ｂに示すように、クロツク発振器２０１
からのクロツクφ₂によりチヤンネルカウンタ２
０２が16進カウントされ、そのカウント値として
出力される。高速デイケイチヤンネルメモリ６５
の出力は比較回路６６においてチヤンネルコード
と比較され一致した時一致信号を出す。すなわち
最も早くデイケイを開始したチヤンネルのタイム
スロツトに一致信号HDE２が出る。そして該チ
ヤンネルのエンベロープ係数ECがLEV０で零に
なつた時ANDゲート６７を通して高速デイケイ
チヤンネルメモリ６５の読出しを１つ進め、２番
目に早くデイケイを開始しているチヤンネルのタ
イムスロツトに新たな一致信号HDE２が出る。
高速デイケイ第１信号HDE１と第２信号HDE２
が同時に発生するとANDゲート６８が開き高速
デイケイ第３信号HDE３が生じ、d₁制御回路６
９を動作させる。d₁制御回路６９は高速デイケイ
第３信号HDE３により増分d₁をd₂（d₁＜d₂）に変
更する。また第３信号HDE３はANDゲート５
１、ORゲート５２によりデイケイを保持する。
このようにしてデイケイ速度を速め、デイケイを
早く終了させ、コードシフトレジスタ２９のチヤ
ンネルに空番地を作り新しくオンされたキースイ
ツチのキーコードにチヤンネルを割り当てる。

第５図ａ，ｂ，ｃ，ｄ〜第８図ａ，ｂは第１図
のエンベロープ計算回路４のそれぞれ異なる具体
回路の説明図である。各図ｂはエンベロープ係数
ECを入力とする出力エンベロープ振幅量信号EA
の変化を示すグラフである。

各図ａに入力されるエンベロープ係数ECは第
４図に示す時間ｔとエンベロープ係数EC（０〜
２）のように変化する値である。

第４図のグラフにおいて定常レベルにおける
EC＝１の状態を除けばECはキーオンから始まる
単調増加関数であり時間ｔと等しくあつかうこと
ができる。

このグラフを第５図ｃに示す。ここでは時間ｔ
を横軸としECを縦軸としてあらわす。

従つて、第５図ｂ〜第８図ｂにおける横軸を
ECの値にとり縦軸をエンベロープ振幅量EAとし
て示す。

第５図ａのエンベロープ計算回路は補数回路７
１より構成され、これに第３図，第４図で説明し
たエンベロープ係数ECが同図ｂに示すように０
〜１の区間では補数化することなくそのままエン
ベロープ振幅量信号EAとして出力し、ECが１〜
２の区間ではその整数部１の信号により小数部Ｓ
を補数化して反転させる。従つて同図ｂの三角波
形が得られる。

第６図ａはエンベロープ計算回路の他の実施例
であり、エンベロープ波形を対数曲線に近似させ
たものである。

すなわちlogx≒ｘ−x²／２＋x³／３−x⁴／４＋……（
ただし０＜ｘ＜１）の近似式として右辺第２項まで
を利用しlogx≒ｘ（１−ｘ／２）としたものである。

エンベロープ係数ECの値をｘとすると減算器と
スケーラより成る計算回路８１で１とｘを入力し
（１−ｘ／２）を計算し、乗算回路８２でｘを入力してｘ（１−ｘ／２）とし、ｘが０〜１の区間では対数曲線に近似したアタツク部波形を計算出力するこ
とにより、第６図ｂのアタツク波形が得られる。

次にデイケイ部についてはｘが１〜２の区間に
対応し、ｘの整数部分は制御信号として使用され
小数部分のみが演算に使用されるため、第５図ｄ
のEC小数部分のグラフにおけるデイケイ部分の
値が入力される。

この値によつて前述のｘ（１−ｘ／２）を演算すると再びアタツク形状の波形になるので１／２−ｘ（１ −ｘ／２）を演算すれば第６図ｂのデイケイ形状が得られる。従つてｘが１〜２の区間ではECの整
数部信号１により補数回路と加算回路より成る計
算回路８３で乗算回路８２からの値を補数化し1/
２を加算することにより、同図ｂに示す対数減衰
曲線に近似したデイケイ部エンベロープ波形を算
出することができる。最大振幅が1/2なので出力
をシフトし２倍にすれば前記実施例と同様に最大
振幅を１にできることは言うまでもない。なお前
記スケーラとは２進数において右シフト、左シフ
ト等によりその数値を容易に２倍，４倍，８倍，
……2ⁿ倍，1/2倍，1/4倍，1/8倍，……1/2ⁿ倍す
るシフト回路である。

第７図ａはエンベロープ計算回路のさらに他の
実施例であり、第６図の応用例である。すなわ
ち、ｘが０〜1/2区間においてはスケーラより成
る計算回路９１でＹ＝2xとし、計算回路９２に
おいて（１−Ｙ／２）の計算を行ない、乗算回路９３でＹを乗算し、スケーラ９６で２倍にすると、
第７図ｂにおけるアタツク形状が得られることは
第６図の説明で述べた動作と同様である。この場
合EA最大値は１となる。

ｘが1/2〜１の間においては、スケーラ９１で
Ｙ＝2xとし、計算回路９２、乗算回路９３を動
作させ、補数化加算回路９５で補数化し１を加算
する。この場合、スケーラ９６は２倍にせず１で
ある。Ｙ＝2xであるためＹは１〜２となるが、
この場合も小数部分のみを演算の対象とするため
Ｙの小数部分は０〜１である。従つて、１−Ｙ
（１−Ｙ／２）を演算すれば第７図ｂの第１段目のデイケイ形状が得られる。

ｘが１〜２の区間では、Ｙ＝ｘ計算回路９２、
乗算回路９３を動作させる。これは第６図のデイ
ケイ部と同様である。このようにして第７図ｂに
示すような２段のデイケイ波形を含むエンベロー
プ波形が得られる。

第８図ａ，ｂはエンベロープ計算回路のさらに
他の実施例である。エンベロープ係数ECをメモ
リ１０１のアドレスコードとしメモリを読み出す
方法であり、この場合任意なエンベロープ波形が
可能となる。

実施例では主として１つのチヤンネルの動作に
ついて説明したが前述のキーアサイナ２で説明し
たようにオンされたキースイツチが複数チヤンネ
ルへの割り当て処理が時分割で行なわれ、このキ
ーコードに対応する波形と前述のエンベロープ波
形が同様にクロツクφ₂で時分割に作られ、これ
がエンベロープ付加回路で楽音波形に合成される
ものである。

以上説明したように、本発明によれば、エンベ
ロープの状態を表わすエンベロープ係数をシフト
レジスタの各段に記憶させておき、該シフトレジ
スタと加算回路または減算回路より成る循還ルー
プを形成し、前記シフトレジスタから出力したエ
ンベロープ係数を比較回路に入れその出力レベル
信号または外部の制御信号により前記加算回路ま
たは減算回路の出力を制御することにより、エン
ベロープ係数を変化させ時分割により各チヤンネ
ルのエンベロープ係数を設定しうるようにしたエ
ンベロープ制御回路を具えたものであり、さらに
このエンベロープ係数をエンベロープ計算回路に
入れて各種のエンベロープ波形を実現することが
できるものである。このようにして、エンベロー
プ係数をエンベロープ計算回路に入れてエンベロ
ープ波形を時分割で作り波形に付加しうるから、
メモリが不要となり構成を簡単化することができ
る。

【図面の簡単な説明】

第１図は本発明の電子楽器の実施例の構成を示
す全体説明図、第２図は本発明の要部に関連のあ
るキーアサイナの１例の詳細説明図、第３図ａ，
ｂは本発明の要部のエンベロープ制御回路の１例
の詳細説明図、第４図は第３図ａの主要動作説明
図、第５図ａ，ｂ〜第８図ａ，ｂは本発明の要部
のエンベロープ計算回路例の詳細説明図であり、
図中、１はキースイツチ、２はキーアサイナ、３
はエンベロープ制御回路、４はエンベロープ計算
回路、５はタブレツトスイツチ、６はタブレツト
アサイナ、７は波形計算回路、８は波形情報メモ
リ、９は転送制御回路、１０は波形レジスタ、１
１は読出しクロツク、１２はエンベロープ付加回
路、１３はアキユームレータ、１４はデジタルア
ナログ変換器、２１はクロツク、２２はキーコー
ドカウンタ、２３₁はアツパーマニユアルシフト
レジスタ、２３₂はローマニユアルシフトレジス
タ、２３₃はペダルシフトレジスタ、２４は遅延
シフトレジスタ、２５は排他的ORゲート、２６
はFIFOメモリ、２８はゲート、２９は16段シフ
トレジスタ、３２，４０，４２は比較器、３６は
デイケイシフトレジスタ、３８は高速デイケイシ
フトレジスタ、５８は比較回路、５９，６０は加
算器、６４はエンベロープシフトレジスタ、６５
は高速デイケイチヤンネルメモリ、６６は比較回
路、６９はd₁制御回路、７１は補数化回路、８
１，８３，９２，９５は計算回路、８２，９３は
乗算回路、９１，，９６はスケーラ、１０１はメ
モリを示す。

Claims

【特許請求の範囲】１エンベロープ波形をデイジタル制御する電子
楽器において、優先チヤンネルの数に対応したワードを有し、
対応するチヤンネルの時分割動作に同期し該チヤ
ンネルに対応したエンベロープ係数を記憶するシ
フトレジスタと、該シフトレジスタからのエンベロープ係数を入
力としエンベロープ波形の立上り、立下り時間を
制御するための増分値を加算する加算手段と、前記エンベロープ波形の立上り、立下りの終値
に相当する値と前記シフトレジスタからのエンベ
ロープ係数とを比較する比較手段と、該比較手段からの出力信号に基づき前記加算手
段における加算状態を選択制御し前記シフトレジ
スタに出力する選択制御手段と、前記シフトレジ
スタから出力されるエンベロープ係数に基づき該
エンベロープ係数をエンベロープ波形に変換する
変換手段とを具備し、エンベロープ波形の立上り，立下りを演算によ
り形成することを特徴とする電子楽器。２前記変換手段はエンベロープ波形の立下り部
分に相当するエンベロープ係数を補数化する補数
回路からなることを特徴とする特許請求の範囲第
１項記載の電子楽器。３前記変換手段はエンベロープ波形の立上り部
分に相当するエンベロープ係数を対数曲線に近似
計算する計算回路と、エンベロープ波形の立下り
部分は前記計算回路の出力を補数化する補数回路
からなることを特徴とする特許請求の範囲第１項
記載の電子楽器。