JPH0119594B2 - - Google Patents
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- JPH0119594B2 JPH0119594B2 JP56209109A JP20910981A JPH0119594B2 JP H0119594 B2 JPH0119594 B2 JP H0119594B2 JP 56209109 A JP56209109 A JP 56209109A JP 20910981 A JP20910981 A JP 20910981A JP H0119594 B2 JPH0119594 B2 JP H0119594B2
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/02—Means for controlling the tone frequencies, e.g. attack or decay; Means for producing special musical effects, e.g. vibratos or glissandos
- G10H1/06—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour
- G10H1/12—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour by filtering complex waveforms
- G10H1/125—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour by filtering complex waveforms using a digital filter
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2250/00—Aspects of algorithms or signal processing methods without intrinsic musical character, yet specifically adapted for or used in electrophonic musical processing
- G10H2250/055—Filters for musical processing or musical effects; Filter responses, filter architecture, filter coefficients or control parameters therefor
- G10H2250/061—Allpass filters
- G10H2250/065—Lattice filter, Zobel network, constant resistance filter or X-section filter, i.e. balanced symmetric all-pass bridge network filter exhibiting constant impedance over frequency
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/09—Filtering
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
この発明は電子楽器のデイジタルフイルタ装置
に関する。 電子楽器における音色回路は微妙な特性を必要
とするため、従来はアナログ回路によるものが多
かつた。しかし、アナログ音色回路（特にアナロ
グフイルタ）は規模が大きくなりがちであり、特
に固定フオルマントを必要とする音色（例えば人
声及びオーボエ、バスーン等の管楽器音など、そ
の他ピアノ、ストリング等の楽器音にも固定フオ
ルマントの特性がある）を実現するには並列に多
数のアナログフイルタ回路を用意しなければなら
ず、システムが大規模になつていた。また、アナ
ログ音色回路にはデイジタル楽音信号をそのまま
入力することができないので、デイジタル楽音発
生回路を適用する場合面倒であつた。 この発明は上述の点に鑑みてなされたもので、
小規模かつ低コストな構成によつて固定フオルマ
ントを容易に実現し、かつデイジタル楽音発生回
路を容易に適用し得る電子楽器のデイジタルフイ
ルタ装置を提供しようとするものである。このデ
イジタルフイルタ装置は、楽音信号及びフイルタ
係数の両方をシリアル化して入力し、かつこれら
の信号にもとづきシリアル演算を実行することに
よりフイルタ制御を施すようにしたことを特徴と
する。更に、複数系列の楽音信号を時分割多重化
して入力し、かつ各系列に対応するフイルタ係数
を楽音信号の時分割タイミングに同期してシリア
ル演算回路に与えることにより、各系列毎の時分
割的なシリアル演算を可能にし、１系列分のフイ
ルタ装置で複数系列の楽音信号のフイルタ制御を
施すようにしたことを特徴とする。 すなわち、この発明に係る電子楽器のデイジタ
ルフイルタ装置は、 複数系列のデイジタル楽音信号を時分割多重化
してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記フイルタ係数供給手段から出力されたシリ
アルフイルタ係数を入力し、１系列分の前記シリ
アルフイルタ係数が与えられる毎にこのフイルタ
係数を並列的にラツチするパラレル変換手段と、 前記系列の数に対応するステージをもつシフト
レジスタを前記フイルタ係数の各ビツトに対応し
て複数具備し、１系列分の前記フイルタ係数が前
記パラレル変換手段にラツチされる毎にこのパラ
レル変換手段の出力を前記各シフトレジスタの所
定のステージに夫々取り込み、かつ１系列分の前
記楽音信号をシリアル送出するのに要する時間毎
に前記シフトレジスタをシフト制御し、この取り
込みタイミングとシフトタイミングを前記シリア
ル楽音信号における各ビツトデータ送出タイムス
ロツトに同期して順次ずらして行い、これによ
り、パラレル変換したフイルタ係数を各系列毎に
記憶すると共に記憶した各系列のフイルタ係数を
各々の系列に対応する前記楽音信号の時分割タイ
ミングに同期して出力する係数記憶手段と、 前記楽音信号供給手段から出力されたシリアル
楽音信号を入力するとともに前記係数記憶手段か
ら出力されたフイルタ係数を入力し、各系列毎に
前記シリアル楽音信号とフイルタ係数とにもとづ
き時分割で演算を行い、その結果、各系列の楽音
信号をフイルタ制御した信号を時分割的に出力す
る１系列分のシリアル演算手段と を具えることを特徴とするものである。 上記構成によれば、複数系列のデイジタル楽音
信号が時分割多重化してかつシリアルに出力さ
れ、同様に、複数系列のフイルタ係数が時分割多
重化してかつシリアルに出力される。そして、１
系列分のシリアルフイルタ係数が並列的にラツチ
されパラレル変換される。そして、パラレル変換
されたフイルタ係数が各系列毎に記憶されると共
に記憶した各系列のフイルタ係数が各々が系列に
対応する楽音信号の時分割タイミングに同期して
出力される。そして、シリアル楽音信号と係数記
憶手段から出力されたフイルタ係数とが１系列分
のシリアル演算手段でシリアル演算される。 係数記憶手段のシフトレジスタへのフイルタ係
数の取り込みタイミングとシフトタイミングをシ
リアル楽音信号における各ビツトデータ送出タイ
ムスロツトに同期して順次ずらして行うようにし
ているため、１系列分のシリアル演算手段だけで
複数系列に関するシリアル演算を行うことができ
るようになつている。 このような本発明によれば、１系列分のシリア
ル演算手段だけで複数系列に関するシリアル演算
を行うことができ、しかも複数系列分のフイルタ
係数供給のための回路及び配線が極めてコンパク
ト化されるので、回路構成が極めて小規模とな
り、また、製造コストも低廉である、という優れ
た効果を奏する。 ところで、デイジタルフイルタの型式の１つと
してラテイス型フイルタが存在することは知られ
ている。ラテイス型フイルタは、乗算器の数が比
較的少なくて済み、かつ係数のビツト数も少なく
て済み、ハードウエアを小型化できるという利点
が有ると共に、望みのフイルタ特性に対して係数
の設定の仕方が確立されているためフイルタ係数
の設定が容易であるという利点が有るので、これ
を電子楽器のデイジタルフイルタ装置に適用する
ことが望まれる。しかるに、従来は、ラテイス型
フイルタを適用した電子楽器のデイジタルフイル
タ装置は存在していず、また、複数系列の楽音信
号を処理する場合に簡略化した構成でラテイス型
フイルタを構成することも考えられていなかつ
た。 そこで、この発明の更なる目的は、ラテイス型
フイルタを用いて複数系列の楽音信号を処理して
音色制御を行うことができるようにした電子楽器
のデイジタルフイルタ装置を、簡略化された構成
によつて提供することにある。 この目的を達成するために、この発明に係る電
子楽器のデイジタルフイルタ装置は、 複数系列のデイジタル楽音信号を時分割多重化
してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記楽音信号供給手段から出力された楽音信号
と前記フイルタ係数供給手段から出力されたフイ
ルタ係数とにもとづき、ラテイス型デイジタルフ
イルタの演算型式によるシリアル演算を実行し、
前記フイルタ係数に応じて前記楽音信号とフイル
タ制御した信号を出力する演算手段と を具え、前記演算手段は、前記シリアル演算のた
めの回路として縦続接続された複数のフイルタユ
ニツトを含み、 このフイルタユニツトの各々は、次段のフイル
タユニツトからフイードバツクされた信号を所定
時間遅延する第１の遅延手段と、前段のフイルタ
ユニツトから楽音信号が入力され、この入力楽音
信号を前記第１の遅延手段の出力信号から減算す
る第１の加算手段と、この第１の加算手段の出力
信号に前記フイルタ係数を乗算する乗算手段と、
この乗算手段における演算時間遅れに応じた時間
だけ前記入力楽音信号を遅延する第２の遅延手段
と、前記乗算手段の出力と第２の遅延手段の出力
とを加算し、その加算出力を次段のフイルタユニ
ツトに与える第２の加算手段と、前記第１の遅延
手段の出力信号を前記乗算手段における演算時間
遅れに応じた時間だけ遅延する第３の遅延手段
と、この第３の遅延手段の出力信号と前記乗算手
段の出力信号とを加算し、その加算出力を前段の
フイルタユニツトにフイードバツクする第３の加
算手段とを具え、前記第１の遅延手段における前
記遅延時間は前記デイジタル楽音信号の１サンプ
リング周期から前記乗算手段における演算時間遅
れの２倍の時間を引いた時間であることを特徴と
するものである。 以上の構成からなる本発明においては、楽音信
号供給手段から出力されたシリアル楽音信号とフ
イルタ係数供給手段から出力されたフイルタ係数
とにもとづきラテイス型デイジタルフイルタの演
算型式によるシリアル演算を実行する演算手段を
具備しており、この演算手段が、前記シリアル演
算のための回路として縦続接続された複数のフイ
ルタユニツトを含み、各フイルタユニツトが、上
述のように配置された乗算手段、第１乃至第３の
加算手段、第１乃至第３の遅延手段を夫々具備し
ている。こうして、複数系列分の楽音信号を簡単
な構成によつて処理することのできるラテイス型
フイルタを用いた楽音制御用のデイジタルフイル
タ装置を具体化することができる。特に、複数の
フイルタユニツトにより演算手段を構成している
ため、このフイルタユニツトの数の増減が容易で
あり、これによりフイルタ段数の変更が容易であ
る、という利点を有する。また、複数系列に関す
る時分割シリアル演算を行う構成であるため、回
路構成が極めて小規模となり、また、製造コスト
も低廉である、という優れた効果も奏する。 以下、添付図面を参照してこの発明の実施例を
詳細に説明しよう。 第１図において、鍵盤部１０は例えば上鍵盤、
下鍵盤及びペダル鍵盤を含んでいる。楽音信号発
生部１１は鍵盤部１０で押圧された鍵に対応する
楽音信号を発生するもので、鍵盤種類及び音色等
に応じて複数系列で楽音信号を発生し得るもので
ある。音色選択装置１２は各鍵盤毎の音色及び各
種効果等を選択するための多数のスイツチを含ん
でいる。音色選択装置１２の出力のうち所定の出
力が楽音信号発生部１１に与えられており、該発
生部１１における楽音信号発生動作を制御する。
楽音信号発生部１１は鍵盤種類及び音色等に応じ
た複数系列の楽音信号を各系列毎に並列的にかつ
デイジタル形式で出力する。勿論、各系列の楽音
信号は音色選択装置１２における音色選択に応じ
て楽音信号発生部１１で所定の音色が付与される
が、系列によつては音色付与が完了していないも
のもあり、それらは後段のデイジタルフイルタ部
１４で音色制御が施される。例えば、音高にかか
わりなく常に同じスペクトル分布をもつ音色（い
わば移動フオルマント型の音色）は楽音信号発生
部１１で付与し、固定フオルマント型の音色はデ
イジタルフイルタ部１４で付与する。尚、移動フ
オルマント型の音色にあつても、例えばプラス系
の低域特性やストリング系の複雑な特性など、固
定フオルマント型のフイルタ制御を更に施すこと
によつてスペクトル補正を行なうのが好ましいも
のがあり、これらの音色に関してもデイジタルフ
イルタ部１４が利用される。 楽音信号発生部１１から出力された各系列毎の
デイジタル楽音信号は、楽音信号振分け及び累算
及びシリアル変換制御回路１３に与えられる。こ
の制御回路１３には音色選択装置１２の出力のう
ち所定の出力が与えられている。制御回路１３
は、音色選択装置１２から与えられる音色選択情
報に応じて、各系列のうち楽音信号を累算するこ
とが可能なものとデイジタルフイルタ部１４を通
すべきものとを振分け、累算可能なものはそれら
の楽音信号を累算（ミツクス）してライン１５に
出力し、デイジタルフイルタ部１４を通すべきも
のはそれら各系列毎の並列デイジタル楽音信号を
夫々シリアル化し更にそのシリアルデイジタル楽
音信号を各系列間で時分割多重化して１本の信号
ライン１６に出力する。デイジタル楽音信号をシ
リアル化した上でデイジタルフイルタ部１４に与
えることは、該フイルタ部１４内部の演算回路を
シリアル演算回路とすることができ、該フイルタ
部１４の構成縮小に寄与する。また、複数系列の
デイジタル楽音信号を時分割多重化して共通ライ
ンにまとめることは、各系列毎にデイジタルフイ
ルタを設けねばならない無駄を省き、デイジタル
フイルタ部１４の構成縮小に寄与する。 下記表に、各系列の一例及び制御回路１３にお
けるそれらの振分け態様の一例を示す。「単／複」
の欄にはそれらの系列が単音発生系であるか複音
発生系列であるかが示されている。勿論、複音系
列の場合は複数音のデイジタル楽音信号を加算混
合した信号が１系列分の楽音信号として楽音信号
発生部１１から出力される。「振分け」の欄に示
された記号ch１，ch２，ch３，ch４はチヤンネ
ル表示であり、各系列の楽音信号をデイジタルフ
イルタ部１４で時分割処理する説明を行なう際の
各系列の識別記号として用いる。
に関する。 電子楽器における音色回路は微妙な特性を必要
とするため、従来はアナログ回路によるものが多
かつた。しかし、アナログ音色回路（特にアナロ
グフイルタ）は規模が大きくなりがちであり、特
に固定フオルマントを必要とする音色（例えば人
声及びオーボエ、バスーン等の管楽器音など、そ
の他ピアノ、ストリング等の楽器音にも固定フオ
ルマントの特性がある）を実現するには並列に多
数のアナログフイルタ回路を用意しなければなら
ず、システムが大規模になつていた。また、アナ
ログ音色回路にはデイジタル楽音信号をそのまま
入力することができないので、デイジタル楽音発
生回路を適用する場合面倒であつた。 この発明は上述の点に鑑みてなされたもので、
小規模かつ低コストな構成によつて固定フオルマ
ントを容易に実現し、かつデイジタル楽音発生回
路を容易に適用し得る電子楽器のデイジタルフイ
ルタ装置を提供しようとするものである。このデ
イジタルフイルタ装置は、楽音信号及びフイルタ
係数の両方をシリアル化して入力し、かつこれら
の信号にもとづきシリアル演算を実行することに
よりフイルタ制御を施すようにしたことを特徴と
する。更に、複数系列の楽音信号を時分割多重化
して入力し、かつ各系列に対応するフイルタ係数
を楽音信号の時分割タイミングに同期してシリア
ル演算回路に与えることにより、各系列毎の時分
割的なシリアル演算を可能にし、１系列分のフイ
ルタ装置で複数系列の楽音信号のフイルタ制御を
施すようにしたことを特徴とする。 すなわち、この発明に係る電子楽器のデイジタ
ルフイルタ装置は、 複数系列のデイジタル楽音信号を時分割多重化
してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記フイルタ係数供給手段から出力されたシリ
アルフイルタ係数を入力し、１系列分の前記シリ
アルフイルタ係数が与えられる毎にこのフイルタ
係数を並列的にラツチするパラレル変換手段と、 前記系列の数に対応するステージをもつシフト
レジスタを前記フイルタ係数の各ビツトに対応し
て複数具備し、１系列分の前記フイルタ係数が前
記パラレル変換手段にラツチされる毎にこのパラ
レル変換手段の出力を前記各シフトレジスタの所
定のステージに夫々取り込み、かつ１系列分の前
記楽音信号をシリアル送出するのに要する時間毎
に前記シフトレジスタをシフト制御し、この取り
込みタイミングとシフトタイミングを前記シリア
ル楽音信号における各ビツトデータ送出タイムス
ロツトに同期して順次ずらして行い、これによ
り、パラレル変換したフイルタ係数を各系列毎に
記憶すると共に記憶した各系列のフイルタ係数を
各々の系列に対応する前記楽音信号の時分割タイ
ミングに同期して出力する係数記憶手段と、 前記楽音信号供給手段から出力されたシリアル
楽音信号を入力するとともに前記係数記憶手段か
ら出力されたフイルタ係数を入力し、各系列毎に
前記シリアル楽音信号とフイルタ係数とにもとづ
き時分割で演算を行い、その結果、各系列の楽音
信号をフイルタ制御した信号を時分割的に出力す
る１系列分のシリアル演算手段と を具えることを特徴とするものである。 上記構成によれば、複数系列のデイジタル楽音
信号が時分割多重化してかつシリアルに出力さ
れ、同様に、複数系列のフイルタ係数が時分割多
重化してかつシリアルに出力される。そして、１
系列分のシリアルフイルタ係数が並列的にラツチ
されパラレル変換される。そして、パラレル変換
されたフイルタ係数が各系列毎に記憶されると共
に記憶した各系列のフイルタ係数が各々が系列に
対応する楽音信号の時分割タイミングに同期して
出力される。そして、シリアル楽音信号と係数記
憶手段から出力されたフイルタ係数とが１系列分
のシリアル演算手段でシリアル演算される。 係数記憶手段のシフトレジスタへのフイルタ係
数の取り込みタイミングとシフトタイミングをシ
リアル楽音信号における各ビツトデータ送出タイ
ムスロツトに同期して順次ずらして行うようにし
ているため、１系列分のシリアル演算手段だけで
複数系列に関するシリアル演算を行うことができ
るようになつている。 このような本発明によれば、１系列分のシリア
ル演算手段だけで複数系列に関するシリアル演算
を行うことができ、しかも複数系列分のフイルタ
係数供給のための回路及び配線が極めてコンパク
ト化されるので、回路構成が極めて小規模とな
り、また、製造コストも低廉である、という優れ
た効果を奏する。 ところで、デイジタルフイルタの型式の１つと
してラテイス型フイルタが存在することは知られ
ている。ラテイス型フイルタは、乗算器の数が比
較的少なくて済み、かつ係数のビツト数も少なく
て済み、ハードウエアを小型化できるという利点
が有ると共に、望みのフイルタ特性に対して係数
の設定の仕方が確立されているためフイルタ係数
の設定が容易であるという利点が有るので、これ
を電子楽器のデイジタルフイルタ装置に適用する
ことが望まれる。しかるに、従来は、ラテイス型
フイルタを適用した電子楽器のデイジタルフイル
タ装置は存在していず、また、複数系列の楽音信
号を処理する場合に簡略化した構成でラテイス型
フイルタを構成することも考えられていなかつ
た。 そこで、この発明の更なる目的は、ラテイス型
フイルタを用いて複数系列の楽音信号を処理して
音色制御を行うことができるようにした電子楽器
のデイジタルフイルタ装置を、簡略化された構成
によつて提供することにある。 この目的を達成するために、この発明に係る電
子楽器のデイジタルフイルタ装置は、 複数系列のデイジタル楽音信号を時分割多重化
してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記楽音信号供給手段から出力された楽音信号
と前記フイルタ係数供給手段から出力されたフイ
ルタ係数とにもとづき、ラテイス型デイジタルフ
イルタの演算型式によるシリアル演算を実行し、
前記フイルタ係数に応じて前記楽音信号とフイル
タ制御した信号を出力する演算手段と を具え、前記演算手段は、前記シリアル演算のた
めの回路として縦続接続された複数のフイルタユ
ニツトを含み、 このフイルタユニツトの各々は、次段のフイル
タユニツトからフイードバツクされた信号を所定
時間遅延する第１の遅延手段と、前段のフイルタ
ユニツトから楽音信号が入力され、この入力楽音
信号を前記第１の遅延手段の出力信号から減算す
る第１の加算手段と、この第１の加算手段の出力
信号に前記フイルタ係数を乗算する乗算手段と、
この乗算手段における演算時間遅れに応じた時間
だけ前記入力楽音信号を遅延する第２の遅延手段
と、前記乗算手段の出力と第２の遅延手段の出力
とを加算し、その加算出力を次段のフイルタユニ
ツトに与える第２の加算手段と、前記第１の遅延
手段の出力信号を前記乗算手段における演算時間
遅れに応じた時間だけ遅延する第３の遅延手段
と、この第３の遅延手段の出力信号と前記乗算手
段の出力信号とを加算し、その加算出力を前段の
フイルタユニツトにフイードバツクする第３の加
算手段とを具え、前記第１の遅延手段における前
記遅延時間は前記デイジタル楽音信号の１サンプ
リング周期から前記乗算手段における演算時間遅
れの２倍の時間を引いた時間であることを特徴と
するものである。 以上の構成からなる本発明においては、楽音信
号供給手段から出力されたシリアル楽音信号とフ
イルタ係数供給手段から出力されたフイルタ係数
とにもとづきラテイス型デイジタルフイルタの演
算型式によるシリアル演算を実行する演算手段を
具備しており、この演算手段が、前記シリアル演
算のための回路として縦続接続された複数のフイ
ルタユニツトを含み、各フイルタユニツトが、上
述のように配置された乗算手段、第１乃至第３の
加算手段、第１乃至第３の遅延手段を夫々具備し
ている。こうして、複数系列分の楽音信号を簡単
な構成によつて処理することのできるラテイス型
フイルタを用いた楽音制御用のデイジタルフイル
タ装置を具体化することができる。特に、複数の
フイルタユニツトにより演算手段を構成している
ため、このフイルタユニツトの数の増減が容易で
あり、これによりフイルタ段数の変更が容易であ
る、という利点を有する。また、複数系列に関す
る時分割シリアル演算を行う構成であるため、回
路構成が極めて小規模となり、また、製造コスト
も低廉である、という優れた効果も奏する。 以下、添付図面を参照してこの発明の実施例を
詳細に説明しよう。 第１図において、鍵盤部１０は例えば上鍵盤、
下鍵盤及びペダル鍵盤を含んでいる。楽音信号発
生部１１は鍵盤部１０で押圧された鍵に対応する
楽音信号を発生するもので、鍵盤種類及び音色等
に応じて複数系列で楽音信号を発生し得るもので
ある。音色選択装置１２は各鍵盤毎の音色及び各
種効果等を選択するための多数のスイツチを含ん
でいる。音色選択装置１２の出力のうち所定の出
力が楽音信号発生部１１に与えられており、該発
生部１１における楽音信号発生動作を制御する。
楽音信号発生部１１は鍵盤種類及び音色等に応じ
た複数系列の楽音信号を各系列毎に並列的にかつ
デイジタル形式で出力する。勿論、各系列の楽音
信号は音色選択装置１２における音色選択に応じ
て楽音信号発生部１１で所定の音色が付与される
が、系列によつては音色付与が完了していないも
のもあり、それらは後段のデイジタルフイルタ部
１４で音色制御が施される。例えば、音高にかか
わりなく常に同じスペクトル分布をもつ音色（い
わば移動フオルマント型の音色）は楽音信号発生
部１１で付与し、固定フオルマント型の音色はデ
イジタルフイルタ部１４で付与する。尚、移動フ
オルマント型の音色にあつても、例えばプラス系
の低域特性やストリング系の複雑な特性など、固
定フオルマント型のフイルタ制御を更に施すこと
によつてスペクトル補正を行なうのが好ましいも
のがあり、これらの音色に関してもデイジタルフ
イルタ部１４が利用される。 楽音信号発生部１１から出力された各系列毎の
デイジタル楽音信号は、楽音信号振分け及び累算
及びシリアル変換制御回路１３に与えられる。こ
の制御回路１３には音色選択装置１２の出力のう
ち所定の出力が与えられている。制御回路１３
は、音色選択装置１２から与えられる音色選択情
報に応じて、各系列のうち楽音信号を累算するこ
とが可能なものとデイジタルフイルタ部１４を通
すべきものとを振分け、累算可能なものはそれら
の楽音信号を累算（ミツクス）してライン１５に
出力し、デイジタルフイルタ部１４を通すべきも
のはそれら各系列毎の並列デイジタル楽音信号を
夫々シリアル化し更にそのシリアルデイジタル楽
音信号を各系列間で時分割多重化して１本の信号
ライン１６に出力する。デイジタル楽音信号をシ
リアル化した上でデイジタルフイルタ部１４に与
えることは、該フイルタ部１４内部の演算回路を
シリアル演算回路とすることができ、該フイルタ
部１４の構成縮小に寄与する。また、複数系列の
デイジタル楽音信号を時分割多重化して共通ライ
ンにまとめることは、各系列毎にデイジタルフイ
ルタを設けねばならない無駄を省き、デイジタル
フイルタ部１４の構成縮小に寄与する。 下記表に、各系列の一例及び制御回路１３にお
けるそれらの振分け態様の一例を示す。「単／複」
の欄にはそれらの系列が単音発生系であるか複音
発生系列であるかが示されている。勿論、複音系
列の場合は複数音のデイジタル楽音信号を加算混
合した信号が１系列分の楽音信号として楽音信号
発生部１１から出力される。「振分け」の欄に示
された記号ch１，ch２，ch３，ch４はチヤンネ
ル表示であり、各系列の楽音信号をデイジタルフ
イルタ部１４で時分割処理する説明を行なう際の
各系列の識別記号として用いる。
【表】
ライン１５の楽音信号は混合回路１７に与えら
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。尚、制御回路１３における「振分け」及
び「累算」及び「シリアル変換」の動作、並びに
混合回路１７における「シリアル／パラレル変
換」の動作は、公知のデイジタル技術によつて容
易に実施し得るので、その詳細説明は省略する。
混合回路１７から出力されたデイジタル楽音信号
はデイジタル／アナログ変換器１８でアナログ信
号に変換され、サウンドシステム１９に与えられ
る。 音色選択装置１２の出力のうち所定の出力がデ
イジタルフイルタ部１４に与えられており、音色
選択に応じて各系列ch１，ch２，ch３，ch４毎
のフイルタ特性が夫々設定されるようになつてい
る。そのため、フイルタ部１４の内部にはフイル
タ係数内部ROM（ROMはリードオンリーメモリ
のこと、以下同じ）が含まれており、この内部
ROMから所定のフイルタ係数が音色選択情報に
応じて読み出されてフイルタ部１４で利用される
ようになつている。このフイルタ係数内部ROM
とは別にフイルタ係数外部記憶装置２０が設けら
れている。この外部記憶装置２０は半導体記憶装
置であつてもよいし、また、磁気カード等着脱自
在の記憶媒体を含んでいてもよい。外部記憶装置
２０から読み出されたフイルタ係数はデイジタル
フイルタ部１４に供給される。デイジタルフイル
タ部１４に関連してフイルタ係数切換スイツチ２
１が設けられている。このスイツチ２１はデイジ
タルフイルタ部１４において内部ROMまたは外
部記憶装置２０のどちらを利用すべきかを選択す
るためのもので、フイルタ部１４では選択された
どちらか一方から読み出されたフイルタ係数に従
つてフイルタ制御を実行する。外部記憶装置２０
に記憶するフイルタ係数の一例としては、時間的
に変化するフイルタ係数などがある。フイルタ係
数を時間的に変化させるためには大きな記憶容量
が要求されるが、それには外部記憶装置が適して
いるからである。 尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４及び外部記憶装置２０に与えられ、ライン１
６のシリアル楽音信号に同期してフイルタ係数を
シリアル化する（シリアルに読み出す）ため、及
び、フイルタ部１４におけるシリアル演算タイミ
ングの同期制御のため、に利用される。 デイジタルフイルタ部１４の一例を第２図に示
す。デイジタルフイルタ部１４は、縦続接続され
た15個のフイルタユニツトＬ１乃至Ｌ１５から成
るデイジタルフイルタ主回路と、この主回路にフ
イルタ係数及び演算制御タイミング信号を供給す
るための回路２２乃至２７とを含んでいる。 第１図の制御回路１３からライン１６を経て与
えられたシリアル楽音信号（これを記号FSで示
す）は１段目のフイルタユニツトＬ１に入力され
る。一例として、１つの楽音信号は24ビツトのデ
イジタルデータから成る。ライン１６のシリアル
楽音信号FSにおいては、この24ビツトのデータ
が24タイムスロツトを使用してシリアル化されて
おり、かつこの24タイムスロツト分のシリアルデ
ータが４系列時分割多重化されている。従つて、
シリアル楽音信号FSにおける楽音波形振幅の１
サンプリング周期は96タイムスロツトである。こ
の１サンプリング周期内の順次タイムスロツトに
１乃至96の番号を付けて図示したものが第３図ａ
である。第３図ｂに示すように、ライン１６のシ
リアル楽音信号FSにおいては、第１タイムスロ
ツト乃至第24タイムスロツトに系列ch１のシリ
アル楽音信号データ、第25乃至第48タイムスロツ
トに系列ch２のシリアル楽音信号データ、第49
乃至第72タイムスロツトに系列ch３のシリアル
楽音信号データ、第73乃至第96タイムスロツトに
系列ch４のシリアル楽音信号データ、が夫々割
当てられている。24タイムスロツト毎の各楽音信
号データにおいて、最初のタイムスロツト（第
１、第25、第49、第73タイムスロツト）には最下
位ビツトLSBが割当てられており、以下遅いタ
イムスロツトになるほど重みが増し、23番目のタ
イムスロツト（第23、第47、第71、第95タイムス
ロツト）に最上位ビツトMSBが割当てられ、最
後のタイムスロツト（第24、第48、第72、第96タ
イムスロツト）にはサインビツトSBが割当てら
れる。 タイミング信号発生器２２は、同期パルス
SYNCにもとづき所定のタイミング信号KL，
LD，SHを発生すると共にフイルタ係数の時分割
送出を制御する選択信号SLを発生する。一例と
して、１つのフイルタ係数は８ビツトのデイジタ
ルデータであり、これが各フイルタユニツトＬ１
乃至Ｌ１５毎に必要であるから、１音色に対応す
るフイルタ係数の全ビツトは「８×15＝120ビツ
ト」である。従つて、１音色（１系列）分のフイ
ルタ係数のシリアル送出に要するタイムスロツト
数は120であり、これらを４系列分時分割送出す
るのに要するタイムスロツト数は「120×４＝
480」である。このフイルタ係数のシリアル時分
割送出の１サイクル時間（480タイムスロツト）
はシリアル楽音信号の５サンプリング周期（480
÷96＝５）に相当する。選択信号SLは各系列ch
１，ch２，ch３，ch４を選択するための４種類
のコード信号から成り、１系列につき120タイム
スロツトの時間幅でこれらのコード信号が順次現
われる。 音色選択データ記憶装置２３は、音色選択装置
１２（第１図）から与えられた音色選択データを
記憶するためのものであつて、書込み及び読み出
し可能なものである。この記憶装置２３は各系列
ch１，ch２，ch３，ch４に対応する記憶位置を
有し、各系列において選択された音色を示す音色
選択データが各々の記憶位置に記憶される。すな
わち、音色選択装置１２からは、或る系列で何ら
かの音色が選択されたときその音色を示す音色選
択データと共にその系列（すなわち記憶装置２３
のアドレス）を指定するデータ並びに書込み命令
が与えられるようになつており、これらのデータ
にもとづき記憶装置２３の当該系列に対応する記
憶位置に音色選択データが記憶される。記憶され
た各系列ch１〜ch４の音色選択データは記憶装
置２３から常時並列的に読み出され、セレクタ２
４に入力される。セレクタ２４では、前述の選択
信号SLに応じて各系列の音色選択データを時分
割的に（120タイムスロツト毎に）順次選択する。 フイルタ係数内部ROM２５は、音色選択装置
１２で選択可能な各音色に対応してフイルタ係数
の組を予じめ記憶したものである。前述の通り、
１音色に対応するフイルタ係数は15個のフイルタ
係数から成り、１個のフイルタ係数が８ビツトで
あるため１組のフイルタ係数は120ビツトのデー
タである。ROM２５は、同期パルスSYNCにも
とづき所定のタイミングで、120ビツトから成る
フイルタ係数の組をシリアルに１ビツトづつ順次
読み出し、かつこのシリアル読み出しを全音色に
関して同時に並列的に実行する。こうしてROM
２５から読み出された各音色毎のフイルタ係数の
シリアルデータはセレクタ２６に入力される。セ
レクタ２６の選択制御入力にはセレクタ２４で時
分割的に選択された各系列の音色選択データが与
えられる。セレクタ２６はROM２５から並列的
に与えられる各音色毎のシリアルフイルタ係数デ
ータのうち選択制御入力に与えられた音色選択デ
ータの内容（音色）に対応する１組のシリアルフ
イルタ係数データを選択する。１系列に関する音
色選択データがセレクタ２６に与えられる120タ
イムスロツトの時間幅に同期して、ROM２５で
は120ビツト分のフイルタ係数のシリアル読み出
しが行なわれるようになつている。従つて、各系
列ch１，ch２，ch３，ch４で選択された音色に
対応する４組のフイルタ係数のシリアルデータが
120タイムスロツト毎に時分割でセレクタ２６か
ら出力される。 セレクタ２６の出力はセレクタ２７の一方入力
に与えられる。セレクタ２７の他の入力には外部
記憶装置２０（第１図）から読み出されたフイル
タ係数が与えられる。この外部記憶装置２０から
のフイルタ係数の状態はセレクタ２６から出力さ
れるものと全く同じであり、４系列のシリアルデ
ータが時分割多重化されたものである。セレクタ
２７の制御入力にはフイルタ係数切換スイツチ２
１（第１図）の出力が与えられており、このスイ
ツチ２１のオン・オフに応じてセレクタ２６の出
力（すなわち内部ROM２５の出力）または外部
記憶装置２０の出力の一方が選択される。こうし
てセレクタ２７で選択されたシリアルフイルタ係
数データＫは１段目のフイルタユニツトＬ１に入
力される。また、タイミング信号発生器２２から
発生されたタイミング信号KL，LD，SHも１段
目のフイルタユニツトＬ１に入力される。 第４図はシリアルフイルタ係数データＫの状態
を示すもので、ａは１系列分の状態を示し、ｂは
４系列分の状態を示す。ａに示すように、１系列
分のフイルタ係数データＫはフイルタユニツトの
後段に対応するものから順に（Ｌ１５，Ｌ１４…
Ｌ１の順に）送出され、かつ８ビツト毎の個々の
フイルタ係数ではサインビツトSBを先頭に上位
のビツトから順に送出される。縦続接続されたフ
イルタユニツトＬ１乃至Ｌ１５の内部ではデータ
Ｋが順送りにシフトされるようになつており、第
４図ａに示すように後段のユニツトＬ１５…Ｌ１
に対応するものから順に送出されたデータＫが
各々の所定のユニツトＬ１５乃至Ｌ１の内部に丁
度移送されたとき各ユニツトＬ１５乃至Ｌ１の内
部に各々の係数データＫがラツチされるようにな
つている。（系列につき第４図ａに示すような状
態のデータＫが同図ｂに示すように系列ch１，
ch２，ch３，ch４の順で時分割多重化されてい
る。こうして、全系列ch１乃至ch４のシリアル
フイルタ係数データＫが１巡する時間はシリアル
楽音信号FSの５サンプリング周期に相当するも
のとなる。 デイジタルフイルタユニツトＬ１乃至Ｌ１５と
して用いるデイジタルフイルタの型式は如何なる
ものでもよい。デイジタルフイルタの基本型式と
して、ラテイス型フイルタ、有限インパルス応答
フイルタ（以下FIRフイルタという）、無限イン
パルス応答フイルタ（以下IIRフイルタという）
などが知られているが、中でもラテイス型フイル
タは音声合成に適したフイルタであることが知ら
れている。しかも、このラテイス型フイルタは、
他の型式に比べて乗算器の数が少なくて済み、ハ
ードウエアを小型化できるという利点があると共
に、フイルタ係数のビツト数が少なくて済み、か
つ望みのフイルタ特性に対して係数の設定の仕方
が確立されているという利点がある。そこで、こ
の実施例では好ましい一例として、デイジタルフ
イルタユニツトＬ１乃至Ｌ１５にラテイス型フイ
ルタを使用するものとする。 ラテイス型フイルタの基本型式は第５図ａに示
すものであり、同図ｂ，ｃはその基本型式を等価
的に変換した型式を夫々示すものである。同図に
おいて、符号２８乃至３４は加算器または引算器
であり、３５乃至４１は乗算器であり、４２乃至
４７は遅延回路である。図では１つのフイルタユ
ニツトが示されており、これらのユニツトを適宜
個数縦続接続してフイルタ回路を構成する。Ko、
−Ko、１−Ko、１＋Koは各乗算器で乗算される
べきフイルタ係数であり、添字ｎはｎ段目のフイ
ルタユニツトの係数であることを示す。尚、出力
側に設けられた遅延回路４３，４５，４７は最終
段のフイルタユニツトの出力とそのフイードバツ
ク入力との間に楽音信号の１サンプリング時間に
相当する時間遅れを設定するものである。各フイ
ルタユニツト内の遅延回路４２，４４，４６もし
くは１サンプリング時間に相当する時間遅れを設
定するものである。この遅延回路４２，４４，４
６は、１サンプリング時間前の信号を前段のフイ
ルタユニツトにフイードバツクするためのもので
あるので、実際回路においては１サンプリング時
間から演算回路における時間遅れ分を引いた時間
がその遅延時間として設定されることになる。第
５図に示すラテイス型フイルタにおいて、ｃに示
す型式が乗算器の数が最も少なくて済む。 第２図のフイルタユニツトＬ１乃至Ｌ１５を第
５図ｃに示す型式のラテイス型フイルタによつて
構成すると、第６図のようになる。同図に示す１
段目のフイルタユニツトＬ１において、符号４
８，４９，５０は加算器または引算器、５１は乗
算器、５２，５３，５４は遅延回路である。遅延
回路５２，５３，５４のブロツク内に示された数
字32Dは32タイムスロツト分の遅延を行なうこと
を示している。FS−INは楽音信号入力端子、FS
−OUTは楽音信号出力端子、BS−INはフイー
ドバツク信号入力端子、BS−OUTはフイードバ
ツク信号出力端子、である。最終段のフイルタユ
ニツトＬ１５を除く他のユニツトＬ２乃至Ｌ１４
はユニツトＬ１と同一構成であり、各ユニツトＬ
１乃至Ｌ１４の楽音信号出力端子FS−OUTがそ
の次段のユニツトＬ２乃至Ｌ１５の楽音信号入力
端子FS−INに接続され、各ユニツトＬ２乃至Ｌ
１５のフイードバツク信号出力端子BS−OUTが
その前段のユニツトＬ１乃至Ｌ１４のフイードバ
ツク信号入力端子BS−INに接続される。 フイルタユニツトＬ１の加算器（機能としては
引算器）４８においては、入力端子FS−INから
入力された楽音信号を端子BS−IN及び遅延回路
５３を介して次段のユニツトＬ２からフイードバ
ツクされた楽音信号から引算する。この加算器４
８の出力が乗算器５１に入力され、フイルタ係数
K1が乗算される。この係数K1の添字１は１段目
のユニツトＬ１に対応する係数であることを示
す。乗算器５１の出力は加算器４９に与えられ、
端子FS−IN及び遅延回路５２を介して与えられ
る入力楽音信号と加算される。ここで、遅延回路
５２を設けた理由は、乗算器５１における演算時
間遅れに合わせるためである。すなわち、この例
では、乗算器５１の演算時間遅れが32タイムスロ
ツトとなるように設計されており、この遅れに合
わせるために遅延回路５２では32タイムスロツト
分の遅延を行なうのである。加算器４９の出力は
出力端子FS−OUTを経由して次段のユニツトＬ
２に入力される。 ところで、加算器４８の出力と次段のユニツト
Ｌ２から遅延回路５３を経由してこの加算器４８
にフイードバツクされる信号との間には１サンプ
リング周期に相当する時間遅れがなければならな
いわけであるが、これは次のように満たされてい
る。次段のユニツトＬ２の乗算器５５から加算器
５６を経由した楽音信号がユニツトＬ１のフイー
ドバツク信号入力端子BS−INに入力され、これ
が遅延回路５３を経由して加算器４８に入力され
ている。従つて、加算器４８の出力信号は、乗算
器５１で32タイムスロツト遅延され、その後、次
段の乗算器５５で32タイムスロツト遅延され、更
に遅延回路５３で32タイムスロツト遅延され、結
局合計96タイムスロツト遅延されて該加算器４８
にフイードバツクされることになる。前述の通
り、シリアル楽音信号FSの１サンプリング周期
は96タイムスロツトであるので、上記のように必
要な遅延時間が確保されていることになる。 フイードバツク信号出力端子BS−OUTに信号
を与える加算器５０（Ｌ２では５６）は、乗算器
５１（Ｌ２では５５）の出力と遅延回路５３及び
５４（Ｌ２では５７，５８）を経由して与えられ
る次段のユニツトＬ２（Ｌ２ではＬ３）からのフ
イードバツク信号とを加算するためのものであ
る。遅延回路５３の出力に対応する乗算器５１の
出力は遅延回路５３の出力タイミングよりも32タ
イムスロツト遅れている。この遅れに見合つた時
間遅れを設定するために遅延回路５４が設けられ
ている。 尚、最終段のユニツトＬ１５は自己の出力楽音
信号をフイードバツクするようになつている。そ
のため、前述のような次段ユニツトの乗算器にお
ける32タイムスロツトの時間遅れは見込めないの
で、遅延回路５９における時間遅れを64タイムス
ロツトに設定しているのである。 尚、第６図ではフイルタユニツトＬ１乃至Ｌ１
５の基本構成のみを図示し、タイミング信号KL，
LD，SHに関連する回路、及び、シリアルフイル
タ係数データＫに関連する回路、その他シリアル
演算並びに複数系列に関する時分割的フイルタ演
算を可能にする回路等については図示を省略して
ある。次に、第６図に示すような基本構成から成
るフイルタユニツトＬ１乃至Ｌ１５の詳細例につ
き第７図を参照して説明する。 第７図は１段目のフイルタユニツトＬ１の詳細
例を示したものである。他のフイルタユニツトＬ
２乃至Ｌ１５もこれと全く同一もしくはほぼ同一
構成である。第６図の加算器４８，４９，５０及
び遅延回路５２，５３，５４に相当する回路は第
７図でも同一符号が付してある。また、第６図の
乗算器５１に相当する回路部分は第７図では同一
符号を用いて包括的に示してある。 タイミング信号KL，LD，SH及びシリアルフ
イルタ係数データＫに関連する回路は第６図では
省略されていたが第７図では図示されている。こ
の回路につき、まず説明する。尚、図において１
タイムスロツトの遅延を行なう遅延回路は「Ｄ」
なる記号を記したブロツクによつて表示するもの
とし、特に説明を要する場合を除き個々の１タイ
ムスロツト遅延回路の参照番号は省略する。８個
の１タイムスロツト遅延回路を縦続接続した遅延
回路列（すなわち８ステージの直列シフト並列出
力型シフトレジスタ）６０と、この遅延回路列６
０の各遅延回路出力を夫々入力した８個の１ビツ
ト型ラツチ回路から成るラツチ回路６１は、シリ
アルフイルタ係数データＫをパラレル変換するた
めのものである。遅延回路列６０にはシリアルフ
イルタ係数データＫが入力される。このデータＫ
は各遅延回路で順次シフトされて８タイムスロツ
ト後に次段のフイルタユニツトＬ２に与えられ
る。ラツチ回路６１の各ラツチ制御入力（Ｌ）に
はタイミング信号KLが与えられており、この信
号KLが“１”のとき遅延回路列６０の各遅延回
路の出力を各ラツチ回路にラツチする。尚、この
例ではラツチ回路６１の出力タイミングはラツチ
タイミングから１タイムスロツト遅れるものとす
る。６２及び６３は６０と同様に８個の１タイム
スロツト遅延回路を縦続接続した遅延回路列（直
列シフト並列出力型シフトレジスタ）である。遅
延回路列６２にはタイミング信号LDが入力され、
６３にはタイミング信号SHが入力される。これ
らの信号LD，SHは遅延回路列６２，６３の各遅
延回路で順次遅延され、８タイムスロツト後に次
段のフイルタユニツトＬ２に与えられる。 遅延回路列６０，６２，６３及びラツチ回路６
１と同様の回路は他のフイルタユニツトＬ２乃至
Ｌ１５にも設けられている。従つて、シリアルフ
イルタ係数データＫ、タイミング信号LD，SHは
各フイルタユニツトＬ１乃至Ｌ１５で８タイムス
ロツトずつ順次遅延される。また、タイミング信
号KLは遅延されることなく各フイルタユニツト
Ｌ１乃至Ｌ１５に同時に供給される。 タイミング信号発生器２２（第２図）から１段
目のフイルタユニツトＬ１に与えられる各タイミ
ング信号KL，LD，SHのパルス発生タイミング
は第８図のようになつている。また、ライン１６
を介して１段目のフイルタユニツトＬ１に与えら
れるシリアル楽音信号FSの状態の系列ch１，ch
２，ch３，ch４に関して示すと、第８図のよう
である。同様に１段目のフイルタユニツトＬ１に
与えられるシリアルフイルタ係数データＫの状態
をch１，ch２，ch３，ch４に関して示すと、第
８図のようである。第８図において、信号波形図
に添えて記した数字は１サンプリング周期内のタ
イムスロツトの番号（第３図ａに示すもの）を示
す。第８図に示した信号FS及びデータＫの細部
は第３図ｂ及び第４図ａに示した通りである。 シリアルフイルタ係数データＫ及びタイミング
信号KL，LDの発生パターンは楽音信号FSの５
サンプリング周期を１サイクルとして繰返すもの
である。この５サンプリング周期の各々を第１乃
至第５サンプリング周期とすると、タイミング信
号KLは、第１サンプリング周期の第23タイムス
ロツト、第２サンプリング周期の第47タイムスロ
ツト、第３サンプリング周期の第71タイムスロツ
ト、第４サンプリング周期の第95タイムスロツ
ト、で夫々パルスが発生する信号であり、その１
周期は120タイムスロツトである。また、タイミ
ング信号LDはKLと同じく120タイムスロツトを
１周期とする信号であり、KLよりも１タイムス
ロツト遅れてパルスが発生する信号である。シリ
アルフイルタ係数データＫにおいては、前述の通
り１系列のフイルタ係数に対して120タイムスロ
ツトが割当てられている。まず、第１サンプリン
グ周期の第23タイムスロツトから第２サンプリン
グ周期の第46タイムスロツトまでの120タイムス
ロツトにおいて系列ch１のフイルタ係数Ｋが割
当てられ、以下、信号KLのタイミングに同期し
て120タイムスロツト毎に系列ch２，ch３，ch４
の係数Ｋが順次割当てられている。タイミング信
号SHは24タイムスロツトの周期で第24、第48、
第72、第96タイムスロツト毎に繰返し発生するも
のである。 第８図から明らかなように、１系列分のフイル
タ係数データＫのシリアル送出を完了した直後に
タイミング信号KLが発生される。第４図ａに示
すように１系列分のシリアルフイルタ係数データ
Ｋは後段のフイルタユニツトＬ１５，Ｌ１４…Ｌ
１に対応するものから順に送出される。従つて、
タイミング信号KLが発生したとき、個々のフイ
ルタユニツトＬ１乃至Ｌ１５に対応する８ビツト
のフイルタ係数は、各々に対応する所定のユニツ
ト内の遅延回路列（第７図の６０に相当するも
の）に丁度入つており、これらが各ユニツト内の
ラツチ回路（第７図の６１に相当するもの）に
夫々ラツチされる。こうして、シリアルフイルタ
係数データＫが夫々所定のフイルタユニツトＬ１
乃至Ｌ１５において並列データに変換される。こ
の並列データは次のラツチタイミングが到来する
までラツチ回路（第７図では６１）で保持され
る。例えば、第１サンプリング周期の第23タイム
スロツトでタイミング信号KLが発生したときは
系列ch４のフイルタ係数データが各ユニツトＬ
１乃至Ｌ１５のラツチ回路（第７図の６１）に
夫々ラツチされ、次に第２サンプリング周期の第
47タイムスロツトでタイミング信号KLが発生す
るまで系列ch４のフイルタ係数が保持される。
従つて、ラツチ回路６１から出力されるフイルタ
係数の系列ch１乃至ch４を示すと、第８図のKD
のようになる。 第７図において、フイルタ係数記憶装置６４は
各系列ch１乃至ch４のフイルタ係数を夫々記憶
し、これらを各系列のシリアル楽音信号FSのタ
イミングに合わせて乗算器５１に供給するための
ものである。フイルタ係数記憶装置６４は、フイ
ルタ係数の各ビツトに対応する８個のシフトレジ
スタSR１乃至SR８から成る。８ビツトから成る
フイルタ係数の各ビツトをラツチした各ラツチ回
路６１の出力は、各々に対応するシフトレジスタ
SR１乃至SR８のKDi入力に加えられる。シフト
レジスタSR１乃至SR８のうちSR１がフイルタ
係数の最下位ビツト（LSB）に対応し、SR７が
係数の最上位ビツト（MSB）に対応し、SR８が
サインビツト（SB）に対応する。尚、８ビツト
のフイルタ係数データはサイン・マグニチユード
形式で表わすものとし、下位７ビツトでフイルタ
係数の絶対値を表わし、その上位のサインビツト
（SB）で係数の正負符号（“０”のとき正、“１”
のとき負）を表わす。係数の最上位ビツト
（MSB）すなわちシフトレジスタSR７に対応す
るビツトの重みが10進数の0.5であるとする。 フイルタユニツトＬ１に入力されたタイミング
信号SH及びLDはシフトレジスタSR１のSHi入
力及びLDi入力に夫々入力される。また、遅延回
路列６２及び６３でこれらの信号LD，SHを順次
遅延したものがシフトレジスタSR２乃至SR８の
SHi入力及びLDi入力に夫々入力される。尚、遅
延回路列６２，６３における５段目の遅延回路６
５，６６はどのレジスタにも入力されないが、こ
れは乗算器５１における後述の演算時間遅れに合
わせるために設けられたものである。 シフトレジスタSR１乃至SR８の各々は第９図
に示すように構成されている。１タイムスロツト
の遅延時間をもつ４つの遅延回路６７，６８，６
９，７０によつて４ステージのシフトレジスタが
構成されている。KDiはデータ入力であり、LDi
は新データ取り込み制御入力、SHiはシフト制御
入力である。KDi入力に与えられた新データは、
LDi入力とSHi入力の両方に信号“１”が与えら
れたときアンド回路７１及びオア回路８０を介し
て１ステージ目の遅延回路６７に取り込まれる。
SHi入力の信号が“０”のとき、この信号を反転
したインバータ８４の出力が“１”であり、ホー
ルド用のアンド回路７３，７５，７７，７９が可
能化されて各遅延回路６７，６８，６９，７０の
出力が該アンド回路７３，７５，７７，７９及び
オア回路８０，８１，８２，８３を介して自己保
持される。SHi入力の信号が“１”のとき上記ホ
ールド用のアンド回路７３，７５，７７，７９が
不能化され、シフト用アンド回路７２，７４，７
６，７８が可能化される。これにより、１ステー
ジ目の遅延回路６７の出力Ｑ１は２ステージ目の
遅延回路６８に、２ステージ目の出力Ｑ２は３ス
テージ目の遅延回路６９に、３ステージ目の出力
Ｑ３は４ステージ目の遅延回路７０に、４ステー
ジ目の出力Ｑ４は１ステージ目の遅延回路６７
に、夫々シフトされる。尚、LDi入力の信号をイ
ンバータ８５で反転した信号がアンド回路７２に
入力されており、新データを１ステージ目の遅延
回路６７に取り込むときは４ステージ目の出力Ｑ
４が１ステージ目にシフトされるのを禁止してい
る。以上の構成によつて、タイミング信号LDに
もとづく信号“１”がLDi入力に与えられる毎に
（120タイムスロツト毎に）フイルタ係数データが
ラツチ回路６１（第７図）からシフトレジスタ
SR１及至SR８の１ステージ目に取込まれ、かつ
タイミング信号SHにもとづく信号“１”がSHi
入力に与えられる毎に（24タイムスロツト毎に）
各シフトレジスタSR１乃至SR８の各ステージの
データが次段にシフトされる。 １段目のフイルタユニツトＬ１のシフトレジス
タSR１についてみてみると、KDi入力を介して
１ステージ目の遅延回路６７にラツチ回路６１の
フイルタ係数データが取込まれるのはタイミング
信号LDの発生時である。すなわち、第１サンプ
リング周期の第24タイムスロツトでは系列ch４
のフイルタ係数データが、第２サンプリング周期
の第48タイムスロツトでは系列ch１のデータが、
第３サンプリング周期の第72タイムスロツトでは
系列ch２のデータが、第４サンプリング周期の
第96タイムスロツトでは系列ch３のデータが、
夫々１ステージ目に取込まれる（第８図のLD及
びKD及びＬ１のSR１参照）。タイミング信号LD
の１周期の間にタイミング信号SHが５回発生す
るので、シフトレジスタSR１におけるシフトは
５回行なわれる。従つて、第１サンプリング周期
の第24タイムスロツトで１ステージ目の遅延回路
６７に取り込んだ系列ch４のデータは、第48、
72、96、24タイムスロツトで信号SHが発生する
毎に（第８図のSH参照）、２ステージ目、３ステ
ージ目、４ステージ目、１ステージ目と順にシフ
トされ、次に第２サンプリング周期の第48タイム
スロツトで系列ch１のデータが１ステージ目の
遅延回路６７に取込まれるとき、先に取込んだ系
列ch４のデータは２ステージ目の遅延回路６８
にシフトされる。こうして、シフトレジスタSR
１の各ステージ（遅延回路６７〜７０）に各系列
ch１乃至ch４のフイルタ係数データが順次取込
まれる。タイミング信号LDの４周期すなわち５
サンプリング周期で、シフトレジスタSR１にお
ける各系列ch１乃至ch４のフイルタ係数データ
の書替えが１通り完了する。そして、この書替え
は５サンプリング周期毎に繰返し行なわれる。以
上のような制御によつて、１段目のフイルタユニ
ツトＬ１のシフトレジスタSR１の各ステージ
（遅延回路６７〜７０）の出力Ｑ１，Ｑ２，Ｑ３，
Ｑ４に現われるフイルタ係数の系列ch１乃至ch
４は、第８図のＬ１のSR１に示すように変化す
る。 フイルタユニツトＬ１における他のシフトレジ
スタSR２乃至SR８のSHi入力及びLDi入力には
シフトレジスタSR１のSHi入力及びLDi入力に加
わる信号SH及びLDを夫々順次１タイムスロツト
づつ遅延した信号が加わる。従つて、これらのシ
フトレジスタSR２乃至SR８における各ステージ
の出力Ｑ１〜Ｑ４の変化のパターンは第８図のＬ
１のSR１に示したシフトレジスタSR１のそれと
同じだが、その変化のタイミングが順次１タイム
スロツトづつ遅れたものとなる。但し、シフトレ
ジスタSR５とSR６との間には余分の遅延回路６
５，６６が設けられているのでシフトレジスタ
SR６における変化のタイミング（シフトタイミ
ング）はSR５のそれよりも２タイムスロツト遅
れる。こうして、１つのフイルタユニツトにつき
合計８タイムスロツトの遅れを出しながら各シフ
トレジスタSR１乃至SR８の変化タイミング（シ
フトタイミング）が順次ずれてゆく。最初のフイ
ルタユニツトＬ１のシフトレジスタSR１のLDi
入力に“１”が与えられたときから、その信号
“１”を順次遅延したものが最後のフイルタユニ
ツトＬ１５の最後のシフトレジスタSR８のLDi
入力に与えられるまでには120タイムスロツトの
時間遅れがある。例えば第１サンプリング周期の
第24タイムスロツトで発生した信号LDにもとづ
く“１”がフイルタユニツトＬ１５のシフトレジ
スタSR８のLDi入力に与えられるのは第２サン
プリング周期の第48タイムスロツトである。各ユ
ニツトＬ１及至Ｌ１５のラツチ回路６１には第８
図のKDに示すように、第１サンプリング周期の
第24タイムスロツトから第２サンプリング周期の
第47タイムスロツトまで系列ch４のフイルタ係
数データがラツチされている。従つて、最初のフ
イルタユニツトＬ１のシフトレジスタSR１から
最後のフイルタユニツトＬ１５のシフトレジスタ
SR７までは、第７図と全く同一構成で、同じ系
列（例えばch４）のフイルタ係数データを各シ
フトレジスタSR１乃至SR８に順次取込むことが
できる。しかし、フイルタユニツトＬ１５の最後
のシフトレジスタSR８のLDi入力に“１”が与
えられるとき、ラツチ回路６１の出力は別の系列
のものに切換わつてしまう。そこで、この不都合
に対処するために、フイルタユニツトＬ１５の最
後のシフトレジスタSR８に対応するラツチ回路
（第７図の６１に相当するもの）の出力を１タイ
ムスロツト遅延した信号を該レジスタSR８の
KDi入力に与えるようにするものとする。 各フイルタユニツトＬ１乃至Ｌ１５のフイルタ
係数記憶装置６４（シフトレジスタSR１乃至SR
８）における上述のような巧妙なデータ取込み及
びシフト制御によつて、後述のような複数系列の
楽音信号に関する時分割シリアル演算処理が可能
になる。 第７図のフイルタユニツトＬ１においては、シ
フトレジスタSR１乃至SR８の出力Ｑとして４ス
テージ目の出力Ｑ４（第９図参照）が取り出さ
れ、乗算器５１に入力される。 さて、入力端子FS−INから入力されたシリア
ル楽音信号FSはインバータ８６で反転されて、
加算器４８のＢ入力に与えらる。加算器４８は全
加算器であり、遅延回路５３を介して次段のフイ
ルタユニツトＬ２からフイードバツクされる楽音
信号がＡ入力に与えられる。C0+1はキヤリイアウ
ト出力であり、キヤリイアウト信号が生じた加算
タイミングとこの出力C0+1に信号“１”が出力さ
れるタイミングとの間には１タイムスロツトの時
間遅れがあるものとする。キヤリイアウト出力
C0+1の出力信号はオア回路８７を介して加算器４
８のCi入力に与えられる。第３図ｂに示したよう
にシリアル楽音信号FSにおいては上位ビツトの
データほどより遅いタイムスロツトに割当てられ
ている。従つて、１タイムスロツト遅れで出力
C0+1から出力されたキヤリイアウト信号をCi入力
に加えることにより、キヤリイアウト信号を１ビ
ツト上位のデータに加算することができる。オア
回路８７の他の入力には遅延回路列６３の１段目
の遅延回路１３６から出力される信号SH１が与
えられる。この信号SH１は第８図に示すように
発生するタイミング信号SHを１タイムスロツト
遅延させたものであり、第25、第49、第73及び第
１タイムスロツトにおいて“１”となる信号であ
る。一方、ライン１６を介して入力端子FS−IN
に入力されるシリアル楽音信号FSは第３図ｂの
ようであるため、各系列ch１乃至ch４のシリア
ル楽音信号の最下位ビツト（LSB）のタイミン
グに対応して信号SH１が“１”となることにな
り、加算器４８では最下位ビツト（LSB）のタ
イミングで繰返し“１”が加算される。この操作
は、入力端子FS−INから加算器４８のＢ入力に
与えられる楽音信号FSを負の値に変換するため
のものである。すなわち、楽音信号FSをインバ
ータ８６で反転し、その最下位ビツト（LSB）
に１を加算することにより、２の補数形式の負の
値に変換する操作が行なわれている。尚、ライン
１６から入力端子FS−INに与えられる楽音信号
FSも負の値は２の補数形式で表わされているも
のとする。従つて、楽音信号FSが負の値のとき
は、上記インバータ８６及び信号SH１による２
の補数化操作によつて実質的に正の値に変換され
ることになる。こうして、加算器４８では、フイ
ードバツク入力端子BS−IN及び遅延回路５３を
介してＡ入力に与えられるフイードバツクされた
楽音信号の振幅データから入力端子FS−INに与
えられた楽音信号の振幅データを減算する操作が
行なわれる。 加算器４８の出力は遅延回路８８に入力される
と共にラツチ回路８９のデータ入力に与えられ
る。フイードバツク楽音信号と入力楽音信号FS
との差を示す加算器４８の出力信号は遅延回路８
８で24タイムスロツト遅延され、排他オア回路９
０に与えられる。排他オア回路９０の出力は加算
器９１のＡ入力に与えられる。遅延回路８８、ラ
ツチ回路８９、排他オア回路９０及び加算器９１
は、２の補数形式で表わされた加算器４８の出力
信号をサイン・マグニチユード（サインビツトと
絶対値）形式に変換するためのものである。 ラツチ回路８９のラツチ制御入力（Ｌ）にはタ
イミング信号SHが入力される。信号SHが発生す
る第24タイムスロツトまたは第48、第72、第96タ
イムスロツトでは、加算器４８からはサインビツ
ト（SB）を表わす信号が出力されている（第３
図ｂ参照）。従つて、サインビツト（SB）の値が
ラツチ回路８９にラツチされる。このラツチ回路
８９の出力は排他オア回路９０及びアンド回路９
２に与えられる。例えば、第24タイムスロツトで
系列ch１に関するサインビツト（SB）をラツチ
し、ラツチした信号を第25タイムスロツトから第
48タイムスロツトまでの24タイムスロツトの間該
ラツチ回路８９から出力しているとき、第１乃至
第24タイムスロツトで加算器４８から出力された
系列ch１に関する信号を24タイムスロツト遅延
した信号が遅延回路８８から出力される。従つ
て、ラツチ回路８９から出力されるサインビツト
信号と遅延回路８８から出力される信号の系列は
合致している。ラツチ回路８９にラツチされたサ
インビツト信号が“０”すなわち正のとき、遅延
回路８８の出力信号は排他オア回路９０をそのま
ま通過し、加算器９１のＡ入力を介してＳ出力か
らそのまま出力される。サインビツト信号が
“１”すなわち負のとき、遅延回路８８の出力信
号は排他オア回路９０で反転される。このときラ
ツチ回路８９の出力“１”によつてアンド回路９
２が可能化され、信号SH１のタイミングでアン
ド回路９２から“１”が出力され、オア回路９３
を介して加算器９１のCi入力に“１”が与えられ
る。この信号SH１はタイミング信号SHを１タイ
ムスロツト遅延した信号であり、最下位ビツトに
対応している。例えば、系列ch１に関する信号
が遅延回路８８から出力される第25乃至第48タイ
ムスロツトにおいては、第25タイムスロツトで信
号SH１が“１”となり、最下位ビツトに関する
排他オア回路９０の出力信号に対して加算器９１
で１が加算される。加算の結果生じたキヤリイア
ウト信号は１タイムスロツト遅れて出力C0+1から
出力され、アンド回路９４、オア回路９３を介し
てCi入力に与えられる。アンド回路９４の他の入
力には信号SH１をインバータ９５で反転した信
号１が与えられる。最下位ビツトの演算タイ
ミングでは信号１の“０”によつてアンド回
路９４が不能化され、演算タイミングが先行する
系列の最上位ビツトからのキヤリイアウト信号を
禁止するようにしている。排他オア回路９０にお
ける反転と最下位ビツトへの１加算とによつて、
２の補数で表わされた負の値が絶対値に変換され
る。 以上の構成によつて、加算器９１の出力Ｓから
は加算器４８の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態を系列ch
１乃至ch４に関して示すと、第８図のFS′のよう
であり、入力楽音信号FSのタイミングよりも24
タイムスロツト遅れている。この信号FS′は第３
図ｂに示す信号FSと同様に１系列につき24ビツ
ト（タイムスロツト）のシリアルデータであり、
最下位ビツト（LSB）が先行している。 乗算器５１では、加算器９１から出力された24
ビツトのシリアルデータFS′に各シフトレジスタ
SR１乃至SR８から出力された８ビツトのフイル
タ係数を乗算する。24ビツトと８ビツトのシリア
ル乗算では普通32タイムスロツト分の演算時間が
必要であるが、24タイムスロツト毎に各系列の時
分割演算を行なわねばならないため下位８ビツト
分の乗算結果は切捨て、サインビツトも含めて上
位24ビツト分の積を求めるようにしている。乗算
器５１は、シフトレジスタSR１乃至SR７から並
列的に出力されるフイルタ係数の絶対値部分の各
ビツトに対応する７個の乗算器部分Ｍ１乃至Ｍ７
を含んでいる。これらの部分Ｍ１乃至Ｍ７は順に
縦続接続されている。部分Ｍ４，Ｍ５，Ｍ６に関
しては詳細図を省略したが、部分Ｍ２及びＭ３と
同一構成である。 各部分Ｍ１乃至Ｍ７は部分積を求めるためのア
ンド回路９６，９７，９８，…９９を夫々含んで
おり、各アンド回路９６乃至９９に各シフトレジ
スタSR１乃至SR７から出力されるフイルタ係数
の絶対値部分の各ビツトk1，k2…k7が夫々入力さ
れる。また、部分Ｍ１乃至Ｍ６は縦続接続された
遅延回路１００，１０１，１０２…を夫々含んで
おり、加算器９１の出力信号FS′をこれらの遅延
回路１００，１０１，１０２…で１タイムスロツ
トずつ順次遅延し、各々の遅延出力を上記アンド
回路９７，９８…９９に夫々印加する。部分Ｍ１
のアンド回路９６には遅延されていない信号
FS′が印加される。部分Ｍ２乃至Ｍ７は加算器１
０３，１０４，…１０５を夫々含んでおり、各ア
ンド回路９６乃至９９で求めた部分積をこれらの
加算器１０３乃至１０５で加算する。信号FS′が
各遅延回路１００，１０１，１０２で順次遅延さ
れるので、個々のタイムスロツト毎の各アンド回
路９６乃至９９の出力の重みは一致しており、従
つて加算器１０３乃至１０５では同じ重み同士の
部分積を加算することができる。 加算器１０３乃至１０５において、個々のビツ
トの部分積すなわちアンド回路９７乃至９９の出
力はＡ入力に夫々印加される。Ｂ入力には部分積
もしくは和がアンド回路１０６，１０７，１０８
…を介して入力される。アンド回路１０６にはア
ンド回路９６の出力及びインバータ９５の出力信
号１が入力される。アンド回路１０７，１０
８…には加算器１０３，１０４…の出力Ｓ及び上
記信号１を遅延回路１０９，１１０，１１１
…で順次遅延した信号が加わる。これらのアンド
回路１０６，１０７，１０８…は下位の部分積を
切捨てるためのものである。各加算器１０３，１
０４，…１０５のキヤリイアウト出力C0+1はアン
ド回路１１３，１１４…１１５を介してキヤリイ
イン入力Ciに入力される。アンド回路１１３，１
１４，…１１５の他の入力には信号１を遅延
回路１０９，１１０，１１１…で順次遅延した信
号が加わる。アンド回路１１３，１１４…１１５
は同系列に関するキヤリイアウト信号の加算を可
能にする一方で、演算タイミングが先行する別の
系列の最上位ビツトに関するキヤリイアウト信号
がその次の系列の最下位ビツトに加算されないよ
うにするためのものである。 部分Ｍ５とＭ６の間に設けられた遅延回路１１
６，１１７，１１８は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１０６，１０７，１０８…及び加算
器１０３，１０４…の動作遅れを補償するための
ものである。これらの部分Ｍ１乃至Ｍ５における
演算動作遅れ時間の合計（これは１タイムスロツ
トに満たないものである）を遅延回路１１７でタ
イムスロツトの変化に同期させて１タイムスロツ
トの遅れとし、かつ、これに合わせるために遅延
回路１００，１０１，１０２の経路に遅延回路１
１６を挿入し、遅延回路１０９，１１０，１１１
…の経路に遅延回路１１８を挿入してある。ま
た、この遅れに合わせるため、遅延回路列６２及
び６３に余分の遅延回路６５，６６が挿入されて
いる。 こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトk1〜k7）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１０５から出力される。
この加算器１０５の出力は排他オア回路１１９を
介して加算器１２０のＡ入力に加わる。排他オア
回路１１９及び加算器１２０は信号FS′とフイル
タ係数のサインビツト同士の乗算結果に応じて積
を２の補数形式に変換するためのものである。フ
イルタ係数のサインビツト（SB）を示すデータ
k8はシフトレジスタSR８から排他オア回路１２
１に入力される。信号FS′のサインビツトはラツ
チ回路８９にラツチされている。このラツチ回路
８９の出力信号をシフトレジスタSR８の出力に
同期させるためにラツチ回路１２２が設けられて
おり、ラツチ回路８９の出力を遅延回路列６３の
８段目の遅延回路１２３の出力が“１”となるタ
イミングでラツチする。このラツチ回路１２２の
出力が排他オア回路１２１の他の入力に与えられ
る。ラツチ回路１２２のラツチタイミングとシフ
トレジスタSR８のシフトタイミングが同じであ
るため、同じ系列に関するフイルタ係数のサイン
ビツトデータと信号FS′のサインビツトデータと
が同期して排他オア回路１２１に入力されること
になる。排他オア回路１２１は両者のサインビツ
トが不一致のとき負を示す“１”を出力し、一致
しているとき正を示す“０”を出力する。この排
他オア回路１２１の出力が“０”のときつまり積
のサインが正のときは、加算器１０５の出力は排
他オア回路１１９及び加算器１２０をそのまま通
過し、アンド回路１２４に与えられる。排他オア
回路１２１の出力が“１”のときつまり積のサイ
ンが負のときは、加算器１０５の出力は排他オア
回路１１９で反転され、加算器１２０のＡ入力に
加わる。加算器１２０のCi入力には、排他オア回
路１２１の出力が“１”のとき後述のように最下
位ビツトのタイミングでアンド回路１２５からオ
ア回路１２６を介して“１”が与えられるように
なつている。こうして、負の値の積は２の補数形
式に変換される。 ２の補数形式で表わされた積は加算器１２０か
らアンド回路１２４及びオア回路１２７を介して
加算器４９のＡ入力に与えられる。尚、加算器１
２０及び４９のキヤリイアウト出力C0+1のキヤリ
イイン入力Ciへの供給を制御するアンド回路１２
８及び１２９は前記アンド回路１１３，１１４，
…１１５と同じ目的で設けられたものである。 加算器１０５の出力を入力したオア回路１３
０、アンド回路１３１、遅延回路１３２から成る
ループは積が全ビツト“０”であるか否かを検出
するためのものである。信号１を７タイムス
ロツト遅延した信号８がアンド回路１３１に
加えられており、このループの記憶内容がこの信
号８によつてリセツトされる。加算器１０５
の出力が１度でも“１”になると、このループ１
３０，１３１，１３２に“１”が記憶される。加
算器１０５の出力が１度も“１”にならなかつた
とき、すなわち積がオール“０”のときこのルー
プ１３０，１３１，１３２には“１”が記憶され
ず、“０”のままである。遅延回路１３２及び排
他オア回路１２１の出力がアンド回路１３３に入
力されている。積がオール“０”でなければ、排
他オア回路１２１の出力すなわちサインビツトの
積がそのままアンド回路１３３を通過する。積が
オール“０”ならば、アンド回路１３３が不能化
され、排他オア回路１２１の出力の如何にかかわ
らず該アンド回路１３３の出力は“０”（つまり
正のサインを示す）となる。アンド回路１３３の
出力はアンド回路１３４及びオア回路１２７を介
して加算器４９のＡ入力に与えられる。アンド回
路１３４は信号８をインバータ１３５で反転
した信号によつてサインビツトのタイミングでだ
け可能化されるようになつている。従つて、アン
ド回路１３３の出力が積のサインビツトを示すも
のとなり、積がオール“０”のときはサインビツ
トは強制的に“０”つまり正とされる。 次に、第７図及び第１０図を参照して演算動作
の細部につき説明する。第１０図のタイムスロツ
トの欄には第１サンプリング周期の第25タイムス
ロツト乃至第56タイムスロツトが示されている。
ここに示された合計32タイムスロツトを利用して
系列ch１に関する24ビツトの信号FS′と８ビツト
のフイルタ係数との乗算が行なわれる。ただし32
タイムスロツトのうち最初の８タイムスロツト
（第25乃至第32タイムスロツト）は系列ch１に先
行する系列ch４に関する上位ビツトの演算タイ
ミングでもあり、この部分では系列ch４に関す
る演算を優先し、系列ch１に関する演算は切捨
てるようにしている。従つて、系列ch１に関す
る実質的な乗算演算が行なわれるのは第33乃至第
56タイムスロツトの合計24タイムスロツトの期間
においてである。 第１０図のk1乃至k8の欄にはシフトレジスタ
SR１乃至SR８から並列的に出力されるフイルタ
係数の各ビツトk1乃至k8の状態が系列ch１乃至
ch４に関して示されている。シフトレジスタSR
１から出力されるフイルタ係数の最下位ビツトk1
は、第８図のＬ１のSR１欄のＱ４にも示したよ
うに第25タイムスロツト乃至第48タイムスロツト
の間系列ch１に関するものであり、第49タイム
スロツトからは系列ch２に関するものに切換わ
る。前述の通り、シフトレジスタSR１乃至SR８
のシフトタイミングは１タイムスロツトずつ順次
ずれているので、シフトレジスタSR２から出力
されるビツトk2は第26タイムスロツトで系列ch
１に関するものに切換わり、k3乃至k7に関して
は、第１０図に示していないが、第27、第28、第
29、第31、第32タイムスロツトで夫々系列ch１
に切換わる。そして、シフトレジスタSR８から
出力されるビツトk8は第33タイムスロツトで系列
ch１に切換わる。尚、余分の遅延回路６５，６
６が設けられていることにより、シフトレジスタ
SR６から出力されるビツトk6は第30タイムスロ
ツトではなく第31タイムスロツトで系列ch１に
切換わる。 第１０図のFS′の欄には加算器９１からシリア
ルに出力される信号FS′の状態を示した。第８図
のFS′の欄にも示したように第25から第48タイム
スロツトまでの24タイムスロツトの間系列ch１
に関する信号FS′が出力される。第１０図には、
この系列ch１に関する信号FS′の各ビツトF1乃至
F24のタイミングが示されている。F1が最下位ビ
ツト（LSB）である。 第１０図の９６乃至９９の欄には、各乗算器部
分Ｍ１乃至Ｍ７の部分積演算用アンド回路９６乃
至９９において各タイムスロツト毎に実行される
系列ch１に関する部分積演算の状態が示されて
いる。例えば、「F1・k1」は信号SF′の最下位ビ
ツトF1にフイルタ係数の最下位ビツトk1を乗算
することを示す。図から明らかなように、部分Ｍ
１のアンド回路９６では下位ビツトから順にシリ
アルに与えられる信号FS′の各ビツトF1、F2、F3
…F24に対して常にフイルタ係数の最下位ビツト
k1が乗算される。ビツトk1が系列ch１に切換わ
るタイミングと系列ch１の信号FS′の最下位ビツ
トF1がアンド回路９６に与えられるタイミング
とが一致しており、すなわちそれは第25タイムス
ロツトであり、この第25タイムスロツトでアンド
回路９６から部分積「F1・k1」が出力される。
従つて、ビツトk1が系列ch１に関する値を維持
する24タイムスロツト（第25から第48タイムスロ
ツトまで）の間で、第１０図に示すように、信号
FS′の各ビツトF1乃至F24とフイルタ係数の最下
位ビツトk1との部分積「F1・k1」乃至「F24・k1」
がアンド回路９６で順次求められる。フイルタ係
数の他のビツトk2乃至k7と信号FS′との乗算も上
述と同様にして各部分Ｍ２乃至Ｍ７のアンド回路
９７乃至９９で夫々実行される。ただし、信号
FS′を遅延回路１００，１０１，１０２…で順次
遅延したものと各ビツトk2乃至k7とを乗算するた
め、演算タイミングは第１０図に示すように順次
ずれている。 第１０図の１乃至９の欄には、信号
１及びこの信号１を遅延回路１０９，１１０，
１１１…１１２で順次遅延した信号２乃至
９の状態が示してある。遅延回路１０９から出力
される信号２は信号１よりも１タイムスロ
ツト遅れており、遅延回路１１０から出力される
信号３は信号１よりも２タイムスロツト遅
れている。また、部分Ｍ６内の遅延回路（図示せ
ず）から出力される信号８は、部分Ｍ１乃至
Ｍ６内の遅延回路１０９，１１０，１１１…及び
遅延回路１１８によつて信号１を７タイムス
ロツト遅延したものである。部分Ｍ７の遅延回路
１１２から出力される信号９は信号８を更
に１タイムスロツト遅延したものである。 第25タイムスロツトでは、信号１の“０”
によつて部分Ｍ１のアンド回路１０６が不能化さ
れ、アンド回路９６から出力される部分積
「F1・k1」が切捨てられる。このとき部分Ｍ２乃
至Ｍ７では演算タイミングが先行する系列ch４
の部分積を求めており、系列ch４に関する乗算
結果が乗算器５１から出力される。 次の第26タイムスロツトでは、信号２の
“０”によつて部分Ｍ２のアンド回路１０７が不
能化され、アンド回路９６から出力された部分積
「F2・k1」とアンド回路９７から出力された部分
積「F1・k2」の和すなわち加算器１０３の出力
が切捨てられる。このとき部分Ｍ３乃至Ｍ７では
系列ch４の部分積を求めており、系列ch４に関
する乗算結果が乗算器５１から出力される。 以後、第31タイムスロツトまで、信号１の
遅延信号３…によつて系列ch１に関する乗算
結果が切捨てられる。すなわち、第31タイムスロ
ツトでは、信号１を６タイムスロツト遅延し
た信号７（図示せず）によつて部分Ｍ６の加
算器（図示せず）の出力が禁止される。このと
き、この部分Ｍ６の加算器からは「F6・k1＋
F5・k2＋F4・k3＋F3・k4＋F2・k5＋F1・k6」な
る部分積の和が出力されている。第１０図を参照
すると「F6・k1」、「F5・k2」、「F4・k3」…は第
30タイムスロツトのときの部分積であるが、前述
の通り、部分Ｍ１乃至Ｍ５の部分積の和は遅延回
路１１７で１タイムスロツト遅延されるので、部
分Ｍ６からは第31タイムスロツトで出力される。 第32タイムスロツトでは、部分Ｍ１乃至Ｍ７で
は系列ch１の乗算結果の切捨ては行なわれない。
従つて、部分Ｍ７の加算器１０５からは「F7・
k1＋F6・k2＋F5・k3＋…＋F1・k7」なる部分積
の和が出力される。しかし、この加算器１０５の
出力は排他オア回路１１９及び加算器１２０を経
由してアンド回路１２４に入力されており、この
アンド回路１２４の他の入力に加わる信号８
の“０”によつて禁止される。従つて、第32タイ
ムスロツトでも系列ch１の乗算結果は切捨てら
れる。前述の通り、この第32タイムスロツトまで
は、演算タイミングが先行する系列ch４の乗算
結果が乗算器５１から（その出力回路であるオア
回路１２７から）出力される。 第33タイムスロツトから第48タイムスロツトま
では信号SH１乃至SH８はすべて“１”であり、
アンド回路１０６，１０７，１０８，…１２４が
すべて可能化されている。従つて、この間は、部
分Ｍ１乃至Ｍ７で求めた系列ch１に関するすべ
ての部分積の和が乗算器５１から出力される。第
49タイムスロツトから第56タイムスロツトにおい
て信号１乃至８が順次“０”となるが、こ
れは次の系列ch２に関する部分積を切捨てるた
めに作用し、系列ch１に関する乗算結果は乗算
器５１から確実に出力される。従つて、系列ch
１に関する実質的な乗算結果は第33タイムスロツ
トから第56タイムスロツトまでの24タイムスロツ
トにおいて乗算器５１から出力される。 系列ch１に関するシリアル乗算出力の各ビツ
トS1乃至S23のタイミングを第１０図のMoutの欄
に示す。第33タイムスロツトで出力される乗算結
果の最下位ビツトS1は、上述から明らかなよう
に、下記のような部分積の和から成る。更に、
S2、S3、…S21、S22、S23は下記の通りである。 S1＝F8・k1＋F7・k2＋F6・k3＋…＋F2・k7 S2＝F9・k1＋F8・k2＋F7・k3＋…＋F3・k7 S3＝F10・k1＋F9・k2＋F8・k3＋…＋F4・k7 〓 S21＝F24・k5＋F23・k6＋F22・k7 S22＝F24・k6＋F23・k7 S23＝F24・k7 尚、信号FS′の最上位ビツトF24は加算器４８
の出力のサインビツトの部分であり、正のとき
“０”がそのまま排他オア回路９０を通過し、負
のときは“１”が排他オア回路９０で反転されて
“０”とされるので、F24は常に“０”である。 第１０図から判かるように信号９は乗算出
力の最下位ビツトS1のタイミングで“０”とな
る。従つて、この信号９をインバータ１３７
で反転したものをアンド回路１２５に入力するこ
とにより、加算器１２０における２の補数変換の
ための最下位ビツトへの１加算を行なうことがで
きる。 また、オール“０”検出のためのループ１３
０，１３１，１３２のアンド回路１３１には信号
SH８が入力されている。第１０図から判るよう
に、信号８は乗算出力の最下位ビツト（S1）
の直前で“０”となる。従つて、新たな乗算結果
が加算器１０５から出力される直前に（例えば第
32タイムスロツトで）ループ１３０，１３１，１
３２がリセツトされる。そして、加算器１０５か
ら出力される乗算結果のどのビツトも“０”の場
合は、乗算出力の最上位ビツト（S23）の出力タ
イミングの次のタイムスロツト（例えば第56タイ
ムスロツト）では依然として遅延回路１３２から
“０”が出力されている。このように、シリアル
乗算出力の最上位ビツト（S23）のタイミングの
次のタイムスロツトで、乗算出力の全ビツトが
“０”か否かが正式に判かる。このとき、信号
８をインバータ１３５で反転した信号によつてア
ンド回路１３４が可能化され、乗算出力のサイン
ビツトを示すデータが選択される。前述の通り、
このサインビツトデータは通常は排他オア回路１
２１の出力信号であるが、乗算出力がオール
“０”のときは遅延回路１３２の出力“０”にも
とづき強制的に“０”にされる。 こうして、オア回路１２７を経由して加算器４
９のＡ入力に与えられる乗算器５１の出力は、最
下位ビツトから順に現われる23ビツトのシリアル
データS1乃至S23であり、その次のタイムスロツ
トにサインビツトが割当てられているものであ
る。また、負の値に関してはこれらの乗算出力デ
ータS1乃至S23は２の補数形式で表現されている。 一方、加算器４９のＢ入力に遅延回路５２から
与えられる楽音信号dFSは第１０図のようになつ
ている。すなわち、第１乃至第24タイムスロツト
の間で入力端子FS−INに与えられた系列ch１の
楽音信号FSが遅延回路５２で32タイムスロツト
遅延されることにより、遅延回路５２からは第33
乃至第56タイムスロツトの間で系列ch１の楽音
信号dFSが出力される。従つて、加算器４９のＡ
入力とＢ入力に加わる信号の系列は一致してお
り、同じ系列の乗算器出力と楽音信号とを加算す
ることができる。ところで、楽音信号の最下位ビ
ツト（LSB）（これは信号FS′のビツトF1と同じ
重みである）の重みを10進数の「１」とした場
合、乗算器５１の出力の最下位ビツトS1の重みも
10進数の「１」である。このビツトS1は前述の通
り「F8・k1＋…＋F2・k7」なる部分積の和から
成るものである。ここで部分積「F2・k7」に注
目してみると、ビツトF2はビツトF1の１ビツト
上であるため10進数の「２」の重みであり、
「F2・k7」が10進数の「１」の重みであることか
らビツトk7は10進数「0.5」の重みであることが
わかる。このように、フイルタ係数k1〜k7の最上
位ビツトk7の重みが「0.5」となるように演算処
理が施されている。このことは、フイルタ係数の
絶対値が１未満の数であることを意味する。 加算器４９の出力が出力端子FS−OUTを経由
して次段のフイルタユニツトＬ２に入力される。
次段のフイルタユニツトＬ２では、その入力端子
（第７図のFS−INに相当するもの）経由して前
段のフイルタユニツトＬ１から与えられる楽音信
号及びシフトレジスタ（第７図のSR１乃至SR８
に相当するもの）に記憶されたフイルタ係数等に
もとづき前述と同様の演算を行なう。ただし、各
フイルタユニツトＬ１乃至Ｌ１５における入力端
子FS−INと出力端子FS−OUTとの間の楽音信
号の時間遅れが32タイムスロツトであるのに対し
て、タイミング信号LD及びSHの時間遅れは８タ
イムスロツトであるため、他のユニツトＬ２乃至
Ｌ１５のすべてを前述のユニツトＬ１と全く同一
構成とすると乗算器（第７図の５１に相当する）
におけるフイルタ係数k1〜k8と信号FS′の系列に
ずれが生じてしまう。そこで、各ユニツトＬ１乃
至Ｌ１５の乗算器（第７図の５１に相当する）に
おけるフイルタ係数k1〜k8と信号FS′の系列を一
致させるために、シフトレジスタSR１乃至SR８
の出力Ｑとして取り出すステージを各ユニツトＬ
１乃至Ｌ１５毎に次のように異ならせるものとす
る。すなわち、ユニツトＬ１ではシフトレジスタ
SR１乃至SR８の出力Ｑとして第４ステージの出
力Ｑ４（第９図参照）を取り出しているが、ユニ
ツトＬ２では第１ステージの出力Ｑ１、ユニツト
Ｌ３では第２ステージの出力Ｑ２、ユニツトＬ４
では第３ステージの出力Ｑ３、ユニツトＬ５では
第４ステージの出力Ｑ４、というように、出力Ｑ
として取り出すステージを順次ずらすようにす
る。 上述のようなデイジタルフイルタユニツトＬ１
乃至Ｌ１５によつて実現し得るフイルタ特性の一
例を第１１図に示す。この特性は、120ビツトか
ら成る１組のフイルタ係数Ｋの値を或る所定の状
態に設定することにより実現される。この例のよ
うに、デイジタルフイルタによれば複雑なフイル
タ特性が実現可能であり、しかもフイルタ係数の
値を適切に設定することにより望みのフイルタ特
性を確実に実現できる。 第１２図はFIRフイルタの基本構成を示し、第
１３図はIIRフイルタの基本構成を示す。デイジ
タルフイルタ部１４のフイルタユニツトＬ１乃至
Ｌ１５としてこのようなFIRフイルタあるいは
IIRフイルタあるいはその組合せを用いてもよ
い。また、第１４図及び第１５図に示すような高
次巡回型デイジタルフイルタ（IIRフイルタの一
種）を用いて各ユニツトＬ１乃至Ｌ１５を構成す
ることもできる。第１２図乃至第１５図におい
て、参照番号１３８，１３９，１４０，１４１を
付したブロツクのように「遅延」と記入されたブ
ロツクは遅延回路を示し、参照番号１４２，１４
３，１４４，１４５を付したブロツクのように三
角形のブロツクは乗算器を示し、参照番号１４
６，１４７，１４８，１４９を付したブロツクの
ように＋記号が記入されたブロツクは加算器を示
す。また、乗算器１４２，１４３，１４４，１４
５…に入力されるK1、K2、K3、…Ko、−K′1、−
K′2…−K′o、K01、K11、…はフイルタ係数であ
る。各乗算器１４２，１４３，１４４，１４５…
に関連して、第７図の乗算器５１及びその周辺回
路SR１〜SR８…と同様に、複数系列の時分割的
なシリアル演算を可能にする構成が採用されるこ
とはいうまでもない。 以上説明したようにこの発明によれば、デイジ
タルフイルタを用いたため望みの固定フオルマン
トを容易に実現することができると共に、デイジ
タル楽音信号をそのままフイルタ装置に入力する
ことができ、デイジタル楽音発生回路と音色回路
との関連を簡素化することができる。また、デイ
ジタルフイルタ部はLSI化が可能であるため、電
子楽器全体としてLSI化可能な部分が増し、これ
に伴ない電子楽器におけるアナログ回路部分が一
層縮小化され、全体として製造コストの低減に寄
与する。また、楽音信号及びフイルタ係数の両方
をシリアル化してデイジタルフイルタ部に供給す
ることにより、集積回路の接続ピン数を縮減する
ことができると共に集積回路内部での配線数も縮
減することができる。更に、デイジタルフイルタ
内部でのシリアル演算処理によつてデイジタルフ
イルタの構成そのものも縮小化することができ
る。更に、複数系列の楽音信号を１系列のデイジ
タルフイルタ回路によつて時分割的にフイルタ処
理するようにしたため、より一層の小規模化及び
低コスト化を達成できる。 また、本発明によれば、ラテイス型フイルタを
用いた楽音制御用のデイジタルフイルタが具体化
され、それにより種々の効果を奏する。まず、ラ
テイス型フイルタは、乗算器の数が比較的少なく
て済み、かつ係数のビツト数も少なくて済み、ハ
ードウエアを小型化できるという利点が有ると共
に、望みのフイルタ特性に対して係数の設定の仕
方が確立されているためフイルタ係数の設定が容
易であるという効果を奏する。また、複数のフイ
ルタユニツトにより演算手段を構成しているた
め、このフイルタユニツトの数の増減が容易であ
り、これによりフイルタ段数の変更が容易とな
る、という効果を奏する。
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。尚、制御回路１３における「振分け」及
び「累算」及び「シリアル変換」の動作、並びに
混合回路１７における「シリアル／パラレル変
換」の動作は、公知のデイジタル技術によつて容
易に実施し得るので、その詳細説明は省略する。
混合回路１７から出力されたデイジタル楽音信号
はデイジタル／アナログ変換器１８でアナログ信
号に変換され、サウンドシステム１９に与えられ
る。 音色選択装置１２の出力のうち所定の出力がデ
イジタルフイルタ部１４に与えられており、音色
選択に応じて各系列ch１，ch２，ch３，ch４毎
のフイルタ特性が夫々設定されるようになつてい
る。そのため、フイルタ部１４の内部にはフイル
タ係数内部ROM（ROMはリードオンリーメモリ
のこと、以下同じ）が含まれており、この内部
ROMから所定のフイルタ係数が音色選択情報に
応じて読み出されてフイルタ部１４で利用される
ようになつている。このフイルタ係数内部ROM
とは別にフイルタ係数外部記憶装置２０が設けら
れている。この外部記憶装置２０は半導体記憶装
置であつてもよいし、また、磁気カード等着脱自
在の記憶媒体を含んでいてもよい。外部記憶装置
２０から読み出されたフイルタ係数はデイジタル
フイルタ部１４に供給される。デイジタルフイル
タ部１４に関連してフイルタ係数切換スイツチ２
１が設けられている。このスイツチ２１はデイジ
タルフイルタ部１４において内部ROMまたは外
部記憶装置２０のどちらを利用すべきかを選択す
るためのもので、フイルタ部１４では選択された
どちらか一方から読み出されたフイルタ係数に従
つてフイルタ制御を実行する。外部記憶装置２０
に記憶するフイルタ係数の一例としては、時間的
に変化するフイルタ係数などがある。フイルタ係
数を時間的に変化させるためには大きな記憶容量
が要求されるが、それには外部記憶装置が適して
いるからである。 尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４及び外部記憶装置２０に与えられ、ライン１
６のシリアル楽音信号に同期してフイルタ係数を
シリアル化する（シリアルに読み出す）ため、及
び、フイルタ部１４におけるシリアル演算タイミ
ングの同期制御のため、に利用される。 デイジタルフイルタ部１４の一例を第２図に示
す。デイジタルフイルタ部１４は、縦続接続され
た15個のフイルタユニツトＬ１乃至Ｌ１５から成
るデイジタルフイルタ主回路と、この主回路にフ
イルタ係数及び演算制御タイミング信号を供給す
るための回路２２乃至２７とを含んでいる。 第１図の制御回路１３からライン１６を経て与
えられたシリアル楽音信号（これを記号FSで示
す）は１段目のフイルタユニツトＬ１に入力され
る。一例として、１つの楽音信号は24ビツトのデ
イジタルデータから成る。ライン１６のシリアル
楽音信号FSにおいては、この24ビツトのデータ
が24タイムスロツトを使用してシリアル化されて
おり、かつこの24タイムスロツト分のシリアルデ
ータが４系列時分割多重化されている。従つて、
シリアル楽音信号FSにおける楽音波形振幅の１
サンプリング周期は96タイムスロツトである。こ
の１サンプリング周期内の順次タイムスロツトに
１乃至96の番号を付けて図示したものが第３図ａ
である。第３図ｂに示すように、ライン１６のシ
リアル楽音信号FSにおいては、第１タイムスロ
ツト乃至第24タイムスロツトに系列ch１のシリ
アル楽音信号データ、第25乃至第48タイムスロツ
トに系列ch２のシリアル楽音信号データ、第49
乃至第72タイムスロツトに系列ch３のシリアル
楽音信号データ、第73乃至第96タイムスロツトに
系列ch４のシリアル楽音信号データ、が夫々割
当てられている。24タイムスロツト毎の各楽音信
号データにおいて、最初のタイムスロツト（第
１、第25、第49、第73タイムスロツト）には最下
位ビツトLSBが割当てられており、以下遅いタ
イムスロツトになるほど重みが増し、23番目のタ
イムスロツト（第23、第47、第71、第95タイムス
ロツト）に最上位ビツトMSBが割当てられ、最
後のタイムスロツト（第24、第48、第72、第96タ
イムスロツト）にはサインビツトSBが割当てら
れる。 タイミング信号発生器２２は、同期パルス
SYNCにもとづき所定のタイミング信号KL，
LD，SHを発生すると共にフイルタ係数の時分割
送出を制御する選択信号SLを発生する。一例と
して、１つのフイルタ係数は８ビツトのデイジタ
ルデータであり、これが各フイルタユニツトＬ１
乃至Ｌ１５毎に必要であるから、１音色に対応す
るフイルタ係数の全ビツトは「８×15＝120ビツ
ト」である。従つて、１音色（１系列）分のフイ
ルタ係数のシリアル送出に要するタイムスロツト
数は120であり、これらを４系列分時分割送出す
るのに要するタイムスロツト数は「120×４＝
480」である。このフイルタ係数のシリアル時分
割送出の１サイクル時間（480タイムスロツト）
はシリアル楽音信号の５サンプリング周期（480
÷96＝５）に相当する。選択信号SLは各系列ch
１，ch２，ch３，ch４を選択するための４種類
のコード信号から成り、１系列につき120タイム
スロツトの時間幅でこれらのコード信号が順次現
われる。 音色選択データ記憶装置２３は、音色選択装置
１２（第１図）から与えられた音色選択データを
記憶するためのものであつて、書込み及び読み出
し可能なものである。この記憶装置２３は各系列
ch１，ch２，ch３，ch４に対応する記憶位置を
有し、各系列において選択された音色を示す音色
選択データが各々の記憶位置に記憶される。すな
わち、音色選択装置１２からは、或る系列で何ら
かの音色が選択されたときその音色を示す音色選
択データと共にその系列（すなわち記憶装置２３
のアドレス）を指定するデータ並びに書込み命令
が与えられるようになつており、これらのデータ
にもとづき記憶装置２３の当該系列に対応する記
憶位置に音色選択データが記憶される。記憶され
た各系列ch１〜ch４の音色選択データは記憶装
置２３から常時並列的に読み出され、セレクタ２
４に入力される。セレクタ２４では、前述の選択
信号SLに応じて各系列の音色選択データを時分
割的に（120タイムスロツト毎に）順次選択する。 フイルタ係数内部ROM２５は、音色選択装置
１２で選択可能な各音色に対応してフイルタ係数
の組を予じめ記憶したものである。前述の通り、
１音色に対応するフイルタ係数は15個のフイルタ
係数から成り、１個のフイルタ係数が８ビツトで
あるため１組のフイルタ係数は120ビツトのデー
タである。ROM２５は、同期パルスSYNCにも
とづき所定のタイミングで、120ビツトから成る
フイルタ係数の組をシリアルに１ビツトづつ順次
読み出し、かつこのシリアル読み出しを全音色に
関して同時に並列的に実行する。こうしてROM
２５から読み出された各音色毎のフイルタ係数の
シリアルデータはセレクタ２６に入力される。セ
レクタ２６の選択制御入力にはセレクタ２４で時
分割的に選択された各系列の音色選択データが与
えられる。セレクタ２６はROM２５から並列的
に与えられる各音色毎のシリアルフイルタ係数デ
ータのうち選択制御入力に与えられた音色選択デ
ータの内容（音色）に対応する１組のシリアルフ
イルタ係数データを選択する。１系列に関する音
色選択データがセレクタ２６に与えられる120タ
イムスロツトの時間幅に同期して、ROM２５で
は120ビツト分のフイルタ係数のシリアル読み出
しが行なわれるようになつている。従つて、各系
列ch１，ch２，ch３，ch４で選択された音色に
対応する４組のフイルタ係数のシリアルデータが
120タイムスロツト毎に時分割でセレクタ２６か
ら出力される。 セレクタ２６の出力はセレクタ２７の一方入力
に与えられる。セレクタ２７の他の入力には外部
記憶装置２０（第１図）から読み出されたフイル
タ係数が与えられる。この外部記憶装置２０から
のフイルタ係数の状態はセレクタ２６から出力さ
れるものと全く同じであり、４系列のシリアルデ
ータが時分割多重化されたものである。セレクタ
２７の制御入力にはフイルタ係数切換スイツチ２
１（第１図）の出力が与えられており、このスイ
ツチ２１のオン・オフに応じてセレクタ２６の出
力（すなわち内部ROM２５の出力）または外部
記憶装置２０の出力の一方が選択される。こうし
てセレクタ２７で選択されたシリアルフイルタ係
数データＫは１段目のフイルタユニツトＬ１に入
力される。また、タイミング信号発生器２２から
発生されたタイミング信号KL，LD，SHも１段
目のフイルタユニツトＬ１に入力される。 第４図はシリアルフイルタ係数データＫの状態
を示すもので、ａは１系列分の状態を示し、ｂは
４系列分の状態を示す。ａに示すように、１系列
分のフイルタ係数データＫはフイルタユニツトの
後段に対応するものから順に（Ｌ１５，Ｌ１４…
Ｌ１の順に）送出され、かつ８ビツト毎の個々の
フイルタ係数ではサインビツトSBを先頭に上位
のビツトから順に送出される。縦続接続されたフ
イルタユニツトＬ１乃至Ｌ１５の内部ではデータ
Ｋが順送りにシフトされるようになつており、第
４図ａに示すように後段のユニツトＬ１５…Ｌ１
に対応するものから順に送出されたデータＫが
各々の所定のユニツトＬ１５乃至Ｌ１の内部に丁
度移送されたとき各ユニツトＬ１５乃至Ｌ１の内
部に各々の係数データＫがラツチされるようにな
つている。（系列につき第４図ａに示すような状
態のデータＫが同図ｂに示すように系列ch１，
ch２，ch３，ch４の順で時分割多重化されてい
る。こうして、全系列ch１乃至ch４のシリアル
フイルタ係数データＫが１巡する時間はシリアル
楽音信号FSの５サンプリング周期に相当するも
のとなる。 デイジタルフイルタユニツトＬ１乃至Ｌ１５と
して用いるデイジタルフイルタの型式は如何なる
ものでもよい。デイジタルフイルタの基本型式と
して、ラテイス型フイルタ、有限インパルス応答
フイルタ（以下FIRフイルタという）、無限イン
パルス応答フイルタ（以下IIRフイルタという）
などが知られているが、中でもラテイス型フイル
タは音声合成に適したフイルタであることが知ら
れている。しかも、このラテイス型フイルタは、
他の型式に比べて乗算器の数が少なくて済み、ハ
ードウエアを小型化できるという利点があると共
に、フイルタ係数のビツト数が少なくて済み、か
つ望みのフイルタ特性に対して係数の設定の仕方
が確立されているという利点がある。そこで、こ
の実施例では好ましい一例として、デイジタルフ
イルタユニツトＬ１乃至Ｌ１５にラテイス型フイ
ルタを使用するものとする。 ラテイス型フイルタの基本型式は第５図ａに示
すものであり、同図ｂ，ｃはその基本型式を等価
的に変換した型式を夫々示すものである。同図に
おいて、符号２８乃至３４は加算器または引算器
であり、３５乃至４１は乗算器であり、４２乃至
４７は遅延回路である。図では１つのフイルタユ
ニツトが示されており、これらのユニツトを適宜
個数縦続接続してフイルタ回路を構成する。Ko、
−Ko、１−Ko、１＋Koは各乗算器で乗算される
べきフイルタ係数であり、添字ｎはｎ段目のフイ
ルタユニツトの係数であることを示す。尚、出力
側に設けられた遅延回路４３，４５，４７は最終
段のフイルタユニツトの出力とそのフイードバツ
ク入力との間に楽音信号の１サンプリング時間に
相当する時間遅れを設定するものである。各フイ
ルタユニツト内の遅延回路４２，４４，４６もし
くは１サンプリング時間に相当する時間遅れを設
定するものである。この遅延回路４２，４４，４
６は、１サンプリング時間前の信号を前段のフイ
ルタユニツトにフイードバツクするためのもので
あるので、実際回路においては１サンプリング時
間から演算回路における時間遅れ分を引いた時間
がその遅延時間として設定されることになる。第
５図に示すラテイス型フイルタにおいて、ｃに示
す型式が乗算器の数が最も少なくて済む。 第２図のフイルタユニツトＬ１乃至Ｌ１５を第
５図ｃに示す型式のラテイス型フイルタによつて
構成すると、第６図のようになる。同図に示す１
段目のフイルタユニツトＬ１において、符号４
８，４９，５０は加算器または引算器、５１は乗
算器、５２，５３，５４は遅延回路である。遅延
回路５２，５３，５４のブロツク内に示された数
字32Dは32タイムスロツト分の遅延を行なうこと
を示している。FS−INは楽音信号入力端子、FS
−OUTは楽音信号出力端子、BS−INはフイー
ドバツク信号入力端子、BS−OUTはフイードバ
ツク信号出力端子、である。最終段のフイルタユ
ニツトＬ１５を除く他のユニツトＬ２乃至Ｌ１４
はユニツトＬ１と同一構成であり、各ユニツトＬ
１乃至Ｌ１４の楽音信号出力端子FS−OUTがそ
の次段のユニツトＬ２乃至Ｌ１５の楽音信号入力
端子FS−INに接続され、各ユニツトＬ２乃至Ｌ
１５のフイードバツク信号出力端子BS−OUTが
その前段のユニツトＬ１乃至Ｌ１４のフイードバ
ツク信号入力端子BS−INに接続される。 フイルタユニツトＬ１の加算器（機能としては
引算器）４８においては、入力端子FS−INから
入力された楽音信号を端子BS−IN及び遅延回路
５３を介して次段のユニツトＬ２からフイードバ
ツクされた楽音信号から引算する。この加算器４
８の出力が乗算器５１に入力され、フイルタ係数
K1が乗算される。この係数K1の添字１は１段目
のユニツトＬ１に対応する係数であることを示
す。乗算器５１の出力は加算器４９に与えられ、
端子FS−IN及び遅延回路５２を介して与えられ
る入力楽音信号と加算される。ここで、遅延回路
５２を設けた理由は、乗算器５１における演算時
間遅れに合わせるためである。すなわち、この例
では、乗算器５１の演算時間遅れが32タイムスロ
ツトとなるように設計されており、この遅れに合
わせるために遅延回路５２では32タイムスロツト
分の遅延を行なうのである。加算器４９の出力は
出力端子FS−OUTを経由して次段のユニツトＬ
２に入力される。 ところで、加算器４８の出力と次段のユニツト
Ｌ２から遅延回路５３を経由してこの加算器４８
にフイードバツクされる信号との間には１サンプ
リング周期に相当する時間遅れがなければならな
いわけであるが、これは次のように満たされてい
る。次段のユニツトＬ２の乗算器５５から加算器
５６を経由した楽音信号がユニツトＬ１のフイー
ドバツク信号入力端子BS−INに入力され、これ
が遅延回路５３を経由して加算器４８に入力され
ている。従つて、加算器４８の出力信号は、乗算
器５１で32タイムスロツト遅延され、その後、次
段の乗算器５５で32タイムスロツト遅延され、更
に遅延回路５３で32タイムスロツト遅延され、結
局合計96タイムスロツト遅延されて該加算器４８
にフイードバツクされることになる。前述の通
り、シリアル楽音信号FSの１サンプリング周期
は96タイムスロツトであるので、上記のように必
要な遅延時間が確保されていることになる。 フイードバツク信号出力端子BS−OUTに信号
を与える加算器５０（Ｌ２では５６）は、乗算器
５１（Ｌ２では５５）の出力と遅延回路５３及び
５４（Ｌ２では５７，５８）を経由して与えられ
る次段のユニツトＬ２（Ｌ２ではＬ３）からのフ
イードバツク信号とを加算するためのものであ
る。遅延回路５３の出力に対応する乗算器５１の
出力は遅延回路５３の出力タイミングよりも32タ
イムスロツト遅れている。この遅れに見合つた時
間遅れを設定するために遅延回路５４が設けられ
ている。 尚、最終段のユニツトＬ１５は自己の出力楽音
信号をフイードバツクするようになつている。そ
のため、前述のような次段ユニツトの乗算器にお
ける32タイムスロツトの時間遅れは見込めないの
で、遅延回路５９における時間遅れを64タイムス
ロツトに設定しているのである。 尚、第６図ではフイルタユニツトＬ１乃至Ｌ１
５の基本構成のみを図示し、タイミング信号KL，
LD，SHに関連する回路、及び、シリアルフイル
タ係数データＫに関連する回路、その他シリアル
演算並びに複数系列に関する時分割的フイルタ演
算を可能にする回路等については図示を省略して
ある。次に、第６図に示すような基本構成から成
るフイルタユニツトＬ１乃至Ｌ１５の詳細例につ
き第７図を参照して説明する。 第７図は１段目のフイルタユニツトＬ１の詳細
例を示したものである。他のフイルタユニツトＬ
２乃至Ｌ１５もこれと全く同一もしくはほぼ同一
構成である。第６図の加算器４８，４９，５０及
び遅延回路５２，５３，５４に相当する回路は第
７図でも同一符号が付してある。また、第６図の
乗算器５１に相当する回路部分は第７図では同一
符号を用いて包括的に示してある。 タイミング信号KL，LD，SH及びシリアルフ
イルタ係数データＫに関連する回路は第６図では
省略されていたが第７図では図示されている。こ
の回路につき、まず説明する。尚、図において１
タイムスロツトの遅延を行なう遅延回路は「Ｄ」
なる記号を記したブロツクによつて表示するもの
とし、特に説明を要する場合を除き個々の１タイ
ムスロツト遅延回路の参照番号は省略する。８個
の１タイムスロツト遅延回路を縦続接続した遅延
回路列（すなわち８ステージの直列シフト並列出
力型シフトレジスタ）６０と、この遅延回路列６
０の各遅延回路出力を夫々入力した８個の１ビツ
ト型ラツチ回路から成るラツチ回路６１は、シリ
アルフイルタ係数データＫをパラレル変換するた
めのものである。遅延回路列６０にはシリアルフ
イルタ係数データＫが入力される。このデータＫ
は各遅延回路で順次シフトされて８タイムスロツ
ト後に次段のフイルタユニツトＬ２に与えられ
る。ラツチ回路６１の各ラツチ制御入力（Ｌ）に
はタイミング信号KLが与えられており、この信
号KLが“１”のとき遅延回路列６０の各遅延回
路の出力を各ラツチ回路にラツチする。尚、この
例ではラツチ回路６１の出力タイミングはラツチ
タイミングから１タイムスロツト遅れるものとす
る。６２及び６３は６０と同様に８個の１タイム
スロツト遅延回路を縦続接続した遅延回路列（直
列シフト並列出力型シフトレジスタ）である。遅
延回路列６２にはタイミング信号LDが入力され、
６３にはタイミング信号SHが入力される。これ
らの信号LD，SHは遅延回路列６２，６３の各遅
延回路で順次遅延され、８タイムスロツト後に次
段のフイルタユニツトＬ２に与えられる。 遅延回路列６０，６２，６３及びラツチ回路６
１と同様の回路は他のフイルタユニツトＬ２乃至
Ｌ１５にも設けられている。従つて、シリアルフ
イルタ係数データＫ、タイミング信号LD，SHは
各フイルタユニツトＬ１乃至Ｌ１５で８タイムス
ロツトずつ順次遅延される。また、タイミング信
号KLは遅延されることなく各フイルタユニツト
Ｌ１乃至Ｌ１５に同時に供給される。 タイミング信号発生器２２（第２図）から１段
目のフイルタユニツトＬ１に与えられる各タイミ
ング信号KL，LD，SHのパルス発生タイミング
は第８図のようになつている。また、ライン１６
を介して１段目のフイルタユニツトＬ１に与えら
れるシリアル楽音信号FSの状態の系列ch１，ch
２，ch３，ch４に関して示すと、第８図のよう
である。同様に１段目のフイルタユニツトＬ１に
与えられるシリアルフイルタ係数データＫの状態
をch１，ch２，ch３，ch４に関して示すと、第
８図のようである。第８図において、信号波形図
に添えて記した数字は１サンプリング周期内のタ
イムスロツトの番号（第３図ａに示すもの）を示
す。第８図に示した信号FS及びデータＫの細部
は第３図ｂ及び第４図ａに示した通りである。 シリアルフイルタ係数データＫ及びタイミング
信号KL，LDの発生パターンは楽音信号FSの５
サンプリング周期を１サイクルとして繰返すもの
である。この５サンプリング周期の各々を第１乃
至第５サンプリング周期とすると、タイミング信
号KLは、第１サンプリング周期の第23タイムス
ロツト、第２サンプリング周期の第47タイムスロ
ツト、第３サンプリング周期の第71タイムスロツ
ト、第４サンプリング周期の第95タイムスロツ
ト、で夫々パルスが発生する信号であり、その１
周期は120タイムスロツトである。また、タイミ
ング信号LDはKLと同じく120タイムスロツトを
１周期とする信号であり、KLよりも１タイムス
ロツト遅れてパルスが発生する信号である。シリ
アルフイルタ係数データＫにおいては、前述の通
り１系列のフイルタ係数に対して120タイムスロ
ツトが割当てられている。まず、第１サンプリン
グ周期の第23タイムスロツトから第２サンプリン
グ周期の第46タイムスロツトまでの120タイムス
ロツトにおいて系列ch１のフイルタ係数Ｋが割
当てられ、以下、信号KLのタイミングに同期し
て120タイムスロツト毎に系列ch２，ch３，ch４
の係数Ｋが順次割当てられている。タイミング信
号SHは24タイムスロツトの周期で第24、第48、
第72、第96タイムスロツト毎に繰返し発生するも
のである。 第８図から明らかなように、１系列分のフイル
タ係数データＫのシリアル送出を完了した直後に
タイミング信号KLが発生される。第４図ａに示
すように１系列分のシリアルフイルタ係数データ
Ｋは後段のフイルタユニツトＬ１５，Ｌ１４…Ｌ
１に対応するものから順に送出される。従つて、
タイミング信号KLが発生したとき、個々のフイ
ルタユニツトＬ１乃至Ｌ１５に対応する８ビツト
のフイルタ係数は、各々に対応する所定のユニツ
ト内の遅延回路列（第７図の６０に相当するも
の）に丁度入つており、これらが各ユニツト内の
ラツチ回路（第７図の６１に相当するもの）に
夫々ラツチされる。こうして、シリアルフイルタ
係数データＫが夫々所定のフイルタユニツトＬ１
乃至Ｌ１５において並列データに変換される。こ
の並列データは次のラツチタイミングが到来する
までラツチ回路（第７図では６１）で保持され
る。例えば、第１サンプリング周期の第23タイム
スロツトでタイミング信号KLが発生したときは
系列ch４のフイルタ係数データが各ユニツトＬ
１乃至Ｌ１５のラツチ回路（第７図の６１）に
夫々ラツチされ、次に第２サンプリング周期の第
47タイムスロツトでタイミング信号KLが発生す
るまで系列ch４のフイルタ係数が保持される。
従つて、ラツチ回路６１から出力されるフイルタ
係数の系列ch１乃至ch４を示すと、第８図のKD
のようになる。 第７図において、フイルタ係数記憶装置６４は
各系列ch１乃至ch４のフイルタ係数を夫々記憶
し、これらを各系列のシリアル楽音信号FSのタ
イミングに合わせて乗算器５１に供給するための
ものである。フイルタ係数記憶装置６４は、フイ
ルタ係数の各ビツトに対応する８個のシフトレジ
スタSR１乃至SR８から成る。８ビツトから成る
フイルタ係数の各ビツトをラツチした各ラツチ回
路６１の出力は、各々に対応するシフトレジスタ
SR１乃至SR８のKDi入力に加えられる。シフト
レジスタSR１乃至SR８のうちSR１がフイルタ
係数の最下位ビツト（LSB）に対応し、SR７が
係数の最上位ビツト（MSB）に対応し、SR８が
サインビツト（SB）に対応する。尚、８ビツト
のフイルタ係数データはサイン・マグニチユード
形式で表わすものとし、下位７ビツトでフイルタ
係数の絶対値を表わし、その上位のサインビツト
（SB）で係数の正負符号（“０”のとき正、“１”
のとき負）を表わす。係数の最上位ビツト
（MSB）すなわちシフトレジスタSR７に対応す
るビツトの重みが10進数の0.5であるとする。 フイルタユニツトＬ１に入力されたタイミング
信号SH及びLDはシフトレジスタSR１のSHi入
力及びLDi入力に夫々入力される。また、遅延回
路列６２及び６３でこれらの信号LD，SHを順次
遅延したものがシフトレジスタSR２乃至SR８の
SHi入力及びLDi入力に夫々入力される。尚、遅
延回路列６２，６３における５段目の遅延回路６
５，６６はどのレジスタにも入力されないが、こ
れは乗算器５１における後述の演算時間遅れに合
わせるために設けられたものである。 シフトレジスタSR１乃至SR８の各々は第９図
に示すように構成されている。１タイムスロツト
の遅延時間をもつ４つの遅延回路６７，６８，６
９，７０によつて４ステージのシフトレジスタが
構成されている。KDiはデータ入力であり、LDi
は新データ取り込み制御入力、SHiはシフト制御
入力である。KDi入力に与えられた新データは、
LDi入力とSHi入力の両方に信号“１”が与えら
れたときアンド回路７１及びオア回路８０を介し
て１ステージ目の遅延回路６７に取り込まれる。
SHi入力の信号が“０”のとき、この信号を反転
したインバータ８４の出力が“１”であり、ホー
ルド用のアンド回路７３，７５，７７，７９が可
能化されて各遅延回路６７，６８，６９，７０の
出力が該アンド回路７３，７５，７７，７９及び
オア回路８０，８１，８２，８３を介して自己保
持される。SHi入力の信号が“１”のとき上記ホ
ールド用のアンド回路７３，７５，７７，７９が
不能化され、シフト用アンド回路７２，７４，７
６，７８が可能化される。これにより、１ステー
ジ目の遅延回路６７の出力Ｑ１は２ステージ目の
遅延回路６８に、２ステージ目の出力Ｑ２は３ス
テージ目の遅延回路６９に、３ステージ目の出力
Ｑ３は４ステージ目の遅延回路７０に、４ステー
ジ目の出力Ｑ４は１ステージ目の遅延回路６７
に、夫々シフトされる。尚、LDi入力の信号をイ
ンバータ８５で反転した信号がアンド回路７２に
入力されており、新データを１ステージ目の遅延
回路６７に取り込むときは４ステージ目の出力Ｑ
４が１ステージ目にシフトされるのを禁止してい
る。以上の構成によつて、タイミング信号LDに
もとづく信号“１”がLDi入力に与えられる毎に
（120タイムスロツト毎に）フイルタ係数データが
ラツチ回路６１（第７図）からシフトレジスタ
SR１及至SR８の１ステージ目に取込まれ、かつ
タイミング信号SHにもとづく信号“１”がSHi
入力に与えられる毎に（24タイムスロツト毎に）
各シフトレジスタSR１乃至SR８の各ステージの
データが次段にシフトされる。 １段目のフイルタユニツトＬ１のシフトレジス
タSR１についてみてみると、KDi入力を介して
１ステージ目の遅延回路６７にラツチ回路６１の
フイルタ係数データが取込まれるのはタイミング
信号LDの発生時である。すなわち、第１サンプ
リング周期の第24タイムスロツトでは系列ch４
のフイルタ係数データが、第２サンプリング周期
の第48タイムスロツトでは系列ch１のデータが、
第３サンプリング周期の第72タイムスロツトでは
系列ch２のデータが、第４サンプリング周期の
第96タイムスロツトでは系列ch３のデータが、
夫々１ステージ目に取込まれる（第８図のLD及
びKD及びＬ１のSR１参照）。タイミング信号LD
の１周期の間にタイミング信号SHが５回発生す
るので、シフトレジスタSR１におけるシフトは
５回行なわれる。従つて、第１サンプリング周期
の第24タイムスロツトで１ステージ目の遅延回路
６７に取り込んだ系列ch４のデータは、第48、
72、96、24タイムスロツトで信号SHが発生する
毎に（第８図のSH参照）、２ステージ目、３ステ
ージ目、４ステージ目、１ステージ目と順にシフ
トされ、次に第２サンプリング周期の第48タイム
スロツトで系列ch１のデータが１ステージ目の
遅延回路６７に取込まれるとき、先に取込んだ系
列ch４のデータは２ステージ目の遅延回路６８
にシフトされる。こうして、シフトレジスタSR
１の各ステージ（遅延回路６７〜７０）に各系列
ch１乃至ch４のフイルタ係数データが順次取込
まれる。タイミング信号LDの４周期すなわち５
サンプリング周期で、シフトレジスタSR１にお
ける各系列ch１乃至ch４のフイルタ係数データ
の書替えが１通り完了する。そして、この書替え
は５サンプリング周期毎に繰返し行なわれる。以
上のような制御によつて、１段目のフイルタユニ
ツトＬ１のシフトレジスタSR１の各ステージ
（遅延回路６７〜７０）の出力Ｑ１，Ｑ２，Ｑ３，
Ｑ４に現われるフイルタ係数の系列ch１乃至ch
４は、第８図のＬ１のSR１に示すように変化す
る。 フイルタユニツトＬ１における他のシフトレジ
スタSR２乃至SR８のSHi入力及びLDi入力には
シフトレジスタSR１のSHi入力及びLDi入力に加
わる信号SH及びLDを夫々順次１タイムスロツト
づつ遅延した信号が加わる。従つて、これらのシ
フトレジスタSR２乃至SR８における各ステージ
の出力Ｑ１〜Ｑ４の変化のパターンは第８図のＬ
１のSR１に示したシフトレジスタSR１のそれと
同じだが、その変化のタイミングが順次１タイム
スロツトづつ遅れたものとなる。但し、シフトレ
ジスタSR５とSR６との間には余分の遅延回路６
５，６６が設けられているのでシフトレジスタ
SR６における変化のタイミング（シフトタイミ
ング）はSR５のそれよりも２タイムスロツト遅
れる。こうして、１つのフイルタユニツトにつき
合計８タイムスロツトの遅れを出しながら各シフ
トレジスタSR１乃至SR８の変化タイミング（シ
フトタイミング）が順次ずれてゆく。最初のフイ
ルタユニツトＬ１のシフトレジスタSR１のLDi
入力に“１”が与えられたときから、その信号
“１”を順次遅延したものが最後のフイルタユニ
ツトＬ１５の最後のシフトレジスタSR８のLDi
入力に与えられるまでには120タイムスロツトの
時間遅れがある。例えば第１サンプリング周期の
第24タイムスロツトで発生した信号LDにもとづ
く“１”がフイルタユニツトＬ１５のシフトレジ
スタSR８のLDi入力に与えられるのは第２サン
プリング周期の第48タイムスロツトである。各ユ
ニツトＬ１及至Ｌ１５のラツチ回路６１には第８
図のKDに示すように、第１サンプリング周期の
第24タイムスロツトから第２サンプリング周期の
第47タイムスロツトまで系列ch４のフイルタ係
数データがラツチされている。従つて、最初のフ
イルタユニツトＬ１のシフトレジスタSR１から
最後のフイルタユニツトＬ１５のシフトレジスタ
SR７までは、第７図と全く同一構成で、同じ系
列（例えばch４）のフイルタ係数データを各シ
フトレジスタSR１乃至SR８に順次取込むことが
できる。しかし、フイルタユニツトＬ１５の最後
のシフトレジスタSR８のLDi入力に“１”が与
えられるとき、ラツチ回路６１の出力は別の系列
のものに切換わつてしまう。そこで、この不都合
に対処するために、フイルタユニツトＬ１５の最
後のシフトレジスタSR８に対応するラツチ回路
（第７図の６１に相当するもの）の出力を１タイ
ムスロツト遅延した信号を該レジスタSR８の
KDi入力に与えるようにするものとする。 各フイルタユニツトＬ１乃至Ｌ１５のフイルタ
係数記憶装置６４（シフトレジスタSR１乃至SR
８）における上述のような巧妙なデータ取込み及
びシフト制御によつて、後述のような複数系列の
楽音信号に関する時分割シリアル演算処理が可能
になる。 第７図のフイルタユニツトＬ１においては、シ
フトレジスタSR１乃至SR８の出力Ｑとして４ス
テージ目の出力Ｑ４（第９図参照）が取り出さ
れ、乗算器５１に入力される。 さて、入力端子FS−INから入力されたシリア
ル楽音信号FSはインバータ８６で反転されて、
加算器４８のＢ入力に与えらる。加算器４８は全
加算器であり、遅延回路５３を介して次段のフイ
ルタユニツトＬ２からフイードバツクされる楽音
信号がＡ入力に与えられる。C0+1はキヤリイアウ
ト出力であり、キヤリイアウト信号が生じた加算
タイミングとこの出力C0+1に信号“１”が出力さ
れるタイミングとの間には１タイムスロツトの時
間遅れがあるものとする。キヤリイアウト出力
C0+1の出力信号はオア回路８７を介して加算器４
８のCi入力に与えられる。第３図ｂに示したよう
にシリアル楽音信号FSにおいては上位ビツトの
データほどより遅いタイムスロツトに割当てられ
ている。従つて、１タイムスロツト遅れで出力
C0+1から出力されたキヤリイアウト信号をCi入力
に加えることにより、キヤリイアウト信号を１ビ
ツト上位のデータに加算することができる。オア
回路８７の他の入力には遅延回路列６３の１段目
の遅延回路１３６から出力される信号SH１が与
えられる。この信号SH１は第８図に示すように
発生するタイミング信号SHを１タイムスロツト
遅延させたものであり、第25、第49、第73及び第
１タイムスロツトにおいて“１”となる信号であ
る。一方、ライン１６を介して入力端子FS−IN
に入力されるシリアル楽音信号FSは第３図ｂの
ようであるため、各系列ch１乃至ch４のシリア
ル楽音信号の最下位ビツト（LSB）のタイミン
グに対応して信号SH１が“１”となることにな
り、加算器４８では最下位ビツト（LSB）のタ
イミングで繰返し“１”が加算される。この操作
は、入力端子FS−INから加算器４８のＢ入力に
与えられる楽音信号FSを負の値に変換するため
のものである。すなわち、楽音信号FSをインバ
ータ８６で反転し、その最下位ビツト（LSB）
に１を加算することにより、２の補数形式の負の
値に変換する操作が行なわれている。尚、ライン
１６から入力端子FS−INに与えられる楽音信号
FSも負の値は２の補数形式で表わされているも
のとする。従つて、楽音信号FSが負の値のとき
は、上記インバータ８６及び信号SH１による２
の補数化操作によつて実質的に正の値に変換され
ることになる。こうして、加算器４８では、フイ
ードバツク入力端子BS−IN及び遅延回路５３を
介してＡ入力に与えられるフイードバツクされた
楽音信号の振幅データから入力端子FS−INに与
えられた楽音信号の振幅データを減算する操作が
行なわれる。 加算器４８の出力は遅延回路８８に入力される
と共にラツチ回路８９のデータ入力に与えられ
る。フイードバツク楽音信号と入力楽音信号FS
との差を示す加算器４８の出力信号は遅延回路８
８で24タイムスロツト遅延され、排他オア回路９
０に与えられる。排他オア回路９０の出力は加算
器９１のＡ入力に与えられる。遅延回路８８、ラ
ツチ回路８９、排他オア回路９０及び加算器９１
は、２の補数形式で表わされた加算器４８の出力
信号をサイン・マグニチユード（サインビツトと
絶対値）形式に変換するためのものである。 ラツチ回路８９のラツチ制御入力（Ｌ）にはタ
イミング信号SHが入力される。信号SHが発生す
る第24タイムスロツトまたは第48、第72、第96タ
イムスロツトでは、加算器４８からはサインビツ
ト（SB）を表わす信号が出力されている（第３
図ｂ参照）。従つて、サインビツト（SB）の値が
ラツチ回路８９にラツチされる。このラツチ回路
８９の出力は排他オア回路９０及びアンド回路９
２に与えられる。例えば、第24タイムスロツトで
系列ch１に関するサインビツト（SB）をラツチ
し、ラツチした信号を第25タイムスロツトから第
48タイムスロツトまでの24タイムスロツトの間該
ラツチ回路８９から出力しているとき、第１乃至
第24タイムスロツトで加算器４８から出力された
系列ch１に関する信号を24タイムスロツト遅延
した信号が遅延回路８８から出力される。従つ
て、ラツチ回路８９から出力されるサインビツト
信号と遅延回路８８から出力される信号の系列は
合致している。ラツチ回路８９にラツチされたサ
インビツト信号が“０”すなわち正のとき、遅延
回路８８の出力信号は排他オア回路９０をそのま
ま通過し、加算器９１のＡ入力を介してＳ出力か
らそのまま出力される。サインビツト信号が
“１”すなわち負のとき、遅延回路８８の出力信
号は排他オア回路９０で反転される。このときラ
ツチ回路８９の出力“１”によつてアンド回路９
２が可能化され、信号SH１のタイミングでアン
ド回路９２から“１”が出力され、オア回路９３
を介して加算器９１のCi入力に“１”が与えられ
る。この信号SH１はタイミング信号SHを１タイ
ムスロツト遅延した信号であり、最下位ビツトに
対応している。例えば、系列ch１に関する信号
が遅延回路８８から出力される第25乃至第48タイ
ムスロツトにおいては、第25タイムスロツトで信
号SH１が“１”となり、最下位ビツトに関する
排他オア回路９０の出力信号に対して加算器９１
で１が加算される。加算の結果生じたキヤリイア
ウト信号は１タイムスロツト遅れて出力C0+1から
出力され、アンド回路９４、オア回路９３を介し
てCi入力に与えられる。アンド回路９４の他の入
力には信号SH１をインバータ９５で反転した信
号１が与えられる。最下位ビツトの演算タイ
ミングでは信号１の“０”によつてアンド回
路９４が不能化され、演算タイミングが先行する
系列の最上位ビツトからのキヤリイアウト信号を
禁止するようにしている。排他オア回路９０にお
ける反転と最下位ビツトへの１加算とによつて、
２の補数で表わされた負の値が絶対値に変換され
る。 以上の構成によつて、加算器９１の出力Ｓから
は加算器４８の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態を系列ch
１乃至ch４に関して示すと、第８図のFS′のよう
であり、入力楽音信号FSのタイミングよりも24
タイムスロツト遅れている。この信号FS′は第３
図ｂに示す信号FSと同様に１系列につき24ビツ
ト（タイムスロツト）のシリアルデータであり、
最下位ビツト（LSB）が先行している。 乗算器５１では、加算器９１から出力された24
ビツトのシリアルデータFS′に各シフトレジスタ
SR１乃至SR８から出力された８ビツトのフイル
タ係数を乗算する。24ビツトと８ビツトのシリア
ル乗算では普通32タイムスロツト分の演算時間が
必要であるが、24タイムスロツト毎に各系列の時
分割演算を行なわねばならないため下位８ビツト
分の乗算結果は切捨て、サインビツトも含めて上
位24ビツト分の積を求めるようにしている。乗算
器５１は、シフトレジスタSR１乃至SR７から並
列的に出力されるフイルタ係数の絶対値部分の各
ビツトに対応する７個の乗算器部分Ｍ１乃至Ｍ７
を含んでいる。これらの部分Ｍ１乃至Ｍ７は順に
縦続接続されている。部分Ｍ４，Ｍ５，Ｍ６に関
しては詳細図を省略したが、部分Ｍ２及びＭ３と
同一構成である。 各部分Ｍ１乃至Ｍ７は部分積を求めるためのア
ンド回路９６，９７，９８，…９９を夫々含んで
おり、各アンド回路９６乃至９９に各シフトレジ
スタSR１乃至SR７から出力されるフイルタ係数
の絶対値部分の各ビツトk1，k2…k7が夫々入力さ
れる。また、部分Ｍ１乃至Ｍ６は縦続接続された
遅延回路１００，１０１，１０２…を夫々含んで
おり、加算器９１の出力信号FS′をこれらの遅延
回路１００，１０１，１０２…で１タイムスロツ
トずつ順次遅延し、各々の遅延出力を上記アンド
回路９７，９８…９９に夫々印加する。部分Ｍ１
のアンド回路９６には遅延されていない信号
FS′が印加される。部分Ｍ２乃至Ｍ７は加算器１
０３，１０４，…１０５を夫々含んでおり、各ア
ンド回路９６乃至９９で求めた部分積をこれらの
加算器１０３乃至１０５で加算する。信号FS′が
各遅延回路１００，１０１，１０２で順次遅延さ
れるので、個々のタイムスロツト毎の各アンド回
路９６乃至９９の出力の重みは一致しており、従
つて加算器１０３乃至１０５では同じ重み同士の
部分積を加算することができる。 加算器１０３乃至１０５において、個々のビツ
トの部分積すなわちアンド回路９７乃至９９の出
力はＡ入力に夫々印加される。Ｂ入力には部分積
もしくは和がアンド回路１０６，１０７，１０８
…を介して入力される。アンド回路１０６にはア
ンド回路９６の出力及びインバータ９５の出力信
号１が入力される。アンド回路１０７，１０
８…には加算器１０３，１０４…の出力Ｓ及び上
記信号１を遅延回路１０９，１１０，１１１
…で順次遅延した信号が加わる。これらのアンド
回路１０６，１０７，１０８…は下位の部分積を
切捨てるためのものである。各加算器１０３，１
０４，…１０５のキヤリイアウト出力C0+1はアン
ド回路１１３，１１４…１１５を介してキヤリイ
イン入力Ciに入力される。アンド回路１１３，１
１４，…１１５の他の入力には信号１を遅延
回路１０９，１１０，１１１…で順次遅延した信
号が加わる。アンド回路１１３，１１４…１１５
は同系列に関するキヤリイアウト信号の加算を可
能にする一方で、演算タイミングが先行する別の
系列の最上位ビツトに関するキヤリイアウト信号
がその次の系列の最下位ビツトに加算されないよ
うにするためのものである。 部分Ｍ５とＭ６の間に設けられた遅延回路１１
６，１１７，１１８は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１０６，１０７，１０８…及び加算
器１０３，１０４…の動作遅れを補償するための
ものである。これらの部分Ｍ１乃至Ｍ５における
演算動作遅れ時間の合計（これは１タイムスロツ
トに満たないものである）を遅延回路１１７でタ
イムスロツトの変化に同期させて１タイムスロツ
トの遅れとし、かつ、これに合わせるために遅延
回路１００，１０１，１０２の経路に遅延回路１
１６を挿入し、遅延回路１０９，１１０，１１１
…の経路に遅延回路１１８を挿入してある。ま
た、この遅れに合わせるため、遅延回路列６２及
び６３に余分の遅延回路６５，６６が挿入されて
いる。 こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトk1〜k7）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１０５から出力される。
この加算器１０５の出力は排他オア回路１１９を
介して加算器１２０のＡ入力に加わる。排他オア
回路１１９及び加算器１２０は信号FS′とフイル
タ係数のサインビツト同士の乗算結果に応じて積
を２の補数形式に変換するためのものである。フ
イルタ係数のサインビツト（SB）を示すデータ
k8はシフトレジスタSR８から排他オア回路１２
１に入力される。信号FS′のサインビツトはラツ
チ回路８９にラツチされている。このラツチ回路
８９の出力信号をシフトレジスタSR８の出力に
同期させるためにラツチ回路１２２が設けられて
おり、ラツチ回路８９の出力を遅延回路列６３の
８段目の遅延回路１２３の出力が“１”となるタ
イミングでラツチする。このラツチ回路１２２の
出力が排他オア回路１２１の他の入力に与えられ
る。ラツチ回路１２２のラツチタイミングとシフ
トレジスタSR８のシフトタイミングが同じであ
るため、同じ系列に関するフイルタ係数のサイン
ビツトデータと信号FS′のサインビツトデータと
が同期して排他オア回路１２１に入力されること
になる。排他オア回路１２１は両者のサインビツ
トが不一致のとき負を示す“１”を出力し、一致
しているとき正を示す“０”を出力する。この排
他オア回路１２１の出力が“０”のときつまり積
のサインが正のときは、加算器１０５の出力は排
他オア回路１１９及び加算器１２０をそのまま通
過し、アンド回路１２４に与えられる。排他オア
回路１２１の出力が“１”のときつまり積のサイ
ンが負のときは、加算器１０５の出力は排他オア
回路１１９で反転され、加算器１２０のＡ入力に
加わる。加算器１２０のCi入力には、排他オア回
路１２１の出力が“１”のとき後述のように最下
位ビツトのタイミングでアンド回路１２５からオ
ア回路１２６を介して“１”が与えられるように
なつている。こうして、負の値の積は２の補数形
式に変換される。 ２の補数形式で表わされた積は加算器１２０か
らアンド回路１２４及びオア回路１２７を介して
加算器４９のＡ入力に与えられる。尚、加算器１
２０及び４９のキヤリイアウト出力C0+1のキヤリ
イイン入力Ciへの供給を制御するアンド回路１２
８及び１２９は前記アンド回路１１３，１１４，
…１１５と同じ目的で設けられたものである。 加算器１０５の出力を入力したオア回路１３
０、アンド回路１３１、遅延回路１３２から成る
ループは積が全ビツト“０”であるか否かを検出
するためのものである。信号１を７タイムス
ロツト遅延した信号８がアンド回路１３１に
加えられており、このループの記憶内容がこの信
号８によつてリセツトされる。加算器１０５
の出力が１度でも“１”になると、このループ１
３０，１３１，１３２に“１”が記憶される。加
算器１０５の出力が１度も“１”にならなかつた
とき、すなわち積がオール“０”のときこのルー
プ１３０，１３１，１３２には“１”が記憶され
ず、“０”のままである。遅延回路１３２及び排
他オア回路１２１の出力がアンド回路１３３に入
力されている。積がオール“０”でなければ、排
他オア回路１２１の出力すなわちサインビツトの
積がそのままアンド回路１３３を通過する。積が
オール“０”ならば、アンド回路１３３が不能化
され、排他オア回路１２１の出力の如何にかかわ
らず該アンド回路１３３の出力は“０”（つまり
正のサインを示す）となる。アンド回路１３３の
出力はアンド回路１３４及びオア回路１２７を介
して加算器４９のＡ入力に与えられる。アンド回
路１３４は信号８をインバータ１３５で反転
した信号によつてサインビツトのタイミングでだ
け可能化されるようになつている。従つて、アン
ド回路１３３の出力が積のサインビツトを示すも
のとなり、積がオール“０”のときはサインビツ
トは強制的に“０”つまり正とされる。 次に、第７図及び第１０図を参照して演算動作
の細部につき説明する。第１０図のタイムスロツ
トの欄には第１サンプリング周期の第25タイムス
ロツト乃至第56タイムスロツトが示されている。
ここに示された合計32タイムスロツトを利用して
系列ch１に関する24ビツトの信号FS′と８ビツト
のフイルタ係数との乗算が行なわれる。ただし32
タイムスロツトのうち最初の８タイムスロツト
（第25乃至第32タイムスロツト）は系列ch１に先
行する系列ch４に関する上位ビツトの演算タイ
ミングでもあり、この部分では系列ch４に関す
る演算を優先し、系列ch１に関する演算は切捨
てるようにしている。従つて、系列ch１に関す
る実質的な乗算演算が行なわれるのは第33乃至第
56タイムスロツトの合計24タイムスロツトの期間
においてである。 第１０図のk1乃至k8の欄にはシフトレジスタ
SR１乃至SR８から並列的に出力されるフイルタ
係数の各ビツトk1乃至k8の状態が系列ch１乃至
ch４に関して示されている。シフトレジスタSR
１から出力されるフイルタ係数の最下位ビツトk1
は、第８図のＬ１のSR１欄のＱ４にも示したよ
うに第25タイムスロツト乃至第48タイムスロツト
の間系列ch１に関するものであり、第49タイム
スロツトからは系列ch２に関するものに切換わ
る。前述の通り、シフトレジスタSR１乃至SR８
のシフトタイミングは１タイムスロツトずつ順次
ずれているので、シフトレジスタSR２から出力
されるビツトk2は第26タイムスロツトで系列ch
１に関するものに切換わり、k3乃至k7に関して
は、第１０図に示していないが、第27、第28、第
29、第31、第32タイムスロツトで夫々系列ch１
に切換わる。そして、シフトレジスタSR８から
出力されるビツトk8は第33タイムスロツトで系列
ch１に切換わる。尚、余分の遅延回路６５，６
６が設けられていることにより、シフトレジスタ
SR６から出力されるビツトk6は第30タイムスロ
ツトではなく第31タイムスロツトで系列ch１に
切換わる。 第１０図のFS′の欄には加算器９１からシリア
ルに出力される信号FS′の状態を示した。第８図
のFS′の欄にも示したように第25から第48タイム
スロツトまでの24タイムスロツトの間系列ch１
に関する信号FS′が出力される。第１０図には、
この系列ch１に関する信号FS′の各ビツトF1乃至
F24のタイミングが示されている。F1が最下位ビ
ツト（LSB）である。 第１０図の９６乃至９９の欄には、各乗算器部
分Ｍ１乃至Ｍ７の部分積演算用アンド回路９６乃
至９９において各タイムスロツト毎に実行される
系列ch１に関する部分積演算の状態が示されて
いる。例えば、「F1・k1」は信号SF′の最下位ビ
ツトF1にフイルタ係数の最下位ビツトk1を乗算
することを示す。図から明らかなように、部分Ｍ
１のアンド回路９６では下位ビツトから順にシリ
アルに与えられる信号FS′の各ビツトF1、F2、F3
…F24に対して常にフイルタ係数の最下位ビツト
k1が乗算される。ビツトk1が系列ch１に切換わ
るタイミングと系列ch１の信号FS′の最下位ビツ
トF1がアンド回路９６に与えられるタイミング
とが一致しており、すなわちそれは第25タイムス
ロツトであり、この第25タイムスロツトでアンド
回路９６から部分積「F1・k1」が出力される。
従つて、ビツトk1が系列ch１に関する値を維持
する24タイムスロツト（第25から第48タイムスロ
ツトまで）の間で、第１０図に示すように、信号
FS′の各ビツトF1乃至F24とフイルタ係数の最下
位ビツトk1との部分積「F1・k1」乃至「F24・k1」
がアンド回路９６で順次求められる。フイルタ係
数の他のビツトk2乃至k7と信号FS′との乗算も上
述と同様にして各部分Ｍ２乃至Ｍ７のアンド回路
９７乃至９９で夫々実行される。ただし、信号
FS′を遅延回路１００，１０１，１０２…で順次
遅延したものと各ビツトk2乃至k7とを乗算するた
め、演算タイミングは第１０図に示すように順次
ずれている。 第１０図の１乃至９の欄には、信号
１及びこの信号１を遅延回路１０９，１１０，
１１１…１１２で順次遅延した信号２乃至
９の状態が示してある。遅延回路１０９から出力
される信号２は信号１よりも１タイムスロ
ツト遅れており、遅延回路１１０から出力される
信号３は信号１よりも２タイムスロツト遅
れている。また、部分Ｍ６内の遅延回路（図示せ
ず）から出力される信号８は、部分Ｍ１乃至
Ｍ６内の遅延回路１０９，１１０，１１１…及び
遅延回路１１８によつて信号１を７タイムス
ロツト遅延したものである。部分Ｍ７の遅延回路
１１２から出力される信号９は信号８を更
に１タイムスロツト遅延したものである。 第25タイムスロツトでは、信号１の“０”
によつて部分Ｍ１のアンド回路１０６が不能化さ
れ、アンド回路９６から出力される部分積
「F1・k1」が切捨てられる。このとき部分Ｍ２乃
至Ｍ７では演算タイミングが先行する系列ch４
の部分積を求めており、系列ch４に関する乗算
結果が乗算器５１から出力される。 次の第26タイムスロツトでは、信号２の
“０”によつて部分Ｍ２のアンド回路１０７が不
能化され、アンド回路９６から出力された部分積
「F2・k1」とアンド回路９７から出力された部分
積「F1・k2」の和すなわち加算器１０３の出力
が切捨てられる。このとき部分Ｍ３乃至Ｍ７では
系列ch４の部分積を求めており、系列ch４に関
する乗算結果が乗算器５１から出力される。 以後、第31タイムスロツトまで、信号１の
遅延信号３…によつて系列ch１に関する乗算
結果が切捨てられる。すなわち、第31タイムスロ
ツトでは、信号１を６タイムスロツト遅延し
た信号７（図示せず）によつて部分Ｍ６の加
算器（図示せず）の出力が禁止される。このと
き、この部分Ｍ６の加算器からは「F6・k1＋
F5・k2＋F4・k3＋F3・k4＋F2・k5＋F1・k6」な
る部分積の和が出力されている。第１０図を参照
すると「F6・k1」、「F5・k2」、「F4・k3」…は第
30タイムスロツトのときの部分積であるが、前述
の通り、部分Ｍ１乃至Ｍ５の部分積の和は遅延回
路１１７で１タイムスロツト遅延されるので、部
分Ｍ６からは第31タイムスロツトで出力される。 第32タイムスロツトでは、部分Ｍ１乃至Ｍ７で
は系列ch１の乗算結果の切捨ては行なわれない。
従つて、部分Ｍ７の加算器１０５からは「F7・
k1＋F6・k2＋F5・k3＋…＋F1・k7」なる部分積
の和が出力される。しかし、この加算器１０５の
出力は排他オア回路１１９及び加算器１２０を経
由してアンド回路１２４に入力されており、この
アンド回路１２４の他の入力に加わる信号８
の“０”によつて禁止される。従つて、第32タイ
ムスロツトでも系列ch１の乗算結果は切捨てら
れる。前述の通り、この第32タイムスロツトまで
は、演算タイミングが先行する系列ch４の乗算
結果が乗算器５１から（その出力回路であるオア
回路１２７から）出力される。 第33タイムスロツトから第48タイムスロツトま
では信号SH１乃至SH８はすべて“１”であり、
アンド回路１０６，１０７，１０８，…１２４が
すべて可能化されている。従つて、この間は、部
分Ｍ１乃至Ｍ７で求めた系列ch１に関するすべ
ての部分積の和が乗算器５１から出力される。第
49タイムスロツトから第56タイムスロツトにおい
て信号１乃至８が順次“０”となるが、こ
れは次の系列ch２に関する部分積を切捨てるた
めに作用し、系列ch１に関する乗算結果は乗算
器５１から確実に出力される。従つて、系列ch
１に関する実質的な乗算結果は第33タイムスロツ
トから第56タイムスロツトまでの24タイムスロツ
トにおいて乗算器５１から出力される。 系列ch１に関するシリアル乗算出力の各ビツ
トS1乃至S23のタイミングを第１０図のMoutの欄
に示す。第33タイムスロツトで出力される乗算結
果の最下位ビツトS1は、上述から明らかなよう
に、下記のような部分積の和から成る。更に、
S2、S3、…S21、S22、S23は下記の通りである。 S1＝F8・k1＋F7・k2＋F6・k3＋…＋F2・k7 S2＝F9・k1＋F8・k2＋F7・k3＋…＋F3・k7 S3＝F10・k1＋F9・k2＋F8・k3＋…＋F4・k7 〓 S21＝F24・k5＋F23・k6＋F22・k7 S22＝F24・k6＋F23・k7 S23＝F24・k7 尚、信号FS′の最上位ビツトF24は加算器４８
の出力のサインビツトの部分であり、正のとき
“０”がそのまま排他オア回路９０を通過し、負
のときは“１”が排他オア回路９０で反転されて
“０”とされるので、F24は常に“０”である。 第１０図から判かるように信号９は乗算出
力の最下位ビツトS1のタイミングで“０”とな
る。従つて、この信号９をインバータ１３７
で反転したものをアンド回路１２５に入力するこ
とにより、加算器１２０における２の補数変換の
ための最下位ビツトへの１加算を行なうことがで
きる。 また、オール“０”検出のためのループ１３
０，１３１，１３２のアンド回路１３１には信号
SH８が入力されている。第１０図から判るよう
に、信号８は乗算出力の最下位ビツト（S1）
の直前で“０”となる。従つて、新たな乗算結果
が加算器１０５から出力される直前に（例えば第
32タイムスロツトで）ループ１３０，１３１，１
３２がリセツトされる。そして、加算器１０５か
ら出力される乗算結果のどのビツトも“０”の場
合は、乗算出力の最上位ビツト（S23）の出力タ
イミングの次のタイムスロツト（例えば第56タイ
ムスロツト）では依然として遅延回路１３２から
“０”が出力されている。このように、シリアル
乗算出力の最上位ビツト（S23）のタイミングの
次のタイムスロツトで、乗算出力の全ビツトが
“０”か否かが正式に判かる。このとき、信号
８をインバータ１３５で反転した信号によつてア
ンド回路１３４が可能化され、乗算出力のサイン
ビツトを示すデータが選択される。前述の通り、
このサインビツトデータは通常は排他オア回路１
２１の出力信号であるが、乗算出力がオール
“０”のときは遅延回路１３２の出力“０”にも
とづき強制的に“０”にされる。 こうして、オア回路１２７を経由して加算器４
９のＡ入力に与えられる乗算器５１の出力は、最
下位ビツトから順に現われる23ビツトのシリアル
データS1乃至S23であり、その次のタイムスロツ
トにサインビツトが割当てられているものであ
る。また、負の値に関してはこれらの乗算出力デ
ータS1乃至S23は２の補数形式で表現されている。 一方、加算器４９のＢ入力に遅延回路５２から
与えられる楽音信号dFSは第１０図のようになつ
ている。すなわち、第１乃至第24タイムスロツト
の間で入力端子FS−INに与えられた系列ch１の
楽音信号FSが遅延回路５２で32タイムスロツト
遅延されることにより、遅延回路５２からは第33
乃至第56タイムスロツトの間で系列ch１の楽音
信号dFSが出力される。従つて、加算器４９のＡ
入力とＢ入力に加わる信号の系列は一致してお
り、同じ系列の乗算器出力と楽音信号とを加算す
ることができる。ところで、楽音信号の最下位ビ
ツト（LSB）（これは信号FS′のビツトF1と同じ
重みである）の重みを10進数の「１」とした場
合、乗算器５１の出力の最下位ビツトS1の重みも
10進数の「１」である。このビツトS1は前述の通
り「F8・k1＋…＋F2・k7」なる部分積の和から
成るものである。ここで部分積「F2・k7」に注
目してみると、ビツトF2はビツトF1の１ビツト
上であるため10進数の「２」の重みであり、
「F2・k7」が10進数の「１」の重みであることか
らビツトk7は10進数「0.5」の重みであることが
わかる。このように、フイルタ係数k1〜k7の最上
位ビツトk7の重みが「0.5」となるように演算処
理が施されている。このことは、フイルタ係数の
絶対値が１未満の数であることを意味する。 加算器４９の出力が出力端子FS−OUTを経由
して次段のフイルタユニツトＬ２に入力される。
次段のフイルタユニツトＬ２では、その入力端子
（第７図のFS−INに相当するもの）経由して前
段のフイルタユニツトＬ１から与えられる楽音信
号及びシフトレジスタ（第７図のSR１乃至SR８
に相当するもの）に記憶されたフイルタ係数等に
もとづき前述と同様の演算を行なう。ただし、各
フイルタユニツトＬ１乃至Ｌ１５における入力端
子FS−INと出力端子FS−OUTとの間の楽音信
号の時間遅れが32タイムスロツトであるのに対し
て、タイミング信号LD及びSHの時間遅れは８タ
イムスロツトであるため、他のユニツトＬ２乃至
Ｌ１５のすべてを前述のユニツトＬ１と全く同一
構成とすると乗算器（第７図の５１に相当する）
におけるフイルタ係数k1〜k8と信号FS′の系列に
ずれが生じてしまう。そこで、各ユニツトＬ１乃
至Ｌ１５の乗算器（第７図の５１に相当する）に
おけるフイルタ係数k1〜k8と信号FS′の系列を一
致させるために、シフトレジスタSR１乃至SR８
の出力Ｑとして取り出すステージを各ユニツトＬ
１乃至Ｌ１５毎に次のように異ならせるものとす
る。すなわち、ユニツトＬ１ではシフトレジスタ
SR１乃至SR８の出力Ｑとして第４ステージの出
力Ｑ４（第９図参照）を取り出しているが、ユニ
ツトＬ２では第１ステージの出力Ｑ１、ユニツト
Ｌ３では第２ステージの出力Ｑ２、ユニツトＬ４
では第３ステージの出力Ｑ３、ユニツトＬ５では
第４ステージの出力Ｑ４、というように、出力Ｑ
として取り出すステージを順次ずらすようにす
る。 上述のようなデイジタルフイルタユニツトＬ１
乃至Ｌ１５によつて実現し得るフイルタ特性の一
例を第１１図に示す。この特性は、120ビツトか
ら成る１組のフイルタ係数Ｋの値を或る所定の状
態に設定することにより実現される。この例のよ
うに、デイジタルフイルタによれば複雑なフイル
タ特性が実現可能であり、しかもフイルタ係数の
値を適切に設定することにより望みのフイルタ特
性を確実に実現できる。 第１２図はFIRフイルタの基本構成を示し、第
１３図はIIRフイルタの基本構成を示す。デイジ
タルフイルタ部１４のフイルタユニツトＬ１乃至
Ｌ１５としてこのようなFIRフイルタあるいは
IIRフイルタあるいはその組合せを用いてもよ
い。また、第１４図及び第１５図に示すような高
次巡回型デイジタルフイルタ（IIRフイルタの一
種）を用いて各ユニツトＬ１乃至Ｌ１５を構成す
ることもできる。第１２図乃至第１５図におい
て、参照番号１３８，１３９，１４０，１４１を
付したブロツクのように「遅延」と記入されたブ
ロツクは遅延回路を示し、参照番号１４２，１４
３，１４４，１４５を付したブロツクのように三
角形のブロツクは乗算器を示し、参照番号１４
６，１４７，１４８，１４９を付したブロツクの
ように＋記号が記入されたブロツクは加算器を示
す。また、乗算器１４２，１４３，１４４，１４
５…に入力されるK1、K2、K3、…Ko、−K′1、−
K′2…−K′o、K01、K11、…はフイルタ係数であ
る。各乗算器１４２，１４３，１４４，１４５…
に関連して、第７図の乗算器５１及びその周辺回
路SR１〜SR８…と同様に、複数系列の時分割的
なシリアル演算を可能にする構成が採用されるこ
とはいうまでもない。 以上説明したようにこの発明によれば、デイジ
タルフイルタを用いたため望みの固定フオルマン
トを容易に実現することができると共に、デイジ
タル楽音信号をそのままフイルタ装置に入力する
ことができ、デイジタル楽音発生回路と音色回路
との関連を簡素化することができる。また、デイ
ジタルフイルタ部はLSI化が可能であるため、電
子楽器全体としてLSI化可能な部分が増し、これ
に伴ない電子楽器におけるアナログ回路部分が一
層縮小化され、全体として製造コストの低減に寄
与する。また、楽音信号及びフイルタ係数の両方
をシリアル化してデイジタルフイルタ部に供給す
ることにより、集積回路の接続ピン数を縮減する
ことができると共に集積回路内部での配線数も縮
減することができる。更に、デイジタルフイルタ
内部でのシリアル演算処理によつてデイジタルフ
イルタの構成そのものも縮小化することができ
る。更に、複数系列の楽音信号を１系列のデイジ
タルフイルタ回路によつて時分割的にフイルタ処
理するようにしたため、より一層の小規模化及び
低コスト化を達成できる。 また、本発明によれば、ラテイス型フイルタを
用いた楽音制御用のデイジタルフイルタが具体化
され、それにより種々の効果を奏する。まず、ラ
テイス型フイルタは、乗算器の数が比較的少なく
て済み、かつ係数のビツト数も少なくて済み、ハ
ードウエアを小型化できるという利点が有ると共
に、望みのフイルタ特性に対して係数の設定の仕
方が確立されているためフイルタ係数の設定が容
易であるという効果を奏する。また、複数のフイ
ルタユニツトにより演算手段を構成しているた
め、このフイルタユニツトの数の増減が容易であ
り、これによりフイルタ段数の変更が容易とな
る、という効果を奏する。
第１図はこの発明の一実施例を示す電子楽器全
体構成ブロツク図、第２図は第１図におけるデイ
ジタルフイルタ部の内部構成の一例を示すブロツ
ク図、第３図は楽音信号のシリアル送出状態の一
例を示すタイミングチヤート、第４図はフイルタ
係数のシリアル送出状態の一例を示すタイミング
チヤート、第５図ａはラテイス型デイジタルフイ
ルタの基本型式を示すブロツク図、第５図ｂ及び
ｃはラテイス型デイジタルフイルタの基本型式の
等価変換例を夫々示すブロツク図、第６図は第２
図におけるフイルタユニツトをラテイス型フイル
タによつて構成した一例を示すブロツク図、第７
図は第６図における１つのフイルタユニツトの詳
細例を示す回路図、第８図は第７図における主要
な信号の発生例を大まかに示すタイミングチヤー
ト、第９図は第７図におけるフイルタ係数記憶用
のシフトレジスタの内部構成例を示す回路図、第
１０図は第７図における乗算器のシリアル乗算動
作の一例を示すタイミングチヤート、第１１図は
デイジタルフイルタによつて実現し得るフイルタ
特性の一例を示すグラフ、第１２図は第２図のフ
イルタユニツトに応用可能な有限インパルス応答
フイルタの基本型式を示すブロツク図、第１３図
は同じく第２図のフイルタユニツトに応用可能な
無限インパルス応答フイルタの基本型式を示すブ
ロツク図、第１４図及び第１５図は同じく第２図
のフイルタユニツトに応用可能な高次巡回型フイ
ルタの一例を夫々示すブロツク図、である。 １０……鍵盤部、１１……楽音信号発生部、１
２……音色選択装置、１３……楽音信号振分け及
び累算及びシリアル変換制御回路、１４……デイ
ジタルフイルタ部、２０……フイルタ係数外部記
憶装置、２１……フイルタ係数切換スイツチ、２
２……タイミング信号発生器、２５……フイルタ
係数内部ROM、２７……フイルタ係数切換スイ
ツチによつて制御されるセレクタ、Ｌ１乃至Ｌ１
５……フイルタユニツト、５１，５５……乗算
器、４８，４９，５０，５６……加算器、５２，
５３，５４，５７，５８，５９……遅延回路、６
０，６２，６３……遅延回路列、６１……ラツチ
回路、６４……フイルタ係数記憶装置、SR１乃
至SR８……シフトレジスタ。
体構成ブロツク図、第２図は第１図におけるデイ
ジタルフイルタ部の内部構成の一例を示すブロツ
ク図、第３図は楽音信号のシリアル送出状態の一
例を示すタイミングチヤート、第４図はフイルタ
係数のシリアル送出状態の一例を示すタイミング
チヤート、第５図ａはラテイス型デイジタルフイ
ルタの基本型式を示すブロツク図、第５図ｂ及び
ｃはラテイス型デイジタルフイルタの基本型式の
等価変換例を夫々示すブロツク図、第６図は第２
図におけるフイルタユニツトをラテイス型フイル
タによつて構成した一例を示すブロツク図、第７
図は第６図における１つのフイルタユニツトの詳
細例を示す回路図、第８図は第７図における主要
な信号の発生例を大まかに示すタイミングチヤー
ト、第９図は第７図におけるフイルタ係数記憶用
のシフトレジスタの内部構成例を示す回路図、第
１０図は第７図における乗算器のシリアル乗算動
作の一例を示すタイミングチヤート、第１１図は
デイジタルフイルタによつて実現し得るフイルタ
特性の一例を示すグラフ、第１２図は第２図のフ
イルタユニツトに応用可能な有限インパルス応答
フイルタの基本型式を示すブロツク図、第１３図
は同じく第２図のフイルタユニツトに応用可能な
無限インパルス応答フイルタの基本型式を示すブ
ロツク図、第１４図及び第１５図は同じく第２図
のフイルタユニツトに応用可能な高次巡回型フイ
ルタの一例を夫々示すブロツク図、である。 １０……鍵盤部、１１……楽音信号発生部、１
２……音色選択装置、１３……楽音信号振分け及
び累算及びシリアル変換制御回路、１４……デイ
ジタルフイルタ部、２０……フイルタ係数外部記
憶装置、２１……フイルタ係数切換スイツチ、２
２……タイミング信号発生器、２５……フイルタ
係数内部ROM、２７……フイルタ係数切換スイ
ツチによつて制御されるセレクタ、Ｌ１乃至Ｌ１
５……フイルタユニツト、５１，５５……乗算
器、４８，４９，５０，５６……加算器、５２，
５３，５４，５７，５８，５９……遅延回路、６
０，６２，６３……遅延回路列、６１……ラツチ
回路、６４……フイルタ係数記憶装置、SR１乃
至SR８……シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数系列のデイジタル楽音信号を時分割多重
化してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記フイルタ係数供給手段から出力されたシリ
アルフイルタ係数を入力し、１系列分の前記シリ
アルフイルタ係数が与えられる毎にこのフイルタ
係数を並列的にラツチするパラレル変換手段と、 前記系列の数に対応するステージをもつシフト
レジスタを前記フイルタ係数の各ビツトに対応し
て複数具備し、１系列分の前記フイルタ係数が前
記パラレル変換手段にラツチされる毎にこのパラ
レル変換手段の出力を前記各シフトレジスタの所
定のステージに夫々取り込み、かつ１系列分の前
記楽音信号をシリアル送出するのに要する時間毎
に前記シフトレジスタをシフト制御し、この取り
込みタイミングとシフトタイミングを前記シリア
ル楽音信号における各ビツトデータ送出タイムス
ロツトに同期して順次ずらして行い、これによ
り、パラレル変換したフイルタ係数を各系列毎に
記憶すると共に記憶した各系列のフイルタ係数を
各々の系列に対応する前記楽音信号の時分割タイ
ミングに同期して出力する係数記憶手段と、 前記楽音信号供給手段から出力されたシリアル
楽音信号を入力すると共に前記係数記憶手段から
出力されたフイルタ係数を入力し、各系列毎に前
記シリアル楽音信号とフイルタ係数とにもとづき
時分割で演算を行い、その結果、各系列の楽音信
号をフイルタ制御した信号を時分割的に出力する
１系列分のシリアル演算手段と を具えた電子楽器のデイジタルフイルタ装置。 ２ 前記フイルタ係数供給手段は、複数組のフイ
ルタ係数を予め記憶し、音色選択信号に応じて１
組のフイルタ係数をシリアルに読み出す内部記憶
装置と、任意のフイルタ係数を記憶しており、こ
れをシリアルに読み出す外部記憶装置と、前記内
部記憶装置または外部記憶装置の一方から読み出
されたフイルタ係数を選択し、前記パラレル変換
手段に供給する選択手段とを含むものである特許
請求の範囲第１項記載の電子楽器のデイジタルフ
イルタ装置。 ３ 複数系列のデイジタル楽音信号を時分割多重
化してかつシリアルに出力する楽音信号供給手段
と、 複数系列のフイルタ係数を時分割多重化してか
つシリアルに出力するフイルタ係数供給手段と、 前記楽音信号供給手段から出力された楽音信号
と前記フイルタ係数供給手段から出力されたフイ
ルタ係数とにもとづき、ラテイス型デイジタルフ
イルタの演算型式によるシリアル演算を実行し、
前記フイルタ係数に応じて前記楽音信号をフイル
タ制御した信号を出力する演算手段と を具え、前記演算手段は、前記シリアル演算のた
めの回路として縦続接続された複数のフイルタユ
ニツトを含み、 このフイルタユニツトの各々は、次段のフイル
タユニツトからフイードバツクされた信号を所定
時間遅延する第１の遅延手段と、前段のフイルタ
ユニツトから楽音信号が入力され、この入力楽音
信号を前記第１の遅延手段の出力信号から減算す
る第１の加算手段と、この第１の加算手段の出力
信号に前記フイルタ係数を乗算する乗算手段と、
この乗算手段における演算時間遅れに応じた時間
だけ前記入力楽音信号を遅延する第２の遅延手段
と、前記乗算手段の出力と第２の遅延手段の出力
とを加算し、その加算出力を次段のフイルタユニ
ツトに与える第２の加算手段と、前記第１の遅延
手段の出力信号を前記乗算手段における演算時間
遅れに応じた時間だけ遅延する第３の遅延手段
と、この第３の遅延手段の出力信号と前記乗算手
段の出力信号とを加算し、その加算出力を前段の
フイルタユニツトにフイードバツクする第３の加
算手段とを具え、前記第１の遅延手段における前
記遅延時間は前記デイジタル楽音信号の１サンプ
リング周期から前記乗算手段における演算時間遅
れの２倍の時間を引いた時間である電子楽器のデ
イジタルフイルタ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209109A JPS58111096A (ja) | 1981-12-25 | 1981-12-25 | 電子楽器のデイジタルフイルタ装置 |
| US06/451,880 US4548119A (en) | 1981-12-25 | 1982-12-21 | Digital filter for an electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209109A JPS58111096A (ja) | 1981-12-25 | 1981-12-25 | 電子楽器のデイジタルフイルタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111096A JPS58111096A (ja) | 1983-07-01 |
| JPH0119594B2 true JPH0119594B2 (ja) | 1989-04-12 |
Family
ID=16567432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209109A Granted JPS58111096A (ja) | 1981-12-25 | 1981-12-25 | 電子楽器のデイジタルフイルタ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4548119A (ja) |
| JP (1) | JPS58111096A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052895A (ja) * | 1983-09-02 | 1985-03-26 | ヤマハ株式会社 | 楽音信号発生装置 |
| JPH0631968B2 (ja) * | 1984-10-30 | 1994-04-27 | ヤマハ株式会社 | 楽音信号発生装置 |
| JPH0642149B2 (ja) * | 1985-04-08 | 1994-06-01 | 株式会社河合楽器製作所 | 電子楽器 |
| US4841828A (en) * | 1985-11-29 | 1989-06-27 | Yamaha Corporation | Electronic musical instrument with digital filter |
| US4915007A (en) * | 1986-02-13 | 1990-04-10 | Yamaha Corporation | Parameter setting system for electronic musical instrument |
| AU631697B2 (en) * | 1986-05-02 | 1992-12-03 | Board Of Trustees Of The Leland Stanford Junior University | Digital signal processing using closed waveguide networks |
| US4984276A (en) * | 1986-05-02 | 1991-01-08 | The Board Of Trustees Of The Leland Stanford Junior University | Digital signal processing using waveguide networks |
| SG52632A1 (en) * | 1986-05-02 | 1998-09-28 | Univ Leland Stanford Junior | Tone generation system |
| US5212334A (en) * | 1986-05-02 | 1993-05-18 | Yamaha Corporation | Digital signal processing using closed waveguide networks |
| JPH0789607B2 (ja) * | 1986-05-29 | 1995-09-27 | ソニー株式会社 | デイジタルフイルタ |
| US5250748A (en) * | 1986-12-30 | 1993-10-05 | Yamaha Corporation | Tone signal generation device employing a digital filter |
| JPH0769701B2 (ja) * | 1989-05-09 | 1995-07-31 | ヤマハ株式会社 | 楽音波形信号形成装置 |
| US5218155A (en) * | 1990-03-30 | 1993-06-08 | Kabushiki Kaisha Kawai Gakki Seisakusho | Tone signal processing apparatus for PCM waveform interpolation and filtering |
| JP2643553B2 (ja) * | 1990-07-24 | 1997-08-20 | ヤマハ株式会社 | 楽音信号処理装置 |
| JP2751617B2 (ja) * | 1990-10-24 | 1998-05-18 | ヤマハ株式会社 | 楽音合成装置 |
| JP2779983B2 (ja) * | 1991-07-29 | 1998-07-23 | 株式会社河合楽器製作所 | 電子楽器 |
| JP2745923B2 (ja) * | 1991-12-27 | 1998-04-28 | ヤマハ株式会社 | 電子楽器 |
| US20040064622A1 (en) * | 2002-09-30 | 2004-04-01 | Smith Winthrop W. | Signal processing resource with sample-by-sample selective characteristics |
| TWI267775B (en) * | 2004-04-12 | 2006-12-01 | Benq Corp | Lattice wave digital filter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858679B2 (ja) * | 1975-12-16 | 1983-12-26 | ヤマハ株式会社 | デンシガツキ |
| US4267761A (en) * | 1977-10-06 | 1981-05-19 | Kawai Musical Instrument Mfg. Co. Ltd. | Musical tone generator utilizing digital sliding formant filter |
| JPS56147260A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Lsi for digital signal processing |
| JPS57176096A (en) * | 1981-04-23 | 1982-10-29 | Nippon Musical Instruments Mfg | Electronic musical instrument |
-
1981
- 1981-12-25 JP JP56209109A patent/JPS58111096A/ja active Granted
-
1982
- 1982-12-21 US US06/451,880 patent/US4548119A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111096A (ja) | 1983-07-01 |
| US4548119A (en) | 1985-10-22 |
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