JP2643553B2

JP2643553B2 - 楽音信号処理装置

Info

Publication number: JP2643553B2
Application number: JP2194019A
Authority: JP
Inventors: 秀雄鈴木; 和久岡村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: US5247130A; JPH0480797A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルフィルタ演算を用いて楽音の
音色制御あるいは波形補間演算等を行う楽音信号処理装
置に関する。

〔従来の技術〕

ディジタルフィルタを用いた楽音信号処理装置として
は特開昭62−127899号に示されたものやその他が知られ
ている。そこにおいては、フィルタ次数に１対１で対応
する多段の遅延段を有する遅延レジスタにおいて複数の
楽音信号サンプルデータを順次遅延し、各次数に対応す
るフィルタ係数を上記遅延出力に対応して時分割的に供
給し、フィルタ演算を行うことが示されている。また、
複数チャンネルの楽音信号に対して時分割的にフィルタ
演算を行うことが示されているが、１系列のフィルタ演
算回路を全チャンネルで時分割使用することはできず、
複数系列のフィルタ演算回路を設けている。

上記従来例のような装置では、すべてのフィルタ次数
に関して演算を行わねばならず、演算量が膨大になると
共に遅延段数も膨大になるため、これを改善するため
に、特開昭63−168695号においては、一種の補間に類似
した簡略化されたフィルタ演算を行うことが提案されて
いる。これは、ｎサンプル分の楽音信号サンプルデータ
に対して、ｍ次のフィルタ演算を行うものであり（ここ
でｎ＜ｍ）、アドレス信号の整数部に対応して楽音信号
サンプルデータを順次発生する一方で、アドレス信号の
小数部の値に対応してｍ次のフィルタ係数の中からｎ個
のフィルタ係数を選択し（選択されるフィルタ係数の次
数組合せはアドレス信号の小数部の値に応じて異な
る）、この選択されたｎ個のフィルタ係数をｎサンプル
分の楽音信号サンプルデータに対して演算することによ
り、実質的にｍ次フィルタ演算を行うようにしたもので
ある。また、複数チャンネルの楽音信号に対してフィル
タ演算を行うことも示されており、ここでは、フィルタ
演算回路は各チャンネルに共通のハード回路を使用し、
各チャンネル毎に時分割的にｎ次分のフィルタ係数乗算
をそれぞれ時分割で行う。ただし、ｎサンプル分の楽音
信号サンプルデータを提供するために、遅延回路は設け
られていず、ｎ次分のフィルタ係数乗算を行う際に各次
の乗算タイミング毎に波形メモリからｎサンプル分の楽
音信号サンプルデータを時分割で読み出すようにしてい
る。

また、この特開昭63−168695号においては、ｎサンプ
ル分の楽音信号サンプルデータとしては、固定のｎサン
プリング周期分の発生データではなく、波形メモリにお
けるｎアドレス分の記憶データを利用することが示され
ている。このことは、一定のサンプリング周期に従う単
純なフィルタ演算ではなく、フィルタ演算のサンプリン
グ周期が楽音の音高に応じて変動し、これによりｎサン
プルにわたる波形補間演算が行われることを意味してお
り、その補間演算結果として１サンプルのデータが形成
されることになる。

〔発明が解決しようとする課題〕

複数チャンネルの楽音信号に対してフィルタ演算を行
う場合、共通のフィルタ演算回路を複数チャンネルで時
分割使用すればよいことは容易に考えつくことである。
しかし、１チャンネル分の各次数毎の係数演算それ自体
を共通の演算回路を使用して時分割演算するので、フィ
ルタ次数が多次にわたると、通常のやり方では、時分割
スロット数が極めて多数になるので（次数×チャンネル
数だけの時分割スロット数が必要）、必要なサンプリン
グ周期数を維持するには極めて高速の時分割演算が要求
されることになり、それ故に、上記特開昭62−127899号
では複数系列のフィルタ演算回路を並設している。

一方、特開昭63−168695号では、ｍ次フィルタ演算を
ｍよりはるかに少数のｎ個の係数演算により省略して実
行する工夫を施しているので、１チャンネル分の演算用
タイムスロットが少数となり、従って、共通のフィルタ
演算回路を複数チャンネルで時分割使用することが容易
に行えるようになっている。ただし、この先行出願で
は、ｎサンプル分の楽音信号サンプルデータを提供する
ために、遅延回路を設けずに、各次の乗算タイムスロッ
ト毎に波形メモリからｎサンプル分の楽音信号サンプル
データを時分割で読み出すようにしているため、各次数
ごとの時分割演算タイミングがメモリのアクセススピー
ドによって限界づけられてしまう、という問題があっ
た。また、チャンネル時分割タイミングと各次係数の時
分割乗算タイミングの関係は単純なものであるため（つ
まり１チャンネル分のタイムスロットが各次係数の時分
割タイムスロット数だけ更に分割される）、次数が多く
なると、前者の先行技術同様、必要なサンプリング周波
数を維持するには高速の時分割演算が要求されることに
なる、という不都合がある。

この発明は上述の点に鑑みてなされたもので、さほど
の回路負担をかけることなく、つまり、あまり高速の時
分割演算を要求することなく、複数チャンネルの楽音信
号サンプルデータに対して時分割的にフィルタ処理を施
すことができるようにした楽音信号処理装置を提供しよ
うとするものである。

また、この発明は、ディジタルフィルタ演算を使用し
た波形補間演算により滑らかな波形の楽音信号を発生す
る場合において、さほどの回路負担をかけることなく、
つまり、あまり高速な時分割演算を要求することなく、
複数チャンネルの楽音信号サンプルデータに対して時分
割的に波形補間演算処理を施すことができるようにした
楽音信号処理装置を提供しようとするものである。

〔課題を解決するための手段〕

この発明に係る楽音信号処理装置は、複数チャンネル
の楽音信号サンプルデータを時分割的に供給するサンプ
ルデータ供給手段と、各チャンネルの楽音信号サンプル
データを夫々複数サンプル分保持するものであり、各サ
ンプルデータの順次遅延しながら保持する一連の遅延回
路を具備し、この一連の遅延回路はエンドレスに接続さ
れて循環ループを構成しており、かつ所定の遅延段毎に
複数のデータ選択回路を介在させてなるものであり、各
データ選択回路において前記サンプルデータ供給手段か
ら新たな楽音信号サンプルデータを該遅延回路ループに
取り込むか又は該遅延回路ループのデータを循環させる
かの選択制御を行うようにした巡回レジスタ手段と、複
数次のフィルタ係数を供給するフィルタ係数供給手段
と、前記巡回レジスタ手段から順次遅延出力される楽音
信号サンプルデータに対して前記フィルタ係数を演算
し、フィルタ演算出力を得る演算手段とを具えたもので
ある。

巡回レジスタ手段における新たな楽音信号サンプルデ
ータの取り込みを、一定のサンプリング周期で行えば、
通常のディジタルフィルタ演算となり、楽音信号サンプ
ルデータの値が変化するときに行えば、ディジタルフィ
ルタ演算を利用した波形補間演算となる。

上記の各構成と後述する実施例との対応を概説する
と、サンプルデータ供給手段はアドレス発生器17及び波
形メモリ18（第２図）に、巡回レジスタ手段は補間フィ
ルタ19（第２図）内の巡回レジスタ64（第６図）に、フ
ィルタ係数供給手段は補間フィルタ19（第２図）内のフ
ィルタ係数供給回路82（第６図）に、演算手段は補間フ
ィルタ19（第２図）内の乗算器81及びアキュムレータ91
（第６図）に、それぞれ対応しており、上記巡回レジス
タ手段内の遅延回路及びデータ選択回路は第６図の巡回
レジスタ64内の遅延回路65〜72及びデータセレクタ73A
〜73Dにそれぞれ対応している。また、遅延回路ループ
は、該遅延回路65〜72が該データセレクタ73A〜73Dを介
在させてエンドレスに接続されて循環ループを形成して
いる状態に対応している。

〔作用〕

この発明においては、巡回レジスタ手段の構成に特徴
を有する。巡回レジスタ手段は、各チャンネルの楽音信
号サンプルデータを夫々複数サンプル分保持するもので
あり、各サンプルデータを順次遅延しながら保持する一
連の遅延回路を具備している。この一連の遅延回路はエ
ンドレスに接続されて循環ループを構成しており、かつ
所定の遅延段毎に複数のデータ選択回路を介在させてな
るものであり、各データ選択回路において前記サンプル
データ供給手段から新たな楽音信号サンプルデータを該
遅延回路ループに取り込むか又は該遅延回路ループのデ
ータを循環させるかの選択制御を行うものである。

このように、複数チャンネルの楽音信号サンプルデー
タを夫々複数サンプル分順次遅延しながら循環保持する
遅延回路ループにおいて、所定の遅延段毎に複数のデー
タ選択回路を介在させたことにより、遅延回路ループ内
の複数のポイントで新たな楽音信号サンプルデータの取
り込みを行うことができ、これにより、遅延回路ループ
全体の１循環サイクル時間よりも短い時間周期で、必要
なチャンネルの楽音信号サンプルデータを、必要なデー
タ選択回路のポイントで、遅延回路ループ内に取り込む
ことができるようになる。つまり、時分割シリアル構成
でありながら、複数のデータ選択回路の部分で一見パラ
レル変換類似の構成をとり、これが一連の遅延回路ルー
プに取り込まれて時分割シリアル構成が貫かれる、とい
う全く新規の構成からなっている。

これにより、サンプルデータ供給手段から供給される
各チャンネルの楽音信号サンプルデータの時分割周期
と、遅延回路ループにおける各チャンネルの時分割周期
を異ならせることができ、無理のない回路設計、つま
り、あまり高速の時分割演算を要求することのない、従
って、さほどの回路負担をかけることのない構成とする
ことができる。

この点につき一例を挙げて説明すると、例えば、１チ
ャンネルにつき８個の演算タイムスロット０〜７を使用
してフィルタ演算を行うものとし、８チャンネル（CH0
〜CH7）時分割でこれを行うとすると、遅延回路ループ
の遅延段数は８×８＝64であり、時分割タイムスロット
の状態は例えば第１図（ａ）のようになり、８×８＝64
タイムスロットが循環する。ここで、遅延回路ループに
介在するデータ選択回路の数を４とすると、１チャンネ
ル分の８タイムスロットデータが１巡する間に個々のデ
ータ選択回路でそれぞれ１チャンネルのサンプルデータ
を取り込むとすると、合計４チャンネルのデータを取り
込むことができ、これはサンプルデータ供給手段から供
給される各チャンネルCH0〜CH7の楽音信号サンプルデー
タの時分割タイムスロットが第１図（ｂ）のようであれ
ばよいことを意味する。同図（ａ），（ｂ）の比較から
明らかなように、サンプルデータ供給手段から供給され
る各チャンネルの楽音信号サンプルデータの時分割周期
と、遅延回路ループにおける各チャンネルの時分割周期
を異ならせることができる。その結果、サンプルデータ
供給手段から供給される各チャンネルの楽音信号サンプ
ルデータの時分割周期は比較的速くして、必要なサンプ
リング周波数を確保して波形分解能を良くすることがで
きる一方で、遅延回路ループにおける各チャンネルの時
分割周期は比較的遅くして、フィルタ演算タイムスロッ
トに余裕を持たせるようにすることができ、あまり高速
の時分割フィルタ演算が要求されないものとなる。

これに対して、従来のようなチャンネル時分割タイミ
ングと各次係数の時分割乗算タイミングの関係は単純な
もの（つまり１チャンネル分のタイムスロットが各次係
数の時分割タイムスロット数だけ更に分割されるもの）
においては、フィルタに供給される各チャンネルの楽音
信号サンプルデータの時分割タイムスロットが、第１図
（ａ）のCH0〜CH7のように、フィルタにおける各チャン
ネルの時分割タイムスロットにそのまま対応しているの
で、必要なサンプリング周波数を確保できるように比較
的短い時分割周期に設定すると、これを更に細分割した
フィルタ演算時分割タイムスロットはかなりの高速にせ
ざるを得なかった。しかし、上述のように、この発明で
は、このような問題点から克服しているのである。

上記から明らかなように、この発明によれば、あまり
高速の時分割フィルタ演算が要求されないので、フィル
タ次数が多い場合でも、複数チャンネルの時分割フィル
タ演算処理がかなりし易くなる。従って、必要な全次数
の係数演算を実際に行うタイプの通常のフィルタ演算に
おいてもこの発明を適用することができる。

また、通常のフィルタ演算に限らず、全次数ｍより少
数のｎ個の省略された係数演算によりフィルタ演算を行
うタイプのものにおいても勿論この発明を適用すること
ができる。その場合の実施態様としては、前記サンプル
データ供給手段は、発生すべき楽音の音高に対応するレ
ートで変化する整数部と小数部とからなるアドレス信号
を各チャンネル毎に発生する手段と、チャンネル毎のア
ドレス信号の整数部に応じて楽音信号サンプルデータを
各チャンネル毎に時分割的に発生する手段とを有し、前
記フィルタ係数供給手段は、前記アドレス信号の小数部
の値に応じて複数次のフィルタ係数を供給する。以下の
実施例では、このようなｎ個の省略された係数演算によ
り次数ｍのフィルタ演算を実質的に行い、そのような省
略化されたフィルタ演算を使用して波形補間を行うよう
にしたタイプのものにこの発明を適用した例が示され
る。

なお、前述の巡回レジスタ手段に代えて、読み書き可
能な記憶手段例えばランダムアクセスメモリ（RAM）を
使用することもできる。すなわち、この発明の別の態様
によれば、複数チャンネルの楽音信号サンプルデータを
第１のチャンネル時分割周期で時分割的に発生するサン
プルデータ供給手段と、各チャンネルの楽音信号サンプ
ルデータを夫々複数サンプル分記憶する読み書き可能な
記憶手段と、前記サンプルデータ供給手段から発生され
た各チャンネルの楽音信号サンプルデータを前記記憶手
段に書き込む書込み手段と、前記記憶手段に記憶した各
チャンネルの複数の楽音信号サンプルデータを、前記第
１のチャンネル時分割周期とは独立の第２のチャンネル
時分割周期で順次読み出す読み出し手段と、複数次のフ
ィルタ係数を供給するフィルタ係数供給手段と、前記記
憶手段から順次読み出された楽音信号サンプルデータに
対して前記フィルタ係数を演算し、フィルタ演算出力を
得る演算手段とを具える。つまり、記憶手段における読
み書きのチャンネル時分割周期をそれぞれ独立に設定す
ることにより、上述と同様の目的を達成することができ
る。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例を詳細
に説明しよう。

第２図はこの発明を実施した電子楽器の一例を示す全
体構成ブロック図であり、鍵盤10は発生すべき楽音の音
高を指定するための複数の鍵を具えている。各種操作子
群11は、音色、音量、効果等を選択・設定するための各
種の操作子やスイッチ類である。これらの鍵盤10と各種
操作子群11はI/Oインタフェース12,13を介してマイクロ
コンピュータ14に接続され、各鍵のオン・オフ及び操作
子の操作状態がスキャンされる。マイクロコンピュータ
14では、スキャン結果を適宜処理し、各種データをI/O
インタフェース15を介して音源ユニット16に送出する。
音源ユニット16では、複数チャンネル（例えば８チャン
ネルとする）で楽音信号を時分割的に形成することが可
能である。マイクロコンピュータ14では、各チャンネル
に対する発音割当て処理を行うようになっており、各チ
ャンネルに割当てた押圧鍵の情報やその他の情報をI/O
インタフェース15を介して音源ユニット16に与える。

音源ユニット16において、アドレス発生器17及び波形
メモリ18の部分は、複数チャンネルで楽音信号サンプル
データを時分割的に発生する楽音信号発生手段に相当す
るものである。波形メモリ18では、各種音色に対応して
複数の楽音波形サンプルデータを記憶している。アドレ
ス発生器17では、I/Oインタフェース15を介して与えら
れる各チャンネルに割当てた押圧鍵の情報やその他の情
報に基づき、選択された音色に対応する楽音波形を押圧
鍵の音高に対応するピッチで波形メモリ18から読み出す
ためのアドレス信号を各チャンネル毎に時分割で発生す
る。

補間フィルタ19は、波形メモリ18から時分割的に発生
された各チャンネルの楽音波形サンプルデータに対して
フィルタ演算を施し、これにより、フィルタ演算を利用
した波形補間演算を行うものである。また、全次数ｍよ
りも少数のｎ個の係数を使用して実質的にｍ次のフィル
タ演算を行うもの（いわば補間フィルタ演算を行うも
の）である。例えばｍ＝128,n＝８である。

乗算器20は補間フィルタ19から出力される各チャンネ
ルの楽音信号に対して音量エンベロープを付与するもの
である。エンベロープ発生器21は周知のように各チャン
ネルに割当てられた鍵の押鍵、離鍵に対応してエンベー
プ波形信号を発生するもので、これにより乗算器20にお
いて音量エンベロープを付与する。

チャンネル累算器22は、乗算器20から出力される１サ
ンプル点分の各チャンネルの楽音信号データを合計し、
チャンネル時分割状態を解除する。この累算器22の出力
はディジタル／アナログ変換器23でアナログ信号に変換
され、その後、サウンドシステム24に与えられる。

音源ユニット16においては、上記のほかに、マスタク
ロック発振器25、このマスタクロックを分周して各種ク
ロックパルスφ０〜φ６を作成するタイミング信号発生
器26、これらのクロックパルスφ０〜φ６に基づき各種
の制御信号を作成する制御信号発生器27,28、図示しな
い効果付与回路等その他を具備している。

これらの各種クロックパルスφ０〜φ６の状態及び以
下説明する各回路における入出力信号タイミングの一例
が第３図に示されている。

次に、アドレス発生器17の一例につき第４図を参照し
て説明する。なお、図において、遅延回路はそのブロッ
ク中に「8D」あるいは「2D」等の表示がしてあり、その
数字は遅延段数を示している。これらの遅延回路は、矢
印を伴って示されたクロックパルスによって遅延制御
（シフト制御）されるシフトレジスタによって構成され
ると考えてよい。

第４図において、セレクタ30と８段の遅延回路31はス
タートアドレスレジスタを構成している。スタートアド
レスデータSADは波形メモリ18に記憶している所望の楽
音波形のスタートアドレスを指定するデータであり、各
チャンネルに割当てられた楽音の音色（更には音高等に
対応していてもよい）に対応してI/Oインタフェース15
を介して与えられる。セレクタ30は、或る任意のチャン
ネルに関するスタートアドレスデータSADを取り込むと
き、そのチャンネルの時分割タイミングで該スタートア
ドレスデータSADの取り込みを選択し、遅延回路31に取
り込む。それ以外のときは遅延回路31の出力を入力順に
循環させることを選択し、取り込んだデータをチャンネ
ル時分割的に循環保持する。遅延回路31はクロックパル
スφ１によって遅延制御される。波形メモリ18から楽音
波形サンプルデータを読み出すためのチャンネル時分割
タイミングは、このクロックパルスφ１によって設定さ
れる。第３図における「波形サンプルCH」の欄には、各
チャンネルの楽音波形サンプルデータの時分割読み出し
タイミングを示しており、数字０〜７はチャンネル番号
である。

セレクタ32と８段の遅延回路33はキーコードレジスタ
を構成している。キーコードKCは各チャンネルに割当て
られた鍵を示すコード信号であり、I/Oインタフェース1
5を介して与えられる。セレクタ32は、或る任意のチャ
ンネルに関するキーコードKCを取り込むとき、そのチャ
ンネルの時分割タイミングで該キーコードKCの取り込み
を選択し、遅延回路33に取り込む。それ以外のときは遅
延回路33の出力を入力側に循環させることを選択し、取
り込んだデータをチャンネル時分割的に循環保持する。
遅延回路33はクロックパルスφ３によって遅延制御され
る。

遅延回路33から出力されるキーコードはＦナンバROM3
4でＦナンバに変換される。Ｆナンバとは音高周波数に
比例する定数である。例えば、キーコードKCをＦナンバ
の対数表現で表してもよく、そうすると、ＦナンバROM3
4を指数変換ROMとすれば、リニア表現のＦナンバを得る
ことができる。ROM34から出力されるＦナンバはラッチ3
5を介して３連の２段遅延回路36,37,38に順次入力され
る。これらの遅延回路36,37,38はクロックパルスφ３に
よって遅延制御される。ラッチ35、各遅延回路36,37,38
の出力はセレクタ39の各入力０〜３に入力される。

セレクタ39の選択制御入力には、第５図に一例を示す
制御信号発生器28から２ビットの選択制御信号FS0,FS1
が与えられ、この値に応じセレクタ39の各入力０〜３が
選択される。制御信号発生器28では、クロックパルスφ
2,φ3,φ5,φ６を第５図図示のようなアンド論理40,41,
42,オア論理43,排他オア論理44,45の組合せからなる論
理回路で処理し、選択制御信号FS0,FS1を発生する。こ
の選択制御論理は図示の通りであるが、例えばφ６＝0,
φ５＝０のときについて示すと下記表のようである。

結局、ラッチ35、遅延回路36,37,38及びセレクタ39か
らなる回路の目的は、ＦナンバROM34の出力のチャンネ
ル時分割タイミングがクロックパルスφ３に従うタイミ
ングであるため、これを第３図の「波形サンプルCH」の
欄に示すチャンネル時分割タイミングに直し、Ｆナンバ
のチャンネル時分割タイミングを遅延回路31から出力さ
れるスタートアドレスデータSADのチャンネル時分割タ
イミングと同期させるためである。

セレクタ39の出力は加算器46に加わる。加算器46,ゲ
ート47,8段の遅延回路48からなる回路は、セレクタ39か
ら与えられる各チャンネルのＦナンバを各チャンネル別
に繰返し加算するアドレス小数部カウンタである。遅延
回路48はクロックパルスφ１によって遅延制御され、そ
の出力が加算器46に加わる。Ｆナンバは波形読み出し用
のアドレス信号の小数点以下の大きさを持つ。このＦナ
ンバを繰返し加算する過程で加算器46から桁上げ信号が
発生し、これがアドレス信号の整数１に相当し、アドレ
スインクリメント信号INCとして出力される。また、遅
延回路48の出力はアドレス信号の小数部FADとして出力
される。このアドレス信号の小数部FADのチャンネル時
分割タイミングは第３図の「波形サンプルCH」の通りで
ある。

加算器49,ゲート50,8段の遅延回路51からなる回路
は、アドレスインクリメント信号INCを各チャンネル別
に加算するアドレス整数部カウンタである。遅延回路51
はクロックパルスφ１によって遅延制御され、その出力
が加算器49に加わる。また、遅延回路51の出力は加算器
52に加わり、遅延回路31からのスタートアドレスデータ
と加算される。加算器52の出力はアドレス信号の整数部
IADとして波形メモリ18にアドレス入力される。このア
ドレス信号の整数部IADのチャンネル時分割タイミング
も第３図の「波形サンプルCH」の通りである。このアド
レス信号の整数部IADの値は、対応するチャンネルに関
してアドレスインクリメント信号INCが発生したとき１
増加する。ゲート47,50はキーオンパルスKONPによって
発音開始時にクリアされる。

従って、第２図の波形メモリ18からは、各チャンネル
の楽音信号サンプルデータが第３図の「波形サンプルC
H」のようなチャンネル時分割タイミングで時分割的に
読み出される。

波形メモリ18から時分割的に読み出された各チャンネ
ルの楽音信号サンプルデータTSDは補間フィルタ19に入
力される。補間フィルタ19の一例につき第６図を参照し
て説明すると、時分割的に与えられる各チャンネルの楽
音信号サンプルデータTSDが４つのラッチ53A〜53Dにそ
れぞれ入力される。各ラッチ53A〜53Dの取り込み制御入
力Ｌには制御信号La,Lb,Lc,Ldがそれぞれ入力され、出
力制御入力Ｓには制御信号φｙが入力される。これらの
制御信号La,Lb,Lc,Ld,φｙは制御信号発生器27から発生
される。

制御信号発生器27の一例を示すと第７図のようであ
り、ノアゲート54はクロックパルスφ1,φ2,φ３を入力
し、第３図に示すようなタイミングで制御信号φｙとし
て“1"を出力する。１チャンネルにつきｎ＝８個の係数
のための８個の時分割演算タイムスロット０〜７は、こ
の制御信号φｙを起点にしてクロックパルスφ０の周期
で第３図の「演算TM」の欄に示すように設定される。制
御信号φｙは遅延回路列55でクロックパルスφ０に従っ
て順次遅延され、第３図の「演算TM」におけるタイムス
ロット1,3,5,7（TM1,TM3,TM5,TM7）のタイミングで該遅
延回路列55からそれぞれ出力された信号“1"が第７図図
示のようにアンドゲート群56〜59に与えられる。また、
アンドゲート群56〜59には、クロックパルスφ5,φ６及
びその反転信号が第７図図示のように加わる。それぞれ
のアンドゲート群56〜59の出力は第７図図示のようにオ
アゲート60〜63に加わり、各オアゲート60〜63の出力が
制御信号La,Lb,Lc,Ldとして出力される。また、タイム
スロット７（TM7）のタイミングで遅延回路列55の最終
段から出力される信号“1"は制御信号φｘとして出力さ
れる。

第７図においては、結局、下記表のような論理で、ク
ロックパルスφ6,φ５の値に応じて、かつ、各演算タイ
ムスロットTM1,TM2,TM5,TM7に対応して、制御信号La,L
b,Lc,Ldを“1"にする。

このようなラッチ取込用制御信号La,Lb,Lc,Ldの状態
を簡略化して示すと第３図のLa〜Ldの欄のようである。

従って、第６図の各ラッチ53A〜53Dでは、これらの制
御信号La,Lb,Lc,Ldに従って各チャンネルの楽音信号サ
ンプルデータTSD（このチャンネル時分割タイミングは
第３図の「波形サンプルCH」のようである）をそれぞれ
取り込み、ラッチ出力用制御信号φｙに従うタイミング
で出力する。第３図の「波形サンプルCH」の欄と「La〜
Ld」の欄を参照すれば明らかなように、例えば、φ6,φ
５が共に“0"のときは、ラッチ53Dにチャンネル０の波
形サンプルデータが、53Cにチャンネル２の波形サンプ
ルデータが、53Bにチャンネル４の波形サンプルデータ
が、53Aにチャンネル６の波形サンプルデータがそれぞ
れラッチされ、これらが制御信号φｙのタイミングで次
の８タイムスロットの間出力され、そして続いて、ラッ
チ53Dにチャンネル１の波形サンプルデータが、53Cにチ
ャンネル３の波形サンプルデータが、53Bにチャンネル
５の波形サンプルデータが、53Aにチャンネル７の波形
サンプルデータがそれぞれラッチされ、これらが制御信
号φｙのタイミングで８タイムスロットの間出力され
る。このように、８タイムスロットが２サイクルする間
に各チャンネルの波形サンプルデータが必ずラッチ53A
〜53Dのいずれかにラッチされ、８タイムスロットの間
出力される。そして、クロックパルスφ6,φ５の組合せ
値の変化に応じて、各ラッチ53A〜53Dに取り込まれるデ
ータのチャンネルが順次ずれていく。

第６図において、巡回レジスタ64は、各チャンネルの
楽音信号サンプルデータを夫々８サンプル分保持するも
のであり、各サンプルデータを順次遅延しながら保持す
る一連の遅延回路65〜72を具備している。各遅延回路65
〜72は８段構成であり、クロックパルスφ０によって遅
延制御される。この一連の遅延回路65〜72はエンドレス
に接続されて循環ループを構成しており、かつ16遅延段
毎に合計４つのデータセレクタ73A,73B,73C,73Dを介在
させてなるものである。各データセレクタ73A〜73Dにお
いて、新たな楽音信号サンプルデータを該遅延回路ルー
プに取り込むか又は該遅延回路ループのデータを循環さ
せるかの選択制御を行うために、書込み制御ロジック74
A〜74Dが設けられている。

データセレクタ73A〜73Dは３入力型であり、ａ入力に
は前記各ラッチ53A〜53Dの出力がそれぞれ与えられ、ｂ
入力には遅延回路66,68,70,72の７段目の遅延出力がそ
れぞれ与えられ、ｃ入力には遅延回路66,68,70,72の８
段目の遅延出力がそれぞれ与えられる。

書込み制御ロジック74A〜74Dは、キーオンリセット信
号KOR,アドレスインクリメント信号INC,制御信号La〜L
d,φx,φｙを入力し、これらに基づき選択制御信号SAa
〜SAc,SBa〜SBc,SCa〜SCc,SDa〜SDcをそれぞれ発生し、
対応するデータセレクタ73A〜73Dに入力する。

キーオンリセット信号KORは、各チャンネルに割当て
られた鍵の押し始めで瞬時に“0"となる信号であり、第
３図の「波形サンプルCH」のようなチャンネル時分割タ
イミングで時分割多重化された状態で与えられる。アド
レスインクリメント信号INCは、前述のように第４図の
加算器46の桁上げ出力から与えられるものであるが、遅
延回路48,51における８段分の時間遅れに同期させるた
めに、遅延回路75で同様に遅延させたものを各書込み制
御ロジック74A〜74Dに入力するようになっている。アド
レスインクリメント信号INCが発生したとき楽音信号サ
ンプルデータの値が変化するので、このアドレスインク
リメント信号INCに従って新たな楽音信号サンプルデー
タの取り込みを制御することにより、楽音信号サンプル
データの値が変化するときに該新たな楽音信号サンプル
データを取り込むようにしている。

書込み制御ロジック74A〜74Dを代表して、書込み制御
ロジック74Aの一例を第８図に示す。キーオンリセット
信号KORはラッチ76Aに入力され、アドレスインクリメン
ト信号INCはラッチ77Aに入力される。ラッチ76A,77Aは
第６図のラッチ53Aと同様に、制御信号Laによって取り
込み制御され、制御信号φｙによって出力制御される。
従って、ラッチ53Aにラッチしたのと同じチャンネルの
キーオンリセット信号KORとアドレスインクリメント信
号INCがラッチ76A,77Aにラッチされ、該チャンネルの楽
音波形サンプルデータがラッチ53Aから持続的に出力さ
れる８タイムスロットの間に同期して、ラッチ76A,77A
から該チャンネルのキーオンリセット信号KORとアドレ
スインクリメント信号INCの信号レベルが出力される。
つまり、ラッチ76Aは、鍵押圧開始時にキーオンリセッ
ト信号KORが瞬時に“0"になったとき８タイムスロット
の間だけ“0"を出力し、それ以外では“1"を出力する。
また、ラッチ77Aは、アドレスインクリメント信号INCが
“1"になったときつまりアドレス信号の整数部を１増加
したとき８タイムスロットの間だけ“1"を出力し、それ
以外では“0"を出力する。

ラッチ76Aの出力はアンドゲート78〜80に入力され
る。ラッチ77Aの出力はアンドゲート78,79に入力され、
その反転信号がアンドゲート80に入力される。また、制
御信号φｘがアンドゲート78に入力され、その反転信号
がアンドゲート79に入力される。各アンドゲート78〜80
の出力が選択制御信号SAa〜SAcとしてデータセレクタ73
Aに与えられる。

アンドゲート78から出力される選択制御信号SAaは、
第６図のデータセレクタ73Aにおいてａ入力を選択し、
ラッチ53Aからａ入力に与えられる楽音波形サンプルデ
ータを巡回レジスタ64のループに取り込むことを指示す
る。データセレクタ73Aの出力は巡回レジスタ64におけ
る遅延回路67に入力される。

アンドゲート79から出力される選択制御信号SAbは、
データセレクタ73Aにおいてｂ入力を選択し、遅延回路6
6の７段目の遅延出力を遅延回路67に与えることを指示
する。

アンドゲート80から出力される選択制御信号SAcは、
データセレクタ73Aにおいてｃ入力を選択し、遅延回路6
6の８段目の遅延出力を遅延回路67に与えることを指示
する。

従って、アドレスインクリメント信号INCが“1"のと
き、つまり楽音波形サンプルデータが変化したとき、ラ
ッチ77Aの出力がタイムスロット０〜７（第３図の「演
算TM」参照）の間で“1"となり、その間で制御信号φｘ
が“0"であるタイムスロット０〜６ではアンドゲート79
がイネーブルされて選択制御信号SAbが“1"となるが、
タイムスロット７ではφｘが“1"となるためアンドゲー
ト78がイネーブルされ、選択制御信号SAaが“1"とな
る。

タイムスロット０のとき、該当チャンネルにおける最
も古いサンプル点のデータが遅延回路66の８段目から出
力されるが、選択制御信号SAbの“1"により７段目の出
力がｂ入力を介して選択されるので、最も古いサンプル
点のデータがクリアされる。その代わりに、その次に古
いデータが遅延回路67に入力され、これが最も古いデー
タとなる。このように、タイムスロット０〜６の間で選
択制御信号SAbの“1"により遅延回路66の７段目の出力
をｂ入力を介して選択することにより、巡回レジスタ64
内で循環するサンプルデータの順位がずらされる。

最後のタイムスロット７で選択制御信号SAaが“1"と
なると、ラッチ53Aにラッチされている該当チャンネル
における最新のサンプルデータがａ入力を介して取り込
まれる。こうして、該当チャンネルにおける最新の８個
のサンプルデータが古い順に並ぶように巡回レジスタ64
に取り込まれる。取り込まれたデータはクロックパルス
φ０に従って順次遅延（シフト）される。

アドレスインクリメント信号INCが“0"のときは、ラ
ッチ77Aの出力は“0"であり、該当チャンネルの全タイ
ムスロット０〜７の間でアンドゲート80がイネーブルさ
れて選択制御信号SAcが“1"となる。これにより、遅延
回路66の８段目の出力がそのまま遅延回路67に入力さ
れ、古い順に並んだ８個のサンプルデータがそのまま循
環する。こうして、常に、該当チャンネルにおける最新
の８個のサンプルデータが古い順に並んで巡回レジスタ
64で循環保持される。

該当チャンネルにおいて新たな楽音の発音を開始する
ときには、ラッチ76Aの出力が該当チャンネルの全タイ
ムスロット０〜７の間で“0"となり、全アンドゲート78
〜80が不能化される。これにより、選択制御信号SAa〜S
Acがすべて“0"となり、該当チャンネルにおける８個の
サンプルデータの巡回が禁止され、記憶がクリアされ
る。

他の書込み制御ロジック74B〜74Dも第８図に示した書
込み制御ロジック74Aと同様の構成であり、同様のラッ
チ76B〜76D,77B〜77D（図示せず）をそれぞれ有し、キ
ーオンリセット信号KORとアドレスインクリメント信号I
NCをラッチする。ただし、ラッチ76B〜76D,77B〜77Dの
書込み制御信号がそれぞれ異なっている。つまり、各書
込み制御ロジック74B〜74Dのラッチ76B〜76D,77B〜77D
は、第６図のラッチ53B〜53Dと同様に、それぞれ異なる
制御信号Lb〜Lcによって取り込み制御され、制御信号φ
ｙによって出力制御される。従って、それぞれのラッチ
53B〜53Dにラッチした楽音波形サンプルデータと同じチ
ャンネルのキーオンリセット信号KORとアドレスインク
リメント信号INCがラッチ76B〜76D,77B〜77Dにラッチさ
れる。

そして、各書込み制御ロジック74B〜74Dでは第８図に
示したアンドゲート78〜80と同様のロジックにより、各
ラッチ76B〜76D,77B〜77Dの出力状態に応じて選択制御
信号SBa〜SBc,SCa〜SCc,SDa〜SDcをそれぞれ出力し、こ
れらを対応するデータセレクタ73B〜73Dに入力する。

４つのデータセレクタ73A〜73Dでは、同じ８タイムス
ロットの間で、それぞれ異なる４つのチャンネルについ
てのサンプルデータの更新及び循環制御を並行して行
う。巡回レジスタ64において循環保持されるサンプルデ
ータのチャンネル状態は、各データセレクタ73A〜73Dに
おける処理チャンネルに同期している。巡回レジスタ64
において循環保持されるサンプルデータのチャンネル状
態は次のようになる。

例えば、クロックパルスφ6,φ５が共に“0"のとき
は、前述のように、最初の８タイムスロットの間で、ラ
ッチ53Dにチャンネル０、53Cにチャンネル２、53Bにチ
ャンネル４、53Aにチャンネル６、の波形サンプルデー
タがそれぞれ取り込まれ、これが次の８タイムスロット
の間で各ラッチ53A〜53Dからそれぞれ出力される。ま
た、各書込み制御ロジック74A〜74Dにおいて処理するチ
ャンネルもこれに対応している。従って、この８タイム
スロットの間では、セレクタ73Aから出力される８個の
サンプルデータはチャンネル６、セレクタ73Bから出力
される８個のサンプルデータはチャンネル４、セレクタ
73Cから出力される８個のサンプルデータはチャンネル
２、セレクタ73Dから出力される８個のサンプルデータ
はチャンネル０、のものである。

また、クロックパルスφ6,φ５が共に“0"のときの後
半の８タイムスロットの間では、前述のように、ラッチ
53Dにチャンネル１、53Cにチャンネル３、53Bにチャン
ネル５、53Aにチャンネル７、の波形サンプルデータが
それぞれ取り込まれ、これが次の８タイムスロットの間
で各ラッチ53A〜53Dからそれぞれ出力されるので、この
８タイムスロットの間では、セレクタ73Aから出力され
る８個のサンプルデータはチャンネル７、セレクタ73B
から出力される８個のサンプルデータはチャンネル５、
セレクタ73Cから出力される８個のサンプルデータはチ
ャンネル３、セレクタ73Dから出力される８個のサンプ
ルデータはチャンネル１、のものである。

データセレクタ73Dの出力が巡回レジスタ64の出力と
して乗算器81に与えられる。上述から理解できるよう
に、このデータセレクタ73Dの出力のチャンネル状態は
第３図の「演算CH」の欄に示すようになる。各チャンネ
ルにおける演算タイムスロットの状態は第３図の「演算
TM」の通りであり、第３図の「演算CH」で示されたチャ
ンネルの１タイムスロットの中に８個の演算タイムスロ
ット０〜７があり、当該チャンネルに関する最新の８個
のサンプルデータが古い順に出力され、かつ巡回する。
つまり、８個の８段遅延回路65〜72のループにおいて、
８チャンネル×８サンプルのサンプルデータが常時巡回
しており、これが第３図の「演算CH」で示すようなチャ
ンネル状態で時分割的に順次出力される。

データセレクタ73A〜73Dによる新たなサンプルデータ
の取り込みは、遅延回路65〜72のループを巡回している
サンプルデータのチャンネルに対応して矛盾無く行われ
る。これは、各ラッチの取り込みタイミングを設定する
制御信号La〜Ldを第３図に示すように巧みに順次ずらし
て発生するようにしたことによる。クロックパルスφ6,
φ5,φ４の組合せによって特定される８タイムスロット
の間で各遅延回路65〜72からそれぞれ出力されるサンプ
ルデータのチャンネルを示すと下記表のようである。ま
た、各データセレクタ73A〜73Dにより新たに取り込まれ
るサンプルデータのチャンネルも、下記表のA,B,C,Dの
欄に示すように各遅延回路66,68,70,72の出力データの
チャンネルに一致している。これは、第３図に示すよう
に、制御信号La〜Ldを巧みに順次ずらして発生するよう
にしたことにより、該制御信号La〜Ldの発生タイミング
に対応して「波形サンプルCH」の欄に示された各チャン
ネルのサンプルデータが各ラッチ53A〜53Dにラッチされ
るためである。

第６図の実施例において、補間フィルタ19はFIR型の
ディジタルフィルタ構成からなり、巡回レジスタ64から
出力される楽音信号サンプルデータに対して乗算器81に
おいてフィルタ係数が乗算される。フィルタ係数はフィ
ルタ係数供給回路82から供給される。

この実施例において、フィルタ係数供給回路82は、前
記アドレス信号の小数部FADの値に応じて複数次のフィ
ルタ係数を供給するようになっており、ｎ個の省略され
た係数演算により次数ｍのフィルタ演算を実質的に行う
ようにしている。

また、ｎ個の係数は、それぞれｎサンプル分の異なる
楽音信号サンプルデータに対して演算されるので、ｎサ
ンプル分の異なる楽音信号サンプルデータをｎ個の係数
に応じて補間演算し、その結果、１つのサンプルデータ
が補間合成される。

アドレス信号における小数部FADを分割数ｄに応じて
ｎ＝m/dなる関係でｎを決定し、決定すべきｎ個のフィ
ルタ係数はｄの間隔で順次離隔したｎ個の次数に夫々対
応するものからなり、現在のアドレス信号の小数部FAD
の値に応じて前記ｎ個の次数を夫々決定し、こうして現
在のアドレス信号の小数部FADに応じて決定されたｎ個
の次数に対応するｎ個のフィルタ係数をフィルタ係数供
給回路82により供給する。このようにすれば、ｍ次フィ
ルタのたたみこみ演算において、本来なら全次数ｍの係
数データにつき演算を行わねばならないところを、ｎ＝
m/d個の係数データに関してのみ演算を行うことにな
り、演算規模を1/dに縮小することができる。しかも、
実際の演算におけるサンプリング周波数をfsとすると、
ｄ・fsの高分解能でディジタルフィルタ演算を行ったの
と等価の結果が得られる。このようなｎ個の省略された
係数演算により次数ｍのフィルタ演算を実質的に行うよ
うにすることの原理的説明は、前述の特開昭63−168695
号に詳しいので、ここでは特に詳しく説明しない。

更に、この実施例のフィルタ係数供給回路82では、回
路構成規模をあまり拡大すること無くフィルタ演算の精
度を向上するために、次に述べるように、フィルタ係数
を補関により蜜に発生させることを行っている。つま
り、ｍ次分のフィルタ係数を用いてそのｑ倍の次数つま
りｑ・ｍ次のフィルタ演算を行うために、ｍ次分のフィ
ルタ係数の隣接するものの間で夫々分解能ｑの補間を行
い、これによりｑ・ｍ次分のフィルタ係数を密に発生さ
せるようにしている。このようなｑ倍の補間により、デ
ィジタルフィルタ演算における等価的なサンプリング周
波数はｑ・ｄ・fsという高分解能となり、フィルタ次数
はｑ・ｍ次となるので、フィルタ演算の精度をかなり向
上させることができる。

フィルタ係数供給回路82について第６図を参照して説
明すると、第６図の実施例では、アドレス信号の小数部
FADの分割数をｄ＝16とし、フィルタの次数をｍ＝128と
し、ｎ＝８となるようにしている。そして、更に、ｍ次
のフィルタ係数の隣接するものの間で夫々分能能ｑ＝４
の補間を行い、これによりｑ・ｍ次＝512次分のフィル
タ係数を密に発生させるようにしている。従って、アド
レス信号の小数部FADは、基本的には分割数ｄ＝16＝2⁴
に対応する４ビットのデータからなり、これに更に下位
２ビットを付加して分解能ｑ＝４の補間ステップを指示
するようにしている。従って、この実施例の場合、アド
レス信号の小数部FADは６ビットのデータからなる。ま
た、サンプリング周波数は前述から明らかなようにチャ
ンネル時分割周波数に対応して固定されており、ピッチ
非同期のサンプリング周波数で楽音信号が発生されるよ
うになっている。また、この実施例ではディジタルフィ
ルタはローパスフィルタ特性のFIRフィルタとして構成
されているので、楽音波形を滑らかに発生させる波形補
間演算機能を果たすのみならず、折返しノイズを除去す
ることに寄与する。勿論、フィルタ係数の任意の設定に
より音色制御を行うことも可能である。

フィルタ係数供給回路82は、ｍ＝128次のフィルタ係
数（０次〜127次）を夫々記憶したフィルタ係数メモリ8
3,84と、この128次のフィルタ係数のうちｎ＝８個をア
ドレス信号の小数部FADの値に応じて選択するための選
択手段（引算器85,乗算器86,加算器87の部分）と、補間
回路88とを具えている。２系列のフィルタ係数メモリ8
3,84は全く同じものであり、補間回路88における補間の
ために隣接する２つのフィルタ係数を並列的に読み出す
ために２系列のフィルタ係数メモリ83,84が設けられて
いる。このフィルタ係数メモリ83,84に記憶するフィル
タ係数のインパルス応答は所望の音色制御特性又はノイ
ズ除去特性又は波形補間特性等を示す任意のものであっ
てよい。また、音色制御情報等によって任意のフィルタ
係数組が選択できるようになっていてもよい。

第４図の遅延回路48から出力されるアドレス信号の小
数部FADのチャンネル時分割状態は第３図の「波形サン
プルCH」のようであり、これがラッチ89に入力される。
ラッチ89では、ラッチ53Dと同様に制御信号Ldによって
入力データを取り込み、制御信号φｙに同期して出力す
る。従って、第３図の「波形サンプルCH」と「La〜Ld」
のｄのタイミングを参照すれば理解できるように、チャ
ンネル0,1,2,3,…のアドレス信号小数部FADが順次ラッ
チされ、第３図の「演算CH」の時分割タイミングで順次
出力される。

ラッチ89から出力されるアドレス信号小数部FADのう
ち上位４ビットが引算器85に入力され、下位２ビットが
補間回路88に入力される。

引算器85では、10進数値15からアドレス信号小数部FA
Dの上位４ビットデータを引き、“15−FAD"を得る。乗
算器86にはクロックパルスφ3,φ2,φ１からなる３ビッ
トデータを入力し、これに対して10進数値16を掛ける。
クロックパルスφ3,φ2,φ１からなる３ビットデータの
値は、演算タイムスロット０〜７（第３図の「演算TM」
参照）に対応する値を示している。これを16倍するとい
うことは、各演算タイムスロット０〜７毎に、0,16,32,
48,64,80,96,112を出力することを意味する。引算器85
と乗算器86の出力を加算器87で加算し、各演算タイムス
ロット０〜７毎に、15−FAD,FAD＋1,FAD＋17,FAD＋33,F
AD＋49,FAD＋65,FAD＋81,FAD＋97を出力する。

この加算器87の出力は、各演算タイムスロットにおけ
るｎ＝８サンプル点分の楽音波形サンプルデータに関す
るフィルタ係数の次数を示す。各サンプル点に関する次
数は、16毎に飛んでおり、かつ、アドレス信号の小数部
FADの値に応じて変化する。

加算器87の出力はそのままフィルタ係数メモリ83に入
力される一方で、加算器90で１加算されてフィルタ係数
メモリ84に入力される。こうして、隣接する次数の２つ
のフィルタ係数データがフィルタ係数メモリ83,84から
読み出される。この２つのフィルタ係数データは補間回
路88に入力され、アドレス信号の小数部FADの下位２ビ
ットデータに応じて４ステップの補間特性（例えば直線
補間特性）で補間される。こうしてメモリ83,84には実
際にはｍ＝128次分のフィルタ係数しか記憶されていな
いが、補間により、ｑ・ｍ＝４×128＝512次分のフィル
タ係数を密に準備しているのと等価である。補間回路88
の出力は前記乗算器81に入力される。

こうして、乗算器81において、１つのチャンネルに関
する各演算タイムスロット０〜７において８個のサンプ
ルデータと所定の次数のフィルタ係数とがそれぞれ乗算
される。この１チャンネル分の８個の積がアキュムレー
タ91で累算され、たたみ込み和が求められる。このアキ
ュムレータ91からは、第３図の「演算CH」に示すような
チャンネル時分割状態で、各チャンネルに関するフィル
タ演算結果がそれぞれ出力され、これが補間フィルタ19
の出力としてエンベロープ乗算用の乗算器20（第２図）
に与えられる。

上記実施例において、フィルタ係数供給回路82では、
ｍ＝128次のフィルタ係数を補間して512次分のフィルタ
係数を供給できるようになっているが、このような係数
補間は行わなくもよい。

また、フィルタ係数供給回路82では、演算タイムスロ
ット数ｎ＝８よりも多くのフィルタ係数（例えばｍ＝12
8）を供給し、簡単な演算で精度のよいフィルタ演算を
行っているが、これに限らず、使用するフィルタ次数と
同数の演算タイムスロットを使用してフィルタ演算を行
うようにしてもよい。

上記実施例において、巡回レジスタ64に代えて、読み
書き可能な記憶手段例えばランダムアクセスメモリ（RA
M）を使用することもできる。その場合、例えば、第３
図の「波形サンプルCH」のような第１のチャンネル時分
割周期で供給される各チャンネルの楽音信号サンプルデ
ータを、制御信号La〜Ldのタイミングで第３図に示した
ような関係でそれぞれRAMの所定アドレスに順次書込
み、その一方で、第１のチャンネル時分割周期とは独立
の第３図の「演算CH」に示すような第２のチャンネル時
分割周期でかつ第３図の「演算TM」に示すような演算タ
イムスロット０〜７毎に該RAMから所定のサンプルデー
タを順次読み出すようにすればよい。

〔発明の効果〕

以上の通り、この発明によれば、複数チャンネルの楽
音信号サンプルデータを夫々複数サンプル分順次遅延し
ながら循環保持する遅延回路ループにおいて、所定の遅
延段毎に複数のデータ選択回路を介在させたことによ
り、遅延回路ループ内の複数のポイントで新たな楽音信
号サンプルデータの取り込みを行うことができ、これに
より、遅延回路ループ全体の１循環サイクル時間よりも
短い時間周期で、必要なチャンネルの楽音信号サンプル
データを、必要なデータ選択回路のポイントで、遅延回
路ループ内に取り込むことができるようになる。従っ
て、楽音信号発生手段から供給される各チャンネルの楽
音信号サンプルデータの時分割周期と、遅延回路ループ
における各チャンネルの時分割周期を異ならせることが
でき、無理のない回路設計、つまり、あまり高速の時分
割演算を要求することのない、従って、さほどの回路負
担をかけることのない構成とすることができ、しかも楽
音信号サンプリング精度は十分に良好にすることができ
る。

【図面の簡単な説明】

第１図はこの発明に従い各チャンネルの楽音信号サンプ
ルデータの時分割周期とフィルタ演算の時分割周期とが
異なることを例示するタイミングチャート、第２図はこの発明を実施した電子楽器の一例を示す全体
構成ブロック図、第３図は各種クロックパルス及び各回路における入出力
信号タイミングの一例を示すタイミングチャート、第４図は第２図におけるアドレス発生器の一例を示すブ
ロック図、第５図は第２図における制御信号発生器の一例を示すブ
ロック図、第６図は第２図における補間フィルタの一例を示すブロ
ック図、第７図は第２図における別の制御信号発生器の一例を示
すブロック図、第８図は第６図における書込み制御ロジックの一例を示
すブロック図、である。 10……鍵盤、11……各種操作子群、14……マイクロコン
ピュータ、16……音源ユニット、17……アドレス発生
器、18……波形メモリ、19……補間フィルタ、27,28…
…制御信号発生器、64……巡回レジスタ、65〜72……遅
延回路、73A〜73D……データセレクタ、74A〜74D……書
込み制御ロジック、81……乗算器、82……フィルタ係数
供給回路、91……アキュムレータ。

Claims

(57)【特許請求の範囲】

【請求項１】複数チャンネルの楽音信号サンプルデータ
を時分割的に供給するサンプルデータ供給手段と、各チャンネルの楽音信号サンプルデータを夫々複数サン
プル分保持するものであり、各サンプルデータを順次遅
延しながら保持する一連の遅延回路を具備し、この一連
の遅延回路はエンドレスに接続されて循環ループを構成
しており、かつ所定の遅延段毎に複数のデータ選択回路
を介在させてなるものであり、各データ選択回路におい
て前記サンプルデータ供給手段から新たな楽音信号サン
プルデータを該遅延回路ループに取り込むか又は該遅延
回路ループのデータを循環させるかの選択制御を行うよ
うにした巡回レジスタ手段と、複数次のフィルタ係数を供給するフィルタ係数供給手段
と、前記巡回レジスタ手段から順次遅延出力される楽音信号
サンプルデータに対して前記フィルタ係数を演算し、フ
ィルタ演算出力を得る演算手段とを具えた楽音信号処理装置。
【請求項２】前記サンプルデータ供給手段は、発生すべ
き楽音の音高に対応するレートで変化する整数部と小数
部とからなるアドレス信号を各チャンネル毎に発生する
手段と、チャンネル毎のアドレス信号の整数部に応じて
楽音信号サンプルデータを各チャンネル毎に時分割的に
発生する手段とを有するものであり、前記フィルタ係数
供給手段は、前記アドレス信号の小数部の値に応じて複
数次のフィルタ係数を供給するものである請求項１に記
載の楽音信号処理装置。
【請求項３】前記巡回レジスタ手段では、各チャンネル
毎にそのチャンネルにおける楽音信号サンプルデータの
値が変化するとき該新たな楽音信号サンプルデータを前
記遅延回路ループに取り込み、これにより、遅延回路ル
ープでは異なるサンプルデータが循環し、前記フィルタ
係数供給手段は、所望の補間特性に対応してフィルタ係
数を発生し、前記演算手段では、異なるサンプルデータ
に前記フィルタ係数を演算することにより、補間演算を
行うようにした請求項１に記載の楽音信号処理装置。
【請求項４】複数チャンネルの楽音信号サンプルデータ
を第１のチャンネル時分割周期で時分割的に供給するサ
ンプルデータ供給手段と、各チャンネルの楽音信号サンプルデータを夫々複数サン
プル分記憶する読み書き可能な記憶手段と、前記サンプルデータ供給手段から供給された各チャンネ
ルの楽音信号サンプルデータを前記記憶手段に書き込む
書込み手段と、前記記憶手段に記憶した各チャンネルの複数の楽音信号
サンプルデータを、前記第１のチャンネル時分割周期と
は独立の第２のチャンネル時分割周期で順次読み出す読
み出し手段と、複数次のフィルタ係数を供給するフィルタ係数供給手段
と、前記記憶手段から順次読み出された楽音信号サンプルデ
ータに対して前記フィルタ係数を演算し、フィルタ演算
出力を得る演算手段とを具えた楽音信号処理装置。