JPS58111096A

JPS58111096A - 電子楽器のデイジタルフイルタ装置

Info

Publication number: JPS58111096A
Application number: JP56209109A
Authority: JP
Inventors: 加藤　充美; 和智　正忠
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1981-12-25
Filing date: 1981-12-25
Publication date: 1983-07-01
Also published as: US4548119A; JPH0119594B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は電子楽器のディジタルフィルタ装置に関する
。

電子楽器における音色回路は微妙な特性全必要とするた
め、従来はアナログ回路によるものが多かった。しかし
、アナログ音色回路（特にアナログフィルタ）は規模が
大きくなりがちであり、特に固定フォルマンｉ必要とす
る音色（例えば人声及びオーボエ、バスーン等の管楽器
音など、その他ピアノ、ストリング等の楽器音にも固定
フォルマントの特性がある）を実現するには並列に多数
のアナログフィルタ回路全用意しなければならず、シス
テムが大規模になっていた。また、アナログ音色回路に
はディジタル楽音信号をそのまま入力することができな
いので、ディンタル楽音発生回路全適用する場合面倒で
あった。

この発明は上述の点に鑑みてなされたもので、小規模か
つ低コストな構成によって固定フォルマントｔ−容易に
実現し、かつディジタル楽音発生回路を容易に適用し得
る電子楽器のディジタルフィルタ装置を提供しようとす
るものである。このディジタルフィルタ装置は、楽音信
号及びフィルタ係数の両方を・シリアル化して入力し、
かつこれらの信号にもとづきシリアル演算を実行するこ
とによりフィルタ制御を施すようにしたこと全特徴とす
る。更に、複数系列の楽音信号を時分割多重化して入力
し、かつ各系列に対応するフィルタ係数を楽音信号の時
分割タイミングに同期してシリアル演算回路に与えるこ
とにより、各系列毎の時分割的な７リアル演算を可能に
し、ｌ系列分のフィルタ装置で枚数系列の楽音信号のフ
ィルタ制御を施すようにしたことを特徴とする。

以下添付図面を参照してこの発明の実施例を詳細に説明
しよう。

第１図において、鍵盤部１０は例えば上鍵盤、下鍵盤及
びペダル鍵盤を含んでいる。楽音信号発生部１１け鍵盤
部１０で押圧された鍵に対応する楽音信号を発生するも
ので、鍵盤種類及び音色等に応じて複数系列で楽音信号
を発生し得るものである。音色選択装置１２は各鍵盤毎
の音色及び各種効果等を選択するための多数のスイッチ
を含んでいる。音色選択装置１２の出力のうち所定の出
力が楽音信号発生部１１に与えられており、該発生部１
１における楽音信号発生動作を制御す盈楽音信号発生部
１１は鍵盤種類及び音色等に応じた複数系列の楽音信号
を各系列毎に並列的にかつディジタル形式で出力する。

勿論、各系列の楽音信号は音色選択装置１２における音
色選択に応じて楽音信号発生部１１で所定の音色が付与
されるが、系列によっては音色付与が完了していないも
のもあり、それらは後段のディジタルフィルタ部１４で
音色制御が施される。例えば、音高にかかわりなく常に
同じスペクトル分布をもつ音色（いわば移動フォルマン
ト型の音色）は楽音信号発生部１１で付与し、固定フォ
ルマン）Ｗの音色はディジタルフィルタ部１４で付与す
る。同、移動フォルマント型の音色にあっても、例えば
プラス系の低域特性やストリング系の複雑な特性など、
固史定フォルマント型のフィルタ制御を実に施すことによっ
てスペクトル補正を行なうのが好ましいものがあり、こ
れらの音色に関してもディジタルフィルタ部１４が利用
される。

楽音信号発生部１１から出力された各系列毎のディジタ
ル楽音信号は、楽音信号振分は及び累算及びシリアル変
換制御回路１６に与えられる。この制御回路１６には音
色選択装置１２の出力のうち所定の出力が与えられてい
る。制御回路１３は、音色選択装置１２から与えられる
音色選択情報に応じて、各系列のうち楽音信号を累算す
ることが可能なものとディジタルフィルタ部１４全通す
べきものとを振分け、累算可能なものはそれらの楽音信
号を累算（ミックス）してライン１５に出力し、ディジ
タルフィルタ部１４を通すべきものはそれら各系列毎の
並列ディジタル楽音信号を夫々シリアル化し更にそのシ
リアルディジタル楽音信号を各系列間で時分割多重化し
て１本の信号ライン１６に出力する。ディジタル楽音信
号全シリアル化した上でディジタルフィルタ部１４に与
えることは、該フィルタ部１４内部の演算回路をシリア
ル演算回路とすることができ、該フィルタ部１４の構成
縮小に寄与する。また、複数系列のディジタル楽音信号
を時分割多重化して共通ラインにまとめることは、各系
列毎にディジタルフィルタを設けねばならない無駄を省
き、ディジタルフィルタ部１４の構成縮小に寄与する。

下記表に、各系列の一例及び制御回路１６におけるそれ
らの振分は態様の一例を示す。「単／複」の欄にはそれ
らの系列が単音発生系であるか複音発生系列であるかが
示されている。勿論、複音系列の場合は複数音のディジ
タル楽音信号を加算混合した信号が１系列分の楽音信号
として楽音信号発生部１１から出力される。「振分け」
の欄に示された記号ｃｈ１．ｃｈ２．ｃｈ、、ｃｈ４は
チャンネル表示であり、各系列の楽音信号をディジタル
フィルタ部１４で時分割処理する説明を行なう際の各系
列の識別記号として用いる。

第゛１表ライン１５の楽音信号は混合回路１７に４見られ、ライ
ン１６のシリアル楽音信号はディジタルフィルタ部１４
を経由して混合回路１７に与えられる。混合回路１７は
ディジタルフィルタ部１４でフィルタ制御された楽音信
号とフィルタ制御されなかったライン１５の楽音信号と
をミキシング（ディジタル加算）するためのもので、フ
ィルタ制御された楽音信号はシリアル化されているため
、これらのシリアル楽音信号を各系列毎にパラレル化し
た後上記ミキシングを行なうようになっている。同、制
御回路１３における「振分け」及び「累算」及び「シリ
アル変換」の動作、並びに混合回路１７における「シリ
アル／パラレル変換」の動作は、公知のディジタル技術
によって容易に実施し得るので、その詳細説明は省略す
る。混合回路１７から出力されたディジタル楽音信号は
ディジタル／アナログ変換器１８でアナログ信号に変換
さｎｚサウンドシステム１９に与えられる。

音色選択装置１２の出力のうち所定の出力がディジタル
フィルタ部１４に与えられており、音色選択に応じて各
系列ｃｈ１．ｃｈ２．ｃｈ３．ｃｈ４毎のフィルタ特性
が夫々設定されるようになっている。そのため、フィル
タ部１４の内部にはフィルタ係数内部ＲＯＭ（ＲＯＭは
リードオンリーメモリのこと、以下同じ）が含まれてお
り、この内部ＲＯＭから所定のフィルタ係数が音色選択
情報に応じて読み出されてフィルタ部１４で利用される
ようになっている。このフィルタ係数内部ＲＯＭとは別
にフィルタ係数外部記憶装置２０が設けられている。こ
の外部記憶装置２０は半導体記憶装置であってもよいし
、また、磁気カード等着脱自在の記憶媒体を含んでいて
もよい。外部記憶装置２０から読み出されたフィルタ係
数はディジタルフィルタ部１４に供給される。ディジタ
ルフィルタ部１４に関連してフィルタ係数切換スイッチ
２１が設けられている。このスイッチ２１はディジタル
フィルタ部１４において内部ＲＯＭまたは外部記憶装置
２０のどちら全利用すべきか全選択するためのもので、
フィルタ部１４では選択されたどちらか一方から読み出
されたフィルタ係数に従つてフィルタ制御を実行する。

外部記憶装置２０に記憶するフィルタ係数の一例として
は、時間的に変化するフィルタ係数などがある。フィル
タ係数を時間的に変化させるためには大きな記憶容量が
要求されるが、それには外部記憶装置が適しているから
である。

同、制御回路１３は、ライン１６に対する楽音信号のシ
リアル送出の基準タイミングに対応して同期パルス５Ｙ
Ｎｅｔ−出力するようになっている。

この同期ハルス５ＹＮＣは、ディジタルフィルタ部１４
及び外部記憶装置２０に与えられ、ライン１６のシリア
ル楽音信号に同期してフィルタ係数をシリアル化する（
シリアルに読み出す）ため、及び、フィルタ部１４にお
けるシリアル演算タイミングの同期制御のため、に利用
される。

ディジタルフィルタ部１４の一例を第２因に示す。ディ
ジタルフィルタ部１４は、縦続接続された１５個のフィ
ルタユニットＬ１乃至Ｌ１５から成るグイジタルフィル
タ生回路と、この主回路にフィルタ係数及び演算制御タ
イミング信号を供給するための回路２２乃至２７とを含
んでいる。

第１図の制御回路１３からライン１６全経て与えられた
シリアル楽音信号（これを記号ＦＳで示す）は１段目の
フィルタユニッ）Ｌｌに入力される。−例として、１つ
の楽音信号は２４ビツトのディジタルデータから成る。

ライン１６のシリアル楽音信号ＦＳにおいては、この２
４ピントのデータが２４タイムスロツトを使用してシリ
アル化されており、かつこの２４タイムスロツト分のシ
リアルデータが４系列分時分割多重化されている。

従って、シリアル楽音信号ＦＳにおける楽音波形振幅の
１サンプリング周期は９６タイムスロツトである。この
ｌサンプリング周期内の順次タイムスロットに１乃至９
６の番号を付けて図示したものが第３図（ａ）である。

第３図（ｂ）に示すように、ライン１６のシリアル楽音
信号ＦＳにおいては、第１タイムスロツト乃至第２４タ
イムスロツトに系列ｃｈ［のシリアル楽音信号データ、
第２５乃至第４８タイムスロツトに系列Ｃｈ２の７リア
ル楽音信号データ、第４９乃至第７２タイムスロットに
系列ｃｈ３のシリアル楽音信号データ、第７３乃至第９
６タイムスロツトに系列ｃｈ４のシリアル楽音信号デー
タ、が夫々割当てられている。２４タイムスロツト毎の
客楽音信号データにおいて、最初のタイムスロット（第
１．第２５．第４９゜第７３タイムスロツト）には最下
位ビットＬＳＢが割当てられており、以下遅いタイムス
ロットになるほど重みが増し、２３番目のタイムスロッ
ト（第２３．第４７．第７１．第９５タイムスロツト）
に最上位ピノ）ＭＳＢが割当てられ、最後のタイムスロ
ット（第２４．第４８．第７２．第９６タイムスロツト
）にはサインピットＳＢが割当てられる。

タイミング信号発生器２２は、同期パルス５ＹＮＣにも
とづき所定のタイミング信号ＫＬ、ＬＤ。

ＳＨｔ発生すると共にフィルタ係数の時分割送出を制御
する選択信号ＳＬ’に発生する。−例として、１つのフ
ィルタ係数は８ビツトのディジタルデータであり、これ
が各フィルタユニットＬ１乃至Ｌ１５毎に必要であるか
ら、ｌ音色に対応するフィルタ係数の全ビットはｒ８Ｘ
１５＝１２０ビット」である。従って、１音色（ｌ系列
）分のフィルタ要するタイムスロット数ｎ　ｒ１２０Ｘ
４＝４８０Ｊである。このフィルタ係数のシリアル時分
割送出の１サイクル時間（４８０タイムスロツト）はシ
リアル楽音信号の５サンプリング周期（４８０÷９６＝
５　）に相当する。選択信号ＳＬは各系列ｃｈｊ、ｃｈ
２．ｃｈ３．ｃｈ４を選択するだめの４種類のコード信
号から成り、ｌ系列につき１２０タイムスロツトの時間
幅でこれら゛のコード信号が順次現われる。

音色選択データ記憶装置２３は、音色選択装置１２（第
１図）から与えられた音色選択データを記憶するため“
のもので、書込み及び読み出し可能なものである。この
記憶装置２３は各系列ｃｈ１゜ｃｈ２．ｃｈ、、ｃｈ４
に対応する記憶位置金有し、各系列において選択された
音色を示す音色選択データが各々の記憶位置に記憶され
る。すなわち、音色選択装置１２からは、成る系列で何
らかの音色が選択されたときその音色を示す音色選択デ
ータと共にその系列（すなわち記憶装置２３のアドレス
）を指定するデータ並びに書込み命令が与えられるよう
になっており、これらのデータにもとづき記憶装置２６
の当該系列に対応する記憶位置に音色選択データが記憶
される。記憶された各系列Ｃｈ１〜ｃｈ４　　の音色選
択データは記憶装置２６から常時並列的に読み出され、
セレクタ２４に入力される。セレクタ２４では、前述の
選択信号ＳＬに応じて各系列の音色選択データを時分割
的に（１２０タイムスロツト毎に）順次選択する。

フィルタ係数内部ＲＯＭ２５は、音色選択装置１２で選
択可能な各音色に対応してフィルタ係数の組を予じめ記
憶したものである。前述の通り、ｌ音色に対応する１組
のフィルタ係数は１５個の、むフィルタ係数から成り、１個のフィルタ係数８ビツトで
あるため１組のフィルタ係数は１２０ビツトのデータで
ある。ＲＯＭ２５は、同期パルス５ＹＮＣにもとづき所
定のタイミングで、１２０ビツトから成るフィルタ係数
の組をシリアルに１ビツトづつ順次読み出し、かつこの
シリアル読み出しを全音色に関して同時に並列的に実行
する。こうしてＲＯＭ２５から読み出された各音色毎の
フィルタ係数のシリアルデータはセレクタ２６に入力さ
れる。セレクタ２６の選択制御入力にはセレクタ２４で
時分割的に選択された各系列の音色選択データが与えら
れる。セレクタ２６はＲＯＭ２５から並列的に与えられ
る各音色毎のシリアルフィルタ係数データのうち選択制
御入力に与えられた音色選択データの内容（音色）に対
応する１組のシリアルフィルタ係数データを選択する。

ｌ系列に関する音色選択データがセレクタ２６に与えら
れる１２０タイムスロツトの時間幅に同期して、ＲＯＭ
２５では１２０ビツト分のフィルタ係数のシリアル読み
出しが行なわれるようになっている。

従って、各系列Ｃｈ１．Ｃｈ２．Ｃｈ３．Ｃｈ４で選択
された音色に対応する４組のフィルタ係数のシリアルデ
ータが１２０タイムスロツト毎に時分割でセレクタ２６
から出力される。

セレクタ２６の出力はセレクタ２７の一方入力に与えら
れる。セレクタ２７の他の入力には外部記憶装置２０（
第１図）から読み出されたフィルタ係数が与えられる。

この外部記憶装置２０からのフィルタ係数の状態はセレ
クタ２６から出力されるものと全く同じであり、４系列
のシリアルデータが時分割多重化されたものである。セ
レクタ２７の制御入力にはフィルタ係数切換スイッチ２
１（第１図）の出力が与えられており、このスイッチ２
１のオン・オフに応じてセレクタ２６の出力（すなわち
内部ＲＯＭ２５の出力）または外部記憶装置２０の出力
の一方が選択される。こうしてセレクタ２７で選択され
たシリアルフィルタ係数データには１段目のフィルタユ
ニットＬ１に入力される。また、タイミング信号発生器
２２から発生されたタイミング信号ＫＬ、ＬＤ、ＳＨも
１段目のフィルタユニットＬ１に入力される。

□ 第４図は７リアルフイルタ係数データにの状態を示すも
ので、（ａ）はｌ系列分の状態を示し、（ｂ）は４系列
分の状態を示す。（ａ）に示すように、ｌ系列分のフィ
ルタ係数データにはフィルタユニットの後段に対応する
ものから順に（Ｌｌ５．Ｌｌ４・・・Ｌｌの順に）送出
され、かつ８ビツト毎の個々のフィルタ係数ではサイン
ピッ）　Ｓ　Ｂ　全先頭に上位のビットから順に送出さ
れる。縦続接続されたフィルタユニット上１乃至Ｌ１５
の内部ではデータＫが順送りにシフトされるようになっ
ており、第４図（ａ）に示すように後段のユニットＬ１
５・・・Ｌｌに対応するものから順に送出されたデータ
Ｋが各々の所定のユニットＬ１５乃至Ｌ１の内部に丁度
移送されたとき各ユニッ）Ｌｌ５乃至Ｌｌの内部に各々
の係数データＫがラッチされるようになっている。（系
列につき第４図（ａ）に示すような状態のデータＫが同
図（ｂ）に示すように系列ｃｈ１．ｃｈ２゜ｃｈ３．ｃ
ｈ４の順で時分割多重化されている。こうして、全系列
ｃｈｌ乃至ｃｈ４のシリアルフィルタ係数データＫが１
巡する時間はシリアル楽音信号ＦＳの５サンプリング周
期に相当するものとなる。

ディジタルフィルタユニットＬ１乃至Ｌ１５として用い
るディジタルフィルタの型式は如何なるものでもよい。

ディジタルフィルタの基本型式として、ラティス型フィ
ルタ、有限インパルス応答フィルタ（以下ＦＩＲフィル
タという）、無限インパルス応答フィルタ（以下ＩＩＲ
フィルタという）などが知られているが、中でもラティ
ス型フィルタは音声合成に適したフィルタであることが
知られている。しかも、このラティス型フィルタは、他
の型式に比べて乗算器の数が少なくて済み、ハードウェ
アを小型化できるという利点があると共に、フィルタ係
数のビット数が少なくて済み、かつ望みのフィルタ特性
に対して係数の設定の仕方が確立されているという利点
がある。そこで、この実施例では好ましい一例として、
ディジタルフィルタユニノ）Ｌｌ乃至Ｌｌ５にラティス
型フィルタを使用するものとする。

ラティス型フィルタの基本型式は第５図（ａ）に示すも
のであり、同図■）、　（Ｃ）はその基本型式を等測的
に変換した型式を夫々示すものである。同図において、
符号２８乃至３４は加算器または引算器であり、３５乃
至４１は乗算器であり、４２乃至４７は遅延回路である
。図では１つのフィルタユニットが示されており、これ
らのユニットを適宜個数縦続接続してフィルタ回路を構
成する。Ｋｎ。

−Ｋｎ、１−Ｋｎ、１＋Ｋｎは各乗算器で乗算されるべ
きフィルタ係数であり、添字ｎはｎ段目のフィルタユニ
ットの係数であることを示す。同、出力側に設けられた
遅延回路４３．４５．４７は最終段のフィルタユニット
の出力とそのフィードバック入力との間に楽音信号の１
サンプリング時間に相当する時間遅れ全設定するもので
ある。各フィルタユニット内の遅延回路４２，４４．４
６も逼サンプリング時間に相当する時間！れを設定する
ものである。この遅延回路４２．４４．４６は、ｌサン
プリング時間前の信号を前段のフィルタユニットにフィ
ードバックするだめのものであるので、実際回路におい
てはｌサンプリング時間から演算回路における時間遅れ
分を引いた時間がその遅延時間として設定されることに
なる。第５図に示すラティス型フィルタにおいて、（Ｃ
）に示す型式が乗算器の数が最も少なくて済む。

第２図のフィルタユニッ）Ｌｌ乃至Ｌ１５ｔ−第５図（
ｅ）に示す型式のラティス型フィルタによって構成する
と、第６図のようになる。同図に示す１段目のフィルタ
ユニッ）Ｌｌにおいて、符号４８゜４９．５０は加算器
または引算器、５１は乗算器、５２．５３．５４は遅延
回路である。遅延回路５２゜５３．５４のブロック内に
示された数字３２Ｄは３２タイムスロツト分の遅延を行
なうことを示している。ＦＳ−ＩＮは楽音信号入力端子
、ＦＳ−ＯＵＴは楽音信号出力端子、ＢＳ−ＩＮはフィ
ードバック信号入力端子、Ｂ５−０ＵＴはフィードバッ
ク信号出力端子、である。最終段のフィルタユニットＬ
１５ｔ−除く他のユニッ）Ｌ２乃至Ｌｌ４はユニッ）Ｌ
ｌと同一構成であり、各ユニットＬ１乃至Ｌ１４の楽音
信号出力端子ＦＳ−ＯＵＴがその次段のユニットＬ２乃
至Ｌ１５の楽音信号入力端子ＦＳ−ＩＮに接続され、各
ユニッ）Ｌ２乃至Ｌｌ５のフィードバック信号出力端子
ＢＳ　−０ＵＴがその前段のユニッ）Ｌｌ乃至Ｌｌ４の
フィードバック信号入力端子ＢＳ−ＩＮに接続される。

フィルタユニットＬ１の加算器（機能としては引算器）
４８においては、入力端子ＦＳ−ＩＮから入力された楽
音信号を端子ＢＳ−ＩＮ及び遅延回路５３を介して次段
のユニットＬ２からフィードバックされた楽音信号から
引算する。この加算器４８の出力が乗算器５１に入力さ
れ、フィルタ係数に１が乗算される。この係数に１の添
字ｌは１段目のユニッ）Ｌｌに対応する係数であること
を示す。乗算器５１の出力は加算器４９に与えられ、端
子ＦＳ−ＩＮ及び遅延回路５２を介して与えられる入力
楽音信号と加算される。ここで、遅延回路５２を設けた
理由は、乗算器５１における演算時間遅れに合わせるた
めである。すなわち、この例では、乗算器５１の演算時
間遅れが３２タイムスロツトとなるよ・うに設計されて
おり、この遅れに合わせるために遅延回路５２では３２
タイムスロツト分の遅延を行なうのである。加算器４９
の出力は出力端子ＦＳ−ＯＵ’ｌ経由して次段のユニッ
トＬ２に入力される。

ところで、加算器４８の出力と次段のユニットＬ２から
遅延回路５６を経由してこの加算器４８にフィードバッ
クされる信号との間にはｌサンプリング周期に相当する
時間遅れがなければならないわけであるが、これは次の
ように満たされている。次段のユニソ）Ｌ２の乗算器５
５から加算器５６を経由した楽音信号がユニットＬ１の
フィードバック信号入力端子ＢＳ−ＩＮに入力され、こ
れが遅延回路５３を経由して加算器４８に入力されてい
る。従って、加算器４８の出力信号は、乗算器５１で３
２タイムスロツト遅延され、その後、次段の乗算器５５
で３２タイムスロツト遅延され、更に遅延回路５３で３
２タイムスロツト遅延され、結局合計９６タイムスロツ
ト遅延されて該加算器４８にフィードバックされること
になる。前述の通り、シリアル楽音信号ＦＳの１サンプ
リング周期は９６タイムスロツトであるので、上記のよ
うに必要な遅延時間が確保されていることになる。

フィードバック信号出力端子Ｂ５−０ＵＴに信号を与え
る加算器５０　（Ｌ２では５６）は、乗算器５１（Ｌ２
では５５）の出力と遅延回路５６及び５４（Ｌ２では５
７．５８１を経由して与えられる次段のユニッ）Ｌ２（
Ｌ２ではＬ３１からのフィードバック信号とを加算する
ためのものである。遅延回路５６の出力に対応する乗算
器５１の出力は遅延回路５６の出力タイミングよりも３
２タイムスロツト遅扛ている。この遅れに見合った時間
遅れを設定するために遅延回路５４が設けられている。

同、最終段のユニットＬ１５は自己の出力楽音信号をフ
ィードバックするようになっている。そのため、前述の
ような次段ユニットの乗算器における３２タイムスロツ
トの時間遅れは見込めないので、遅延回路５９における
時間遅れを６４タイムスロツトに設定しているのである
。

同、第６図ではフィルタユニツ）Ｌｌ乃至Ｌｌ５の基本
構成のみを図示し、タイミング信号ＫＬ。

ＬＤ、ＳＨに関連する回路、及び、シリアルフィルタ係
数データＫに関連する回路、その他シリアル演算並びに
複数系列に関する時分割的フィルタ演算を可能にする回
路等については図示を省略しである。次に、第６図に示
すような基本構成から成るフィルタユニットＬ１乃至Ｌ
１５の詳細例につき第７図を参照して説明する。

第７図は１段目のフィルタユニットＬ１の詳細例を示し
たものである。他のフィルタユニットＬ２乃至Ｌ１５も
これと全く同一もしくはほぼ同一構成である。ｗｃ６図
の加算器４８，４９．５０及び遅延回路５２，５３．５
４に相当する回路は第７図でも同一符号が付しである。

また、第６図の乗算器５１に相当する回路部分は第７図
では同一符号を用いて包括的に示しである。

タイミング信号ＫＬ、ＬＤ、ＳＨ及びシリアルフィルタ
係数データＫに関連する回路は第６図では省略されてい
たが第７図では図示されている。

この回路につき、まず説明する。同、図においてｌタイ
ムスロットの遅延を行なう遅延回路はｒ　ＤＪなる記号
を記したブロックによって表示するものとし、特に説明
を要する場合を除き個々の１タイムスロット遅延回路の
参照番号は省略する。８個の１タイムスロット遅延回路
を縦続接続した遅延回路列（すなわち８ステージの直列
シフト並列出力型シフトレジスタ）６０と、この遅延回
路列６０の各遅延回路出力を夫々入力した８個の１ビツ
ト型ラッチ回路から成るラッチ回路６１は、シリアルフ
ィルタ係数データＫをパラレル変換するためのものであ
る。遅延回路列６０にはシリアルフィルタ係数データＫ
が入力される。このデータには各遅延回路で順次シフト
されて８タイムスロツト後に次段のフィルタユニットＬ
２に与えられる。

ラッチ回路６１の各ラッチ制御人力（Ｌ）にはタイミン
グ信号ＫＬが与えられており、この信号和、が“ｌ”の
とき遅延回路列６０の各遅延回路の出力を各ラッチ回路
にラッチする。同、この例ではラッチ回路６１の出力タ
イミングはラッチタイミングからｌり′イムスロット遅
れるものとする。６２及び６６は６０と同様に８個の１
タイムスロット遅延回路を縦続接続した遅延回路列（直
列フィト並列出力型シフトレジスタ）である。遅延回路
列６２にはタイミング信号ＬＤが入力され、６３にはタ
イミング信号ＳＨが入力される。これらの信号ＬＤ、Ｓ
Ｈは遅延回路列６２．６３の各遅延回路で順次遅延され
、８タイムスロツト後に次段のフィルタユニットＬ２に
与えられる。

遅延回路列６０，６２．６３及びラッチ回路６．１と同
様の回路は他のフィルタユニッ）Ｌ２乃至Ｌ１５にも設
けられている。従って、シリアルフィルタ係数データに
１　タイミング信号ＬＤ、ＳＨは各フィルタユニットＬ
１乃至Ｌ１５で８タイムスロツトずつ順次遅延される。

また、タイミング信号ＫＬは遅延されることなく各フィ
ルタユニットＬ１乃至Ｌ１５に同時に供給される。

タイミング信号発生器２２（第４図）から１段目のフィ
ルタユニットＬ１に与えられる各タイミング信号ＫＬ、
ＬＤ、ＳＨのパルス発生タイミングは第８図のようにな
っている。また、ライン１６を介して１段目のフィルタ
ユニットＬ１に与えられるシリアル楽音信号ＦＳの状態
を系列ｃｈ１゜ｃ　ｈ　２＠　ｃ　ｈ　Ｌ　ｃｈ４に関
して示すと、第８図のようである。同様に１段目のフィ
ルタユニットＬ１に与えられるシリアルフィルタ係数デ
ータにの状態を系列ｃｈｌ、ｃｈ２．ｃｈ３．ｃｈ４に
関して示すと、第８図のようである。第８図において、
信号波形図に添えて記した数字はｌサンプリング周期内
のタイムスロットの番号（第３図（ａ）に示すもの）を
示す。第８図に示した信号ＦＳ及びデータにの細部は第
３図（ｂ）及び第４図（ａ）に示した通りである。

シリアルフィルタ係数データＫ及びタイミング信号ＫＬ
、ＬＤの発生パターンは楽音信号ＦＳの５サンプリング
周期ｉｍｌサイクルとし−Ｃ繰返すものである。この５
サンプリング周期の各々を第１乃至第５サンプリング周
期とすると、タイミング信号ＫＬは、第１サンプリング
周期の第２３タイムスロツト、第２サンプリング周期の
第４７タイムスロツト、第３サンプリング周期の第７１
タイムスロツト、第４サンプリング周期の第９５タイム
スロツト、で夫々パルスが発生する信号であり、その１
周期は１２０タイムスロツトである。また、タイミング
信号ＬＤＦｉＫＬと同じく１２０タイムスロット＝ｉ１
周期とする信号であり、ＫＬよりもｌタイムスロット遅
れてパルスが発生する信号でおる。シリアルフィルタ係
数データＫにおいては、前述の通りｌ系列のフィルタ係
数に対して１２０タイムスロツトが割当てられている。

まず、第１サンプリング周期の第２３タイムスロツトか
ら第２サンプリング周期の第４６タイムスロツトまでの
１２０タイムスロツトにおいて系列ｃｈｊのフィルタ係
数Ｋが割当てられ、以下、信号ＫＬのタイミングに同期
して１２０タイムスロツト毎に系列ｃｈ２．ｃｈ３．ｃ
ｈ４の係数Ｋが順次割当てられている。タイミング信号
ＳＨは２４タイムスロツトの周期で第２４．第４８．第
７２．第９６タイムスロツト毎に繰返し発生するもので
ある。

第８図から明らかなように、ｌ系列分のフィルタ係数デ
ータにのシリアル送出金完了した直後にタイミング信号
ＫＬが発生される。第４図（ａ）に示すように１系列分
のシリアルフィルタ係数データには後段のフィルタユニ
ットＬ１５．Ｌ１４・・・Ｌｌに対応するものから順に
送出される。従って、タイミング信号ＫＬが発生したと
き、個々のフィルタユニットＬ１乃至Ｌ１５に対応する
８ビツトのフィルタ係数は、各々に対応する所定のユニ
ット内の遅延回路列（第７図の６０に相当するもの）に
丁度入っており、これらが各ユニット内のラッチ回路（
第７図の６１に相当するもの）に夫々ラッチされる。こ
うして、シリアルフィルタ係数データＫが夫々所定のフ
ィルタユニットＬ１乃至Ｌ１５において並列データに変
換される。この並列データは次のラッチタイミングが到
来する壕でラッチ回路（第７図では６１）で保持される
。例えば、第１サンプリング周期の第２３タイムスロツ
トでタイミング信号ＫＬが発生したときは系列ｃｈ４の
フィルタ係数データが各ユニットＬ１乃至Ｌ１５のラッ
チ回路（第７図の６１）に夫々ラッチされ、次に第２サ
ンプリング周期の第４７タイムスロツトでタイミング信
号ＫＬが発生するまで系列ｃｈ４のフィルタ係数が保持
される。従って、ラッチ回路６１から出力されるフィル
タ係数の系列ｃｈｉ乃至ｃｈ４を示すと、第８図のＫＤ
ののようになる。

第７図において、フィルタ係数記憶装置６４は各系列Ｃ
ｈｌ乃至ｃｈ４のフィルタ係数を夫々記憶し、これらを
各系列のシリアル楽音信号ＦＳのタイミングに合わせて
乗算器５１に供給するためのものである。フィルタ係数
記憶装置６４は、フィルタ係数の各ビットに対応する８
個のシフトレジスタＳＲ１乃至ＳＲ８から成る。８ビツ
トから成るフィルタ係数の各ビットをラッチした各ラッ
チ回路６１の出力は、各々に対応するシフトレジスタＳ
Ｒ１乃至ＳＲ８のＫＤｉ入力に加えられる。

シフトレジスタＳＲ１乃至ＳＲ８のうちＳＲ１がフィル
タ係数の最下位ピッ）（ＬＳＢ）に対応し、ＳＲ７が係
数の最上位ビン）＜ＭＳＢ）に対応し、ＳＲ８がサイン
ピッ）　（ＳＢ）に対応する。同、８ビツトのフィルタ
係数データはサイン・マグニチュード形式で表わすもの
とし、下位７ピツトでフィルタ係数の絶対値を表わし、
その上位のサインピッ）　（ＳＢ）で係数の正負符号（
“０″のとき正、”１″のとき負）を表わす。係数の最
上位ビット（ＭＳＢ）すなわちシフトレジスタＳＲ７に
対応するビットの重みがｌＯ進数の０，５であるとする
。

フィルタユニットＬ１に入力されたタイミング信号ＳＨ
及びＬＤはシフトレジスタＳＲ１のＳＨｉ入力及びＬＤ
ｉ入力に夫々入力される。マタ、遅延回路列６２及び６
６でこれらの信号ＬＤ、ＳＨを順次遅延したものがシフ
トレジスタＳＲ２乃至ＳＲ８のＳＨｉ入力及びＬＤｉ入
力に夫々人力さｎる。尚、遅延回路列６２．６３に１け
る５段目の遅延回路６５．６６はどのレジスタにも入力
されないが、これは乗算器５１における後述の演算時間
遅れに合わせるために設けられたものである。

シフトレジスタＳＲ１乃至ＳＲ８の各々は第９図に示す
ように構成されている。ｌタイムスロットの遅延時間を
もつ４つの遅延回路６７．６Ｂ。

６９．７０によって４ステージのシフトレジスタが構成
されている。ＫＤｉはデータ入力であり、ＬＤｉは新デ
ータ取り込み制御入力、ＳＨｉはシフト制御入力である
。ＫＤｉ入力に与えられた新データは、ＬＤｉ入力とＳ
Ｈｉ入力の両方に信号“１″が与えら扛たときアンド回
路７１及びオア回路８０を介してｌステージ目の遅延回
路６７に取り込まれる。ＳＨ１入力の信号が”θ″のと
き、この信号全反転したインバータ８４の出力が”ｌ”
であり、ホールド用のアンド回路７５．７５，７７゜７
９が可能化されて各遅延回路６７．６８，６９゜７０の
出力が該アンド回路７Ｍ、７５．７７．７９及びオア回
路８０．８１．８２．８３を介して自己保持される。Ｓ
Ｈｉ入力の信号が“１”のとき上記ホールド用のアンド
回路７３．７５．７７゜７９が不能化され、シフト用ア
ンド回路７２　、７４゜７６．７８が可能化される。こ
れにより、ｌステージ目の遅延回路６７の出力Ｑ１は２
ステージ目の遅延回路６８に、２ステージ目の出力Ｑ２
は３ステージ目の遅延回路６９に、３ステージ目の出力
Ｑ６は４ステージ目の遅延回路７０に、４ステージ目の
出力Ｑ４はｌステージ目の遅延回路６７に、夫々シフト
される。同、ＬＤｉ入力の信号をインバータ８５で反転
した信号がアンド回路７２に入力されており、新データ
を１ステージ目の遅延回路６７に取り込むときは４ステ
ージ目の出力Ｑ４が１ステージ目にシフトされるのを禁
止している。以上の構成によって、タイミング信号ＬＤ
にもとづく信号”ｌ”がＬＤ１入力に与えられる毎に（
１２０タイムスロツト毎に）フィルタ係数データがラッ
テ回路６１（第７図）から７フトレジスタＳＲＩ乃至Ｓ
Ｒ８の１ステージ目に取込まれ、かつタイミング信号Ｓ
Ｈにもとづく信号″１１”がＳＨｉ入力に与えられる毎
に（２４タイムスロツト毎に）各シフトレジスタＳＲ１
乃至ＳＲ８の各ステージのデータが次段にシフトされる
。

１段目のフィルタユニットＬ１のシフトレジスタＳＲ１
についてみてみると、ＫＤｉ入力を介してｌステージ目
の遅延回路６７にラッチ回路６１のフィルタ係数データ
が取込まれるのはタイミング信号ＬＤの発生時である。

すなわち、第１サンプリング周期の第２４タイムスロツ
トでは系列ｃｈ４のフィルタ係数データが、第２サンプ
リング周期の第４８タイムスロツトでは系列ｃｈｌのデ
ータが、第３サンプリング周期の第７２タイムスロツト
では系列ｃｈ２のデータが、第４サンプリング周期の第
９６タイムスロツトでは系列ｃｈ３のデータが、夫々ｌ
ステージ目に取込まれる（第８図のＬＤ及びＫＤ及びＬ
ｌのＳＲ１参照）。タイミング信号ＬＤの１周期の間に
タイミング信号ＳＨが５回発生するので、シフトレジス
タＳＲ１におけるシフトは５回行なわれる。従って、第
１す／プリング周期の第２４タイムスロツトで１ステー
ジ目の遅延回路６７に取り込んだ系列Ｃｈ４のデータは
、第４８．７２，９６．２４タイムスロツトで信号ＳＨ
が発生する毎に（第８図のＳＨ参照）、２ステージ目、
３ステージ目、４ステージ目、ｌステージ目と順にシフ
トされ、次に第２サンプリング周期の第４８タイムスロ
ツトで系列ｃｈｌのデータが１ステージ目の遅延回路６
７に取込まれるとき、先に取込んだ系列ｃｈ４のデータ
は２ステージ目の遅延回路６８にシフトされる。

こうして、シフトレジスタＳＲＩの各ステージ（遅延回
路６７〜７０）に各系列ｃｈｉ乃至ｃｈ４のフィルタ係
数データが順次取込まれる。タイミング信号ＬＤの４周
期すなわち５サンプリング周期で、シフトレジスタＳＲ
１における各系列ｃｈｌ乃至ｃｈ４のフィルタ係数デー
タの書替えが１通り完了する。そして、この書替えは５
サンプリング周期毎に繰返し行なわれる。以上のような
制御によって、１段目のフィルタユニットＬ１のシフト
レジスタＳＲ１の各ステージ（遅延回路６７〜７０）の
出力１．Ｑ２．Ｑ３．Ｑ４に現われるフィルタ係数の系
列Ｃｈｌ乃至ｃｈ４は、第８図フィルタユニットＬ１に
おける他のシフトレジスタＳＲ２乃至ＳＲ９のＳＨｉ入
力及びＬＤｉ入力にはシフトレジスタＳＲ１のＳＨｉ入
力及びＬＤｉ入力に加わる信号ＳＨ及びＬＤを夫々順次
ｌタイムスロットづつ遅延した信号が加わる。従って、
これらのシフトレジスタＳＲ２乃至ＳＲ８における各ス
テージの出力Ｑ１〜Ｑ４の変化のパターンは第８図のＬ
ｌのＳＲｉに示したシフトレジスタ８１のそれと同じだ
が、その変化のタイミングが順次１タイムスロツトづつ
遅れたものとなる。但し、シフトレジスタＳＲ５とＳＲ
６との間には余分の遅延回路６５．６６が設けられてい
るのでシフトレジスタＳＲ６における変化のタイミング
（シフトタイミング）はＳＲ５のそれよりも２タイムス
ロツト遅れる。こうして、１つのフィルタユニットにつ
き合計８タイムスロツトの遅れを出しながら各シフトレ
ジスタＳＲＩ乃至ＳＲ８の変化タイミング（シフトタイ
ミング）が順次ずれてゆく。最初のフィルタユニットＬ
１のシフトレジスタＳＲ１のＬＤｉ入力に１”が与えら
れたときから、その信号″１′”を順次遅延したものが
最後のフィルタユニッ１−Ｌ１５の最後のシフトレジス
タＳＲ５のＬＤｉ入力に与えられるまでには１２０タイ
ムスロツトの時間遅れがある。例えば第１サンプリング
周期の第２４タイムスロツトで発生した信号ＬＤにもと
づ＜　”　１　”がフィルタユニットＬ１５のシフトレ
ジスタＳＲ８のＬＤ１入力に与えられるのは第２サンプ
リング周期の第４８タイムスロツトである。各ユニッ）
Ｌｌ乃至Ｌｌ５のラッチ回路６１には第８図のＫＤに示
すように、第１サンプリング周期の第２４タイムスロツ
トから第２サンプリング周期の第４７タイムスロツトま
で系列ｃｈ４のフィルタ係数データがラッチされている
。従って、最初のフィルタユニットＬ１のシフトレジス
タＳＲ１から最後のフィルタユニットＬ１５のシフトレ
ジスタＳＲ７までは、第７図と全く同一構成で、同じ系
列（例えばｃｈ４）のフィルタ係数データを各シントレ
ジスタＳＲ１乃至ＳＲ８に順次地込むことができる。し
かし、フィルタユニットＬ１５の最後のシフトレジスタ
ＳＲｇのＬＤｉ入力にｌ”が与えられるとき、ラッチ回
路６１の出力は別の系列のものに切換わってしまう。そ
こで、この不都合に対処するために、フィルタユニット
Ｌ１５の最後のシフトレジスタＳＲ８に対応するラッチ
回路（第７図の６１に相当するもの）の出力を１タイム
スロツト遅延した信”ｒ　ヲｔｓレジスタＳＲ８のＫＤ
ｉ入力に与えるようにするものとする。

各フィルタユニットＬ１乃至Ｌ１５のフィルタ係数記憶
装置６４（シフトレジスタＳＲ１乃至５Ｒ８）における
上述のような巧妙なデータ取込み及びシフト制御によっ
て、後述のような複数系列の楽音信号に関する時分割シ
リアル演算処−が可能になる。

第７図のフィルタユニットＬ１においては、シフトレジ
スタＳＲｉ乃至ＳＲ８の出力Ｑとして４ステージ目の出
力Ｑ４（第９図参照）が取り出され、乗算器５１に入力
される。

さて、入力端子ＦＳ−ＩＮから入力されたシリアル楽音
信号ＦＳはインバータ８６で反転されて、加算器４８の
Ｂ入力に与えられる。加算器４８は全加算器であり、遅
延回路５３を介して次段のフィルタユニットＬ２からフ
ィードバックされる楽音信号が八人力に与えられる。Ｃ
Ｏ＋ｔはキャリイアウド出力であり、キャリイアウド信
号が生じた加算タイミングとこΩ出力ＣＯ＋１に信号″
′１”が出力されるタイミングとの間には】タイムスロ
ットの時間遅れがあるものとする。キャリイアウド出力
Ｃｏａ１の出力信号はオア回路８７を介して加算器４８
のＣｉ大入力与えられる。第３図Φ）に示したようにシ
リアル楽音信号ＦＳにおいては上位ビットのデータはど
より遅いタイムスロットに割当てられている。従って、
１タイムスロット遅れで出力ＣＯ＋１から出力されたキ
ャリイアウド信号をＣｉ大入力加えることにより、キャ
リイアウド信号をｌビット上位のデータに加算すること
ができる。オア回路８７の他の入力には遅延回路列６３
の１段目の遅延回路１３６から出力される信号ＳＨ１が
与えられる。この信号’Ｓ　Ｈｉは第８図に示すように
発生するタイミング信号ＳＨを１タイム４レロフト遅延させたものであり、第２５、第４９、第７３
及び第１タイムスロツトにおいて１”となる信号である
。一方、ライン１６を介して入力端子ＦＳ−ＩＮに入力
されるシリアル楽音信号ＦＳは第３図山）のようである
ため、各系列ｃｈｌ乃至ｃｈ４のシリアル楽音信号の最
下位ピッ）（ＬＳＢ）のタイミングに対応して信号ＳＨ
１が１″となることになり、加算器４８では最下位ビン
）（ＬＳＢ）のタイミングで繰返し１″が加算される。

この操作は、入力端子ＦＳ−ＩＮから加算器４８のＢ入
力に与えられる楽音信号ＦＳを負の値に変換するだめの
ものである。すなわち、楽音信号ＦＳをインバータ８６
で反転し、その最下位ビン）（ＬＳＢ）に１を加算する
ことにより、２の補数形式の負の値に変換する操作が行
なわれている。尚、ライン１６から入力端子ＦＳ−ＩＮ
に与えられる楽音信号ＦＳも負の値は２の補数形式で表
わされているものとする。従って、楽音信号ＦＳが負の
値のときは、上記インバータ８６及び信号ＳＨＩによる
２の補数化操作によって実質的に正の値に変換されるこ
とになる。こうして、加算器４８では、フィードバック
入力端子ＢＳ−ＩＮ及び遅延回路５３を介してＡ入力に
与えられるフィードバックされた楽音信号の振幅データ
から入力端子ＦＳ−ＩＮに与えられた楽音信号の振幅デ
ータを減算する操作が行なわれる。

加算器４８の出力は遅延回路８８に入力されると共にラ
ッチ回路８９のデータ入力に与えられる。

フィードバンク楽音信号と入力楽音信号ＦＳとの差を示
す加算器４８の出力信号は遅延回路８８で２４タイムス
ロツト遅延され、排他オア回路９０に与えられる。排他
オア回路９０の出力は加算器９１のＡ入力に与えられる
。遅延回路８８、ラッチ回路８９、排他オア回路９０及
び加算器９１は、２の補数形式で表わされた加算器４８
の出力信号をサイン拳マグニチュード（サインビットと
絶対値）形式に変換するだめのものである。

ラッチ回路８９のラッチ制御入力（Ｌ）にはタイミング
信号ＳＨが入力される。信号ＳＨが発生する第２４タイ
ムスロツトまたは第４８、第７２、第９６タイムスロツ
トでは、加算器４８からはサインビット（ＳＢ）を表わ
す信号が出力されている（第３図（ｂ）参照）。従って
、サイ／ビット（ＳＢ）の値がラッチ回路８９にラッチ
される。このラッチ回路８９の出力は排他オア回路９０
及びアンド回路９２に与えられる。例えば、第２４タイ
ムスロツトで系列Ｃｈ１に関するサインピッ１−（ＳＢ
）をランチし、ラッチした信号を第２５タイムスロツト
から第４８タイムスロツトまでの２４タイムスロツトの
間該ラッチ回路８９から出力しているとき、第１乃至第
２４タイムスロツトで加算器４８から出力された系列Ｃ
ｈ１に関する信号を２４タイムスロツト遅延した信号が
遅延回路８８から出力される。従って、ラッチ回路８９
から出力されるサインビット信号と遅延回路８８から出
力される信号の系列は合致している。ラッチ回路８９に
ランチされたサインビット信号が０″すなわち正のとき
、遅延回路８８の出力信号は排他オア回路９０をそのま
ま通過し、加算器９１のＡ入力を介してＳ出力からその
まま出力される。サインピット信号がｌ”すなわち負の
とき、遅延回路８８の出力信号は排他オア回路９０で反
転される。このときラッチ回路８９の出力“Ｉ　Ｐ＋に
よってアンド回路９２が可能化され、信号ＳＨＩのタイ
ミングでアンド回路９２から１′″が出力され、オア回
路９Ｓを介して加算器９１のＣｉ大入力”１′”が与え
られる。

この信号ＳＨｉはタイミング信号ＳＨを１タイムスロツ
ト遅延した信号であり、最下位ビットに対応している。

例えば、系列ｃｈ１に関する信号が遅延回路８８から出
力される第２５乃至第４８タイムスロツトにおいては、
第２５タイムスロツトで信号ＳＨＩがｌ′”となり、最
下位ビットに関する排他オア回路９０の出力信号に対し
て加算器９１で１が加算される。加算の結果束じたキャ
リイアウド信号は１タイムスロツト遅れて出力Ｃｏａ１
から出力され、アンド回路９４、オア回路９３を介して
Ｃし入力に与えられる。アンド回路９４の他の入力には
信号ＳＨ１をインバータ９５で反転した信号ＳＨＩが与
えられる。最下位ビットの演算タイミングでは信号５Ｔ
（１のＯ”によってアンド回路９４が不能化され、演算
タイミングが先行する系列の最上位ビットからのキャリ
イアウド信号を禁止するようにしている。排他オア回路
９０における反転と最下位ビットへの１加算とによって
、２の補数で表わされた負の値が絶対値に変換される。

以上の構成によって、加算器９１の出力Ｓからは一加算
器４８の出力信号を絶対値で表わした信号ＦＳ’が出力
される。この信号ＦＳ’の状態を系列ｃｈｌ乃至ｃｈ４
に関して示すと、第８図のＦＳ’のようであり、入力楽
音信号ＦＳのタイミングよりも２４タイムスロツト遅れ
ている。この信号ＦＳ’は第３図（ｂ）に示す信号ＦＳ
と同様に１系列につき２４ビツト（タイムスロット）の
シリアルデータであり、最下位ピッ）（ＬＳＢ）が先行
している。

乗算器５１では、加算器９１から出力された２４ビツト
のシリアルデータＦＳ’に各シフトレジスタＳＲＩ乃至
ＳＲ８から出力された８ピントのフィルタ係数を乗算す
る。２４ビツトと８ビツトのシリアル乗算では普通３２
タイムスロット分の演算時間が必要であるが、２４タイ
ムスロツト毎に各系列の時分割演算を行なわねばならな
いため下位８ビット分の乗算結果は切捨て、サインピッ
トも含めて上位２４ビット分の積を求めるようにしてい
る。

乗算器５１は、シフトレジスタＳＲｊ乃至ＳＲ７から並
列的に出力されるフィルタ係数の絶対値部分の各ビット
に対応する７個の乗算器部分Ｍｌ乃至Ｍ７を含んでいる
。これらの部分Ｍｌ乃至Ｍ７は順に縦続接続されている
。部分Ｍ４．Ｍ５．Ｍ６に関しては詳細図を省略したが
、部分Ｍ２及びＭ３と同一構成である。

各部分Ｍｌ乃至Ｍ７は部分積を求めるためのアンド回路
９６，９７，９８．・・・９９を夫々含んでおり、各ア
ンド回路９６乃至９９に各シフトレジスタＳＲ１乃至Ｓ
Ｒ７から出力されるフィルタ係数の絶対値部分の各ビン
）ｋｌ、に２・・・ｋｔカ夫々入力される。また、部分
Ｍｌ乃至Ｍ６は縦続接続された遅延回路１００，１０１
．１０２・・・を夫々含んでおり、加算器９１′の出力
信号ＦＳ’をこれらの遅延回路１００，１０１，１０２
・・・でｌタイムスロットずつ順次遅延し、各々の遅延
出力を上記アンド回路９７．９８・・・９９に夫々印加
する。部分Ｍ１のアンド回路９６には遅延されていない
信号ＦＳ’が印加される。部分Ｍ２乃至Ｍ７は加算器１
０３，１０４．・・・１０５を夫々含んでおり、各アン
ド回路９６乃至９９で求めた部分積をこれらの加算器１
０３乃至１０５で加算する。信号ＦＳ’が各遅延回路１
００，１０１゜１０２で順次遅延されるので、個々のタ
イムスロット毎の各アンド回路９６乃至９９の出力の重
みは一致しており、従って加算器１０６乃至１０５では
同じ重み同士の部分積を加算することができる。

加算器１０６乃至１０５において、個々のビットの部分
積すなわちアンド回路９７乃至９９の出力は八人力に夫
々印加される。Ｂ入力には部分積もしくは部分積の和が
アンド回路１０６，１０７゜１０８・・・を介して入力
される。アンド回路１０６にはアンド回路９６の出力及
びインバータ９５の出力信号ＳＨ１が入力される。アン
ド回路１０７１０８・・・には加算器１０３，１０４・
・・の出力Ｓ及び上記信号ＳＨｉを遅延回路１０９，１
１０゜１１１・・・で順次遅延した信号が加わる。これ
らのアンド回路１０６，１０７．１０８・・・は下位の
部分積を切捨てるだめのものである１、各加算器１０．
５，１０４．・・・１０５のキャリイアウド出力Ｃ０＋
１はアンド回路１１３，１１４・・・１１５を介してキ
ャリイイン人力Ｃｉに入力される。アンド回路１１３，
１１４．・・・１１５の他の入力には信号ＳＨ１を遅延
回路１０９，１１０，１１１・・・で順次遅延した信号
が加わる。アンド回路１１３．１１４・・・１１５は同
系列に関するキャリイアウド信号の加算を可能にする一
方で、演算タイミングが先行する別の系列の最上位ピッ
トに関するキャリイアウド信号がその次の系列の最下位
ビットに加算されないようにするだめのものである。

部分Ｍ５とＭ６の間に設けられた遅延回路１１６゜１１
７．１１８は、部分Ｍｌ乃至Ｍ５におけるアンド回路１
０６，１０７’、１０８・・・及び加算器１０３．１０
４・・・の動作遅れを補償するためのものである。これ
らの部分Ｍｌ乃至Ｍ５における演算動作遅れ時間の合計
（これはｌタイムスロットに満たないものである）を遅
延回路１１７でタイムスロットの変化に同期させてｌタ
イムスロットの遅れとし、かつ、これに合わせるために
遅延回路１００，１０１．１０２の経路に遅延回路１１
６を挿入し、遅延回路１０９，１１０，１１１・・・の
経路に遅延回路１１８を挿入しである。また、この遅れ
に合わせるため、遅延回路列６２及び６３に余分の遅延
回路６５．６６が挿入されている。

こうして、信号ＦＳ’とフィルタｒ数の絶対値部分（ピ
ットに、−に７）との積に相当するシリアルデータが部
分Ｍ７の加算器１０５から出力される。この加算器１０
５の出力は排他オア回路１１９を介して加算器１２０の
Ａ入力に加わる。排他オア回路１１９及び加算器１２０
は信号ＦＳ’とフィルタ係数のサインビット同士の乗算
結果に応じて積を２の補数形式に変換するだめのもので
ある。

フィルタ係数のサインピッ）（ＳＢ）を示すデータに８
はシフトレジスタＳＲ８から排他オア回路１２１に入力
される。信号ＦＳ’のサインビットはラッチ回路８９に
ラッチされている。このランチ回路８９の出力信号をシ
フトレジスタＳＲ８の出力に同期させるためにラッチ回
路１２２が設けられており、ランチ回路８９の出力を遅
延回路列６３の８段目の遅延回路１２３の出力が”ｌ”
となるタイミングでラッチする。このラッチ回路１２２
の出力が排他オア回路１２１の他の入力に与えられる。

ラッチ回路１２２のラッチタイミングとシフトレジスタ
ＳＲ’９のシフトタイミングが同じであるため、同じ系
列に関するフィルタ係数のサインビットデータと信号Ｆ
Ｓ’のサインビットデータとが同期して排他オア回路１
２１に入力されることになる。排他オア回路１２１は両
者のサインビットが不一致のとき負を示すｌ”を出力し
、一致しているとき正を示す”０″を出力する。この排
他オア回路１２１の出力が０”のときつまり積のサイン
が正のときは、加算器１０５の出力は排他オア回路１１
９及び加算器１２０をそのまま通過し、アンド回路１２
４に与えられる。

排他オア回路１２１の出力が′１″のときつまり積のサ
インが負のときは、加算器１０５の出力は排他オア回路
１１９で反転され、加算器１２０のＡ入力に加わる。加
算器１２０の０１人力には、排他オア回路１２１の出力
が”１″のとき後述のように最下位ピットのタイミング
でアンド回路１２５からオア回路１２６を介して′１″
が与えられるようになっている。こうして、負の値の積
は２の補数形式に変換される。

２の補数形式で表わされた積は加算器１２０からアンド
回路１２４及びオア回路１２７を介して加算器４９のＡ
入力に与えられる。尚、加算器１２０及び４９のキャリ
イアウド出力Ｃ６＋１のキャリイイン人力Ｃｉへの供給
を制御するアンド回路１２８及び１２９は前記アンド回
路１１３，１１４゜・・・１１５と同じ目的で設けられ
たものである。

加算器１０５の出力を入力したオア回路１３０、アンド
回路１３１、遅延回路１６２から成るループは積が全ビ
ット″０”であるか否かを検出するだめのものである。

信号ＳＨ１を７タイムスロツト遅延した信号ＳＨ８がア
ンド回路１６１に加えられており、このループの記憶内
容がこの信号ＳＨ８によってリセットされる。加算器１
０５の出力が１度でも１”になると、このループ１３０
゜１３１．１３２に°ｌ′′が記憶される。加算器１０
５の出力が１度も”１”にならなかったとき、すなわち
積がオール″０”のときこのループ１３ｏ。

１３１．１３２には１”が記憶されず、０”のままであ
る。遅延回路１３２及び排他オア回路１２１の出力がア
ンド回路１３３に入力されている。積がオール″′０“
でなければ、排他オア回路１２１の出力すなわちサイン
ビットの積がそのままアンド回路１３３を通過する。積
がオーノダ０”ならば、アンド回路１３６が不能化され
、排他オア回路１２１の出力の如何にかかわらず該アン
ド回路１３３の出力は０”（つまり正のサインを示す）
となる。アンド回路１３３の出力はアンド回路１３４及
びオア回路１２７を介して加算器４９のＡ入力に与えら
れる。アンド回路１３４は信号ＳＨＱをインバータ１３
５で反転した信号によってサインビットのタイミングで
だけ可能化されるようになっている。従って、アンド回
路１３３の出力が積のサインビットを示すものとなシ、
積がオール″０”のときはサインビットは強制的に０″
つまり正とされる。

次に、第７図及び第１０図を参照して演算動作の細部に
つき説明する。第１θ図のタイムスロットの欄には第１
サンプリング周期の第２５タイムスロツト乃至第５６タ
イムスロツトが示されている。ここに示された合計３２
タイムスロツトを利用して系列ｃｈｌに関する２４ビツ
トの信号ＦＳ’と８ピントのフィルタ係数との乗算が行
なわれる。ただし３２タイムスロツトのうち最初の８タ
イムスロツト〜（第２５乃至第３２タイムスロツト）は
系列ｃｈｌに先行する系列ｃｈ４に関する上位ビットの
演算タイミングでもあり、この部分では系列ｃｈ４に関
する演算を優先し、系列ｃｈ１に関する演算は切捨てる
ようにしている。従って、系列Ｃｈ１に関する実質的な
乗算演算が行なわれるのは第３３乃至第５６タイムスロ
ツトの合計２４タイムスロツトの期間においてである。

第１０図のに１乃至に８の欄にはシフトレジスタＳＲ１
乃至ＳＲ５から並列的に出力されるフィルタ係数の各ビ
ットに、乃至に８の状態が系列ｃｈｌ乃至ｃｈ４に関し
て示されている。シフトレジスタＳＲ１から出力される
フィルタ係数の最下位ビットｋｌは、第８図のＬｌのＳ
Ｒ１欄のＱ４にも示したように第２５タイムスロツト乃
至第４８タイムスロツトの量系列ｃ’ｈ１ｇ関するもの
であり、第４９タイムスロツトからは系列ｃｈ２に関す
るものに切換わる。前述の通り、シフトレジスタＳＲ１
乃至ＳＲ９のシフトタイミングはｌタイムスロットずつ
順次ずれているので、シフトレジスタＳＲ２から出力さ
れるビットに２は第２６タイムスロツトで系列ｃｈｌに
関するものに切換わり、ｋ３乃至に７に関しては、第１
０図に示していないが、第２７、第２８、第２９、第３
１、第３２タイムスロツトで夫々系列ｃｈ１に切換わる
。そして、シフトレジスタＳＲ８から出力されるビット
に８は第３３タイムスロツトで系列ｃｈｌに切換わる。

尚、余分の遅延回路６５゜６６が設けられていることに
より、シフトレジスタＳＲ６から出力されるビットに６
は第３０タイムスロツトではなく第３１タイムスロツト
で系列ｃｈｌに切換わる。

第１Ｏ図のＦＳ’の欄には加算器９１からシリアルに出
力される信号ＦＳ’の状態を示した。第８図のＦＳ’の
欄にも示したように第２５から第４８タイムスロツトま
での２４タイムスロツトの量系列Ｃｈ１に関する信号Ｆ
Ｓ’が出力される。第１０図には、この系列ｃｈｌに関
する信号ＦＳ’の各ビットＦＩ乃至Ｆ２４のタイミング
が示されている。Ｆ。

が最下位ピッ）（ＬＳＢ）である。

第１０図の９６乃至９９の欄には、各乗算器部分Ｍ１乃
至Ｍ７の部分積演算用アンド回路９６乃至９９において
各タイムスロット毎に実行される系列Ｃｈ１に関する部
分積演算の状態が示されている。例えば、［Ｆｌ・　ｋ
ｔＪは信号ＳＦ’の最下位ビットＦｌにフィルタ係数の
最下位ビットに１を乗算することを示す。図から明らか
なように、部分Ｍ１のアンド回路９６では下位ビットか
ら順にシリアルに与えられる信号ＦＳ／の各ピッ）Ｆ、
。

Ｆ２．Ｆ３・・・Ｆ２４に対して常にフィルタ係数の最
下位ビットに１が乗算される。ビットに１が系列ｃｈｉ
に切換わるタイミングと系列ｃｈ１の信号ＦＳ’の最下
位ビットＦ、がアンド回路９６に与えられるタイミング
とが一致しており、すなわちそれは第２５タイムスロツ
トであり、この第２５タイムスロツトでアンド回路９６
から部分積「Ｆｌ　・ｋｌ」が出力される。従って、ビ
ットに１が系列ｃｈｉＫ関する値を維持する２４タイム
スロツト（第２５か（第４８タイムスロツトまで）の間
で、第１０図に示すように、信号ＦＳ’の各ピットＦ１
乃至Ｆ２４とフィルタ係数の最下位ビットに１との部分
積「Ｆｌ−ｋｌｏ」乃至［Ｆ２４・ｋ＋Ｊがアンド回路
９６で順次求められる。フィルタ係数の他のビットに２
乃至に７と信号ＦＳ’との乗算も上述と同様にして各部
分Ｍ２乃至Ｍ７のアンド回路９７乃至９９で夫々実行さ
れる。ただし、信号ＦＳ’を遅延回路１００，１０１．
１０２・・・で順次遅延したものと各ピットに２乃至に
７とを乗算するため、演算タイミングは第１０図に示す
ように順次ずれている。

第１０図のＳＨｉ乃至ＳＨ９の欄には、信号ｓｕ１及び
この信号ＳＨＩを遅延回路’１０９，１１０゜１１１・
・・１１２で順次遅延した信号ＳＨ２乃至ＳＨ９の状態
が示しである。遅延回路１０９から出力される信号ＳＨ
２は信号ＳＨ［よりもｌタイムスロット遅れており、遅
延回路１１０から出力される信号ＳＨ３は信号ＳＨＩよ
りも２タイムスロツト遅れている。また、部分Ｍ６内の
遅延回路（図示せず）から出力される信号ＳＨ８は、部
分Ｍｌ乃至Ｍ６内の遅延回路１０９，１１０．ＩＮ・・
・及び遅延回路１１８によって信号ＳＨ１を７タイムス
ロツト遅延したものである。部分Ｍ７の遅延回路１１２
から出力される信号ＳＨ９は信号ＳＨ８を更に１タイム
スロツト遅延・したものである。

第２５タイムスロツトでは、信号ＳＨ１の′０”によっ
て部分Ｍ１のアンド回路１０６が不能化され、アンド回
路９６から出力される部分積「Ｆ、・ｋｌＪが切捨てら
れる。このとき部分Ｍ２乃至Ｍ７では演算タイミングが
先行する系列ｃｈ４の部分積を求めておシ、系列ｃｈ４
に関する乗算結果が乗算器５１から出力される。

次の第２６タイムスロツトでは、信号５Ｈ２０″ｏ″に
よって部分Ｍ２のアンド回路１０７が不能化され、アン
ド回路９６から出方された部分積「Ｆ、・ｋＪとアンド
回路９７から出力された部分積ｒＦ＋・ｋｚＪの和すな
わち加算器１０３の出力が切捨てられる。このとき部分
Ｍ３乃至Ｍ７では系列Ｃｈ４の部分積を求めており、系
列ｃｈ４に関する乗算結果が乗算器５１から出力される
。

以後、第３１タイムスロツトまで、信号ｓＨ１の遅延信
号ＳＨ３・・・によって系列ｃｈ１に関する乗算結果が
切捨てられる。すなわち、第３１タイムスロツトでは、
信号ＳＨｊを６タイムスロツト遅延した信号５Ｉｊ７（
図示せず）によって部分Ｍ６の加算器（図示せず）の出
力が禁止される。このとき、この部分Ｍ６の加算器から
は「Ｆ６・ｋ１十Ｆｓ−に２＋Ｆ４−に３＋Ｆ、−に４
＋Ｆ２−に５＋Ｆ、−ｋｓＪなる部分積の和が出力され
ている。第１０図を参照するとｒＦｓ・ｋ、Ｊ、Ｉ’Ｆ
ｓ・ｋ、Ｊ、「Ｆ４・ｋａＪ　・・・　は第３０タイム
スロツトのときの部分積であるが、前述の通シ、部分Ｍ
ｌ乃至Ｍ５の部分積の和は遅延回路１１７で１タイムス
ロツト遅延されるので、部分Ｍ６からは第３１タイムス
ロツトで出力される。

第３２タイムスロツトでは、部分Ｍｌ乃至Ｍ７では系列
ｃｈ１の乗算結果の切捨ては行なわれない。

従って、部分Ｍ７の加算器１０５がらはｒＦｔ・ｋｌ　
＋Ｆ６・ｋ２＋Ｆ、・ｋ３＋・・・十Ｆ、−に、Ｊなる
部分積の和が出力される。しかし、この加算器１０５の
出力は排他オア回路１１９及び加算器１２０を経由して
アンド回路１２４に入力されており、このアンド回路１
２４の他の入力に加わる信号ＳＨ５の０”によって禁止
される。従って、第３２タイムスロツトでも系列ｃｈ１
の乗算結果は切捨てられる。前述の通り、この第３２タ
イムスロツトまでは、演算タイミングが先行する系列ｃ
ｈ４の乗算結果が乗算器５１から（その出力回路である
オア回路１２７から）出力される。

第３３タイムスロツトから第４８タイムスロツトまでは
信号ＳＨＩ乃至５Ｈｆ３はすべて１”であり、アンド回
路１０６，１０７，１０８．・・・１２４がすべて可能
化されている。従って、この間は、部分Ｍｌ乃至Ｍ７で
求めた系列ｃｈｌに関するすべての部分積の和が乗算器
５１から出力される。

第４９タイムスロツトから第５６タイムスロツトにおい
て信号ＳＨｌ乃至ＳＨ８が順次゛０”となるが、これは
次の系列ｃｈ２に関する部分積を切捨てるために作用し
、系列ｃｈｊに関する乗算結果は乗算器５１から確実に
出力される。従って、系列Ｃｈ１に関する実質的な乗算
結果は第３３タイムスロツトカら第５６タイムスロツト
までの２４タイムスロツトにおいて乗算器５１から出力
される。

系列ｃｈｊに関するシリアル乗算出力の各ビット８１乃
至ＳＺａのタイミングを第１０図のＭｏｕｔの欄に示す
。第３３タイムスロツトで出力される乗算結果の最下位
ビットＳ１は、上述から明らがなよ、うに、下記のよう
な部分積の和から成る。更に、ｓ２１　ｓ３．　”’　
８２１　ｒ　８２２　＋　８２３は下記の通りである。

Ｓ、＝Ｆ８・ｋ１＋Ｆ７・ｋ２＋Ｆ６・ｋ３＋・・・十
Ｆ２・ｋ７Ｓ２＝Ｆ９・ｋ、十Ｆ８・ｋ、＋Ｆ、・ｋ３
＋・・・十Ｆ３・ｋ７３ｓ＝Ｆｌｏ−ｋｌ＋ｐ、−に２
＋Ｆ８−に３＋−−−＋Ｆ４−に？８２１”Ｆ２４・ｋ
５＋Ｆ２３・ｋ６＋Ｆ２２・ｋ７８２２””Ｆ’１４・
ｋ６＋Ｆ２３°に７Ｓ　２３　”　Ｆ２４・ｋ７尚、信号ＦＳ’の最上位ビットＦ２４は加算器４８の出
力のサインビットの部分であり、正のとき“０″がその
まま排他オア回路９０を通過し、負のときは”ｌ”が排
他オア回路９ｏで反転されてｏ”とされるので、Ｆ２４
は常にＯ１１である。

第１０図から判かるように信号ＳＨ９は乗算出力の最下
位ビット防のタイミングで０”となる。

従って、この信号ＳＨ９をインバータ１３７で反転した
ものをアンド回路１２５に入力することにより、加算器
１２０における２の補数変換のための最下位ビットへの
１加算を行なうことができる。

また、オール″０”検出のだめのループ１３０゜１３１
．１３２のアンド回路１３１には信号ＳＨ９が入力され
ている。第１０図から判るように、信号ＳＨ８は乗算出
力の最下位ビット（８１）の直前で”０”となる。従っ
て、新たな乗算結果が加算器１０５から出力される直前
に（例えば第３２タイムスロツトで）ループ１３０，１
３１，１３２がリセットされる。そして、加算器１０５
から出力される乗算結果のどのビットもθ″の場合は、
乗算出力の最上位ピッ）（Ｓｚｓ）の出力タイミングの
次のタイムスロット（例えば第５６タイムスロツト）で
は依然として遅延回路１６２から０″が出力されている
。このように、シリアル乗算出力の最上位ピッ）（８２
３）のタイミングの次のタイムスロットで、乗算出力の
全ビットが０”か否かが正式に判かる。このとき、信号
ＳＨ８をインバータ１６５で反転した信号によってアン
ド回路１６４が可能化され、乗算出力のサインビットを
示すデータが選択される。前述の通り、このサインビッ
トデータは通常は排他オア回路１２１の出力信号である
が、乗算出力がオール″′０”のときは遅延回路１３２
の出力６０”にもとづき強制的に０”にされる。

こうして、オア回路１２７を経由して加算器４９のＡ入
力に与えられる乗算器５１の出力は、最下位ビットから
順に現われる２３ピツトのシリアルデータＳ１乃至８２
３であり、その次のタイムスロットにサインビットが割
当てられているものである。

また、負の値に関してはこれらの乗算出力データＳｌ乃
至８２３は２の補数形式で表現されている。

一方、加算器４９のＢ入力に遅延回路５２から与えられ
る楽音信号ｄＦｓは第１０図のようになっている。すな
わち、第１乃至第２４タイムスロツトの間で入力端子Ｆ
Ｓ’−ＩＮに与えられた系列Ｃｈ１の楽音信号ＦＳが遅
延回路５２で３２タイムスロツト遅延されることにより
、遅延回路５２からは第３３乃至第５６タイムスロツト
の間で系列Ｃｈ１の楽音信号ｄＦｓが出力される。従っ
て、加算器４９のＡ入力とＢ入力に加わる信号の系列は
一致しており、同じ系列の乗算器出力と楽音信号とを加
算することができる。ところで、楽音信号の最下位ビッ
ト（ＬＳＢ）（これは信号ＦＳ’のビットＦｌと同じ重
みである）の重みを１０進数の「ｌ」とした場合、乗算
器５１の出力の最下位ビットＳ１の重みも１０進数のｒ
ｌＪである。このビットＳＩは前述の通り［Ｆ８・ｋ１
＋・・・十Ｆ２・ｋ７Ｊなる部分積の和から成るもので
ある。ここで部分積［Ｆ鵞・ｋ７Ｊに注目してみると、
ビットＦ、はビットＦ。

のｌビット上であるため１０進数の「２」の重みであり
、「Ｆ２・ｋｙｊが１０進数の「１」の重みであること
からビットに７は１０進数ｒｏ、５Ｊの重みであること
がわかる。このように、フィルタ係数ｋｌ〜に７の最上
位ビットに７の重みがｒ　Ｏ１５Ｊとなるように演算処
理が施されている。このことは、フィルタ係数の絶対値
が１未満の数であることを意味する。

加算器４９の出力が出力端子ＦＳ−ＯＵＴを経由して次
段のフィルタユニ２）Ｆ２に入力される。

次段のフィルタユニットＬ２では、その入力端子（第７
図のＦＳ−ＩＮに相当するもの）を経由して前段のフィ
ルタユニツ）Ｌｌから与えられる楽音信号及びシフトレ
ジスタ（第７図のＳＲ１乃至ＳＲ８に相当するもの）に
記憶されたフィルタ係数等にもとづき前述と同様の演算
を行なう。ただし、各フィルタユニツ）Ｌｌ乃至、Ｒ１
５における入力端子ＦＳ−ＩＮと出力端子ＦＳ−ＯＵＴ
との間の楽音信号の時間遅れが３２タイムスロツトであ
るのに対して、タイミング信号ＬＤ及びＳＨの時間遅れ
は８タイムスロツトであるため、他のユニットＲ２乃至
Ｌ１５のすべてを前述のユニットＬ１と全く同一構成と
すると乗算器（第７図の５１に相当する）におけるフィ
ルタ係数に、−に８と信号ＦＳ’の系列にずれが生じて
しまう。そこで、各ユニットＬ１乃至Ｌ１５の乗算器（
第７図の５１に相当する）におけるフィルタ係数に、−
に、と信号ＦＳ’の系列を一致させるために、シフトレ
ジスタＳＲ１乃至ＳＲ５の出力Ｑとして取り出すステー
ジを各ユニットＬ１乃至Ｒ１５毎に次のように異ならせ
るものとする。すなわち、ユニッ）Ｌｌではシフトレジ
スタＳＲ１乃至ＳＲ８の出力Ｑとして第４ステージの出
力Ｑ４（第９図参照）を取り出しているが、ユニッ）Ｒ
２では第１ステージの出力Ｑ１、ユニットＬ６では第２
ステージの出力Ｑ２、ユニッ）Ｒ４では第３ステージの
出力Ｑ３、ユニットＬ５では第４ステージの出力Ｑ４、
というように、出力Ｑとして取り出すステージを順次ず
らすようにする。

上述のようなディジタルフィルタユニットＬ１乃至Ｌ１
５によって実現し得るフィルタ特性の一例を第１１図に
示す。この特性は、１２０ビツトから成る１組のフィル
タ係数にの値を成る所定の状態に設定することにより実
現される。この例のように、ディジタルフィルタによれ
ば複雑なフィルタ特性が実現可能であり、しかもフィル
タ係数の値を適切に設定することにより望みのフィルタ
特性を確実に実現できる。

第１２図はＦＩＲフィルタの基本構成を示し、第１３図
はＩＩＲフィルタの基本構成を示す。ゲイジタルフィル
タ部１４のフィルタユニットＬ１乃至Ｌ１５としてこの
よりなＦＩＲフィルタあるいはＩＩＲフィルタあるいは
その組合せを用いてもよい。また、第１４図及び第１５
図に示すような高次巡回型ディジタルフィルタ（ＩＩＲ
フィルタの一種）を用いて各ユニットＬ１乃至Ｌ１５を
構成することもできる。第１２図乃至第１５図において
、参照番号１３８，１３９，１４０，１４１を付したブ
ロックのように「遅延」と記入されたブロックは遅延回
路を示し、参照番号１４２，１４３，１４４゜１４５を
付したブロックのように三角形のブロックは乗算器を示
し、参照番号１４６，１４７，１４８．１４９を付した
ブロックのように上記号が記入されたブロックは加算器
を示す。また、乗算器１４２，１４３，１４４，１４５
・・・（入力されるに＋　、　Ｒ２，Ｒ３、・・・Ｋｌ
−、−に’ｌ　’＋　−に／２＋１１＋−に′ｏ、Ｋｏ
Ｉ、ＫＩ１．．・・・はフィルタ係数である。

各乗算器１４２，１４３，１４４，１４５・・・に関連
して、第７図の乗算器５１及びその周辺回路ＳＲ１〜Ｓ
Ｒ８・・・と同様に、複数系列の時分割的なシリアル演
算を可能にする構成が採用されることはいうまでもない
。

以上説明したようにこの発明によれば、ディジタルフィ
ルタを用いたため望みの固定フォルマントを容易に実現
することができると共に、ディジタル楽音信号をそのま
まフィルタ装置に入力することができ、ディジタル楽音
発生回路生音色回路との関連を簡素化することができる
。また、ディジタルフィルタ部はＬＳＩ化が可能である
ため、電子楽器全体としてＬＳＩ化可能な部分が増し、
これに伴ない電子楽器におけるアナログ回路部分が一層
縮小化され、全体として製造コストの低減に寄与する。

また、楽音信号及びフィルタ係数の両方をシリアル化し
てディジタルフィルタ部に供給することにより、集積回
路の接続ピン数を縮減することができると共に集積回路
内部での配線数も縮減することができる。更に、ディジ
タルフィルタ内部でのシリアル演算処理によってディジ
タルフィルタの構成そのものも縮小化することができる
。更に、複数系列の楽音信号を１系列のデ・イジタルフ
ィルタ回路によって時分割的にフィルタ処理するように
したため、より一層の小規模化及び低コスト化を達成で
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す電子楽器全体構成ブ
ロック図、第２図は第１図におけるディジタルフィルタ
部の内部構成の一例を示すブロック図、第３図は楽音信
号のシリアル送出状態の一例を示すタイミングチャート
、第４図はフィルタ係数のシリアル送出状態の一例を示
すタイミングチャート、第５図（ａ）はラティス型ディ
ジタルフィルタの基本型式を示すツーロック図、第５図
Φ）及び（Ｃ）はラティス型ディジタルフィルタの基本
型式の等価変換例を夫々示すブロック図、第６図は第２
図におけるフィルタユニットをラティス型フィルタによ
って構成した一例を示すブロック図、第７図は第６図に
おける１つのフィルタユニットの詳細例を示す回路図、
第８図は第７図における主要な信号の発生例を大まかに
示すタイミングチャート、第９図は第７図におけるフィ
ルタ係数記憶用のシフトレジスタの内部構成例を示す回
路図、第１０図は第７図における乗算器のシリアル乗算
動作の一例を示すタイミングチャート、第１１図はディ
ジタルフィルタによって実現し得るフィルタ特性の一例
を示すグラフ、第１２図は第２図のフィルタユニットに
応用可能な有限インパルス応答フィル・　タの基本型式
を示すブロック図、第１３図は同じく第２図のフィルタ
ユニットに応用可能な無限インパルス応答フィルタの基
本型式を示すブロック図、第１４図及び第１５図は同じ
く第２図のフィルタユニットに応用可能な高次巡回型フ
ィルタの一例を夫々示すブロック図、である。１０・・・鍵盤部、１１・・・楽音信号発生部、１２・
・・音色選択装置、１３・・・楽音信号振分は及び累算
及びシリアル変換制御回路、１４・・ディジタルフィル
タ部、２０・ン、ブルタ係数外部記憶装置、２１・・・
フィルタ係数切換スイッチ、２２・・・タイミング信号
発生器、２５・・・フィルタ係数内部ＲＯＭ、　２７・
・・フィルタ係数切換スイッチによって制御されるセレ
クタ、Ｌｌ乃至Ｌ　１５　・・・フィルタユニット、５
１．５５・・・乗算器、４８．４９．５０．５６−・・
加算器、５２．５３．５４，５７，５８．５９・・・遅
延回路、６０，６２．６３・・・遅延回路列、６１・・
・ラッチ回路、６４・・・フィルタ係数記憶装置、ＳＲ
ｉ乃至ＳＲ８・・・シフトレジスタ。

Claims

【特許請求の範囲】１、ディジタル楽音信号をシリアルに出力する楽音信号
供給手段と、フィルタ係数をシリアルに出力するフィル
タ係数供給手段と、前記楽音信号供給手段から出力され
た楽音信号と前記フィルタ係数供給手段から出力された
フィルタ係数とにもとづき所定のシリアル演算を実行し
、前記フィルタ係数に応じて前記楽音信号ｔフィルタ制
御した信号を出力する演算手段とを具える電子楽器のデ
ィジタルフィルタ装置。２、前記楽音信号供給手段は、複数系列のディジタル楽
音信号をシリアルに時分割多重化して出力するものであ
り、前記フィルタ係数供給手段は、複数系列のフィルタ
係数をシリアルに時分割多重化して出力するものであり
、前記演算手段は、前記フィルタ係数供給手段から出力
されたシリアルフィルタ係数を入力し、このシリアルフ
ィルタ係数をパラレル変換し、かつパラレル変換したフ
ィルタ係数を各系列毎に記憶し、記憶した各系列のフィ
ルタ係数全容々の系列に対応する前記楽音信号の時分割
タイミングに同期して出力する係数供給制御回路と、前
記楽音信号供給手段から出力されたシリアル楽音信号を
入力すると共に前記係数供給制御回路から出力きれたフ
ィルタ係数を入力し、各系列毎に前記シリアル楽音信号
とフィルタ係数とにもとづき時分割で演算を行ない、そ
の結果、各系列の楽音信号をフィルタ制御した信号を時
分割的に出力するｌ系列弁のシリアル演算回路とを含む
ものである特許請求の範囲第１項記載の電子楽器の元イ
ジタルフィルタ装置。６、前記係数供給制御回路は、前記フィルタ係数供給手
段から出力されたシリアルフィルタ係数を入力し、ｌ系
列弁の前記シリアルフィルタ係数が与えられる毎にこの
フィルタ係数を差動的にラッテするパラレル変換回路と
、前記系列の数に対応するステージをもつシフトレジス
タ全前記フィルタ係数の各ビットに対応して複数具′備
し、ｌ系列分の前記フィルタ係数が前記パラレル変換回
路にランチされる毎にこのパラレル変換回路の出力を前
記各シフトレジスタの所定のステージに夫々取り込み、
かつｌ系列分の前記楽音信号全シリアル送出するのに要
する時間毎に前記シフトレジスタをシフト制御する係数
記憶装置とを含むものである特許請求の範囲第２項記載
の電子楽器のディジタルフィルタ装置。４、前記係数記憶装置は、前記各７フトレジスタにおけ
る堆り込みタイミングとシフトタイミングを前記シリア
ル楽音信号における各ビットデータ送出タイムスロット
に同期して順次ずらして行なうものである特許請求の範
囲第３項記載の電子楽器のディジタルフィルタ装置。５、前記フィルタ係数供給手段は、複数組のフィルタ係
数全土じめ記憶し、音色選択信号に応じて１組のフィル
タ係数をシリアルに読み出す内部記憶装置と、任意のフ
ィルタ係数を記憶しており、これ全シリアルに読み出す
外部記憶装置と、前記内部記憶装置または外部記憶装置
の一方から読み供給する選択装置とを含むものである特
許請求の範囲第１項乃至第４項のいずれかに記載の電子
楽器のディジタルフィルタ装置。６、前記演算手段における前記シリアル演算の型式はラ
ティス型ディジタルフィルタの演算型式にもとづくもの
である特許請求の範囲第１項乃至第４項記載のいずれか
に記載の電子楽器のディジタルフィルタ装置。７、前記演算手段は、前記シリアル演算のだめの回路と
して縦続接続された複数のフィルタユニットを含み、前
記フィルタユニットの各々は、次段のフィルタユニット
からフィードバックされた信号を所定時間遅延する第１
の遅延回路と、前段のフィルタユニットから楽音信号が
人力され、この入力楽音信号を前記第１の遅延回路の出
力信号から減算する第１の加算器と、この第１の加算器
の出力信号に前記フィルタ係数を乗算する乗算器と、こ
の乗算器における演算時間遅れに応じた時間だけ前記入
力楽音信号全遅延する第２の遅延回路と、前記乗算器の
出力と第２の遅延回路の出力とを加算し、その加算出力
を次段のフィルタユニットに与え”る第２の加算器と、
前記第１の遅延回路の出力信号を前記乗算器における演
算時間遅れに応じた時間だけ遅延する第３の遅延回路と
、この第３の遅延回路の出力信号と前記乗算器の出力信
号とを加算し、その加算出力を前段のフィルタユニット
にフィードバックする第３の加算器とを具え、前記第１
の遅延回路における前記遅延時間は前記ディジタル楽音
信号の１サンプリング周期から前記乗算器における演算
時間遅れの２倍の時間を引いた時間である特許請求の範
囲第６項記載の電子楽器のディジタルフィルタ装Ｒ０