JPS5995595A

JPS5995595A - 電子楽器

Info

Publication number: JPS5995595A
Application number: JP57205503A
Authority: JP
Inventors: 知花　昌信
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1982-11-25
Filing date: 1982-11-25
Publication date: 1984-06-01
Also published as: US4539883A; JPH0230032B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ディジタルで発生した栗晋・１６号をアナ
ログ変換して発音する電子楽器に関し、特に複数の合計
のデイノタル楽晋１言号を個別にアナログ変換するもの
に関する。

従来技術電子楽器で発生する楽音信号は、鍵盤、音色、あるいは
効果等、何らかの共通項に従って・友数のグループに分
けて考えることができ、このような楽音のグループを合
計という。−股に、互いに異なる性質の合計に関しては
個別に楽音発生系列が準備される。従って、ディジタル
楽音発生方式の電子楽器においては、設計上適宜に選定
された分類項目に従って分類された複数の合計に関して
個別にディジタル楽音発生回路（あるいはチャンネル）
が設けられ、これらの各合計毎にデイノタルステムの相
違に応じて「オーケストラ系」あるいはＩスにシャル系
」あるいは「ノリセット系」あるいは「カスタム系」等
々と適宜に名づけられてお見　とれらの系毎に音色、音
量、効果等の選択スイッチ類が分類配列されている。と
ころで、複数の合計の各々につき個別にディジタル楽音
信号を発生しなければならないため、ディツタルーアナ
ログ変換回路を如何にして設けるべきか、という問題に
直面する。充分な分解能及びグイナミノクレンジを保持
してディジタル楽音信号をアナログ変換するためには、
多ビツト入力型の高価なディツタルーアナログ変換器（
以下、Ｄ／Ａ変換器という）が必要であるが、このよう
なり／Ａ、５換器を多数使用することはコスト及び回路
規模の面で好ましくない。しかるに、次のような理由に
よって、複数音群を含む電子楽器においては合計毎に個
別にディジタル−アナログ変換を行ない、必要な合計毎
に分離された状態でアナログ楽音信号を生ぜしめなけれ
ばならなかった。その１つは、左、右、中央等複数のス
ピーカに合計毎のアナログ楽音信号を振９分けることに
よって音響効果を高めたい、もう１つは、合計毎にアナ
ログ楽音信号の音量調整を異ならせたい、もう１つは、
特定の合計に対してアナログ’Ｊｋ　’ｔｅ信号の経路
で変調効果を付与したい、等の要求があるためである。

そのため、従来は、コスト及び回路規模の面で多少の欠
点がめっても、各合計毎に複数のＤ／Ａ変換器を１更用
せざるを得なかった。

発明の目的この発明は上述の点に鑑みてなされたもので、少数個の
Ｄ／Ａ変換器を用いて効率的にかつ低コストでディフタ
ル／アナログ変換を行い得るようにした電子楽器を提供
しようとするものである。

この発明によれば、各音群に対応するデ・１ノタル某音
信号を所定の態様に従って所定数のグループに分配して
混合する分配混合手段と、この分配混合手段から出力さ
れた各グループのデイノタル楽音信号を時分割多重化す
る時分割多重化手段とが設けられ、この時分割多重化手
段から出力されたディジタル楽音信号をＤ　／　Ａ変侠
器に入力してアナログ信号に変遺する。更に、時分割多
重化手段とＤ／Ａ変換器との間に無効ビット除去回路が
設けられ、Ｄ／Ａ変換すべきディジタル楽音信号の上位
の無効ビットを除去し、無効ビットを除去した（Ｄ／Ａ
変換すべき本来のディジタル楽音信号より少数ビットの
）ディジタル信号がＤ／Ａ変換器に入力される。Ｄ／Ａ
変換器の出力アナログ信号は、除去した無効ビット数に
応じて分圧され、その結果、Ｄ／Ａ変換すべき本来のデ
ィジタル楽音信号に対応するアナログ某音信号が得られ
る。

実施例以下添付図面を参照してこの発明の一実施例を詳細に説
明しよう。

第１図に示された電子楽器は、ソロ鍵盤１０、上鍵盤１
１、下鍵盤１２、ペダル鍵盤１６を具えている。キーア
サイナ１４は鍵盤１０〜１６における鍵の抑圧、離謎を
検出し、押圧鍵を複数の楽音発生チャンネルのいずれか
に割当てる。ファンクションスイッチ部１５は、自動ベ
ースコード演奏及ヒアルペソヨ演奏等のだめのモード選
択スイッチを含んでいる。自動ベースコード及びアルペ
ソヨ回路１６はファンクンヨンスイッチ部１５で選択さ
れたモードに従って動作し、キーアサイナ１４から与え
られる押圧鍵情報を利用して自動ベース音、コード音あ
るいはアル被ノヨ音に相当するキーコードを作り、この
キーコードをキーアサイナ１４に与える。キーアサイナ
１４では、自動音のそ−コードを所定の楽音発生チャン
ネルに割当てる。

大別して３つの楽音発生系統Ａ、Ｂ、Ｃが準備されてお
り、夫々の系統は１乃至複数の所定の前群に対応してい
る。、Ｊｌの楽音発生系統Ａに対応して位相発生器１７
と楽音発生演算器０Ｐ−Ａが設けられておシ、この系統
は上鍵盤オーケストラ系、下鍵盤オーケストラ系、上鍵
盤スペシャル系、下鍵盤スペシャル系と便宜上名づけだ
４つの前群のだめに利用される。第２の楽音発生系統Ｂ
に対応して位相発生器１８と楽音発生演算器０Ｐ−Ｂが
設けられておシ、この系統はソロ鍵盤系、上鍵盤カスタ
ム系、ペダル鍵盤カスタム系、ベース系、アルベノヨ系
と便宜上名づけだ５つの前群のために利用される。第３
の楽音発生系統Ｃに対応して可変のテンＩクロック発振
器１９とリズムセレクタ２０、リズムパターン発生器２
１、リズム音発生ディジタル演算器０Ｐ−Ｃが設けられ
ており、この系統はりズムＩ系、リズム■系と便宜上名
づけだ２つの前群（自動リズム音の前群）のために利用
される。

上述の各前群の特徴について説明すると、オーケストラ
系は持続音系の音色（例えばフルート等の管楽器系音色
など）に対応する前群であバかつ複音発生が可能なもの
である。上鍵盤１１及び下鍵盤１２の押圧鍵に対応する
楽音がこの前群で発生され、どちらの鍵盤に対応してい
るかによって上鍵盤オーケストラ系または下鍵盤オーケ
ストラ系に分類される。スペシャル系は減挾音系の音色
（例えばピアノ等）に対応する前群であシ、かつ複音発
生が可能なものである。上鍵盤１１及び下鍵盤１２の押
圧鍵に対応する楽音がこの前群で発生され、どちらの鍵
盤に対応しているかによって上鍵盤スペシャル系または
下鍵盤スペシャル系に分類される。」二鍵盤カスタム系
は上鍵盤１１の押圧鍵に対応する楽音を単音で（例えば
最高音のみを）発生する前群である。ペダル鍵盤カスタ
ム系はペダル鍵盤１６の押圧鍵に対応する楽音を単音で
発生する前群である。ソロ系はソロΦす盤１０の押圧鍵
に対応する楽音を発生する前群である。

ベース系はベース音（自動ベース音、Ｋダル鍵盤音）に
対応する簀群である。アルペソヨ系は自動アルベソヨ音
に対応する前群でめる。リズムＩ系は、ドラム系（発振
音）のりズムηに対応する前群である。リズム■系は、
シン・くル系（ノイズ音）のリズム音に対応する前群で
ある。

第１及び第２の楽音発生系統Ａ、Ｂでは、キーアサイナ
１４による割当てに従って押圧鍵に対応する楽音を発生
する。キーアサイナ１４は、第１の楽音発生系統Ａに対
して割当てた鍵を示すキ−コードＫＣＡ　と第２の楽音
発生系ｒｌｉ＋ｃ　Ｂに対して割当てた誕及び自動音を
示すキーコードＫＣＢ　とを別々に出力する。第１の楽
音発生系統Ａに対しては、オーケストラ系及びスペシャ
ル系の前群の楽音発生を可能にするために、上鍵盤１１
及び下鍵盤１２の押圧鍵（自動コード音を含む）がキー
アサイナ１４において割当てられ、割当てた鍵を示すキ
ーコードＫＣＡ　が出力される。第２の楽音発生系統Ｂ
に対しては、この系統に対応する前述の５つの前群の楽
音発生を可能にするために、ソロ鍵盤１０の押圧鍵、上
鍵盤１１の単一の押圧鍵、ペダル鍵盤１６の単一の押圧
鍵、ベース音、゛アルペジョ音がキーアサイナ１４にお
いて割当てられ、割当てた鍵及び音を示すキーコードＫ
ＣＢ　が出力される。

各楽音発生系統Ａ、Ｂは夫々複数の楽音発生チャンネル
を含んでおシ、各チャンネルは１個の楽音発生演算器０
Ｐ−Ａ、０Ｐ−Ｂを夫々時分割利用することによシ時分
割的に楽音発生を行なうようにな′りている。キーアサ
イナ１４は、各系統ＡＢ内の各楽音発生チャンネルに割
当てたキーコー１”ＫＣＡ、　ＫＣＢ　を当該チャンネ
ルの時分割タイムスロットに対応して時分割的に出力す
る。

楽音信号発生のだめの時分割処理の時間関係の一例を第
２図に示す。最小のタイムスロットは２相のクロックパ
ルスψに同期して形成されるようになっており、このク
ロックパルスψの周波数は例えば４．８　Ｍ　Ｈｚ　　
であり、］タイムスロット幅は２０８　ｎｓ　である。

時分割処理の１サイクルは９６タイムスロツトから成る
。この１サイクルを８タイムスロツト毎に１２分割し、
１２１１１！Ｉの谷８タイムスロット区間をワードタイ
ムということにする。第２図では、クロックパルスψ及
びタイムスロットのタイムスケールをワードタイムのそ
れよシも拡大して示しである。

１つのワードタイムは、キーアサイナ１４における１チ
ャンネル分の割当て時間に対応する。キーアサイナ１４
では、各楽音発生系統Ａ、Ｂ誓に、１２個の各ワードタ
イム−に対応して夫々異なる鍵もしくは音を割当て、割
当てた鍵もしくは音を示すキー３−ドＫ”Ａ　、ＫＧＢ
　を各ワードタイムに対応して時分割的に出力する。第
１の系統Ａに関しては、上鍵盤１１と下鍵盤１２の押圧
鍵を任意のチャンネル（ワードタイム）に割当てる。第
２の系統Ｂに関しては、各合計毎に所定のチャンネル（
ワードタイム）にそれらの前群に対応する押圧鍵もしく
は音を割当てる。例えば、第２図のＫＫＣＢの欄に示す
ように、第１乃至第４ワードタイムに対応する４つのチ
ャンネルには最大で４音の自動アルペノヨ音（ＡＲＰＩ
〜ＡＲＰ４で示す）が割当てられ、第５乃至第８−ワー
ドタイムに対応する４つのチャンネルには夫々１１６フ
イート乃至２フイートのベース音（ＢＡＳＳ１６’〜Ｂ
　Ａ　Ｓ　Ｓ　２’）が割当てられ、第９及び第１０ワ
ードタイムに対応するチャンネルにはソロ畦盛１０の押
圧鍵が夫夫異なる楽音形成を行なうために二重に割当て
られ（ＳＯＬＯＩ　、５ＯＬＯｎで示す）、第１１ワー
ドタイムに対応するチャンネルには上鍵盤カスタム系（
Ｕ−ＣＵＳ）のだめの単一押圧鍵が割当てられ、第１２
ワードタイムに対応するチャンネルにはペダル鍵盤カス
タム系（Ｐ−ＣＵＳ）の単−押圧鍵が割当てられる。

系統Ｂでは、各ワードタイム（チャンネル）に割当てら
れたキーコードＫＣＢ　にもとづき個々のワードタイム
（チャンネル）では夫々１音うつしか楽音信号を発生し
ないが（従って系統Ｂは最大で１２音の楽音を発生する
）、系統ＡではキーコードＫＣＡ　にもとづき１固々の
ワードタイム（チャンネル）で夫々２音分の楽音信号を
発生する。つまり、１つのキーコードＫＣＡ　に応じて
オーケストラ系とスペシャル系の２種類の楽音信号を発
生する。そのために、系統Ａでは、第２図の第９ワード
タイムに対応してその８つのタイムスロットを拡大して
示すように、１つのワードタイムにおける８つのタイム
スロットをオーケストラ系Ｏとスペシャル系Ｓのために
交互に利用して、夫々都合４つのタイムスロットを使用
して雨音群の楽音信号を１つのキーコードＫＣＡ　に応
じて夫々形成するようにしている。

位相発生器１７．１８は、入力されたギーコードＫＣＡ
　、ＫｃＢ　に応じて、そのキーコードによって示され
た鍵または音の音高に対応する周波数で繰返し変化する
瞬時位相角情￥ｌｊ　ＧＪ　Ａ　ｊ　、　（Ｊ）　Ｂ　
ｉをディジタルで発生する。この位相角情報ＧＪ　Ａ　
ｔ。

ωＢｔの時分割タイミングはキーコードＫｃＡ。

ＫＧＢ　と同じである。っ０、各ワードタイム毎に異な
る誕または皆に対応する瞬時位相角情報Ａ、Ｂ　　が時
分割的に供給される・楽音発生演算器０Ｐ−Ａ、０Ｐ−Ｂは、ディジタルの瞬
時位相角情報０７　Ａ　ｔ、　ＧＪ　Ｂ　ｊにもとづき
ディジタルの楽音信号を発生するものであシ、周波数変
調演算による楽音合成法あるいはディジタル複合波形メ
モリによる楽音発生法など如何なる栗晋発生方法を用い
たものであってもよい。位相角情報へｔ　、　ＧＪ　Ｂ
ｊのほかに、楽音を発生するために必要な情報がキーア
サイナ１４からライン２２を介して演算器０Ｐ−Ａ、０
Ｐ−Ｂに与えられる。

ライン２２に与えられる情報は、例えば、−楽音のエン
ベローノ制御に用いるキーオン信号や、各チャンネル（
ワードタイム）に割当てられたキーコードＫＣＡの所属
鍵盤が上鍵盤であるか下鍵盤であるかを示す信号などで
ある。丑た、音色選択装置２３で選択された音色に対応
する音色パラメータ及び各種タイミング信号がタイミン
グ信号及びパラメータ発生器２４がら発生され、これら
のパラメータ信号及びタイミング信号がライン２５を介
シテ演算器０Ｐ−Ａ、０Ｐ−Ｂに供給される。

音色選択装置２６では、各合計毎に音色及び効果等の選
択が可能である。演算器０Ｐ−Ａ、０Ｐ−Ｂでは、ライ
／２５のパラメータ信号及びタイミング信号を利用して
、各合計毎に選択された音色を付与して楽音信号を発生
する。また、系統Ａの各チャンネルに割当てられた鎚が
上越盤または下鍵盤のどちらに所属するかを示す信号は
ライン２２からライン２２Ａを介して発生器２４にも与
えられる。

系統Ｃにおいて、リズムパターン発生器２１はリズムセ
レクタ２ｏで選択されたリズム種類に従ってリズム音の
発音タイミングを示す・ぐターンパルスをテンポクロッ
ク発振器１９の出力にもとづき発生する。リズム音発生
デイノタル演算器ｏｐ−ｃはリズムパターン発生器２１
から発生されたリズムパターンパルスに従ってリズム音
信号をディジタルで発生するものであシ、デイノタル傾
合波形メモリ、デイノタルノイズ発生器、その細潰算器
を含む。尚、テンポクロック発振器１９の出力はキーア
サイナ１４を介して自動ベースコード及びアルベノヨ回
路１６にも与えられ、自動音の発音タイミングを設定す
るためにも利用される。

各演算器０Ｐ−Ａ乃至ｏｐ−ｃは、各ワードタイムに対
応して発生したデイソタル栗昌信号を各合計毎に加算し
、加算した各合計毎のディジタル楽音信号を時分割多重
化しかつ時間的にシリアル化して送出する。第２図の０
Ｐ−Ａ及び０Ｐ−Ｂの欄に示すように、演算器０Ｐ−Ａ
及び０Ｐ−Ｂは１サンシリングサイクル内で夫々４つの
合弁のディジタル楽音信号を時分割多重化して送出する
。

１つの合弁に対応する１つのディジタル楽音信号は２４
ビツトから成り、これらが２４タイムスロツトを使用し
て時間的にシリアル化されている。

系統Ａの演算器０Ｐ−Ａは、上鍵盤オーケストラ系Ｕ−
ＯＲ，下鍵盤オーケストラ系Ｌ−ＯＲ，上鍵盤スベンヤ
ル系Ｕ−８Ｐ、下鍵盤スペ／ヤル系Ｌ−８Ｐの４つの合
弁の栗晋１コ号を送出する。上述の通シ、演算器０Ｐ−
Ａの内部で谷ワードタイムに対応して発生された複数の
楽音信号が各合弁Ｕ−ＯＲ、Ｌ−ＯＲ、Ｕ−８Ｐ’　、
　Ｌ−８Ｐ毎に加算されて、その結果得られた４独頑の
楽音信号が各音群Ｕ−ＯＲ乃至Ｌ−８Ｐに対応するタイ
ミングで時分割的に出力されるのである。系統Ｂり演算
器０Ｐ−Ｂは、ソロ鍵盤系５ＯＬＯ，上鍵盤カスタム系
Ｕ−ＣＵＳ１アルペノヨ系ＡＲＰ、ペダル鍵盤系Ｐの４
つの合弁の楽音信号を送出する。

詳しくは、第９ワードタイム及び５１↓１０ワードタイ
ムに対応して夫々発生された異なる音質のソロ鍵盤押鍵
音（ｓｏＬｏｉ、ｓｏｒ、ｏｆｆ）が加算され、ソロ鍵
盤系５ＯＬＯの合弁の楽音信号として出力される。第１
１ワードタイムで発生した上鍵盤カスタム系Ｕ−ＣＵＳ
の楽音信号はそのまま上鍵盤カスタム系Ｕ−ＣＵＳＯ合
計の楽音信号として出力される。第１乃至第４ワードタ
イムに対応して発生された自動アルベジョ音信号ＡＲＰ
　１〜Ａ　ＲＰ　４が１まとめにされて、アルペノヨ系
ＡＲＰの前群の某笥信号として出力される。第５乃至第
８ワードタイムに対応して発生されたベース音１ぎ号Ｂ
ＡＳＳ１６’〜ＢＡＳ　Ｓ　２及び第１２ワードタイム
に対応して発生されたペダル鍵盤カスタム系の楽音信号
Ｐ−ＣＵＳが１まとめに７ＪＩＪ算され、ペダルメ盤系
Ｐの前群の楽音信号として出力される。

第２図のｏｐ−ｃの欄に示すように、演算器０ｐ−ｃは
、■サイクル内で２つの前群ＲＨＭＩ。

ＲＨＭｎのディジタル楽音信号を時分割多重化して繰返
し送出する。各前群の２４ビツトの楽音信号が時間的に
シリアル化されでいるのは前述と同様である。ＲＨＭＩ
の出力タイミングでは、リズム■系つまりドラム系のリ
ズム音信号を１まとめに加算したディジタル楽音信号が
出力され、ＲＨＭｌの出力タイミングではリズム■系っ
まりノイズ系のリズム音信号音１まとめに加算したディ
ジクル楽音信号が出力される。

６演算器０Ｐ−Ａ乃至０Ｐ−Ｃから送出されたディジタ
ル楽音信号は夫々ライン２６，２７．２８を介してチャ
ンネルデバイダ２９に与えられる。

テヤンイ・ルデバイダ２９は、後段のディジタル／アナ
ログ変換回路６０を所定のチャンネル数で時分割使用す
るために、各ライン２６，２７．２８の楽音信号を適宜
加算混合しかつ所定の時分割チャンネルに分配するだめ
のものである。ディジタル／アナログ変換回路３０にお
ける時分割チャンネル数は、異なるアナログ信号処理が
施されるべき合計数に従って定唸る。−例として６テヤ
ンネルであり、その１つは右スピーカ３１Ｒで発音すべ
き前群に対応し、もう１つは中央スピーカ３１Ｃで発音
すべき前群に対応し、もう１つは左スピーカ３１Ｌで発
音すべき前群に対応し、もう１つは変調器６２に通すべ
き前群に対応し、もう１つは音量調節器３６によって独
自に音量調節が施されるべきソロ鍵盤系５ＯＬＯの前群
に対応し、残りは音量調節器６４によって独自に音量調
節が施されるべきリズム系ＲＨＭの前群に対応する。

ディジタル／アナログ変換回路６０における各チャンネ
ルの時分割タイミングを示すと、第２図のＤＡＣチ′ヤ
ンネルの欄のようである。つまり、ｌサイクル（９６タ
イムスロノｌ−）　カ１６　タイムヌロット毎に６分割
され、第１チヤンネルに右スピーカ系の前群Ｒが割当て
られ、第２チヤンイ・ルに変調器系の前群ＭＯＩ）が割
当てられ、第３チヤンネルにソロ鍵盤系の前群５ＯＬＯ
が割当てられ、第４チヤンネルに中央スピーカ系の前群
Ｃが割当てられ、第５チヤンネルにリズム系の前群ＲＨ
Ｍが割当てられ、第６チヤンネルに左スピーカ系の前群
りが割当てられる。チャンネルデバイダ２９は、入力ラ
イン２６，２７．２８に与えられた１０種類の前群（Ｕ
’−ＯＲ，Ｌ−ＯＲ，Ｕ−８Ｐ、Ｌ−８Ｐ、５ＯＬＯ，
Ｕ−ＣＵＳ、ＡＲＰ、Ｐ、ＲＨＭＩ、ＲＨＭｎ）の楽音
信号を上述の６つの前群（Ｒ，ＭＯＤ、５ＯＬＯ，Ｃ，
ＲＨＭ、Ｌ）に再編成し、各々を６つの時分割チャンネ
ル（第２図のＤＡＣテヤンイ・ル）に割当てて出力する
。第３チヤンネルに割当てられるべきソロ鍵盤系の前群
５ＯＬＯは、入力ライン２７に与えられたソロ鍵盤系の
前群５ＯＬＯの楽音信号のみから成る。

第５テヤンイ・ルに割当てられるべきリズム系の前群Ｒ
ＨＭは、入力ライン２８に与えられたリズムＩ系及びリ
ズム音信号の前群ＲＨＭＩ、ＲＨＭＩＩの楽音信号を加
算したものから成る。第１．第２゜第４．第６チヤンネ
ルに対応する各前群Ｒ，ＭＯＤ、Ｃ，Ｌには、入力ライ
ン２６〜２８に与えられるｌｏ柚類の各音群に対応して
音色選択装置２６で現在如何なる音色が選択されている
かに応じて、入力ライン２６〜２８のｌｏ１ｍ類の前群
の１乃至複数が加算的に分配割当てされる。そのために
、選択された音色に対応するタイミング信号及びパラメ
ータ信号が発生器２４からライン２５を介してチャンネ
ルデバイダ２９に与えられるようになっている。

ディジタル／アナログ変換回路６０では、チャンネルデ
バイダ２９による分配割当、てに従って、１個のディジ
タル／アナログ変換器を時分割使用して各前群Ｒ，ＭＯ
Ｄ、５ＯＬＯ，Ｃ，ＲＨＭ。

Ｌのディジタル楽音信号をアナログ変換し、アナログ変
換された楽音信号を各前群毎にホールドし、各前群のア
ナログ楽音信号をパラレルに出力する。

右スピーカ系Ｒのアナログ楽音信号はエキスプレッショ
ン回路６５を経由して右スピーカ３１Ｒのためのオーデ
ィオ増幅器３６Ｒに与えられる。変調器系ＭＯＤのアナ
ログ楽音信号は変調器６２に加えられ変調効果が付与さ
れる。例えば、変調器６２は入力信号を３系列に分けて
各系列毎にＢＢＤ（バケツ・ブリゲート・デバイス）等
を用いて異なる位相変調を施し、アンサンプル効果を得
るようにするものである。変調器６２の各出力信号はエ
キスプレッション回路６５を経由して音量調節器６７で
個別に音量調節され、各スピーカ６１Ｒ９３１Ｃ，３１
Ｌに分配される。ソロ鍵盤系５ＯＬＯ。

中央スピーカ糸Ｃ及びリズム系ＲＨＩＶｆのアナログ楽
音信号はエキスプレソンヨン回路６５を経由して中央ス
ピーカ３１Ｃのためのオーディオ増幅器３６Ｃに印加さ
れる。前述の通り、ソロ鍵盤系５ＯＬＯとリズム系ＲＨ
Ｍｉ／ｉ音量調節器３３．３４によって個別に音量調節
される。左スピーカ系りのアナログ楽音信号はエキスプ
レッション回路３５を経由して左スピーカ３１Ｌのだめ
のオーディオ増幅器３６Ｌに印加される。周知のように
、エキスプレッション回路６５は、図示しないエキスプ
レソンヨンペダルの操作に連動して楽音信号の音量を制
御する回路である。

周波数変調演算による楽音合成法を用いた楽音発生演算
器０Ｐ−Ａの一例全第３図に示す。もう一方の演算器０
Ｐ−Ｂも第３図と同様に構成することかできる。

第３図において、演嘗−器０Ｐ−Ａば、オペレータ部６
８と、アルゴリズム切換部６９、前群出力部４０を含ん
でいる。オペレータ部３８は、楽音発生のための周波数
変調演算の基本式を実行するものであり、搬送信号の瞬
時位相角情報として位相発生器１７（第１図）からの位
相角情報ωＡｔＡｔ用し、変調信号の情報としてアルゴ
リズム切換部６９から与えられる任意の波形信号ｆ（ω
ｌ、、１）１使用して演算を行なう。このオペレータ部
ろ８を４タイムスロツトで時分割使用して、選択された
音色に対応する周波数変調演算式を実行する。詳しくは
、８タイムスロツトから成る１ワードタイムにおいてタ
イムスロットを１つおきに利用する方法を用いることに
より、ｌ音につき都合４タイムスロツトヲ使用して楽音
合成を行なう。従って、第２図の第９ワードタイムを例
にして拡大して示したように、１つのキーコードＫＣＡ
に対応する１つの瞬時位相角情報ωＡｔが持続的に与え
られるｌワードタイム（８タイムスロツト）においてタ
イムスロットヲ交互に使用することによりオーケストラ
系Ｏとスペシャル系Ｓ０２種類の楽音信号を）成するこ
とができる。アルゴリズム切換部６９は、４タイムスロ
ツトを使用して実行する周波数変調演算式のアルゴリズ
ムを選択された音色に従って切換えるための回路である
。

オペレータ部６８において、加算器４１では、発生すべ
き楽音の瞬時位相角情報ωＡｔとアルゴリズム切換部６
９から与えられる任意の波形信号ｆ（ω、ｎｔ）とを加
算する。この加算器４１の出力をアドレス信号として正
弦波テーブル４２から正弦関数値が読み出される。従っ
て、正弦波テーブル４２からは周波数変調された信号の
瞬時振幅値ｓｉｎ　（ωＡｔ＋ｆ（ωｒｎＬ））が読み出される。同、リニアの乗算演算を対数の加算に
置換えて演算回路を簡略化する目的で、正弦波テーブル
４２は正弦関数値を対数値で記憶している。尚、周知の
ように、変調信号として加算器４１に加わる波形信号ｆ
（ωｒｌ、ｔ）がセロのときは、位相角情報ωがのみに
よって正弦波メモリ４２が読み出されるので該メモリ４
２からは正弦波信号ｓｉｎωＡｔが読み出される。

加算器４６は、正弦波テーブル４２から読み出された波
形信号に振幅係数を掛けるためのスケーラ手段であり、
前述の通り正弦波テーブル４２から読み吊された波形信
号が対数表現であるため加算器４６による加算演算はリ
ニアの乗算と同等の効果を得る。加算器４６の一方入力
には正弦波テーブル４２の出力が与えられ、他の入力に
は関数発生器４４から振幅係数Ａ　（ｔ）もしくは変調
指数■（りが与えられる。振幅係数Ａ　（ｔ）も変調指
数Ｉ　（を鵬、波形信号のレベルを制御するための係数
であるのに変わりはないが、オペレータ部６８が変調信
号を発生するために機能しているときは変調指数■（１
）といい、それ以外のときは振幅係数Ａ（ｔ）という。

関数発生器４４には、キーアサイナ１４がらライン２２
を介して谷ワードタイム（楽音発生チヤンイ・ル）に割
当てられた鍵の抑圧・離鍵を示すキーオン信号等が与え
られ、がっ、タイミング信号及びパラメータ発生器２４
がらライン２５及びその分岐ライン２５Ａを介して上鍵
盤オーケストラ系Ｕ−ＯＲ，下鍵盤、：ｔ−’ｙストラ
糸Ｌ−ＯＲ１上鍵盤スペシャル系Ｕ−Ｓ　Ｐ、　下鍵盤
スペシャル糸Ｌ−８Ｐに対応して夫々選択された音色に
関するパラメータ信号が所定のタイミングで与えられる
。

第４図に示すように、タイミング信号及びパラメータ発
生器２４は、パラメータ発生器２４Ａとうタイミング発生器２４Ｂとを含んでい杯。音色選択装置
２６で各前群毎に選択された音色及び効果に応じてパラ
メータ発生器２４Ａからパラメータ信号が発生され、タ
イミング発生器２４Ｂに与えられる。タイミング発生器
２４Ｂはこれらのバラメーク信号を各々に所定のタイミ
ングでライン２５を介して送出する。捷だ、タイミング
発生器２４Ｂは、演算器０Ｐ−Ａ乃至ｏｐ−ｃ、チャン
ネルデバイダ２９、ディジタル／アナログ変換回路６０
において各種動作制御のために使用され、かつ、信号発
生タイミングが予じめ定められている各種タイミング１
百号１Ｙ１６等も発生ずる。また、系ＭＡの各楽音発生
チャンネル（ワードタイム）に割当てられた鍵が上鍵盤
または下鍵盤のどちらに所属するかを示す信号が、キー
アサイナ１４からライン２２Ａを介してタイミング発生
器２４Ｂに与えられるようになっており、タイミング発
生器２４Ｂではこの信号に応じて上鍵盤及び下鍵盤の鍵
が割当てられているワードタイム全識別し、上鍵盤のた
めのパラメータ信号並びにタイミング信号と下鍵盤のだ
めの同様の信号とをそれらの鍵盤の鍵が割当てられてい
るワードタイムに対応するタイミングで夫々送出する。

タイミング発生器２４Ｂからライン２５及び２５Ａを介
して第４図の関数発生器４４に与えられるパラメータ信
号は上述のように鍵盤種類が区別された信号である。従
って、系統Ａの各前群Ｕ−ＯＲ，Ｌ−ＯＲ，Ｕ−８Ｐ、
Ｌ−８Ｐに対応して夫々選択された音色に関するパラメ
ータ信号が、それらの前群に対応する楽音信号を形成す
べき適切なタイミングで関数発生器４４に与えられるこ
とになる。関数発生器４４は、ライン２５Ａから与えら
れたパラメータ信号に応じた適宜の時間関数形（一般的
にはエンベロープ波形状）の係数信号をライン２２のキ
ーオン信号にもとづき発生する。ｌワードタイム内にお
ける典型的な係数信号の発生例を示すと、１＠目、３番
目、５番目、７番目のタイムスロットでオーケストラ系
Ｏに対応する３つの異なる変調指数信号Ｉ　（ｔ）と１
つの振幅係数信号Ａ　（ｔ）　ｄ；順番に発生され、２
番目、４番目、６番目、８番目のタイムスロットでスペ
シャル系Ｓに対応する３つの異なる変調指数信号Ｉ　（
ｔ）と１つの振幅係数信号Ａ　（ｔ）が順番に発生され
る。勿論、係数Ａ（ｔ）、　Ｉ（ｔ）の成るものは時間
的に変化せずに一定であってもよい。

関数発生器４４から発生する振幅係数Ａ　（ｔ）及び変
調指数Ｉ　（Ｃ）もまた、対数表現形式であるものとす
る。従って、対数同士の加算により、加算器４６からは
正弦波テーブル４２の出力波形信号に係数を掛けたもの
すなわち１、　（ｔ）ｓｉｎ　（ωＡｔ＋ｆ（ω、、、１））　
　　　またはＡ　（ｔＪｓｉｎ　（ωＡｔ＋ｆ（０ｍ１
））が対数表現形式で出力される。加算器４６から出力
された対数表現形式の信号は対数／リニア変換テーブル
４５でリニア表現形式に変換される。

同、オペレータ部６８においては入出力間に１タイムス
ロツトの時間遅れが設定されているものとする。例えは
、１ワードタイム内の成る１タイムスロツトのタイミン
グで加算器４１に入力された位相角情報ωいに関する演
算結果は、そのｌタイムスロット後に対：！１．／リニ
ア変換テーブル４５から出力されるようになっている。

対数／リニア変換テーブル４５の出力信号はアルゴリズ
ム切換部６９のケート４６．４７に入力される。ケート
４６の出力は加算器４８の一方入力に加わり、加算器４
８の出力はｌタイムスロット分の遅延を行なう遅延回路
４９に加わる。遅延回路４９の出力はｌタイムスロット
分の遅延を行なう遅延回路５０及びセレクタ５１のへ入
力に加わる。遅延回路５０の出力はゲート５２を介して
加算器４８の他の入力に加わる。ケート４７の出力は加
算器５４の一方入力に加わると共に９６ステージのシフ
トレジスタ５６を経由して加算器５４の他の入力に加わ
る。加算器５４の出力は最下位ビットＬＳＢが切捨てら
れることによりｌビット下位にシフトされ（その値がＴ
にされ）、セレクタ５１のＢ入力に与えられる。セレク
タ５１の出力はシフト回路５５で適宜シフトされ、変調
信号ｆ（ωｍｔ）としてオペレータ部６８の加算器４１
に加えられる。

ゲート４６．４７．５２の制御信号、セレクタ５１の選
択制御信号、及びシフト回路５５０ンフト量制御伯号と
しては、タイミング発生器２４Ｂ（第４図）からライン
２５に与えられたパラメータ信号及びタイミング信号の
うち１力走のものがライン２５Ｂ、２５Ｃ，２５Ｄ、２
５Ｅ、２５Ｆを介して夫々与えられる。選択された音色
に従って、ゲ・−ｌ−４６、４７、５２ｆ：所定のタイ
ミングで開き、かつセレクタ５１で所定の入力（Ａまた
ばＢ）を選択し、かつシフト回路５５で所定量の数値シ
フトを行なうことにより、該音色に対応する周波数変調
演算のアルゴリズムを任意に／ｌｌｉ制御するようにな
っている。

成るタイムスロットにおけるオペレータ部６８の出力信
号をそのままその次のタイムスロットの変調信号ｆ（ω
ｍｔ）として用いる場合は、ゲート４６を開き、ゲー１
−５２　’、ｒ：閉じて、オペレータ部６８の出力信号
をゲート４６及び加算器４８を通過させて遅延回路４９
に導き、そのｌタイムスロット後に該信号が遅延回路４
９から出力されるときセレクタ５１でＡ入力を選択する
。その場合、オペレータ部６８における１タイムスロッ
トの遅れと遅延回路４９における１タイムスロットの遅
れにヨリ、オペｌ／−２部６８の入力タイミングより２
タイムスロツト遅れた信号が変調信号ｆ（ωｍｔ）とし
て入力される。前述の通り、オペレータ部６８における
オーケストラ系Ｏとスペシャル系Ｓの演算夕１ミングは
１タイムスロツトおきに交互に設定されるので、変調信
号ｆ（ｏＪｌｎＬ）の２タイムスロツトの遅れは同じ前
群同士（オーケストラ系０はオーケヌトう系同士で３、
スペシャル系Ｓはスペシャル系同士で、）の演算を確実
にする。つまり、１つの瞬時位相角情報ωＡｔが持続的
に与えられる１ワードタイム（８タイムスロット）にお
いて、この情報ωＡｔ−（ｚ使用して２つの前群すなわ
ちオーケストラ系０とスペシャル系Ｓのための異なる２
つの楽音信号が８個の演算タイムスロットヲ交互に４タ
イムスロットづつ時分割使用して合成されることを可能
にしている。

２つの異なるタイムスロットにおけるオペレータ部６８
の出力信号を加算したものを変調信号ｆ（ωｍｔ）とし
て用いる場合は、ゲート４６と５２を開く。成るタイム
スロットにおけるオペレータ部６８の出力信号がゲート
４６に与えられるとき、その２タイムスロット前におけ
るオペレータ部６８の出力信号（すなわち加算器４８の
出力信号）が遅延回路５０からゲート５２に与えられる
。従って、同じ前群（オーケストラ系０寸たはスペシャ
ル系Ｓ）同士の信号がゲー１−４６．５２’に通って加
算器４８に与えられ、そこで加ｐ−される。

ケート４６を閉じゲート５２のみを開き、遅延回路５０
の出力信号を加算器４８、遅延回路５１を通過させて変
調信号ｆ（ωｍｔ）として用いることも可能である。同
、シフト回路５５ば、変調信号ｆ（ωｍｔ）のレベルシ
フトによって変調度を制御するために設けられたもので
ある。

ゲート４７、シフトレジスタ５３、加算器５４の回路は
、成るタイムスロットに関するオペレータ部６８の演算
結果を同じタイムスロットに関する演算のための変調信
号ｆ（ωｍ”）としてフィードバンクするための回路で
ある。同じタイムスロットの変調信号としてフィードバ
ックすべき信号がオペレータ部６８から出力されたとき
ゲート４７を開き、その出力信号を加算器５４及びシフ
トレジスタ５３に入力する。シフトレジスタ５３は入力
された信号をクロックパルスφに送って９６タイムヌロ
ソト遅延し、加算器５４に入力する。従って、加算器５
４には同じタイムスロットに関する今回のオペレータ部
６８の出力信号とその１ザイクル前のオペータ部３８の
出力信号とが人力される。この加算器５４の出力信号が
セレクタ５１に入力される際に１ビツト下位にシフトさ
れるので、事実上、同じタイムスロットに関するオペレ
ータ部６８の前回と今回の出力信号の平均値がセレクタ
５１に人力される。セレクタ５１ではライン２５Ｅの信
号に従って所定のタイミングでＢ入力を選択し、上記平
均値信号を同じタイムスロットに関する演算のための変
調信号ｆ（０ｍ　ｔ）としてオペレータ部６８にフィー
ドバックする。

奇計出力部４０は、オペレータ部６８及びアルゴリズム
切換部６９によって合成した各ワードタイム毎のディジ
タル楽音信号を前群毎にまとめて、第２図の０Ｐ−Ａの
欄に示すような各音群Ｕ−０ＲＬ−ＯＲ，Ｕ−８Ｐ、Ｌ
−８Ｐ毎のタイミングで時分割的にかつシリアルに出力
するだめのものである。４つの前群Ｕ−ＯＲ乃至Ｌ−Ｓ
Ｐに対応してレジスタ５６乃至５９が設けられており、
入力信号の取り込み及び記憶内容のクリアを制御するた
めの信号がタイミング発生器２４Ｂ（第４図）からライ
ン２５及び２５Ｇ、２５Ｈ，２５Ｉ、２５Ｊを介して与
えられるようになっている。各レジスタ５６〜５９の出
力信号はセレクタ６１及び６２に入力される。

セレクタ６１の選択制御信号は、ライン２５及び２５Ｋ
を介してタイミング発生器２４Ｂ（第４図）から与えら
れる。セレクタ６１の出力は加算器６０の一方入力に与
えられる。７Ｊ［］算器６０の他の入力にはオペレータ
部６８の出カイ言号がゲート６６を介して与えられる。

ゲート６６の制御信号は、シーイン２５及び２５Ｌを介
してタイミング発生器２４Ｂから与えられる。各ワード
タイムにおいてオーケストラ系及びスペシャル系の楽音
合成演算が夫々終了したタイムスロットにおいてゲート
６６が夫々開かれ、１サンプル点のディジタル楽音信号
が加算器６０に入力される。このとき、ゲート６３で選
択された楽音信号が属する音群のレジスタ（５６〜５９
のうち１つ）の出力信号がセレクタ６１で選択され、加
算器６０に入力される。この加算器６０の出力は、セレ
クタ６１で選択したのと同じ音群のレジスタ（５６〜５
９のうち１つ）に取り込まれる。こうして、１サンプリ
ングサイクルにおいて、同じ前群内の楽音信号が逐次加
算され、各レジスタ５６〜５９に保持される。１サンプ
リングサイクルにおける上記逐次加算が終了すると、各
レジスタ５６〜５９の出力信号はセレクタ６２を介して
シフトレジスタ６４に取り込まれる。同、各レジスタ５
６〜５９における１サンプル点分の逐次加算の終了タイ
ミングは夫々異なっており、後述のシフドレン”スタ６
４のロードタイミングに対応している。そして、成るレ
ジン、り（５６−〜５９のいずれか）におけるｌサンプ
ル点分の加算結果がシフトレジスタ６４にロードされた
ときそのレジスタの記憶がクリアされるようになってい
る。尚、各ライン２５Ｇ〜２５Ｌに与えられる制御信号
は、各音群で選択された音色、並びに各ワードタイムに
割当てられた鍵が上鍵盤または下鍵盤のどちらに所属す
るかに従って、適切なタイミングで発生する。

セレクタ６２は、各音群Ｕ−ＯＲ乃至Ｌ−８Ｐの楽音信
号を２４タイムスロツト間隔で時分割多重化するための
ものである。この時分割多重化を制御するためのタイミ
ング信号がタイミング発生器２４Ｂ（第４図）からライ
ン２５及び２５Ｍを介してセレクタ６２に入力される。

１サンプリングサイクル内の所定の２４タイムスロツト
区間に寂いて音群Ｕ−ＯＲに対応するレジスタ５６の出
力信号を選択し、次の２４タイムスロツトにおいて音群
Ｌ−ＯＲに対応するレジスタ５７の出カケ選択し、次の
２４タイムスロツト区間及び更に次の２４タイムスロツ
ト区間において音群Ｕ−８Ｐ及びＬ　−Ｓ　Ｐに対応す
るレジスタ５８及び５９の出力を夫々選択する。

セレクタ６２の出力は並列入力直列出力型のシフトレジ
スタ６４に入力される。セレクタ６２からは４つの前群
Ｕ−ｏＲ乃至Ｌ−３Ｐのディジタル楽音信号が夫々２４
タイムスロツト幅で時分割的に出力される。１つのディ
ジタル楽音信号のビット数は２４ビツトであり、この２
４ビツトから成るディジタル楽音信号を２４ステージ／
ｌビットのシフトレジスタ６４に並列入力し、クロック
パルスφに従って順次シフトすることにより、該シフト
レジスタ６４の最終ステージから出力ライン２６に対し
て、２４タイムスロツトにわたってシリアル化されたデ
ィジタル楽音信号が与えられる。シフトレジスタ６４の
ロード制御入力にはタイミング信号２４Ｙ２４が与えら
れる。このタイミング信号２４Ｙ２４は第２図に示すよ
うに第２４、第４８、第７２及び第９６タイムスロツト
ぬおいて夫々１タイムスロット幅でパルス発生するもの
である。

第９６タイムヌロソトにおいてタイミング信号２４Ｙ２
４がパルス発生したとき上鍵盤オーケストラ系の前群Ｕ
−ＯＲの楽音信号をシフトレジスタ６４にロードし、そ
れ以後の２４タイムスロツトにおいてこの前群Ｕ−ＯＲ
の楽音信号をライン２６にンリアル出力する。′ｆ、た
、第２４タイムスロツトにおいて信号２４Ｙ２４がパル
ス発生したとき下鍵盤オーケストラ系の前群Ｌ−ＯＲの
楽音信号を／フトレジスタ６４にロードし、それ以後の
２４タイムスロツトにおいて／リアル出力する。

他の前群Ｕ−８Ｐ、Ｌ−８Ｐの楽音信号も同様にして順
次シリアル化し、結局、第２図の０Ｐ−Ａの欄に示した
ようなタイミングで各音群Ｕ−ＯＲ乃至Ｌ−８Ｐの楽音
信号が２４タイムスロツト区間毎に時分割多重化され、
かつ各２４タイムスロツト区間において時間的にシリア
ルに送出される。

ここで、この明細書及び図面におけるタイミング信号の
表示の仕方について説明すると、ｒＹＪＯ後に記された
数字はそのタイミング信号の周期を示し、ｒＹＪＯ前に
記された数字はその周期内におけるパルス発生タイミン
グを示す。従って、タイミング信号１Ｙ１６は、第２図
に示すように、１６タイムスロツトの周期で各周期にお
ける１番目のタイムスロット（つまり第１．第１７．第
３３゜ｉ４９．第６５．第８１タイムスロツト）テパル
ス発生するものである。また、第２図のＩＴ３Ｙ１６の
ように、パルス幅が１タイムスロット以上の場合はｒＹ
Ｊの前にＦＴ、Ｊを含む表示全付加し、これによってパ
ルス発生区間を示す。つまり、タイミング信号１Ｔ６Ｙ
１６は、１６タイムスロツト周期であり、１周期内の１
番目のタイムスロットから３番目のタイムスロットまで
パルスが発生スることを示す。同、第２図においてタイ
ミング信号のパルス表示の上部に付記された数字はｌサ
イクル内のタイムスロット番号を示す。

チャンネルデバイダ２９の一例を第５図に示す。

２４ステージ／１ビツト型の６つのシフトレジスタ６５
−１乃至６５−６は、ディジタル／アナログ変換回路３
０（第１図、第６図）を時分割使用するための６つのチ
ャンネルに対応しており、各チャンネルに対応してこの
チャンネルデバイダ２９において再編成された６つの前
群の楽音信号を夫々記憶するためのものである。分配器
６６は、６演算器０Ｐ−Ａ乃至０Ｐ−Ｃからライン２６
〜２８を介して与えられた１０音群のシリアル楽音信号
を、ディジタル／アナログ変換用の６つのチャンネルす
なわちソフトレジスタ６５−１乃至６５−６に分配する
ためのものである。分配器６６にはライン２６〜２８の
信号が入力され、これら３つの入力ライン２６〜２８の
信号がライン２５Ｎの制御信号に応じて各チャンネルに
対応する６種類の出カラインＬｌ−Ａ乃至Ｌ６−Ａ、Ｌ
ｌ−Ｂ乃至Ｌ６−Ｂ、Ｌｌ−Ｃ乃至Ｌ６−Ｃのいずれか
に夫々分配される。この出力ライン表示において、Ｌ１
〜Ｌ６はディジタル／アナログ変換用の６つのチャンネ
ルの各々に対応することを示し、Ａ〜Ｃは楽音発生系統
Ａ−Ｃ（入力ライン２６〜２８）に対応することを示す
。ライン２５Ｎはタイミング発生器２４Ｂ（第４図）の
出力ライン２５の一部であり、各前群において選択され
た音色に応じて入力ライン２６〜２８の信号を所定の態
様で出力ラインＬ１〜Ａ乃至Ｌ６−Ｃに分配するよう制
御する制御信号が該ライン２５Ｎに与えられる。

−例を示せば、ディジタル系の１０音群をアナログ系の
６音群に対して下記表のように再編成する場合、入力ラ
イン２６に奇弁Ｕ−ＯＲのシリアル楽音信号が与えられ
る２４タイムスロツトにおいてこれを出力ラインＬ１−
Ａ、Ｌ４−Ａ、Ｌ６−Ａに夫々分配し、入力ライン２６
に奇弁Ｌ−ＯＲのシリアル楽音信号が与えられる２４ク
イムヌロノトにおいてこれを出力ラインＬ６−Ａに分配
し、入力ライン２７に奇弁５ＯＬＯのシリアル楽音信号
が与えられる２４タイムスロツトにおいてこれを出力ラ
インＬ　３−　Ｈに分配する。他の奇弁の分配の仕方も
第１表から明らかであろう。

尚、前述の通り、音群再編成の態様は第１表に限定され
ず、選択された音色に応じて様々に異なる。

従って、これに伴ない分配器６６における分配態様も様
々に異なるものとなる。

分配比率設定器６７は、各チャンネル（アナログ系のた
めの奇弁）に分配すべき楽音信号の振幅レベルの比率を
各奇弁（１ｏ音群）毎に夫々可変設定するためのもので
ある。この分配比率は、ライン２５０に与えられる制御
信号によって、１８本の各入力ラインＬ１−Ａ乃至Ｌ６
−Ｃの各々につき、かつ２４クイムヌロノト区間毎の各
時分割タイミングにつき個別に制＠］される。前述同様
に、ライン２５０はタイミング発生器２４Ｂの出力ライ
ン２５の一部であり、各奇弁（１０音群）において選択
゛された音色に応じて任意の分配比率を設定する制御信
号（パラメータ信号）が該ライン２５０に与えられる。

この分配比率設定器６７は、制御ライン２５０に与えら
れた制御信号によって容入カラインＬｌ−Ａ乃至Ｌ６−
Ｃの楽音信号のレベルを制御する乗算器として機能する
。詳しくは、各市算器０Ｐ−Ａ乃至ｏｐ−ｃからライン
２６〜２８に馬えられるシリアル楽音信号の１倍号分の
送出時間２４タイムスロツトにおいては下位ビットから
順にデータがシリアル送出されるようになっており、分
配比率設定器６７はその内部に各人カラインＬ１−Ａ乃
至Ｌ６−Ｃに個別に対応して数タイムスロット分の逐次
遅延を行なう遅延回路とこの遅延回路の任意の遅延段の
出力を選択するセレクタとを含んでいる。そしてライン
２５０に与えられた比率設定パラメータに従って」二記
セレクタで適宜の遅延段の出力全選択する。シリアル楽
音信号は下位ピントから順にデータが並んでいるため、
例えば１タイムスロット遅らせた信号は全く遅延してい
ない信号に比べてその値が２倍にシフトされたことにな
り、また、２タイムスロット遅らせた信号はその値が４
倍にシフトされたことになる。このようにして、ライン
Ｌｌ−Ａ乃至Ｌ６−Ｃの７リアル楽音信号を１乃至数タ
イムスロット遅延させるもしくは全く遅延させない等の
制御を行なうことにより、各々の楽音信号の分配比率が
設定される。

加算器６８−１乃至６８−６及び６９−１乃至６９−６
は、各チャンイ・ルに分配された１乃至複数の楽音信号
を加算混合するだめのものである。

分配比率設定器６７から各チャンネル毎に引き出された
３本の信号ラインは、各チャンイ・ル毎に設けられた加
算器６８−１乃至６８−６に夫々接続される。この加算
器６８−１乃至６８−６においては、同じタイミングで
各チャンイ・ルに分配された各系統Ａ−Ｃの楽音信号が
各チャンネル毎に加算される。加算器６８−１乃至６８
−６の出力は各々に対応する加算器６９−１乃至６９−
６に加えられる。加算器６９−１乃至６９−６の出力は
各々に対応するシフトレジスタ６５〜１乃至６５−６に
入力され、クロックパルスφに従って順次シフトされる
。シフトレジスタ６５−１乃至６５−６の最終ステージ
のｍ力は各々に対応するアンド回路７０−１乃至７０−
６を介して加算器６９−１乃至６９−６の他の入力に夫
々加えられる。

アンド回路７０−１乃至７０−６はタイミング発生器２
４Ｂ（第４図）からライン２５及び２５Ｐ全介して与え
られる制御信号によって制御される。

これらのアンド回路７０−１乃至７０−６は１ザンプリ
ングサイクルの中の所定の７２タイムスロツト区間で可
能化され、残りの２４タイムスロツト区間で不能化され
る。各アンド回路７０−１乃至７０−６に不能化するタ
イミングは、セレクタ７１における各シフトレジスタ６
５−１乃至６５−６の出力信号の選択タイミングに対応
して順次１６タイムスロツトづつずらされる。

アンド回路７０−１が不能化されている２４タイムスロ
ツト区間において、加算器６８−１から出力されたシリ
アル楽音信号は加算器６９−１　’ｔｒ：通過してシフ
トレジスタ６５−１に取り込まれる。

その次の２４タイムスロツト区間においては、シフトレ
ジスタ６５−１の最終ステージから順次出力される２４
ビツトのシリアル楽音信号がアンド回路７０−１’（ｒ
介して加算器６９−ＩＫ加わり、加算器６８−１から与
えられる２４ビツトのシリアル楽音信号と加算され、そ
の加算結果がシフトレジスタ６５−１に逐次取り込１れ
る。こうして、■サンプリングサイクル内の異なるタイ
ミング（４つの２４タイムスロツト区間）において加算
器６８−１から出力される４つの７リアル楽音信号が加
算器６９−１及びシフトレジスタ６５−１のループにお
いて累算され、最終的には、つまりアンド回路７０−１
が不能化される直前においては、当該チャンネル（アナ
ログ系音群）に分配割当てされるべきすべての奇計の楽
音信号を加算したものがシフトレジスタ６５−１の全２
４ステージ咬入っている。、他のチャンネルの加算器６
９−２乃至６９−６及び／フトレジスタ６５−２乃至６
５−６も同様にして累算動作を行なう。同、加算器６８
−１乃至６８−６．６９−１乃至６９−６はシリアル加
算器であり、桁上げ信号を次のタイムスロット（つ捷り
上位ビット）に遅延させて供給する機能及び別のシリア
ル楽音信号に切換わるタイミングでは桁上げ信号を禁止
する機能等を含んでいる。

セレクタ７１は、各チャンネル（アナログ系の奇計Ｒ，
ＭＯＤ、５ＯＬＯ，Ｃ，ＲＨＭ、、Ｌ）に対応するシフ
トレジスタ６５−１乃至６５−６の出力信号を第２図の
ＤＡＣチャンネルの欄に示すようなタイミングで時分割
的に順次選択するためのものである。この選択はカウン
タ７２によって制御される。カウンタ７２はモジュロ６
であり、タイミング信号ＩＹ９６（第２図参照）によっ
て１サンプリングサイクルの初めで周期的にリセットさ
れ、かつタイミング信号ＩＹ９６（第２図参照）によっ
て１６タイムスロツト毎に１カウントアツプを行なう。

デコーダ７６はカウンタ７２の出力をデコードし、デコ
ードされた信号をセレクタ７１の選択制御信号として用
いる。

セレクタ７１の入力Ｏにはシフトレジスタ６５−１の第
１６ステージの出力が加わり、入力ｌにはシフトレジス
タ６５−２の第８ステージの出力が加わり、入力２には
６５−６の第２４ステージの出力が加わり、入力３には
６５−４の第１６ステージの出力が加わり、入力４には
６５−５の第８ステージの出力が加わり、入力５には６
５−６の第２４ステージの出力が加わる。セレクタ７１
ではデコーダ７６の出力（つまりカウンタ７２のカウン
ト値）が「０」のとき人力０を選択し、ｒＪ、「２」、
「３」、「４」、「５」のとき入力ｌ、２゜３．４．５
を夫々選択する。従って、第２図のＤＡＣチャンネルの
欄に示すようなタイミングで各シフトレジスタ６５−１
乃至６５−６の出力（これらは奇計Ｒ，ＭＯＤ、５ＯＬ
Ｏ，Ｃ，ＲＨＭ。

Ｌに対応している）が１６タイムスロツト区間毎に順次
選択される。

■サンプリングサイクルにおける第１タイムスロツトの
時点で、シフトレジスタ６５−１の全２４ステージには
１サンプル点分の最終加算結果の全２４ビツトが入って
いるものとする。前述の通り、シリアル楽音信号は下位
ビットから順に並んでいるため、その時点におけるンフ
トレジスク６５−１の第１乃至第１６ステージＫＶｉ上
記最終加算結果の上位１６ビツトが丁度入っている。従
って、第１乃至第１６タイムスロツトの間でセレクタ７
１の入力０が選択されるとき、シフトレジスタ６５−１
の第１６ステージからは最終加算結果の上位１６ビツト
の信号が下位ビットから順に送出され、これら１６ビツ
トの／リアル楽音信号がセレクタ７１で選択出力される
。同様に、残りの否ンノトレジスタ６５−２乃至６５−
６における最終加算結果の上位１６ビソトを１６クイム
ヌロノトづつ順次ずれたタイミングでセレクタ７１０入
力１乃至５を介して順次選択するために、各シフトレジ
スタ６５−２乃至６５−６の所定のステージの出力が前
述の通りセレクタ７１の各人力１乃至５に接続されてい
る。

セレクタ７１の出力をその壕まディジクル／アナログ変
換回路６０（第１図）に供給し、１６ビツトのディジタ
ル信号をアナログ変換するためのディジタル／アナログ
変換器を用いて各チャンネル毎に時分割的にアナログ変
換を行なうようにしてもよい。しかし、この実施例では
、ディジタル／アナログ変換器の構成をより一層簡単化
するために、セレクタ７１から出力された１６ビツトの
ディジタル信号を１０ビツトの仮数部と３ビツトの指数
部に分解し、１０ビツト入力型の小規模な構成のディジ
タル／アナログ変換器を用いて変換が行なえるようにし
ている。そのために無効ピント除去回路７４が設けられ
ている。

第６図に示された無効ピット除去回路７４において、ク
ロックパルスφによってシフト制御される６ステージ／
１ビツトのソフトレジスタ７５と１０ステージ／１ビツ
トの７フトレジスタ７６とが直列に設けられており、セ
レクタ７１（第５図）の出力がシフｉ・レジスタ７５の
第１ステージに人力される。シフトレジスタ７５の各ス
テージの出力はレジスタ７７に並列的に入力される。レ
ジヌタ７７１／；１１：タイミング信号１６Ｙ１６（第
２図参Ｉ匍によって１６タイムスロノト毎にロード制御
される。成るチャンネルに関する１６ビソトのディジタ
ル楽音信号がシフトレジスタ７５．７６の全ステージに
丁度入ったときレジスタ７７にロード制御信号１６Ｙ１
６が与えられ、７フトレジスタ７５の出力がレジスタ７
７に取り込１れる。従って、ディジタル楽音信号の上位
６ビツトがレジスタ７７に記憶されることになる。レジ
スタ７７の出力はＲＯＭ（リードオンリーメモリ）７８
にアドレス入力される。ＲＯＭ７８は、ディジクル楽音
信号の上位６ビソトのテークの状態にもとづき、このデ
ィジタル楽音信号の上位ビットに位置する無効ビット’
（ｒ検出し、この上位無効ピント数に応じて指数部テー
クＥｌ−３を読み出す。

シフトレンスタフ６の全ステージの出力がセレクタ７９
に入力される。セレクタ７９の選択制御入力にはＲＯＭ
７８から読み出された指数部テークＥ□−３が与えられ
ており、このテークＥ１−３に応じてシフトレジスタ７
６の１つのステージの出力が選択され、仮数部テークＭ
１−□。とじて出力される。指数部データＥニー３は上
位無効ピント数を表わしているので、これにもとづき、
上位の無効ビットを除去したもののうち上位ｌＯピッ）
・ヲ、つまり有効ビットのうち上位１０ピツ）ｋ仮数部
データＭ□−□。とするようにしている。

第２表　　　ＲＯＭ７８第２表はＲＯＭ７８の人出力テーブルの−ψ１ｊ全１ｊ
ヲ示である。５Ｂｉ４サインビツト、ＭＳＢは最上位ビ
ットを示す。サインピッ）ＳＢが０″のときは正、“ビ
のときは負を示す。尚、負の値は２０補数で表わされる
ものとする。楽音イ言号の振幅値の絶対値が小さいもの
ほど上位の無効ヒ゛ノドが多く、絶対値が大きいものほ
ど上位の無効ビットが少ない。正の値においては、”１
″が最上位に位置するビット以下のビットが実質的な値
を示しており、それに加えて、最」二位に位置するビッ
ト“１″の１つ上のビットの０″がザインビットとして
少くとも必要である。従って、無効ピントは、最上位に
位置しているビット”１″の２ビツト上のビット以上の
全ビットである。従って、正の値においては、最上位に
位置するビット”ｌ　”がどのビット位置にあるか全判
断することにより即座に無効ビットが検出できる。例え
ば、楽音信号の上位６ビツトの状態が”ｏｏｏｏｏビの
場合は、上位４ビツトの“００００″′が無効ビットで
ある。以上から明らかなように、正の６ビット位号にお
ける無効ピントの検出パターンは６つの状態、つまり最
上位に位置するピッ）　”　ｌ　”が上から２番目のビ
ット（ＭＳＢ）に有るとき、上から３番目のビットに有
るとき、上から４番目のビットに有るとき、上から５＠
目のビットに有るとき、上から６番目のビットに有ると
き、及び全６ビツトが”θ″のとき、に限られる。上述
と同様に、負の６ビット位号における無効ビットの検出
パターンも６つの状態（この場合ば１″と”０″が逆に
なるので、最上位に位置する”０″のビット位置にもと
つき判断する）に限られる。従って、Ｒ，０Ｍ７８にお
ける無効ビットの検出テーブルは前記第２表に示すよう
になり、−指数部テークＥ１−３として、無効ビット数
を示す３ヒツトの２進化信号”ｏ　ｏ　ｏ　”乃至”１
０１″（１０進では「０」乃至「５」）が読み出される
。例えば上位６ビツトの状態がｏｏｏ１−−”（−は”
１″、”０″のどちらでもよいことを示す）のときは、
無効ビット数が「２」であることを示す指数部テークＥ
よ−３が読み出される。

シフトレジスタ７５．７６では、下位ビットから順に並
んだ１６ビツトの楽音信号が１１シ次シントされてゆく
。所定の１０タイムスロット区間においてｌＯビット分
の仮数部データＭ１−０ｏを取り出すためには、除去す
べき無効ビット数に応じてシフトレジスタ７６の異なる
ステージから出力信号を取り出すようにすればよい。例
えば、指数部デ〜りＥｌ−３の１０進値が「ｏ」のとき
は、除去すべき上位の無効ビットが存在しないことを意
味し、この場合は最上位の１０ビツトを仮数部データＭ
、、ｏとしてセレクタ７９において選択する。そのため
には例えばシフトレジスタ７６の第４ヌテ〜ジの出力を
Ｅｌ−３の「ｏ」に応じて選択し、１チャンネル分の全
１６ビツトの楽音信号がシフトレジスタ７５，７６の全
ステージ（合計１６ステージ）に入ったときにソフトレ
ジスタ７５の全６ステージとシフトレジスタ７６の第１
乃至第４ステージに丁度入っている最上位ｉｏビットの
データを１０タイムスロット区間において７フトンジス
タ７６の第４ステージから下位ビット順にシリアルに取
り出すようにする。同様に、指数部チー７Ｅ□−３のＩ
Ｏ進値が増すに従ってシフトレジスタ７６の後のステー
ジ（例えば「ｌ」のときは第５スデージ、「２」のとき
は第６ステージ、「３」のときは第７ステージ）がら出
力を取り出すようにセレクタ７９で選択動作を行なう。

無効ビット除去回路７４では、仮数部テークＭ１−□。

と指数部テークＥ１−３及びチャンネル番号データＣＨ
ｘを第７図に示すような形式でシリアルに送出する。１
テヤンイ・ル分のシリアルデータの送出に要する１６タ
イムスロツトにおいて、最初の３タイムスロツトで３ビ
ットのチャンネル番号データＣＨｘ　ｆシリアル送出し
、次の３タイムヌロノトで３ビツトの指数部テークＥ１
−３にシリアル送出し、残りのｌＯタイムスロットで１
０ビツトの仮数部データＭ１−□。全７リアル送出する
。

チャンネル番号データＣＨＸ　’にシリアル送出するた
めに、第５図のカウンタ７２に関連して並列入力直列出
力型の３ヌテージ／ｌビツトのシフトレジスタ８ｏが設
けられている。シフトレジスタ８゜はタイミング信号１
６Ｙ１６によってカウンタ７２の出力信号を並列的にロ
ードし、クロックパルスφに従ってシリアル出力する。

シフトレジスタ８゜の出力信号はアンド回路８１に加え
られ、タイミング信号ＩＴ３Ｙ１６（第２図参照）に従
って各チャンネルの１６タイムスロット区間のうち最初
の３タイムスロットの間で選択される。カウンタ７２の
出力によってセレクタ７１の選択が制御されるので、該
カウンタ７２の３ビツトのカウント値は、個々の時分割
チャンネルタイミング（１６タイムスロット区間）のチ
ャンネル番号を示している。従って、アンド回路８１か
らは当該チャンネルタイミングのテヤンイ・ル番号を示
す３ビツトのデータＣＨｘｉ該チャンネルタイミングの
最初の３タイムスロツトでシリアル化した信号が出力さ
れる。このンリアルチャンネル番号データＣＨＸは無効
ビット除去回路７４の出力側に設けられたオア回路８２
（第６図）に加えられる。

第６図において、ＲＯＭ７８から読み出された指数部デ
ータＥ０−３は３ステージ／ｌビツトの並列入力直列出
力型シフトレジスタ８６に並列入力される。このシフト
レジスタ８６は、タイミング信号、５Ｙ１６（第２図参
照）によってＲＯ］Ｖ１７Ｂの出力信号をロードし、ク
ロックパルスφに従ってこの信号をシリアル出力する。

シフ）Ｌ／レジスタ６の出力はアンド回路８４に加えら
れ、タイミング信号４Ｔ６ＴＩ　６　（第２図参照）に
従って各チャンネルの１６タイムスロット区間のうち４
番目から６番目のタイムスロットまでの３タイムスロツ
ト区間で選択される。アンド回路８４の出力はオア回路
８２に加わる。従って、オア回路８２からは、第７図に
示すように、１チヤンネル分の１６タイムスロット区間
の最初の３タイムスロツト区間においてアンド回路８１
から与えられた３ビツトのチャンネル番号データＣＨｘ
がシリアルに出力され、その次の３タイムスロツト区間
においてアンド回路８４から与えられた３ビツトの指数
部データＥ□−３がシリアルに出力される。

この例においては、セレクタ７９からシリアルに出力さ
れる仮数部データＭ１−□０は、１チヤンネル分の時分
割タイミング（１６タイムスロット区間）のうち最初の
１０タイムスロット区間において有効な値をとるように
なっている５、そこで、セレクタ７９の出力信号を６ス
テージ／ｌビットのシフトレジスタ８５で６り・イムヌ
ロソト遅延し、有効な仮数部データＭ１−□。がｌチャ
ンネル分の１６タイムスロット区間のうち最後のｌＯタ
イムスロットで供給されるようにする。このシフトレジ
スタ８５の出力をアンド回路８６に入力し、タイミング
信号７Ｔ１６Ｙ１６（第２図参照）に従って各チャンネ
ルの１６タイムスロット区間のうち最後のｌＯタイムス
ロット区間で有効なｌＯビットの仮数部データＭｌ−１
０’ｌ［”選択する。アンド回路８６の出力はオア回路
８２に加えられる。こうして、第７図に示すように、指
数部データＥ１−３が７リアル送出された直後の１０タ
イムスロット区間において仮数部データＭ□−１ｏがオ
ア回路８２からシ・リアル出力される。こうして、オア
回路８２からは、１チヤンネルにつき第７図に示すよう
な形式で、各チャンネルのシリアルデータＣＨｘ、Ｅ１
−３゜Ｍｌ−□０が１６タイムスロツト毎に時分割的に
出力される。オア回路８２の出力はライン８７を介して
第８図に示すディジタル／アナログ変換回路６０に与え
られる。

第８図において、ライン８７を介してチャンネルデバイ
ダ２９から与えられるシリアルデータ（ずなわちオア回
路８２の出力信号）は１６ステージ／ｌビツトのシフト
レジスタ８８に人力される。シフトレジスタ８８は入力
されたシリアルデータをクロックパルスφに従って順次
シフトする。

シフトレジスタ８８の全ステージの出力がラッチ回路８
９に並列的に入力される。ラッチ回路８９はタイミング
信号１６Ｙ１６によって１６タイムスロツト毎に繰返し
ロード制御されるようになっており、ライン８７を介し
て与えられる１チヤンネル分のシリアルデータがシフト
レジスタ８８の全１６ヌテージに丁度入ったとき、１６
ビノトから成るこれらのデータＣＨｘ、Ｅ１−３．Ｍ１
．０が並列的にランチ回路８９にランチされるようにな
っている。

ラッチ回路８９にラッテされた１０ビツト・の仮数部デ
ータＭ１−０゜はディジタル／アナログ変換器９０に入
力され、アナログ電圧信号に変換される。

ディンタル／アナログ変換器９０から出力でれたアナロ
グ電圧信号は分圧器９１に加わり、ラッチ回路８９から
与えられる指数部データＥ□−３に応じた分圧比で分圧
される。この分圧比は、指数部データＥ１−３の１０進
値がｒＯＪのときはｉ、［Ｊ一、１−４」のときは１６
’　　””のときは面、となるように設定されている。

つまり、仮数部データＭよ一１ｏを選択する際に無効に
した上位ビットの数（この数が指数部データＥ１−３の
１０進値に対応している）を２を底とする指数関数の指
数とし、分圧器９１では仮数部データＭ１−１０のアナ
ログ電圧値をこの指数関数２°′！、たは２１．２２．
２３．２４゜２５　　に応じて分圧するようにしている
。その結果、仮数部データＭ１−□０を得るために無効
にしたビット数分だけ該仮数部データＭ１−１８ｉ下位
ピントにンフトシたディジタル信号、つまりＤ／Ａ変換
すべき本来のティジタル楽音信号、に対応するアナログ
電圧信号が分圧器９１から出力される。

ラッチ回路８９にランチされたテヤンイ、層番号データ
ＣＨｘはデコーダ９２でデコードされる。

デコーダ９２の６本の出力はアンド回路９６−１乃至９
６−６に夫々入力される。アンド回路９６＝１乃至９６
−６の他の入力にはタイミング信号１５Ｙ１６（第２図
参照）が共通に入力されており、この信号１５Ｙ１６の
パルス発生タイミングでデコーダ９２の出力信号が選択
され、ザンプルホールド回路９４−１乃至９４−６のサ
ンプリング制御入力に与えられる。ザンブルホールト回
路９４−１乃至９４−６は各チャンネル（６つの合計Ｒ
乃至Ｌ）に夫々対応して設けられており、各チャンネル
に対応するデコーダ９２の出力がそれに対応するサンプ
ルホールド回路９４−１乃至９４〜６のサンプリング制
御入力となるようになっている。サンプルホールド回路
９４−１乃至９４−６のアナログ信号入力には分圧器９
１の出力信号が共通に入力される。これにより、分圧器
９１の出力アナログ電圧信号はチャンネル番号データＣ
ＨＸによって指定された１つのチャンネルに対応するサ
ンプルホールド回路（９４−１乃至９４−６のうち１つ
）にサンプリングされ、次のサンプリングタイミングが
到来する捷で、つまり１サンプリングサイクル（９６タ
イムスロツト）の間、ホールドされる。こうして、１サ
ンプリングサイクルの間で時分割的にアナログ変換され
た各テヤンイ、ル（合計Ｒ，ＭＯＤ、５ＯＬＯ，Ｃ，Ｒ
ＨＭ。

Ｌ）の楽音信号が各々に対応するサンプルホールド回路
９４−１乃至９４−６でホールドされ、持続的なアナロ
グ楽音信号として送出される。

発明の詳細な説明したようにこの発明によれば、ディジタル／アナ
ログ変挨器を時分割使用するようにしたので、楽音信号
のディジタル／アナログ変換を低コストで行なうことが
できる。壕だ、分配混合手段によって、複数の系列（合
計）のティジタル楽跨信号全所定の態様で所定数のグル
ープ（アナログ系合計）に分配して混合し、その後にデ
ィジタル／アナログ変換を行なうようにしたので、ディ
ジタル系の合計に比べて数少ない必要最小限のアナログ
系合計に対応してＤ／Ａ変換用のタイムスロノトヲ設定
すればよいことになり、効率的なり／Ａ変換が可能とな
る。すなわち、Ｄ／Ａ変換用の時分割チャンネル数が必
要最小限となることによって、時分割チャンネルの時間
幅に余裕をもたせることができると共に時分割変換処理
１サイクルの時間を適切にとることができ、Ｄ／Ａ変換
器に高速性能を要求することなく（／・−ドウエアに負
担をかけることなく）、かつ適正なサンプリングサイク
ルの設定によって忠実性が損われることもなく、効率的
なり／Ａ変換が可能である。更に、Ｄ／Ａ変換すべきテ
ィジタル楽音信号の無効ピノ）ｋ除去する手段を設け、
Ｄ／Ａ変換すべきティジクル楽音信号のビット数よりも
少数のビットから成るディジタル信号（無効ビットが除
去されたディジタル信号）を求め、この少数ビットのテ
ィジタル信号’ｋＤ／Ａ変換器に入力し、そのアナログ
出力電圧を除去した無効ビット数に応じて分圧すること
によりアナログ楽音信号ヲ得るようにしたため、Ｄ／Ａ
変換器を小規模にすることができ、より一層低コストに
することができる。

【図面の簡単な説明】

第１図はこの発明に係る電子楽器の一実施例を示すブロ
ック図、第２図は同実施例における各種信号及び動作の
タイミングを例示するタイミングチャート、第３図は第
１図における楽音発生演算器の一例を示すブロック図、
第４図は第１図におけるタイミング信号及びパラメータ
発生器の一例を示すブロック図、第５図は第１図におけ
るチャンネルデバイダの一例を示すブロック図、第６図
は第５図における無効ビット除去回路の一例を示すブロ
ック図、第７図は第６図の無効ビット除去回路から送出
される１チャンネル分の信号の状態を示すタイミングチ
ャート、第８図は第１図におけるディジタル／アナログ
変換回路の一例を示すブロック図、である。１４・・・キーアサイナ、Ａ、Ｂ、Ｃ・・・楽音発生系
統、１７．１８・・・位相発生器、０Ｐ−Ａ、０Ｐ−Ｂ
、０Ｐ−Ｃ・・・楽音発生用の演算器、２６・・・音色
選択装置、２９・・・チャンネルデバイダ、６０・・・
ディジタル／アナログ変換回路、６５−１乃至６５−６
・・・シフトレジスタ、６６・・・分配器、６７・・・
分配比率設定器、６８−１乃至６８−６．６９−１乃至
６９−６・・・加算器、７１・・・セレクタ、７２・・
・カウンタ、７６・・・デコーダ、７４・・・無効ビッ
ト除去回路、９０・・・ディジタル／アナログ変換器、
９１・・・分圧器、９４−１乃至９４−６・・・サンプ
ルホールド回路。特許出願人　　日本楽器製造株式会社代理人　飯塚義仁

Claims

【特許請求の範囲】１　鍵あるいはスイッチの操作に応じてディジタル某音
信号を発生する系列を複数具えた楽音発生手段と、前記
ディジタル某音信号を所定の態様に従って所定数のグル
ープに分配して混合する分配混合手段と、この分配混合
手段から出力された各グループのディジタル某音信号を
時分割多重化する時分割多重化手段と、この時分割多重
化手段から出力されたディジタル某音信号をアナログ信
号に変換するディジタル／アナログ変換手段ト、？ニー
のアイソタル／アナログ変換手段から時分割的に出力さ
れたアナログ某音信号を前記各グループ毎にサンプルホ
ールドする手段とを具える電子楽器。２　前記分配混合手段は、前記各系列のディジタル某音
信号を前記各系列に対応して選択された音色に応じた態
様で前記所定数のグループに分配する分配手段と、前記
各グループ毎の前記デイノタル楽音信号を前記選択され
た音色に応じた比率で混合する混合手段とを含むもので
ある特許請求の範囲第１項記載の電子楽器。６　前記混合手段は、前記分配手段によって前記各グル
ープに分配された個々のデイノタル某音信号の振幅を前
記選択された音色に応じた比率で制呻する比率設定手段
と、この比率設定手段から出力されたデイノタル楽廿信
号を同一グループ同士で加算する加算手段と、前記谷グ
ループ毎に設けられ、前記加算手段から出力された各グ
ループ−毎の加算結果を夫々に一時記憶する４Ｎ？の記
憶手段とを具える特許請求の範囲第２項記載の電子楽器
。４　錠あるいはスイッチの操作に応じてデイノタル楽音
信号を発生する系列を複数具えた楽音発生手段と、前記
デイノタル楽音１ぎ号を所定の態様に従って所定数の久
ルーズに分配して混合する分配混合手段と、この分配混
合手段から出力された各グループのディジタル某音信号
を順次選択する選択手段と、選択されたディジタル某音
信号の無効ビットを除去し、無効ビットを除去したディ
ジタル某音信号及び除去した無効ビット数を示すデータ
を送出する無効ビット除去手段と、前記無効ビットを除
去したディジタル某音信号をアナログ信号に変換するデ
ィジタル／アナログ変換手段と、このディジタル／アナ
ログ変換手段から出力されたアナログ信号を前記無効ピ
ッｌ−数を示すデータに応じて分圧する分圧手段と、こ
の分圧手段から出力されたアナログ楽音信号を前記選択
手段における選択に同期して前記各グループ旬にサンフ
０ルホールドする手段とを具える電子楽器。５　前記無効ビット除去手段は、前記選択されたディジ
タル某音信号の所定上位ビットの４百号状態にもとづき
無効ビット数を判定し、その無効ビット数を示すデータ
を出力するテーブルと、このテーブルから出力された無
効ピッｌ−数を示す゛データに応じて前記選択されたデ
ィジタル某音信号の上位の無効ビットを除去する回路と
を具えるものである特許請求の範囲第４項記載の電子楽
器。