JPH05119777A

JPH05119777A - 電子楽器

Info

Publication number: JPH05119777A
Application number: JP3236542A
Authority: JP
Inventors: Masaki Kudo; 政樹工藤; Kyoko Ono; 京子大野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1991-09-17
Filing date: 1991-09-17
Publication date: 1993-05-18
Anticipated expiration: 2013-08-13
Also published as: US5486644A; JP2785531B2

Abstract

(57)【要約】【目的】再生される楽音波形の音質および楽音波形
の記憶に要するメモリ容量の低減を両立させ、コストパ
フォーマンスに優れた電子楽器を実現する。【構成】所定のビット幅での記憶再生を行うメモリ
にビット幅の異なった複数種類の楽音波形の波形値を波
形データメモリに記憶しておき、楽音発生の指示に応答
し、波形データメモリから発音すべき楽音に対応したデ
ータを読み出し、当該楽音の波形データのビット幅に基
づいて、該読出データから波形データを抽出し、楽音と
して出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は波形読出方式の電子楽
器に関する。

【０００２】

【従来の技術】ピアノ、オルガン等、各種音色に対応し
た楽音波形の時系列サンプルデータ（以下、波形データ
と称す。）をメモリに予め記憶し、鍵盤操作等の発音指
示に応答し、該当する楽音波形の時系列サンプルデータ
をメモリから再生するようにした波形読出方式の電子楽
器が知られている。この種の電子楽器において、通常、
楽音波形を記憶するためのメモリとしては、記憶すべき
波形データのビット幅に対応した構成のものが使用され
る。例えば、波形データのビット幅が１２ビットである
場合には、８ビット単位でのデータ読出の可能なメモリ
と４ビット単位でのデータ読出が可能なメモリが併用さ
れるか、あるいは４ビット単位でのデータ読出が可能な
メモリが３個併用される。

【０００３】

【発明が解決しようとする課題】ところで、多くの種類
の音色を発音し得る電子楽器を実現するためには、それ
に対応し、多くの種類の楽音波形をメモリに記憶してお
くことが必要となる。ここで、例えばピアノなどの減衰
系の音は、高いＳ／Ｎ比、大きなダイナミックレンジが
要求されるので、１６ビット程度のビット幅のデジタル
データを用いた記憶再生を行うことが望ましい。しか
し、オルガン等の持続系の音は、記憶再生の際のＳ／Ｎ
比に対する要求がそれ程厳しくなく、１２ビット程度の
ビット幅のデジタルデータを用いれば充分である。この
ように、楽音波形をデジタルデータとして表現する場合
における最適なビット幅は、楽音波形の種類によって異
なる。しかしながら、従来は、各楽音波形を同一ビット
幅のデジタルデータとしてメモリに記憶し、これらの再
生を行っていた。このため、波形データのビット幅を小
さくした場合には、大きなダイナミックレンジ、高いＳ
／Ｎ比を必要とする楽音波形の再生の際に充分な音質が
得られないという問題があった。また、逆に波形データ
のビット幅を大きくした場合は、音質については充分な
ものが得られるが、Ｓ／Ｎ比、ダイナミックレンジに対
する要求がそれ程厳しくない楽音波形をビット幅の大き
な波形データとして記憶するので、必要以上に記憶スペ
ースを使用することとなり、経済的でないという問題が
あった。この発明は上述した事情に鑑みてなされたもの
であり、各楽音波形を各々に適したビット幅の波形デー
タとしてメモリに記憶し、メモリから再生するようにし
たコストパフォーマンスに優れた電子楽器を提供するこ
とを目的とする。

【０００４】

【課題を解決するための手段】この発明は、楽音波形を
順次サンプリングして得られる時系列の波形データを記
憶する記憶手段であって、１アドレスあたりのビット幅
が１サンプルあたりの波形データと異なる場合には１サ
ンプルの波形データを複数のアドレスに振分けて過不足
なく記憶した記憶手段と、楽音発生の指示に応答し、発
生すべき楽音に対応したデータを前記記憶手段から順次
読み出すと共に、該楽音に対応した波形データのビット
幅に基づき、前記読み出したデータから波形データを抽
出し、楽音として出力する楽音形成手段とを具備するこ
とを特徴としている。

【０００５】

【作用】上記構成によれば、記憶手段から読み出された
データから発音すべき楽音波形に対応したビット幅の波
形データが抽出される。

【０００６】

【実施例】以下、図面を参照し、この発明の実施例を説
明する。図１はこの発明の一実施例による鍵盤電子楽器
の構成を示すブロック図である。１は多数の鍵を配備し
てなる鍵盤、２は鍵盤１における各鍵の操作イベントを
検出して出力する鍵盤インタフェースである。３は各種
楽音波形を記憶してなる波形データメモリである。ここ
で、各楽音波形は、一定周期のサンプリング周期毎にサ
ンプリングされ、１２ビット幅あるいは１６ビット幅の
波形データにコード化され、波形データメモリ３に記憶
されている。また、波形データメモリ３の各アドレスは
１６ビットの記憶容量を有している。波形データが１６
ビット幅である場合、波形データメモリ３の１アドレス
には１個の波形データが記憶される。これに対し、波形
データのビット幅が１２ビットである場合、各波形デー
タは図２に示すように詰めて記憶される。同図におい
て、ＭＳＢの左側の欄に付した番号は、波形データメモ
リ３の物理的なアドレスと対応したアドレスであり、先
頭の波形データの記憶アドレスを「０」とした相対アド
レスである。以後、このように波形データメモリ３の物
理的なアドレスと１対１の関係にあるアドレスを便宜
上、メモリアドレスと称する。また、１６ビット幅の各
アドレスの内容に相当する部分には１２ビットの各波形
データの境界が図示されており、各波形データに対応す
る矩形には「０」、「１」、「２」、…等の番号が付さ
れている。これらの番号は、各々、対応する波形データ
が先頭の波形データから数えて何番目の波形データであ
るかを示すアドレスである。以後、このアドレスを、上
記メモリアドレスと区別するため、波形アドレスと称
す。図２を観察すると、波形アドレスとメモリアドレス
に関し、以下の規則性があることがわかる。ある波形アドレスに対応する波形データのＬＳＢは、
波形アドレスに３／４を乗じたメモリアドレスに記憶さ
れている。波形アドレスが４の倍数若しくは０である場合、この
波形アドレスに対応する波形データは、そのＬＳＢが当
該メモリアドレスのＬＳＢに位置するように記憶されて
いる。波形アドレスが４の倍数若しくは０よりも１だけ大き
い場合、この波形アドレスに対応する波形データは、そ
のＬＳＢ〜第３ビットに至るまでの下位１／４ワードが
当該メモリアドレスの第１２ビット〜ＭＳＢに対応した
位置に記憶され、残りの上位３／４ワードは当該メモリ
アドレスの次のメモリアドレスのＬＳＢ〜第７ビットに
対応した位置に記憶されている。波形アドレスが４の倍数若しくは０よりも２だけ大き
い場合、この波形アドレスに対応する波形データは、そ
のＬＳＢ〜第７ビットに至るまでの下位２／４ワードが
当該メモリアドレスの第８ビット〜ＭＳＢに対応した位
置に記憶され、残りの上位２／４ワードは当該メモリア
ドレスの次のメモリアドレスのＬＳＢ〜第３ビットに対
応した位置に記憶されている。波形アドレスが４の倍数若しくは０よりも３だけ大き
い場合、この波形アドレスに対応する波形データは、当
該メモリアドレスの第４ビット〜ＭＳＢに対応した位置
に記憶されている。４は波形データメモリ３からの読出データに基づいて楽
音波形を形成する楽音形成回路である。ここで、各楽音
波形の形成処理は、同一波形部分を繰り返し再生するル
ープ再生によって行うようになっている。このようにル
ープ再生による楽音形成処理を行うことにより、波形デ
ータメモリ３の記憶容量を節約している。楽音形成回路
４によって形成された楽音波形はサウンドシステム５に
よって楽音として出力される。６は図示しない操作パネ
ルに配備された音色スイッチ等の各種操作スイッチであ
り、これらの各スイッチの操作状態は操作子インタフェ
ース７を介して出力される。８はこの鍵盤電子楽器の各
部を制御するＣＰＵ（中央処理ユニット）である。ま
た、９はＲＯＭ（リードオンリメモリ）であり、ＣＰＵ
８によって実行される制御プログラムおよび制御の際に
使用される制御用パラメータ等が記憶されている。以上
説明した各要素のうち、鍵盤インタフェース２、操作子
インタフェース７、ＣＰＵ８およびＲＯＭ９はバスＢを
介して接続されており、相互にデータの授受を行う。

【０００７】ＲＯＭ９には、上記制御パラメータとし
て、波形データメモリ３に記憶された各楽音波形に対応
した読出制御用パラメータＰＡＲ、ＰＡＲ、…が図３に
例示するように記憶されている。ＣＰＵ８は、鍵盤イン
タフェース２を介して検出される押下鍵のキーコードＫ
Ｃ、押鍵の際のキータッチＫＴ、および音色操作子によ
って設定され、操作子インタフェース７を介して検出さ
れる音色番号ＴＣに基づき、これらの読出制御用パラメ
ータＰＡＲ、ＰＡＲ、…のうち１つの読出制御用パラメ
ータＰＡＲを選択して読み出し、楽音形成回路４に供給
する。図４に１個の楽音波形に対応した読出制御用パラ
メータＰＡＲのフォーマットを示す。読出制御用パラメ
ータＰＡＲの先頭のデータとして１２ビットモードフラ
グが記憶されている。この１２ビットモードフラグＤ１
２Ｍの内容は、波形データメモリ３に記憶された対応す
る楽音波形の波形データが１２ビット幅である場合に
“１”となっており、１６ビット幅である場合に“０”
となっている。１２ビットモードフラグＤ１２Ｍに続
き、対応する楽音波形の先頭の波形データの波形データ
メモリ３における絶対アドレスを示す波形データ先頭ア
ドレスＳＡが記憶されている。この波形データ先頭アド
レスに続いて、当該楽音波形におけるループ再生を行う
区間の先頭を示すループスタートアドレスＲＳＡ、およ
びループ再生を行う区間の終了点、すなわち、ループス
タートアドレスへの折り返し点を示すループエンドアド
レスＲＥＡが記憶されている。これらのループスタート
アドレスＲＳＡおよびループエンドアドレスＲＥＡは、
波形データ先頭アドレスＳＡに対する相対アドレスとし
て表現され、記憶されている。この他、ＲＯＭ９には、
キーコードを楽音周波数決定のためのＦナンバに対応付
けるＦナンバテーブルが記憶されている。

【０００８】図５は楽音形成回路４の構成を示すブロッ
ク図である。なお、この図には、楽音形成回路４と波形
データメモリ３との関係の把握を容易にするため、波形
データメモリ３をも含んだ状態で図示されている。ま
た、楽音形成回路４は、時分割制御により、複数の発音
チャネルを使用して複数の楽音波形を同時に形成するも
のであるが、発音チャネルの割り当て制御を行う部分に
ついては通常の複音型の電子楽器と同様な構成であるた
め、図示が省略されている。また、楽音形成回路４は、
ＣＰＵ８から供給される楽音形成制御のための各種制御
データを記憶するレジスタを有するが、これらのレジス
タも図示が省略されている。図５において、位相データ
累算器１１、ループアドレス制御部１２、メモリアドレ
ス作成部１３および波形データ読出制御部１４は、鍵盤
インタフェース２を介して出力される押鍵イベントに応
答し、押鍵イベントに対応した楽音波形の波形データを
波形データメモリ３から読み出すためのアドレス制御を
行う。また、波形データ抽出部１６、波形データ補間部
１７、フィルタ部１８、エンベロープ付与部１９および
アキュムレータ部２０は、波形データメモリ３からの読
出データに基づいて楽音波形を形成する。以下、これら
各要素の構成を詳細に説明する。

【０００９】位相データ累算器１１は、再生すべき波形
データの位相点に相当する位相データを演算するもので
あり、その詳細な構成を図６に示す。全加算器１０１
は、一方の被加算入力端に押鍵イベントのキーコードに
対応したＦナンバが入力される。ゲート１０２は、全加
算器１０１の出力データが入力され、キーオンパルスＫ
ＯＮＰが出力されていない期間は全加算器１０１の出力
データをそのまま出力し、キーオンパルスＫＯＮＰが出
力されている期間はデータ「０」を出力する。シフトレ
ジスタ１０３は、ゲート１０２を介して出力されるデー
タを所定周期のクロックに同期して取り込む。また、こ
のシフトレジスタ１０３は、時分割制御による楽音形成
を行うため、発音チャネル数ＣＨに対応した数のステー
ジを有している。ゲート１０２を介して出力されたデー
タは、１サンプリング周期経過後に位相データとしてシ
フトレジスタ１０３から出力される。位相データは２３
ビットからなる整数部ＩＮＴと１５ビットからなる小数
部ＦＲとによって構成される。セレクタ１０４は、一方
の入力ポートＡに位相データの整数部ＩＮＴが入力さ
れ、他方の入力ポートＢにループアドレス制御部１２が
出力する波形アドレスＲＴ（整数データ）が入力され
る。セレクタ１０４は、後述するオーバフローフラグＯ
Ｖがセレクト信号として入力され、オーバフローフラグ
ＯＶが“０”である場合に入力ポートＡの入力データを
選択し、オーバフローフラグＯＶが“１”である場合に
入力ポートＢの入力データ１０を選択して出力する。そ
して、セレクタ１０４の出力データおよび位相データの
小数部ＦＲは、全加算器１０１の他方の被加算入力端に
入力される。

【００１０】ループアドレス制御部１２は、位相データ
累算器１１から出力される位相データの整数部ＩＮＴが
入力されると共に、ＣＰＵ８によって図示しないレジス
タに書き込まれたループスタートアドレスＲＳＡ、およ
びループエンドアドレスＲＥＡを全ビット“０”／
“１”反転したデータが入力される。そして、ループア
ドレス制御部１２は、これらの入力データに基づき、位
相データの整数部ＩＮＴを必要に応じて補正し前述した
波形アドレスＲＴとして出力すると共に、オーバフロー
フラグＯＶの発生等のループ折り返しに係る制御を行
う。図７はループアドレス制御部１２の詳細な構成を示
すブロック図である。全加算器１１１は、一方の被加算
入力端に位相データの整数部ＩＮＴが入力され、他方の
被加算入力端にループエンドアドレスＲＥＡを全ビット
“０”／“１”反転したデータ、すなわち、２の補数表
現によるデータ（−ＲＥＡ−１）が入力される。位相デ
ータの整数部ＩＮＴが、ループエンドアドレスＲＥＡよ
りも１アドレス以上前のアドレスである場合、全加算器
１１１における加算処理によってオーバーフローが生じ
ないため、オーバフローフラグＯＶとして“０”が出力
される。また、整数部ＩＮＴが、ループエンドアドレス
ＲＥＡ以上になると、全加算器１１１による加算処理に
よってオーバフローが生じ、オーバフローフラグＯＶは
“１”になる。セレクタ１１２は、オーバフローフラグ
ＯＶが“０”である場合は位相データの整数部ＩＮＴを
選択して出力し、“１”である場合は全加算器１１１が
出力するデータ（ＩＮＴ−ＲＥＡ−１）を選択して出力
する。ゲート１１３は、オーバフローフラグＯＶが
“１”である場合にループスタートアドレスＲＳＡをそ
のまま出力し、“０”である場合にデータ「０」を出力
する。全加算器１１４はセレクタ１１２の出力データと
ゲート１１３の出力データとを加算する。この全加算器
１１４における加算結果は波形アドレスＲＴとして位相
データ累算器１１のセレクタ１０４に帰還される。ま
た、波形アドレスＲＴにおける下位２ビットは、波形デ
ータ位相信号ＢＳ０およびＢＳ１として波形データ抽出
部１６に送られる。これらの波形データ位相信号ＢＳ０
およびＢＳ１は波形アドレスＲＴを４で割った剰余であ
り、波形データ抽出部１６が波形データメモリ３の読出
データから波形データを選択する際の制御情報として使
用される。

【００１１】メモリアドレス制御部１３は、ループアド
レス制御部１２が出力する補正済み波形アドレスＲＴに
基づき、波形データメモリ３からデータ読出を行うメモ
リアドレスを発生するものであり、その詳細な構成を図
８に示す。全加算器１２１は、２３ビットの被加算端子
Ａ０〜Ａ２２（ただし、Ａ０がＬＳＢ対応であり、Ａ２
２がＭＳＢ対応である。以下、同様に端子名におけるア
ルファベットの後のサフィクスはビットの順位を表
す。）、同じく２３ビットの被加算入力端子Ｂ０〜Ｂ２
２、出力端子Ｓ０〜Ｓ２２、およびキャリアウト端子Ｃ
Ｏを有する。全加算器１２１の被加算入力端子Ａ０〜Ａ
２２には２３ビット幅の補正済み波形アドレスＲＴの各
ビットが入力される。また、全加算器１２１の被加算入
力端子Ｂ０〜Ｂ２１には補正済み波形アドレスＲＴにお
けるＬＳＢを除いた上位２２ビットが入力され、被加算
入力端子Ｂ２２は“０”が入力される。すなわち、ＲＴ
を２で割ったデータが全加算器１２１の被加算入力端子
Ｂ０〜Ｂ２２に入力される。そして、全加算器１２１の
出力端子Ｓ１〜Ｓ２２およびキャリアウト端子ＣＯか
ら、データ（ＲＴ＋ＲＴ／２）／２＝（３／４）ＲＴ、
すなわち、波形データが１２ビット幅である場合におけ
る波形アドレスＲＴに対応したメモリアドレスが出力さ
れ、セレクタ１２２へ供給される。なお、全加算器１２
１の出力端子Ｓ０から出力される加算結果のＬＳＢは使
用されない。セレクタ１２２は、１２ビットモードフラ
グＤ１２Ｍが“１”である場合に、一方の入力ポートに
供給される全加算器１２１からの出力データ（３／４）
ＲＴを選択して出力し、１２ビットモードフラグＤ１２
Ｍが“０”である場合に、他方の入力ポートに供給され
る波形アドレスＲＴを選択して出力する。全加算器１２
３は、セレクタ１２２の出力データに対してスタートア
ドレスＳＡを加算し、基準アドレスＩＡとして出力す
る。全加算器１２４は、基準アドレスＩＡに対し、１発
音チャネルに対応した期間、データ「０」、「１」、
「２」、「３」を順次加算する。これらの各加算結果
は、各々読出アドレスとして、波形データ読出制御部１
４に送られ、これらの読出アドレスに対応した４個のデ
ータが波形データメモリ３から読み出される。

【００１２】波形データ抽出部１６は、１２ビット選択
フラグＤ１２Ｍに基づき、波形データメモリ３から読み
出された４個のデータ（ビット幅１６）から４個の波形
データを抽出する。図９に波形データ抽出部１６の詳細
な構成を示す。第１ラッチ列２０１は、４ビットのラッ
チＬＨ、ＬＩ、ＬＪおよびＬＫによって構成される１６
ビットのラッチである。ラッチＬＨには波形データメモ
リ３からの読出データにおけるＬＳＢ〜第３ビットのデ
ータが、ラッチＬＩには同読出データにおける第４〜第
７ビットのデータが、ラッチＬＪには同読出データにお
ける第８〜第１１ビットのデータが、ラッチＬＫには同
読出データにおける第１２ビット〜ＭＳＢのデータが各
々供給される。各ラッチＬＨ、ＬＩ、ＬＪおよびＬＫ
は、これらの読出データをクロックＣＫによって取り込
む。第２ラッチ列２０２は、第１ラッチ列２０１と同
様、４ビットのラッチＬＤ、ＬＥ、ＬＦおよびＬＧによ
って構成される１６ビットのラッチであり、各ラッチＬ
Ｄ、ＬＥ、ＬＦおよびＬＧは、第１ラッチ列２０１を構
成する各ラッチＬＨ、ＬＩ、ＬＪおよびＬＫの出力デー
タをクロックＣＫによって各々取り込む。また、第３ラ
ッチ列は、４ビットのラッチＬＡ、ＬＢおよびＬＣによ
って構成される１２ビットのラッチであり、ラッチＬ
Ｅ、ＬＦおよびＬＧの出力データ、すなわち、第２ラッ
チ列２０２の出力データのうち上位１２ビット相当のデ
ータをクロックＣＫによって取り込む。ＥＸＯＲゲート
２０４は、データ制御情報ＢＳ０およびＢＳ１の排他的
論理和を出力する。全加算器２０５の一方の被加算入力
端Ａ１およびＡ０には、ＥＸＯＲゲート２０４の出力デ
ータおよびデータ制御情報ＢＳ０が各々入力される。ま
た、全加算器２０５の他方の被加算入力端Ｂ１およびＢ
０には、１発音チャネルに相当する期間、順次、（１、
１）（１、０）（０、１）（０、０）が入力される。ワ
ードセレクタＷＤＳＥＬは、各々ビット幅が４である８
個の入力ポートＡ〜Ｉを有する。ここで、入力ポート
Ａ、ＢおよびＣには、第３ラッチ列２０３におけるラッ
チＬＡ、ＬＢおよびＬＣの各出力データが供給され、入
力ポートＤ、Ｅ、ＦおよびＧには第２ラッチ列２０２に
おけるラッチＬＤ、ＬＥ、ＬＦおよびＬＧの各出力デー
タが供給される。また、入力ポートＨおよびＩには、第
１ラッチ列２０１におけるラッチＬＨおよびＬＩの各出
力データが供給される。また、ワードセレクタＷＤＳＥ
Ｌは、セレクト信号端子ＳＦＡ、ＳＦＢおよびＳＦＣに
対し、全加算器２０５の加算結果における第０ビット出
力Ｓ０、第１ビット出力Ｓ１およびキャリアウトＣＯが
入力され、さらに１２ビットモードフラグＤ１２Ｍが入
力される。ワードセレクタ部ＷＤＳＥＬは、これらの入
力情報に従って、入力ポートＡ〜Ｉの入力データを選択
して組み合わせ、波形データを出力する。

【００１３】図１０にワードセレクタＷＤＳＥＬの内部
構成を示す。セレクタ２１１〜２１６は、各々ビット幅
が４の４個の入力ポートＡＩＮ、ＢＩＮ、ＣＩＮおよび
ＤＩＮと、これらの入力ポートに各々対応した４個のセ
レクト信号端子ＳＡ、ＳＢ、ＳＣおよびＳＤを有する。
これらのセレクタ２１１〜２１６の各入力ポートＡＩＮ
〜ＤＩＮは、図示の通り、ワードセレクタＷＤＳＥＬの
入力ポートＡ〜Ｉと各々接続されている。ただし、セレ
クタ２１４〜２１６の入力ポートＤＩＮには、データ
「０」が各々入力される。各セレクタは、セレクト信号
端子ＳＡの入力データが“１”である場合は入力ポート
ＡＩＮの入力データを選択し、セレクト信号端子ＳＢの
入力データが“１”である場合は入力ポートＢＩＮの入
力データを選択し、セレクト信号端子ＳＣの入力データ
が“１”である場合は入力ポートＣＩＮの入力データを
選択し、セレクト信号端子ＳＤの入力データが“１”で
ある場合は入力ポートＤＩＮの入力データを選択する。
デコーダ２１７は、１２ビット選択フラグＤ１２Ｍが
“０”である場合にデータ（１、０、０、０）を各セレ
クタ２１１〜２１６のセレクト信号端子ＳＡ〜ＳＤに対
して出力する。また、デコーダ２１７は、１２ビット選
択フラグＤ１２Ｍが“１”である場合に、セレクト信号
端子ＳＦＡおよびＳＦＢを介した２ビットのデータをデ
コードし、該デコード結果による４ビットのデータを各
セレクタ２１１〜２１６のセレクト信号端子ＳＡ〜ＳＤ
に供給する。ＯＲゲート２１８は、セレクト信号端子Ｓ
ＦＣからの入力データおよび１２ビット選択フラグＤ１
２Ｍをインバータ２１９によって反転したデータが入力
される。セレクタ２２２〜２２４は、４ビット幅の入力
ポートＡＩＮおよびＢＩＮを有する。これらのセレクタ
２２２〜２２４の各入力ポートＡＩＮにはセレクタ２１
１〜２１３の出力データが各々入力され、各入力ポート
ＢＩＮにはセレクタ２１４〜２１６の出力データが各々
入力される。各セレクタ２２２〜２２４は、ＯＲゲート
２１８の出力データが“０”である場合に入力ポートＡ
ＩＮの入力データを選択し、同データが“１”である場
合に入力ポートＢＩＮの入力データを選択し、各々４ビ
ットのデータＯ１〜Ｏ３を出力する。ＡＮＤゲート２３
１〜２３４は、このワードセレクタＷＤＳＥＬの入力ポ
ートＤを介して入力されるデータの各ビットとインバー
タ２１９の出力データとのＡＮＤ演算を行い、該演算結
果による４ビットのデータＯ０を出力する。このように
して得られるデータＯ０〜Ｏ３は、１６ビットの波形デ
ータとして図５における波形データ補間部１７に供給さ
れる。

【００１４】波形データ補間部１７は、１発音チャネル
に相当する期間に波形データ抽出部１６から４個の波形
データが供給され、これらの波形データおよび位相デー
タ累算器１１が出力する位相データの小数部ＦＲの上位
９ビットに基づき、３次の補間演算を行い、補間された
波形データを出力する。そして、波形データ補間部１７
が出力する各発音チャネルの波形データは、フィルタ部
１８により、発音すべき音色等に対応したフィルタリン
グ処理が施された後、エンベロープ付与部１９に供給さ
れ、エンベロープが付与される。アキュムレータ部２０
は、エンベロープ付与部１９が出力するデータを全発音
チャネルについて累算し、図１におけるサウンドシステ
ム５に供給する。

【００１５】以下、この電子楽器の動作を説明する。（１）１６ビット幅の波形データを再生する場合演奏者によって鍵盤１におけるいずれかの鍵が押下さ
れ、鍵盤インタフェース２を介して押鍵イベントが検出
されると、ＣＰＵ８により、押鍵イベントに対応する楽
音を形成するための発音チャネルが決定される。また、
押鍵イベントの検出に伴って、ＣＰＵ８により、ＲＯＭ
９に記憶されたＦナンバテーブルが参照され、押鍵イベ
ントにおけるキーコードに対応したＦナンバが楽音形成
回路４内のレジスタに書き込まれる。このレジスタに書
き込まれたＦナンバは、以後、各発音チャネルに対応し
た各期間のうち押鍵イベントに対して割り当てられた発
音チャネルになると、全加算器１０１に供給される。ま
た、ＣＰＵ８により、その時点における音色設定、押鍵
イベントにおけるキータッチ等に基づいて、再生すべき
楽音波形が選択され、選択された楽音波形に対応した１
２ビットモードフラグＤ１２Ｍ（この場合、Ｄ１２Ｍ＝
“０”）、スタートアドレスＳＡ、ループスタートアド
レスＲＳＡおよびループエンドアドレスＲＥＡがＲＯＭ
９から読み出され、楽音形成回路４内の各レジスタに書
き込まれる。これらの各レジスタに書き込まれた各デー
タも、Ｆナンバと同様、以後、当該押鍵イベントに対し
て割り当てられた発音チャネルになると読み出され、各
々対応する各部に供給される。そして、押鍵イベント検
出直後の最初のサンプリング周期において、該当する発
音チャネルに対応した期間、キーオンパルスＫＯＮＰ
（レベル“１”）が出力され、楽音形成回路４における
位相データ累算器１１内のゲート１０２に供給される。
この結果、ゲート１０２からデータ「０」が出力され、
当該発音チャネルに対応した位相データの初期値として
シフトレジスタ１０３に書き込まれる。そして、シフト
レジスタ１０３に書き込まれた波形アドレスの初期値
「０」は、１サンプリング周期経過後、シフトレジスタ
１０３から出力され、その整数部ＩＮＴはループアドレ
ス制御部１２の全加算器１１１に入力され、データ（−
ＲＥＡ−１）と加算される。

【００１６】位相データの整数部ＩＮＴがループエンド
アドレスＲＥＡよりも小さい場合、全加算器１１１が出
力するオーバフローフラグＯＶは“０”となるため、位
相データ累算器１１におけるセレクタ１０４およびルー
プアドレス制御部１２におけるセレクタ１１２は、双方
ともシフトレジスタ１０３が出力する位相データの整数
部ＩＮＴ（この場合、ＩＮＴ＝０）を選択する。また、
オーバフローフラグＯＶが“０”であるため、ゲート１
１３から全加算器１１４にデータ「０」が供給される。

【００１７】位相データ累算器１１において、位相デー
タの整数部ＩＮＴはセレクタ１０４を介して全加算器１
０１に戻され、小数部ＲＴは直接全加算器１０１に戻さ
れる。そして、全加算器１０１により、Ｆナンバとその
時点でシフトレジスタ１０３から戻された位相データと
が加算される。この時点において、押鍵イベント検出直
後の最初のサンプリング周期は既に終了しているため、
キーオンパルスＫＯＮＰが出力されず、全加算器１０１
の加算結果はゲート１０２を通過してシフトレジスタ１
０３に書き込まれる。そして、この書き込まれた位相デ
ータは、１サンプリング周期経過後にシフトレジスタ１
０３から出力され、全加算器１０１によってＦナンバと
加算される。以後、同様に新たなサンプリング周期に切
り換わる毎にＦナンバの累算が行われ、累算結果が位相
データとして出力される。

【００１８】位相データの整数部ＩＮＴがループエンド
アドレスＲＥＡよりも小さい間は、波形アドレスの整数
部ＩＮＴは、そのままループアドレス制御部１２のセレ
クタ１１２および全加算器１１４を通過する。すなわ
ち、この場合、位相データの整数部ＩＮＴがそのまま波
形アドレスＲＴとして出力される。

【００１９】メモリアドレス作成部１３においては、１
２ビットフラグＤ１２Ｍが“０”であることにより、ル
ープアドレス制御部１２が出力する波形アドレスＲＴが
セレクタ１２２によって選択されて出力される。そし
て、全加算器１２３により、セレクタ１２２が出力する
アドレスとスタートアドレスＳＡとが加算され、再生す
べき波形データの基準アドレスＩＡ（絶対アドレス）が
出力される。そして、１発音チャネルに相当する期間内
に、基準アドレスＩＡに対し、「０」、「１」、
「２」、「３」を加算した４個のアドレスが全加算器１
２４から順次出力されてメモリ読出制御部１４に送られ
る。この結果、波形データメモリ３から、これら４個の
アドレスに対応した４個のデータが読み出され、順次、
波形データ抽出部１４に供給される。

【００２０】波形データメモリ３からの読出データは、
波形データ抽出部１６における第１ラッチ列２０１に書
き込まれ、その後、第２ラッチ列２０２および第３ラッ
チ列２０３に順次シフトされる。そして、各ラッチ列間
のシフト動作と同期し、全加算器２０５の被加算入力端
Ｂ１およびＢ０に対する入力データが切り換えられる。
具体的には、基準アドレスＩＡ＋「０」に対応した読出
データが第２ラッチ列２０２に書き込まれると、データ
（１、１）が全加算器２０５の被加算入力端Ｂ０および
Ｂ１に入力され、基準アドレスＩＡ＋「１」に対応した
読出データが第２ラッチ列２０２に書き込まれると、デ
ータ（１、０）が全加算器２０５に入力され、…という
具合に、基準アドレスＩＡに対応したデータから始る４
個の読出データが順次第２ラッチ列２０２に書き込まれ
るのに同期し、（１、１）〜（０、０）が全加算器２０
５に供給される。

【００２１】１２ビットモードフラグＤ１２Ｍが“０”
である場合、ワードセレクタＷＤＳＥＬ内において、セ
レクタ２１１〜２１６により各々の入力ポートＡの入力
データが選択される。また、セレクタ２２２〜２２４に
より各々の入力ポートＢの入力データが選択され、波形
データの第３〜第１５ビットに対応したデータＯ１〜Ｏ
３として出力される。また、ワードセレクタＷＤＳＥＬ
の入力ポートＤを介した入力データはそのままＡＮＤゲ
ート２３１〜２３４を通過し、波形データの第０〜第３
ビットに対応したデータＯ０として出力される。各々の
セレクト信号端子ＳＡが“１”とされ、他のセレクト信
号端子ＳＢ〜ＳＤは“０”とされる。このため、Ｄ１２
Ｍ＝“０”である場合には、図１１に示すように、ワー
ドセレクタＷＤＳＥＬに対するセレクト信号に関係な
く、第２ラッチ列２０２を構成する４個のラッチＤ、
Ｅ、Ｆ、Ｇの出力データがそのままトータル１６ビット
の波形データＯ０〜Ｏ３として波形データ抽出部１６か
ら出力される。そして、波形データ抽出部１６から１発
音チャネル内に出力される４個の波形データと、波形ア
ドレスの小数部に基づく補間演算が波形データ補間部１
７によって行われる。そして、波形データ補間部１７に
よって補間された波形データは、フィルタ部１８によっ
てフィルタ処理が施され、エンベロープ付与部１９によ
ってエンベロープが付与され、アキュムレータ部２０に
より、他の発音チャネルの波形データと加算され、サウ
ンドシステム５に送られる。

【００２２】位相データ累算器１１が出力する位相デー
タの値が大きくなり、その整数部ＩＮＴがループエンド
アドレスＲＥＡに到達すると、オーバフローフラグＯＶ
が“１”となる。この結果、ループアドレス制御部１２
において、セレクタ１１２により、全加算器１１１の出
力ＩＮＴ−ＲＥＡ−１が選択されて全加算器１１４に供
給される。また、ゲート１１３が開くことにより、ルー
プスタートアドレスＲＳＡが全加算器１１４に供給され
る。このため、全加算器１１４により、ＩＮＴ−ＲＥＡ
−１＋ＲＳＡなる演算が行われる。このようにして、位
相データの整数部ＩＮＴのループエンドアドレスＲＥＡ
からの超過分をループスタートアドレスＲＳＡに加えた
アドレスが全加算器１１４から得られ、波形アドレスＲ
Ｔとして出力される。一方、位相データ累算器１１にお
いては、オーバフローフラグＯＶが“０”であることに
より、セレクタ１０４によって波形アドレスＲＴが選択
され、位相データの小数部ＦＲと共に全加算器１０１に
戻され、Ｆナンバと加算される。そして、全加算器１０
１の加算結果はゲート１０２を介してシフトレジスタ１
０３に書き込まれ、１サンプリング周期経過後にシフト
レジスタ１０３から読み出される。この時、シフトレジ
スタ１０３から読み出される波形アドレスは、ループス
タートアドレスＲＳＡ付近のアドレスであるため、ルー
プアドレス制御部１１の全加算器１１１が出力するオー
バフローフラグＯＶは再び“０”に戻る。そして、上述
と同様、波形アドレスの整数部ＩＮＴがループエンドア
ドレスＲＥＡに到達するまで、Ｆナンバの累算による波
形アドレスの更新が行われ、波形アドレスに基づいて波
形データの再生が行われる。

【００２３】（２）１２ビットの波形データを再生する
場合次に１２ビットの波形データを再生する場合の動作を説
明する。なお、この場合、位相データ累算器１１および
ループアドレス制御部１２の動作は上述した１６ビット
の波形データを再生する場合の動作と全く同じであるた
め、重複した説明は省略する。再生すべき波形データが
１２ビットである場合、１２ビットモードフラグＤ１２
Ｍとして“１”が楽音形成回路４内のレジスタに設定さ
れる。このため、メモリアドレス制御部１３におけるセ
レクタ１２２は、全加算器１２１が出力する１２ビット
幅の波形データに対応したメモリアドレス（３／４）Ｒ
Ｔ（相対アドレス）を選択して出力する。そして、全加
算器１２３により、アドレス（３／４）ＲＴとスタート
アドレスＳＡ（絶対アドレス）とが加算され、基準アド
レスＩＡ（絶対アドレス）が出力され、この基準アドレ
スＩＡに「０」、「１」、「２」、「３」を加えた４個
のアドレスが全加算器１２４によって順次出力されてメ
モリ読出制御部１４に送られる。この結果、波形データ
メモリ３から、これら４個のアドレスに対応した４個の
データが読み出され、順次、波形データ抽出部１６に供
給される。

【００２４】そして、波形データメモリ３からの読出デ
ータは、波形データ抽出部１４における第１ラッチ列２
０１、第２ラッチ列２０２および第３ラッチ列２０３に
順次シフトされる。これらのラッチ列２０１〜２０３を
構成する各ラッチに記憶された読出データは、ワードセ
レクタＷＤＳＥＬに入力される。ここで、Ｄ１２Ｍ＝
“１”であるため、ワードセレクタＷＤＳＥＬ内の出力
データのうち下位４ビット相当の出力データＯ０はオー
ル“０”となる（図１１参照）。そして、ラッチ列２０
１〜２０３を構成する各ラッチの出力データが、以下説
明するようにして選択されて１２ビットの波形データが
形成され、ワードセレクタＷＤＳＥＬの上位１２ビット
出力データＯ１〜Ｏ３として出力される。

【００２５】波形アドレスＲＴが０若しくは４の倍数
である場合の動作この場合、（ＢＳ１、ＢＳ０）＝（０、０）となるた
め、図１１に示すように、全加算器２０５の被加算入力
端Ａ０およびＡ１には共に“０”が入力される。そし
て、波形アドレスＲＴに対応する読出データが第２ラッ
チ列に書き込まれると、全加算器２０５の被加算入力端
Ｂ１、Ｂ０にデータ（１、１）が入力され、ワードセレ
クタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦ
Ｂ、ＳＦＣ）＝（１、１、０）が供給される。この結
果、図１１に示すように、ワードセレクタＷＤＳＥＬの
入力ポートＤ、ＥおよびＦを介した入力データ、すなわ
ち、ラッチＬＤ、ＬＥおよびＬＦに記憶されたデータが
出力データＯ１〜Ｏ３として出力される。これらのラッ
チの記憶データが、４の倍数若しくは０である波形アド
レスＲＴに対応した波形データであることは、既に説明
した波形アドレスおよびメモリアドレスに関する規則性
から容易に理解されよう。次に、クロックＣＫが出力さ
れ、第２ラッチ列２０２の記憶データが第３ラッチ列２
０３にシフトされ、第１ラッチ列２０１の記憶データが
第２ラッチ列２０２にシフトされ、第１ラッチ列２０１
に波形データメモリ３からの新たな読出データが書き込
まれる。そして、全加算器２０５の被加算入力端Ｂ１、
Ｂ０にデータ（１、０）が入力され、ワードセレクタＷ
ＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦ
Ｃ）＝（０、１、０）が供給される。この結果、図１１
に示すように、ワードセレクタＷＤＳＥＬの入力ポート
Ｃ、ＤおよびＥを介した入力データ、すなわち、ラッチ
ＬＣ、ＬＤおよびＬＥに記憶されたデータがワードセレ
クタＷＤＳＥＬによって選択され、出力データＯ１〜Ｏ
３として出力される。これらのデータは、クロックＣＫ
によるシフト動作が行われる前にラッチＬＧ、ＬＨおよ
びＬＩに記憶されていたデータ、すなわち、波形アドレ
スＲＴに対応した波形データの１波形アドレスだけ後の
波形データに他ならない。次いで上述と同様にクロック
ＣＫによる第１〜第３のラッチ列のシフト動作が行われ
た後、全加算器２０５の被加算入力端Ｂ１、Ｂ０にデー
タ（０、１）が入力され、ワードセレクタＷＤＳＥＬに
対し、セレクト信号（ＳＦＡ、ＳＦＢ、ＳＦＣ）＝
（１、０、０）が供給される。この結果、図１１に示す
ように、ワードセレクタＷＤＳＥＬの入力ポートＢ、Ｃ
およびＤを介したラッチＬＢ、ＬＣおよびＬＤの出力デ
ータがワードセレクタＷＤＳＥＬによって選択され、出
力データＯ１〜Ｏ３として出力される。これらのデータ
は、クロックＣＫによるシフト動作が行われる前にラッ
チＬＦ、ＬＧおよびＬＨに記憶されていたデータ、すな
わち、波形アドレスＲＴに対応した波形データの２波形
アドレスだけ後の波形データに他ならない。次いで上述
と同様にクロックＣＫによる第１〜第３のラッチ列のシ
フト動作が行われた後、全加算器２０５の被加算入力端
Ｂ１、Ｂ０にデータ（０、０）が入力され、ワードセレ
クタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、ＳＦ
Ｂ、ＳＦＣ）＝（０、０、０）が供給される。この結
果、図１１に示すように、ワードセレクタＷＤＳＥＬの
入力ポートＡ、ＢおよびＣを介したラッチＬＡ、ＬＢお
よびＬＣの出力データ、すなわち、クロックＣＫによる
シフト動作が行われる前にラッチＬＥ、ＬＦおよびＬＧ
に記憶されていた波形アドレスＲＴよりも３波形アドレ
スだけ後の波形データが出力データＯ１〜Ｏ３として出
力される。

【００２６】波形アドレスＲＴが０若しくは４の倍数
より１だけ大きい場合の動作この場合、（ＢＳ１、ＢＳ０）＝（０、１）となるた
め、図１１に示すように、全加算器２０５の被加算入力
端Ａ１およびＡ０にはデータ（１、１）が入力される。
そして、波形アドレスＲＴに対応する読出データが第２
ラッチ列に書き込まれると、全加算器２０５の被加算入
力端Ｂ１、Ｂ０にデータ（１、１）が入力され、ワード
セレクタＷＤＳＥＬに対し、セレクト信号（ＳＦＡ、Ｓ
ＦＢ、ＳＦＣ）＝（０、１、１）が供給される。この結
果、図１１に示すように、ワードセレクタＷＤＳＥＬの
入力ポートＧ、ＨおよびＩを介した入力データ、すなわ
ち、ラッチＬＧ、ＬＨおよびＬＩに記憶されデータが出
力データＯ１〜Ｏ３として出力される。これらのラッチ
の記憶データが、４の倍数若しくは０より１だけ大きい
波形アドレスＲＴに対応した波形データであることは、
既に説明した波形アドレスおよびメモリアドレスに関す
る規則性から容易に理解されよう。次に、クロックＣＫ
による第１〜第２ラッチ列のシフト動作が行われた後、
全加算器２０５の被加算入力端Ｂ１、Ｂ０にデータ
（１、０）が入力されることにより、ラッチＬＦ、ＬＧ
およびＬＨに記憶された波形アドレスＲＴよりも１波形
アドレスだけ後の波形データが出力データＯ１〜Ｏ３と
して出力される。次いでクロックＣＫによる第１〜第３
のラッチ列のシフト動作が行われた後、全加算器２０５
の被加算入力端Ｂ１、Ｂ０にデータ（０、１）が入力さ
れることにより、ラッチＬＥ、ＬＦおよびＬＧに記憶さ
れた波形アドレスＲＴよりも２波形アドレスだけ後の波
形データが出力データＯ１〜Ｏ３として出力される。次
いでクロックＣＫによるシフト動作が行われた後、全加
算器２０５の被加算入力端Ｂ１、Ｂ０にデータ（０、
０）が入力されることにより、ラッチＬＤ、ＬＥおよび
ＬＦに記憶された波形アドレスＲＴよりも３波形アドレ
スだけ後の波形データが出力データＯ１〜Ｏ３として出
力される。

【００２７】以上、波形アドレスＲＴが０若しくは４の
倍数である場合、および０若しくは４の倍数より１だけ
大きい場合の動作について説明したが、波形アドレス
ＲＴが０若しくは４の倍数より２だけ大きい場合、およ
び波形アドレスＲＴが０若しくは４の倍数より３だけ
大きい場合についても、上述と同様、図１１に従って各
ラッチの出力データの選択が行われ、波形データが出力
される。そして、上述した１６ビットの波形データを再
生する場合と同様、得られた波形データに基づいて楽音
が発生される。

【００２８】

【発明の効果】以上説明したように、この発明によれ
ば、楽音波形を順次サンプリングして得られる時系列の
波形データを記憶する記憶手段であって、１アドレスあ
たりのビット幅が１サンプルあたりの波形データと異な
る場合には１サンプルの波形データを複数のアドレスに
振分けて過不足なく記憶した記憶手段と、楽音発生の指
示に応答し、発生すべき楽音に対応したデータを前記記
憶手段から順次読み出すと共に、該楽音に対応した波形
データのビット幅に基づき、前記読み出したデータから
波形データを抽出し、楽音として出力する楽音形成手段
とを設けたので、波形データのビット幅が記憶手段にお
ける読出単位たるビット幅によって制限されない。従っ
て、楽音波形の種類に対して最適なビット幅で波形デー
タを記憶することができ、コストパフォーマンスに優れ
た電子楽器が実現されるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による電子楽器の構成を
示すブロック図である。

【図２】同実施例における波形データメモリ３に記憶
された１２ビット幅の波形データを示す図である。

【図３】同実施例におけるＲＯＭ９に記憶された読出
制御用パラメータを示す図である。

【図４】同読出制御パラメータの内容を示す図であ
る。

【図５】同実施例における楽音形成回路４の構成を示
すブロック図である。

【図６】同実施例における位相データ累算器１１の構
成を示すブロック図である。

【図７】同実施例におけるループアドレス制御部１２
の構成を示すブロック図である。

【図８】同実施例におけるメモリアドレス作成部１３
の構成を示すブロック図である。

【図９】同実施例における波形データ抽出部１４の構
成を示すブロック図である。

【図１０】同実施例におけるワードセレクタＷＤＳＥ
Ｌの構成を示すブロック図である。

【図１１】同実施例における波形データ抽出部１４の
動作を示す図である。

【符号の説明】

３……波形データメモリ、４……楽音形成回路、９……
ＲＯＭ、８……ＣＰＵ、１３……メモリアドレス作成
部、１６……波形データ抽出部。

Claims

【特許請求の範囲】

【請求項１】楽音波形を順次サンプリングして得られ
る時系列の波形データを記憶する記憶手段であって、１
アドレスあたりのビット幅が１サンプルあたりの波形デ
ータと異なる場合には１サンプルの波形データを複数の
アドレスに振分けて過不足なく記憶した記憶手段と、楽音発生の指示に応答し、発生すべき楽音に対応したデ
ータを前記記憶手段から順次読み出すと共に、該楽音に
対応した波形データのビット幅に基づき、前記読み出し
たデータから波形データを抽出し、楽音として出力する
楽音形成手段とを具備することを特徴とする電子楽器。