JPH0656555B2 - 音発生装置 - Google Patents
音発生装置Info
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- JPH0656555B2 JPH0656555B2 JP61209017A JP20901786A JPH0656555B2 JP H0656555 B2 JPH0656555 B2 JP H0656555B2 JP 61209017 A JP61209017 A JP 61209017A JP 20901786 A JP20901786 A JP 20901786A JP H0656555 B2 JPH0656555 B2 JP H0656555B2
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
- G10H7/04—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories in which amplitudes are read at varying rates, e.g. according to pitch
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/36—Accompaniment arrangements
- G10H1/40—Rhythm
- G10H1/42—Rhythm comprising tone forming circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- General Engineering & Computer Science (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、波形メモリを用いて打楽器等の音を発生す
る装置に関し、特に波形メモリにおける記憶データフォ
ーマットの改良に関するものである。
る装置に関し、特に波形メモリにおける記憶データフォ
ーマットの改良に関するものである。
［発明の概要］ この発明は、ワード当りのビット数が例えば８である波
形メモリにサンプル当りのビット数が例えば12である波
形データを３ワード毎に２サンプルを割当てるようにし
て記憶したことにより波形メモリの利用効率を高めたも
のである。
形メモリにサンプル当りのビット数が例えば12である波
形データを３ワード毎に２サンプルを割当てるようにし
て記憶したことにより波形メモリの利用効率を高めたも
のである。
［従来の技術］ 従来、リズム演奏装置等にあっては、波形メモリにドラ
ム、シンバル等の楽器音毎に対応する波形データを記憶
しておき、波形メモリから波形データを選択的に読出す
ことによりリズム演奏を行なうことが知られている。波
形データとしては、実際の打楽器の演奏音をサンプリン
グし、アナログ／ディジタル変換して得られた一連の振
幅データが用いられ、各サンプル毎に振幅データは例え
ば８ビットである。このような波形データは、ワード当
りのビット数が８である波形メモリにワード毎に１サン
プルを割当てるようにして記憶されるのが普通であっ
た。
ム、シンバル等の楽器音毎に対応する波形データを記憶
しておき、波形メモリから波形データを選択的に読出す
ことによりリズム演奏を行なうことが知られている。波
形データとしては、実際の打楽器の演奏音をサンプリン
グし、アナログ／ディジタル変換して得られた一連の振
幅データが用いられ、各サンプル毎に振幅データは例え
ば８ビットである。このような波形データは、ワード当
りのビット数が８である波形メモリにワード毎に１サン
プルを割当てるようにして記憶されるのが普通であっ
た。
［発明が解決しようとする問題点］ 上記した従来技術によると、サンプル当りのビット数が
多くなった場合には、波形メモリとしてもワード当りの
ビット数が多いものが必要となる。すなわち、楽器音に
よっては原音に対する忠実度を向上させるためにサンプ
ル当りのビット数を例えば12ビットにした方が好ましい
場合があり、このような場合には、ワード当りのビット
数が12以上である波形メモリを用いることになり、コス
ト高となることを免れない。
多くなった場合には、波形メモリとしてもワード当りの
ビット数が多いものが必要となる。すなわち、楽器音に
よっては原音に対する忠実度を向上させるためにサンプ
ル当りのビット数を例えば12ビットにした方が好ましい
場合があり、このような場合には、ワード当りのビット
数が12以上である波形メモリを用いることになり、コス
ト高となることを免れない。
そこで、別の方法として、２ワード毎に１サンプルを割
当てるようにして波形データを記憶させることも考えら
れるが、これでは２ワード毎に４ビットが不使用とな
り、波形メモリの利用効率が低い欠点がある。
当てるようにして波形データを記憶させることも考えら
れるが、これでは２ワード毎に４ビットが不使用とな
り、波形メモリの利用効率が低い欠点がある。
また、上記従来技術によると、各楽器音毎に波形データ
を記憶するので、ノイズ性の音についても専用の波形記
憶部を設けることになり、メモリ容量が増大するという
問題もあった。
を記憶するので、ノイズ性の音についても専用の波形記
憶部を設けることになり、メモリ容量が増大するという
問題もあった。
［問題点を解決するための手段］ この発明の目的は、サンプル当りのビット数が多い波形
データをワード当りのビット数が少ない波形メモリに記
憶させる際に不使用ビット数を少なくすることにある。
データをワード当りのビット数が少ない波形メモリに記
憶させる際に不使用ビット数を少なくすることにある。
この発明の他の目的は、上記のように不使用ビット数を
少なくすると共に、ノイズ性の音を専用の波形記憶部な
しに発生可能とすることにある。
少なくすると共に、ノイズ性の音を専用の波形記憶部な
しに発生可能とすることにある。
この発明に係る音発生装置は、 （ａ）各々所定の複数Ｎビットのデータを１ワードとし
て記憶可能な多数の記憶領域を有する波形記憶部であっ
て、該多数の記憶領域には、所望の音波形の順次のサン
プルにそれぞれ対応し且つ各サンプル毎のビット数Ｍが
Ｎ＜Ｍ≦１．５Ｎの範囲の任意の整数である振幅データ
が所定のフォーマットで記憶され、該所定のフォーマッ
トは、順次の３つの記憶領域毎に、そのうちの２つの第
１の領域には２サンプル分の振幅データの上位からＮビ
ットのデータをそれぞれ記憶し、残りの１つの第２の領
域には該２サンプル分の振幅データの下位（Ｍ−Ｎ）ビ
ットのデータを記憶した形になっているものと、 （ｂ）前記波形記憶部から記憶データをワード単位で読
み出して各サンプル毎にＭビットの振幅データの上位ビ
ットとすると共に前記第２の記憶領域から読み出された
２つの（Ｍ−Ｎ）ビットの一方を選択して該振幅データ
の下位ビットとする再生手段と、 （ｃ）前記再生手段から順次に得られるＭビットの振幅
データに基づき前記音波形に対応する音を発生する音発
生手段と をそなえたものである。
て記憶可能な多数の記憶領域を有する波形記憶部であっ
て、該多数の記憶領域には、所望の音波形の順次のサン
プルにそれぞれ対応し且つ各サンプル毎のビット数Ｍが
Ｎ＜Ｍ≦１．５Ｎの範囲の任意の整数である振幅データ
が所定のフォーマットで記憶され、該所定のフォーマッ
トは、順次の３つの記憶領域毎に、そのうちの２つの第
１の領域には２サンプル分の振幅データの上位からＮビ
ットのデータをそれぞれ記憶し、残りの１つの第２の領
域には該２サンプル分の振幅データの下位（Ｍ−Ｎ）ビ
ットのデータを記憶した形になっているものと、 （ｂ）前記波形記憶部から記憶データをワード単位で読
み出して各サンプル毎にＭビットの振幅データの上位ビ
ットとすると共に前記第２の記憶領域から読み出された
２つの（Ｍ−Ｎ）ビットの一方を選択して該振幅データ
の下位ビットとする再生手段と、 （ｃ）前記再生手段から順次に得られるＭビットの振幅
データに基づき前記音波形に対応する音を発生する音発
生手段と をそなえたものである。
このような構成にあっては、波形記憶部から記憶データ
をワード単位でＮビットの振幅データとして読出して発
音させるようにしてもよい。
をワード単位でＮビットの振幅データとして読出して発
音させるようにしてもよい。
［作用］ この発明の構成によると、波形記憶部には上記のような
フォーマットでＭビットの振幅データを記憶させるよう
にしたので、３つの記憶領域毎にそのうちの第２の記憶
領域における不使用ビット数を少なすることができ、特
に上記したＮ＝８、Ｍ＝１２の場合のようにＮ＝２（Ｍ
−Ｎ）のときは不使用ビット数をゼロにすることができ
る。
フォーマットでＭビットの振幅データを記憶させるよう
にしたので、３つの記憶領域毎にそのうちの第２の記憶
領域における不使用ビット数を少なすることができ、特
に上記したＮ＝８、Ｍ＝１２の場合のようにＮ＝２（Ｍ
−Ｎ）のときは不使用ビット数をゼロにすることができ
る。
また、上記のように記憶データをワード単位でＮビット
の振幅データとして読出して発音させるようにすると、
ノイズ性の音が簡単に得られると共に、１波形分の波形
記憶部を省略することができる。
の振幅データとして読出して発音させるようにすると、
ノイズ性の音が簡単に得られると共に、１波形分の波形
記憶部を省略することができる。
［実施例］ 第１図は、この発明による異波形発生動作の概略を説明
するためのもので、一例としてワード当りのビット数Ｎ
＝８、サンプル当りのビット数Ｍ＝12の場合を示す。
するためのもので、一例としてワード当りのビット数Ｎ
＝８、サンプル当りのビット数Ｍ＝12の場合を示す。
異波形発生動作の概略（第１図） 波形記憶部10には、各々８ビットのデータを１ワードと
して記憶可能な多数の記憶領域12がアドレス進行に従っ
て設けられている。
して記憶可能な多数の記憶領域12がアドレス進行に従っ
て設けられている。
多数の記憶領域12には、一例としてタム音の波形の順次
のサンプルにそれぞれ対応し且つサンプル毎のビット数
が12である振幅データが所定のフォーマットで記憶され
る。すなわち、アドレス０の記憶領域には、最初のサン
プルの振幅データの下位８ビットが記憶され、この振幅
データの上位４ビートはアドレス１の記憶領域の上位４
ビット部ＵＢに記憶される。また、アドレス２の記憶領
域には、２番目のサンプルの振幅データの下位８ビット
が記憶され、この振幅データの上位４ビットはアドレス
１の記憶領域の下位４ビット部ＬＢに記憶される。以下
同様にして順次３つの記憶領域毎に順次の２サンプル分
の振幅データが記憶される。このような記憶データフォ
ーマットによれば、アドレス１、４、７…等の記憶領域
において不使用のビットをなくすとができる。
のサンプルにそれぞれ対応し且つサンプル毎のビット数
が12である振幅データが所定のフォーマットで記憶され
る。すなわち、アドレス０の記憶領域には、最初のサン
プルの振幅データの下位８ビットが記憶され、この振幅
データの上位４ビートはアドレス１の記憶領域の上位４
ビット部ＵＢに記憶される。また、アドレス２の記憶領
域には、２番目のサンプルの振幅データの下位８ビット
が記憶され、この振幅データの上位４ビットはアドレス
１の記憶領域の下位４ビット部ＬＢに記憶される。以下
同様にして順次３つの記憶領域毎に順次の２サンプル分
の振幅データが記憶される。このような記憶データフォ
ーマットによれば、アドレス１、４、７…等の記憶領域
において不使用のビットをなくすとができる。
波形記憶部10の記憶データは、本来はタム音を再生する
ために使用されるものであるが、この実施例では、ノイ
ズ性のタム音（ノイズを含む新しいタム音）を発生する
ためにも使用される。
ために使用されるものであるが、この実施例では、ノイ
ズ性のタム音（ノイズを含む新しいタム音）を発生する
ためにも使用される。
タム音に対応する波形データを発生するにあたっては、
波形記憶部10から各記憶領域毎に８ビットのデータを読
出して各サンプル毎に12ビットの振幅データ再生する。
すなわち、アドレス０のデータ［０］とアドレス１の上
位ビット部ＵＢのデータ［１］ＵＢとを組合せることに
より最初のサンプルに対応する12ビットのデータ
（［０］及び［１］ＵＢ）を出力し、次にアドレス２の
データ［２］とアドレス１の下位ビット部ＬＢのデータ
［１］ＬＢとを組合わせることにより２番目のサンプル
に対応する12ビットのデータ（［２］及び［１］ＬＢ）
を出力する。そして、以下同様にして第１図でデータ出
力順序以降の12ビットデータを順次に出力する。
波形記憶部10から各記憶領域毎に８ビットのデータを読
出して各サンプル毎に12ビットの振幅データ再生する。
すなわち、アドレス０のデータ［０］とアドレス１の上
位ビット部ＵＢのデータ［１］ＵＢとを組合せることに
より最初のサンプルに対応する12ビットのデータ
（［０］及び［１］ＵＢ）を出力し、次にアドレス２の
データ［２］とアドレス１の下位ビット部ＬＢのデータ
［１］ＬＢとを組合わせることにより２番目のサンプル
に対応する12ビットのデータ（［２］及び［１］ＬＢ）
を出力する。そして、以下同様にして第１図でデータ出
力順序以降の12ビットデータを順次に出力する。
また、ノイズ性タム音に対応する波形データを発生する
ためにあたっては、波形記憶部10から各記憶領域毎に８
ビットのデータを読出することによりアドレス０のデー
タ［０］、アドレス１のデータ［１］、アドレス２のデ
ータ［２］…のように８ビットデータを順次に出力す
る。これは、通常のメモリ読出方法と同様であり、非常
に簡単である。
ためにあたっては、波形記憶部10から各記憶領域毎に８
ビットのデータを読出することによりアドレス０のデー
タ［０］、アドレス１のデータ［１］、アドレス２のデ
ータ［２］…のように８ビットデータを順次に出力す
る。これは、通常のメモリ読出方法と同様であり、非常
に簡単である。
リズム演奏装置の回路構成（第２図） 第２図は、この発明の一実施例によるマニュアル操作式
のリズム演奏装置の回路構成を示すもので、このリズム
演奏装置は、タム音及びノイズ性タム音を第１図につい
て前述した動作により発生可能となっている。
のリズム演奏装置の回路構成を示すもので、このリズム
演奏装置は、タム音及びノイズ性タム音を第１図につい
て前述した動作により発生可能となっている。
打撃音波形メモリ14は、例えばＲＯＭ（リード・オンリ
ィ・メモリ）からなるもので、リズム演奏に用いるべき
各種の打撃音に対応した多数の波形記憶部を含んでい
る。各波形記憶部には、対応する打撃音の波形データが
記憶されており、タム音以外の各打撃音に対応する波形
記憶部には、サンプル当りのビット数が８である波形デ
ータがワード毎に１サンプルを割当てるようにして記憶
されている。タム音に対応する波形記憶部には、第１図
について前述したようにタム音の波形データが記憶され
ている。なお、ノイズ性タム音は、前述したようにタム
音の波形データに基づいて発生させるので、ノイズ性タ
ム音専用の波形記憶部は設けられていない。
ィ・メモリ）からなるもので、リズム演奏に用いるべき
各種の打撃音に対応した多数の波形記憶部を含んでい
る。各波形記憶部には、対応する打撃音の波形データが
記憶されており、タム音以外の各打撃音に対応する波形
記憶部には、サンプル当りのビット数が８である波形デ
ータがワード毎に１サンプルを割当てるようにして記憶
されている。タム音に対応する波形記憶部には、第１図
について前述したようにタム音の波形データが記憶され
ている。なお、ノイズ性タム音は、前述したようにタム
音の波形データに基づいて発生させるので、ノイズ性タ
ム音専用の波形記憶部は設けられていない。
リズム操作子回路16は、各種の打撃音に対応した多数の
リズム操作子（例えば自己復帰型押ボタンスイッチ）を
含むもので、各リズム操作子をオン操作するたびに打撃
音指定データＴＳＤ及び発音命令信号ＫＯＮを送出する
ようになっている。打撃音指定データＴＳＤは、オン操
作されたリズム操作子に対応する打撃音を指定するもの
で、スタートアドレスメモリ18にアドレス信号として供
給される。タム音に対応するリムズ操作子をオン操作し
たときは、リズム操作子回路16から打撃音指定データＴ
ＳＤ及び発音命令信号ＫＯＮの他にタム音指定信号ＴＯ
Ｍが送出される。このタム音指定信号ＴＯＭは、各サン
プル毎に12ビットのデータを再生する動作を制御するの
に用いられる。
リズム操作子（例えば自己復帰型押ボタンスイッチ）を
含むもので、各リズム操作子をオン操作するたびに打撃
音指定データＴＳＤ及び発音命令信号ＫＯＮを送出する
ようになっている。打撃音指定データＴＳＤは、オン操
作されたリズム操作子に対応する打撃音を指定するもの
で、スタートアドレスメモリ18にアドレス信号として供
給される。タム音に対応するリムズ操作子をオン操作し
たときは、リズム操作子回路16から打撃音指定データＴ
ＳＤ及び発音命令信号ＫＯＮの他にタム音指定信号ＴＯ
Ｍが送出される。このタム音指定信号ＴＯＭは、各サン
プル毎に12ビットのデータを再生する動作を制御するの
に用いられる。
スタートアドレスメモリ18は、例えばＲＯＭからなるも
ので、打撃音波形メモリ14の各波形記憶部毎にスタート
アドレスデータを記憶したものである。スタートアドレ
スメモリ18からは、打撃音指定データＴＳＤの指示する
打撃音に対応した波形記憶部のスタートアドレスを示す
スタートアドレスデータＳＡＤが読出され、アドレス発
生器20に供給される。
ので、打撃音波形メモリ14の各波形記憶部毎にスタート
アドレスデータを記憶したものである。スタートアドレ
スメモリ18からは、打撃音指定データＴＳＤの指示する
打撃音に対応した波形記憶部のスタートアドレスを示す
スタートアドレスデータＳＡＤが読出され、アドレス発
生器20に供給される。
アドレス発生器20は、スタートアドレスデータＳＡＤ、
発音命令信号ＫＯＮ及びタム音指定信号ＴＯＭに基づい
てアドレスデータＡＤ及び制御信号φ０、φ１、φ３、
φ2+3 、ＳＥＬ等を発生するもので、詳しくは第３図に
ついで後述する。
発音命令信号ＫＯＮ及びタム音指定信号ＴＯＭに基づい
てアドレスデータＡＤ及び制御信号φ０、φ１、φ３、
φ2+3 、ＳＥＬ等を発生するもので、詳しくは第３図に
ついで後述する。
加算器22は、アドレスデータＡＤを入力として波形読出
用のアドレスデータＡＤＳを送出するもので、タム音指
定信号ＴＯＭが“１”のとき、ＡＮＤゲート２４から制
御信号φ2+3 をキャリィ入力Ｃｉとして受取るようにな
っている。信号ＴＯＭが“０”のとき、アドレスデータ
ＡＤＳとしては、アドレスデータＡＤがそのまま送出さ
れる。
用のアドレスデータＡＤＳを送出するもので、タム音指
定信号ＴＯＭが“１”のとき、ＡＮＤゲート２４から制
御信号φ2+3 をキャリィ入力Ｃｉとして受取るようにな
っている。信号ＴＯＭが“０”のとき、アドレスデータ
ＡＤＳとしては、アドレスデータＡＤがそのまま送出さ
れる。
アドレスデータＡＤＳは、打撃音波形メモリ14に供給さ
れ、これに応じて波形メモリ14からは、オンされたリズ
ム操作子に対応する打撃音の波形データがワード単位で
読出される。波形メモリ14から送出される１ワード分の
データ（８ビットのデータ）は、下位４ビットのデータ
ＬＢ及び上位４ビットのデータＵＢからなるもので、タ
ム音の波形データについては各サンプル毎に12ビットの
振幅データを再生する必要があり、これを可能にするの
が、セレクタ26及び28、ラッチ回路30、32及び36、並び
にゲート回路34を含む回路部である。
れ、これに応じて波形メモリ14からは、オンされたリズ
ム操作子に対応する打撃音の波形データがワード単位で
読出される。波形メモリ14から送出される１ワード分の
データ（８ビットのデータ）は、下位４ビットのデータ
ＬＢ及び上位４ビットのデータＵＢからなるもので、タ
ム音の波形データについては各サンプル毎に12ビットの
振幅データを再生する必要があり、これを可能にするの
が、セレクタ26及び28、ラッチ回路30、32及び36、並び
にゲート回路34を含む回路部である。
セレクタ26は、選択信号ＳＡとして制御信号ＳＥＬを受
取るもので、この信号ＳＡが“１”のとき制御信号φ３
（入力Ａ０）のパルスを選択すると共に信号ＳＡが
“０”のとき制御信号φ１（入力Ｂ０）のパルスを選択
することにより第１のラッチ指令信号Ｌ１（出力Ｙ０）
を送出し、信号ＳＡが“１”のとき制御信号φ１（入力
Ａ１）のパルスを選択すると共に信号ＳＡが“０”のと
き制御信号φ３（入力Ｂ１）のパルスを選択することに
より第２のラッチ指令信号Ｌ２（出力Ｙ１）を送出すよ
うになっている。
取るもので、この信号ＳＡが“１”のとき制御信号φ３
（入力Ａ０）のパルスを選択すると共に信号ＳＡが
“０”のとき制御信号φ１（入力Ｂ０）のパルスを選択
することにより第１のラッチ指令信号Ｌ１（出力Ｙ０）
を送出し、信号ＳＡが“１”のとき制御信号φ１（入力
Ａ１）のパルスを選択すると共に信号ＳＡが“０”のと
き制御信号φ３（入力Ｂ１）のパルスを選択することに
より第２のラッチ指令信号Ｌ２（出力Ｙ１）を送出すよ
うになっている。
セレクタ28は、選択信号ＳＡとして制御信号ＳＥＬを受
取るもので、この信号ＳＡが“１”のときは上位４ビッ
トのデータＵＢ（入力Ａ）を選択して出力Ｙとし送出
し、信号ＳＡが“０”のときは下位４ビットのデータＬ
Ｂ（入力Ｂ）を選択して出力Ｙとして送出するようにな
っている。
取るもので、この信号ＳＡが“１”のときは上位４ビッ
トのデータＵＢ（入力Ａ）を選択して出力Ｙとし送出
し、信号ＳＡが“０”のときは下位４ビットのデータＬ
Ｂ（入力Ｂ）を選択して出力Ｙとして送出するようにな
っている。
ラッチ回路30は、第２のラッチ指令信号Ｌ２に応じて下
位４ビットのデータＬＢ及び上位４ビットのデータＵＢ
をラッチするもので、８ビットのデータを送出するよう
になっている。
位４ビットのデータＬＢ及び上位４ビットのデータＵＢ
をラッチするもので、８ビットのデータを送出するよう
になっている。
ラッチ回路32は、第１のラッチ指令信号Ｌ１に応じてセ
レクタ28の出力をラッチするもので、４ビットのデータ
を送出するようになっている。波形メモリ14からタム音
波形が読出されるとき、ラッチ回路32からは、第１図に
示したデータ［１］ＵＢ、［１］ＬＢ、［４］ＵＢ…等
が順次に送出される。
レクタ28の出力をラッチするもので、４ビットのデータ
を送出するようになっている。波形メモリ14からタム音
波形が読出されるとき、ラッチ回路32からは、第１図に
示したデータ［１］ＵＢ、［１］ＬＢ、［４］ＵＢ…等
が順次に送出される。
ゲート回路34は、イネーブル信号ＥＮとしてタム音指定
信号ＴＯＭを受取るもので、信号ＥＮが“１”のとき
（タム音波形読出時）に導通してラッチ回路32の出力を
ラッチ回路36に供給するようになっている。
信号ＴＯＭを受取るもので、信号ＥＮが“１”のとき
（タム音波形読出時）に導通してラッチ回路32の出力を
ラッチ回路36に供給するようになっている。
ラッチ回路36は、制御信号φ０に応じてラッチ回路30の
出力及びゲート回路34の出力をラッチするもので、12ビ
ットのデータを送出可能となっている。タム音波形読出
時には、ラッチ回路36から12ビットの振幅データが送出
されるが、タム音以外の波形データを読出す際にはゲー
ト回路34が非導通であるため、ラッチ回路30からの８ビ
ットの振幅データだけがラッチ回路36を介して送出され
る。なお、波形メモリ14の出力のラッチ動作について
は、第６図を参照して後述する。
出力及びゲート回路34の出力をラッチするもので、12ビ
ットのデータを送出可能となっている。タム音波形読出
時には、ラッチ回路36から12ビットの振幅データが送出
されるが、タム音以外の波形データを読出す際にはゲー
ト回路34が非導通であるため、ラッチ回路30からの８ビ
ットの振幅データだけがラッチ回路36を介して送出され
る。なお、波形メモリ14の出力のラッチ動作について
は、第６図を参照して後述する。
ラッチ回路36から順次に送出される８ビット又は12ビッ
トの振幅データからなる波形データは、ディジタル／ア
ナログ変換器（ＤＡＣ）38によりアナログ信号に変換さ
れてサウンドシステム40に供給される。この結果、オン
操作したリズム操作子に対応する打撃音がサウンドシス
テム40から発生されるようになり、マニュアルリズム演
奏が可能となる。
トの振幅データからなる波形データは、ディジタル／ア
ナログ変換器（ＤＡＣ）38によりアナログ信号に変換さ
れてサウンドシステム40に供給される。この結果、オン
操作したリズム操作子に対応する打撃音がサウンドシス
テム40から発生されるようになり、マニュアルリズム演
奏が可能となる。
アドレス発生器の詳細（第３図及び第４図） 第３図は、アドレス発生器20の回路構成を示すもので、
この回路における各種の信号及びデータは第４図に示さ
れている。
この回路における各種の信号及びデータは第４図に示さ
れている。
第３図において、セレクタ42には、スタートアドレスデ
ータＳＡＤが入力Ｂとして供給され、同期微分回路44に
は、発音命令信号ＫＯＮが供給される。周波数可能のク
ロック源46は、第４図に示すようなクロック信号φＡを
発生するものであり、このクロック信号φＡは、同期微
分回路44、遅延回路48及びリングカンウタ50に供給され
る。
ータＳＡＤが入力Ｂとして供給され、同期微分回路44に
は、発音命令信号ＫＯＮが供給される。周波数可能のク
ロック源46は、第４図に示すようなクロック信号φＡを
発生するものであり、このクロック信号φＡは、同期微
分回路44、遅延回路48及びリングカンウタ50に供給され
る。
同期微分回路44は、クロック信号φＡに同期して発音命
令信号ＫＯＮを微分するもので、第４図に示すようにφ
Ａの１周期に相当するパルス幅を有する出力パルスＫＯ
ＮＰを送出する。出力パルスＫＯＮＰはリングカウンタ
50をリセットするので、リングカウンタ50はこのリセッ
トの後クロック信号φＡを係数して第４図に示すような
制御信号φ０、φ１、φ２、φ３を送出する。これに伴
って、制御信号φ２及びφ３を入力とするＯＲゲート52
からは、制御信号φ2+3 が第４図に示すように送出され
る。
令信号ＫＯＮを微分するもので、第４図に示すようにφ
Ａの１周期に相当するパルス幅を有する出力パルスＫＯ
ＮＰを送出する。出力パルスＫＯＮＰはリングカウンタ
50をリセットするので、リングカウンタ50はこのリセッ
トの後クロック信号φＡを係数して第４図に示すような
制御信号φ０、φ１、φ２、φ３を送出する。これに伴
って、制御信号φ２及びφ３を入力とするＯＲゲート52
からは、制御信号φ2+3 が第４図に示すように送出され
る。
出力パルスＫＯＮＰは、制御信号φ０をトリガ入力Ｔと
するフリップフロップ54をリセットするので、フリップ
フロップ54からは、出力Ｑ及びにそれぞれ対応した制
御信号ＳＥＬ及び▲▼が第４図に示すように送出
される。
するフリップフロップ54をリセットするので、フリップ
フロップ54からは、出力Ｑ及びにそれぞれ対応した制
御信号ＳＥＬ及び▲▼が第４図に示すように送出
される。
一方、出力パルスＫＯＮＰは、遅延回路48に供給され、
クロック信号φＡの半周期に相当する遅延を受ける、こ
のため、遅延回路48からは、遅延出力パルスＫＯＮＰ′
が第４図に示すように送出され、セレクタ42に選択信号
ＳＢとして供給される。
クロック信号φＡの半周期に相当する遅延を受ける、こ
のため、遅延回路48からは、遅延出力パルスＫＯＮＰ′
が第４図に示すように送出され、セレクタ42に選択信号
ＳＢとして供給される。
セレクタ42は、選択信号ＳＢが“１”であるとき入力Ｂ
としてのスタートアドレスデータＳＡＤを選択して加算
器56に供給する。遅延出力パルスＫＯＮＰ′は、ゲート
回路58にディスエーブル信号ＤＩＳとして供給され、ゲ
ート回路58を非導通とする。このため、スタートアドレ
スデータＳＡＤは、加算器56で数値変更を受けることな
くレジスタ60に供給され、そこに制御信号φ０のタイミ
ングでロードされる。従って、レジスタ60の出力として
は、第４図に示すように最初にスタートアドレスデータ
ＳＡＤが送出され、このデータＳＡＤは、セレクタ42に
入力Ａとして供給される。
としてのスタートアドレスデータＳＡＤを選択して加算
器56に供給する。遅延出力パルスＫＯＮＰ′は、ゲート
回路58にディスエーブル信号ＤＩＳとして供給され、ゲ
ート回路58を非導通とする。このため、スタートアドレ
スデータＳＡＤは、加算器56で数値変更を受けることな
くレジスタ60に供給され、そこに制御信号φ０のタイミ
ングでロードされる。従って、レジスタ60の出力として
は、第４図に示すように最初にスタートアドレスデータ
ＳＡＤが送出され、このデータＳＡＤは、セレクタ42に
入力Ａとして供給される。
セレクタ62は、タム音指定信号ＴＯＭ及び制御信号▲
▼を入力とするＡＮＤゲート64の出力を選択信号Ｓ
Ｂとして受取るもので、この信号ＳＢが“０”のとき入
力Ａとしての＋１のデータを選択し、信号ＳＢが“１”
のとき入力Ｂとしての＋２のデータを選択し、いずれか
の選択データをゲート回路58に供給するようになってい
る。遅延出力パルスＫＯＮＰ′が発生された後、制御信
号▲▼が“０”である期間中は、選択信号ＳＢが
“０”であり、セレクタ62は＋１のデータを選択してゲ
ート回路58に供給している。
▼を入力とするＡＮＤゲート64の出力を選択信号Ｓ
Ｂとして受取るもので、この信号ＳＢが“０”のとき入
力Ａとしての＋１のデータを選択し、信号ＳＢが“１”
のとき入力Ｂとしての＋２のデータを選択し、いずれか
の選択データをゲート回路58に供給するようになってい
る。遅延出力パルスＫＯＮＰ′が発生された後、制御信
号▲▼が“０”である期間中は、選択信号ＳＢが
“０”であり、セレクタ62は＋１のデータを選択してゲ
ート回路58に供給している。
遅延出力パルスＫＯＮＰ′が“０”になると、セレクタ
42は、レジスタ60の出力としてのスタートアドレスデー
タＳＡＤ（入力Ａ）を選択して加算器56に供給する。こ
のとき、ゲート回路58が導通してセレクタ62の出力とし
ての＋１のデータを加算器56に供給する。このため、加
算器56からはＳＡＤに１を加えたデータが送出され、こ
のデータは制御信号φ０のタイミングでレジスタ60にロ
ードされる。従って、レジスタ60の出力は、第４図に示
すように制御信号▲▼が“０”から“１”になる
タイミングでＳＡＤ＋１となる。
42は、レジスタ60の出力としてのスタートアドレスデー
タＳＡＤ（入力Ａ）を選択して加算器56に供給する。こ
のとき、ゲート回路58が導通してセレクタ62の出力とし
ての＋１のデータを加算器56に供給する。このため、加
算器56からはＳＡＤに１を加えたデータが送出され、こ
のデータは制御信号φ０のタイミングでレジスタ60にロ
ードされる。従って、レジスタ60の出力は、第４図に示
すように制御信号▲▼が“０”から“１”になる
タイミングでＳＡＤ＋１となる。
この後、レジスタ60の出力は、タム音指定信号ＴＯＭが
“１”か“０”かで異なってくる。いま、信号ＴＯＭが
“１”であるとすると、セレクタ62は、第４図に示すよ
うに制御信号▲▼が“１”になるたび＋２のデー
タを選択する。このため、レジスタ60の出力としては、
第４図に示すようにＳＡＤ＋３、ＳＡＤ＋４、ＳＡＤ＋
６…等のデータが順次に送出されるようになる。
“１”か“０”かで異なってくる。いま、信号ＴＯＭが
“１”であるとすると、セレクタ62は、第４図に示すよ
うに制御信号▲▼が“１”になるたび＋２のデー
タを選択する。このため、レジスタ60の出力としては、
第４図に示すようにＳＡＤ＋３、ＳＡＤ＋４、ＳＡＤ＋
６…等のデータが順次に送出されるようになる。
これに対して、信号ＴＯＭが“０”であったときは、セ
レクタ62の出力は、制御信号▲▼が“１”のとき
でも第４図にかっこ書きで示すように＋１である。この
ため、レジスタ60の出力としては、第４図にかっこ書き
で示すようにＳＡＤ＋２、ＳＡＤ＋３、ＳＡＤ＋４…等
のデータが順次に送出されるようになる。
レクタ62の出力は、制御信号▲▼が“１”のとき
でも第４図にかっこ書きで示すように＋１である。この
ため、レジスタ60の出力としては、第４図にかっこ書き
で示すようにＳＡＤ＋２、ＳＡＤ＋３、ＳＡＤ＋４…等
のデータが順次に送出されるようになる。
レジスタ60の出力は、アドレスデータＡＤとして第１図
の加算器22に供給される。信号ＴＯＭが“０”のとき
は、前述したように加算器22からアドレスデータＡＤが
そのままアドレスデータＡＤＳとして送出されるが、信
号ＴＯＭが“１”のときは、第５図に示すように加算器
22において加算動作が行なわれる。すなわち、アドレス
データＡＤとしては、スタートアドレスデータＳＡＤを
省略して示すと、０、１、３、４、６、７…のような数
値変化を示すデータが加算器22に供給され、各数値毎に
制御信号φ2+3 のタイミングで１が加算される。この結
果、加算器22の出力、すなわちアドレスデータＡＤＳと
しては、データＳＡＤを省略して示すと、０、１、１、
２、３、４、４、５、６、７、７…のような数値変化を
示すデータが送出される。
の加算器22に供給される。信号ＴＯＭが“０”のとき
は、前述したように加算器22からアドレスデータＡＤが
そのままアドレスデータＡＤＳとして送出されるが、信
号ＴＯＭが“１”のときは、第５図に示すように加算器
22において加算動作が行なわれる。すなわち、アドレス
データＡＤとしては、スタートアドレスデータＳＡＤを
省略して示すと、０、１、３、４、６、７…のような数
値変化を示すデータが加算器22に供給され、各数値毎に
制御信号φ2+3 のタイミングで１が加算される。この結
果、加算器22の出力、すなわちアドレスデータＡＤＳと
しては、データＳＡＤを省略して示すと、０、１、１、
２、３、４、４、５、６、７、７…のような数値変化を
示すデータが送出される。
なお、アドレスデータＡＤＳに応じて波形メモリ１４か
ら波形データを読出して発音させる際、その音高はクロ
ック信号φＡの周波数に対応した読出速度に応じて決定
される。従って、クロック信号φＡの周波数を適宜可変
設定することで音高を制御可能である。
ら波形データを読出して発音させる際、その音高はクロ
ック信号φＡの周波数に対応した読出速度に応じて決定
される。従って、クロック信号φＡの周波数を適宜可変
設定することで音高を制御可能である。
波形メモリ出力のラッチ動作（第２図及び第６図） 第６図は、第２図の回路において、波形メモリ14の出力
をラッチして８ビット又は12ビットの振幅データを送出
する動作を説明するためのものである。
をラッチして８ビット又は12ビットの振幅データを送出
する動作を説明するためのものである。
セレクタ26からは、第１のラッチ指令信号Ｌ１として、
制御信号φ３及びφ１から第６図でハッチングを施した
パルスＰ31及びＰ11をを選択して配列したパルス列が送
出され、第２のラッチ指令信号Ｌ２として、制御信号φ
１及びφ３から第６図でハッチングを施したパルスＰ12
及びＰ32を選択して配列したパルス列が送出される。
制御信号φ３及びφ１から第６図でハッチングを施した
パルスＰ31及びＰ11をを選択して配列したパルス列が送
出され、第２のラッチ指令信号Ｌ２として、制御信号φ
１及びφ３から第６図でハッチングを施したパルスＰ12
及びＰ32を選択して配列したパルス列が送出される。
前述したようなアドレスデータＡＤＳに基づく波形メモ
リ14の出力としては、タム音以外の波形を読出す場合
（これは第１図で示したようにノイズ性タム音波形を読
出す場合も含まれる）には、第６図（Ａ）に示すように
アドレス０のデータ［０］、アドレス１のデータ
［１］、アドレス２のデータ［２］…等が順次に送出さ
れ、タム音波形を読出す場合には、第６図（Ｂ）に示す
ようにデータ［０］、［１］、［１］、［２］、
［３］、［４］、［４］…等が順次に送出される。
リ14の出力としては、タム音以外の波形を読出す場合
（これは第１図で示したようにノイズ性タム音波形を読
出す場合も含まれる）には、第６図（Ａ）に示すように
アドレス０のデータ［０］、アドレス１のデータ
［１］、アドレス２のデータ［２］…等が順次に送出さ
れ、タム音波形を読出す場合には、第６図（Ｂ）に示す
ようにデータ［０］、［１］、［１］、［２］、
［３］、［４］、［４］…等が順次に送出される。
タム音以外の波形を読出す場合は、ゲート回路34が非導
通となるので、ラッチ回路30及び36を介して８ビットの
振幅データが送出される。すなわち、第６図（Ａ）のデ
ータ［０］は、第２のラッチ指令信号Ｌ２のパルスＰ12
に応じてラッチ回路30にラッチされる。そして、このと
きのラッチ回路30の出力（データ［０］）は、ラッチ回
路36に制御信号φ０のタイミングでラッチされる。次
に、第６図（Ａ）のデータ［１］は、信号Ｌ２のパルス
Ｐ32に応じてラッチ回路30にラッチされ、このときのラ
ッチ出力（データ［１］）は制御信号φ０のタイミング
でラッチ回路36にラッチされる。この後は、同様の動作
が行なわれる。従って、ラッチ回路36の出力としては、
第６図に（ＡOUT ）として示すように［０］、［１］、
［２］、［３］…等の８ビットの振幅データが順次に送
出される。
通となるので、ラッチ回路30及び36を介して８ビットの
振幅データが送出される。すなわち、第６図（Ａ）のデ
ータ［０］は、第２のラッチ指令信号Ｌ２のパルスＰ12
に応じてラッチ回路30にラッチされる。そして、このと
きのラッチ回路30の出力（データ［０］）は、ラッチ回
路36に制御信号φ０のタイミングでラッチされる。次
に、第６図（Ａ）のデータ［１］は、信号Ｌ２のパルス
Ｐ32に応じてラッチ回路30にラッチされ、このときのラ
ッチ出力（データ［１］）は制御信号φ０のタイミング
でラッチ回路36にラッチされる。この後は、同様の動作
が行なわれる。従って、ラッチ回路36の出力としては、
第６図に（ＡOUT ）として示すように［０］、［１］、
［２］、［３］…等の８ビットの振幅データが順次に送
出される。
一方、タム音波形を読出す場合は、タム音指定信号ＴＯ
Ｍに応じてゲート回路34が導通状態となるので、ラッチ
回路36からは12ビットの振幅データが送出される。
Ｍに応じてゲート回路34が導通状態となるので、ラッチ
回路36からは12ビットの振幅データが送出される。
すなわち、制御信号ＳＥＬに応答するセレクタ28は、波
形メモリ14の出力が第６図（Ｂ）のデータ［０］及び
［１］のとき上位４ビットのデータＵＢを選択し、デー
タ［１］及び［２］のとき下位４ビットのデータＬＢを
選択する。このため、ラッチ回路32には、第１のラッチ
指令信号Ｌ１のパルスＰ31に応じてデータ［１］のうち
の上位４ビットのデータ［１］ＵＢがラッチされ、次に
信号Ｌ１のパルスＰ11に応じてデータ［１］のうちの下
位４ビットのデータ［１］ＬＢがラッチされる。この後
は、同様にしてラッチ回路32にデータ［４］ＵＢ、
［４］ＬＢ、［７］ＵＢ、［７］ＬＢ…等が順次にラッ
チされる。
形メモリ14の出力が第６図（Ｂ）のデータ［０］及び
［１］のとき上位４ビットのデータＵＢを選択し、デー
タ［１］及び［２］のとき下位４ビットのデータＬＢを
選択する。このため、ラッチ回路32には、第１のラッチ
指令信号Ｌ１のパルスＰ31に応じてデータ［１］のうち
の上位４ビットのデータ［１］ＵＢがラッチされ、次に
信号Ｌ１のパルスＰ11に応じてデータ［１］のうちの下
位４ビットのデータ［１］ＬＢがラッチされる。この後
は、同様にしてラッチ回路32にデータ［４］ＵＢ、
［４］ＬＢ、［７］ＵＢ、［７］ＬＢ…等が順次にラッ
チされる。
このようなラッチ回路32のラッチ動作に並行してラッチ
回路30には、第２のラッチ指令信号Ｌ２のパルスＰ12に
応じてデータ［０］がラッチされ、次に信号Ｌ２のパル
スＰ32に応じてデータ［２］がラッチされる。この後
は、同様にしてラッチ回路32にデータ［３］、［５］、
［６］…等が順次にラッチされる。
回路30には、第２のラッチ指令信号Ｌ２のパルスＰ12に
応じてデータ［０］がラッチされ、次に信号Ｌ２のパル
スＰ32に応じてデータ［２］がラッチされる。この後
は、同様にしてラッチ回路32にデータ［３］、［５］、
［６］…等が順次にラッチされる。
上記のようなラッチ回路30及び32のラッチ動作に並行し
て各々のラッチ出力を制御信号φ０に応じてラッチ回路
36でラッチすると、ラッチ回路36の出力としては、第６
図に（ＢOUT ）として示すように［０］及び［１］Ｕ
Ｂ、［２］及び［１］ＬＢ、［３］及び［４］ＵＢ、
［５］及び［４］ＬＢ…等の12ビットの振幅データが順
次に送出される。このような送出データを第１図に示し
た12ビットのデータと対比すると、両者が一致している
ことが明らかである。
て各々のラッチ出力を制御信号φ０に応じてラッチ回路
36でラッチすると、ラッチ回路36の出力としては、第６
図に（ＢOUT ）として示すように［０］及び［１］Ｕ
Ｂ、［２］及び［１］ＬＢ、［３］及び［４］ＵＢ、
［５］及び［４］ＬＢ…等の12ビットの振幅データが順
次に送出される。このような送出データを第１図に示し
た12ビットのデータと対比すると、両者が一致している
ことが明らかである。
変形例 上記実施例では、リズム音として１発音タイミング毎に
１音を発生させるようにしたが、時分割多重方式等によ
り複数音を同時発音可能としてもよい。
１音を発生させるようにしたが、時分割多重方式等によ
り複数音を同時発音可能としてもよい。
また、上記実施例では、マニュアル操作によりリズム演
奏を行なうようにしたが、リズムパターンメモリを設
け、このメモリに記憶したリズムパターンに従って波形
メモリからの波形データ読出しを制御することにより自
動的にリズム演奏を行なわせるようしてもよい。
奏を行なうようにしたが、リズムパターンメモリを設
け、このメモリに記憶したリズムパターンに従って波形
メモリからの波形データ読出しを制御することにより自
動的にリズム演奏を行なわせるようしてもよい。
［発明の効果］ 以上のように、この発明によれば、サンプル当りのビー
ト数が多い波形データをワード当りのビット数が少ない
波形メモリに記憶する際に不使用ビット数の少ない記憶
データフォーマットを採用したので、波形メモリの利用
効率が大幅に向上するものである。
ト数が多い波形データをワード当りのビット数が少ない
波形メモリに記憶する際に不使用ビット数の少ない記憶
データフォーマットを採用したので、波形メモリの利用
効率が大幅に向上するものである。
また、１つの波形記憶部の記憶データに基づいて波形の
異なる２音を選択的に発生させるようにしたので、波形
メモリの容量を少なくとも１波形分だけ減らせる効果が
あり、特にノイズ性の音を専用の波形記憶部を設けずに
発生できることはリズム演奏装置等を低コストで実現す
る上で有益なことである。
異なる２音を選択的に発生させるようにしたので、波形
メモリの容量を少なくとも１波形分だけ減らせる効果が
あり、特にノイズ性の音を専用の波形記憶部を設けずに
発生できることはリズム演奏装置等を低コストで実現す
る上で有益なことである。
その上、ノイズ性の音としては、ランダム性の高い良質
の音が得られると共に、読出速度を変えることで容易に
音高を制御できる等の利点もある。
の音が得られると共に、読出速度を変えることで容易に
音高を制御できる等の利点もある。
第１図は、この発明による異波形発生動作の概要を説明
するための説明図、 第２図は、この発明の一実施例によるリズム演奏装置の
回路構成を示す回路図、 第３図は、アドレス発生器の回路構成を示す回路図、 第４図は、アドレス発生器の動作を説明するためのタイ
ムチャート、 第５図は、加算器の加算動作を説明するためのタイムチ
ャート、 第６図は、波形メモリ出力のラッチ動作を説明するため
のタイムチャートである。 10……波形記憶部、12……記憶領域、14……打撃音波形
メモリ、16……リズム操作子回路、18……スタートアド
レスメモリ、20……アドレス発生器、22……加算器、2
6，28……セレクタ、30，32……ラッチ回路、34……ゲ
ート回路、38……ディジタル／アナログ変換器、40……
サウンドシステム。
するための説明図、 第２図は、この発明の一実施例によるリズム演奏装置の
回路構成を示す回路図、 第３図は、アドレス発生器の回路構成を示す回路図、 第４図は、アドレス発生器の動作を説明するためのタイ
ムチャート、 第５図は、加算器の加算動作を説明するためのタイムチ
ャート、 第６図は、波形メモリ出力のラッチ動作を説明するため
のタイムチャートである。 10……波形記憶部、12……記憶領域、14……打撃音波形
メモリ、16……リズム操作子回路、18……スタートアド
レスメモリ、20……アドレス発生器、22……加算器、2
6，28……セレクタ、30，32……ラッチ回路、34……ゲ
ート回路、38……ディジタル／アナログ変換器、40……
サウンドシステム。
Claims (2)
- 【請求項１】（ａ）各々所定の複数Ｎビットのデータを
１ワードとして記憶可能な多数の記憶領域を有する波形
記憶部であって、該多数の記憶領域には、所望の音波形
の順次のサンプルにそれぞれ対応し且つ各サンプル毎の
ビット数ＭがＮ＜Ｍ≦１．５Ｎの範囲の任意の整数であ
る振幅データが所定のフォーマットで記憶され、該所定
のフォーマットは、順次の３つの記憶領域毎に、そのう
ちの２つの第１の領域には２サンプル分の振幅データの
上位からＮビットのデータをそれぞれ記憶し、残りの１
つの第２の領域には該２サンプル分の振幅データの下位
（Ｍ−Ｎ）ビットのデータを記憶した形になっているも
のと、 （ｂ）前記波形記憶部から記憶データをワード単位で読
み出して各サンプル毎にＭビットの振幅データの上位ビ
ットとすると共に前記第２の記憶領域から読み出された
２つの（Ｍ−Ｎ）ビットの一方を選択して該振幅データ
の下位ビットとする再生手段と、 （ｃ）前記再生手段から順次に得られるＭビットの振幅
データに基づき前記音波形に対応する音を発生する音発
生手段と をそなえた音発生装置。 - 【請求項２】（ａ）各々所定の複数Ｎビットのデータを
１ワードとして記憶可能な多数の記憶領域を有する波形
記憶部であって、該多数の記憶領域には、所望の音波形
の順次のサンプルにそれぞれ対応し且つ各サンプル毎の
ビット数ＭがＮ＜Ｍ≦１．５Ｎの範囲の任意の整数であ
る振幅データが所定のフォーマットで記憶され、該所定
のフォーマットは、順次の３つの記憶領域毎に、そのう
ちの２つの第１の領域には２サンプル分の振幅データの
上位からＮビットのデータをそれぞれ記憶し、残りの１
つの第２の領域には該２サンプル分の振幅データの下位
（Ｍ−Ｎ）ビットのデータを記憶した形になっているも
のと、 （ｂ）発生すべき音として前記音波形に対応する第１の
音又は第２の音を指定する音指定手段と、 （ｃ）前記第１の音が指定されたときは前記波形記憶部
から記憶データをワード単位で読み出して各サンプル毎
にＭビットの振幅データの上位ビットとすると共に前記
第２の前記領域から読み出された２つの（Ｍ−Ｎ）ビッ
トの一方を選択して該振幅データの下位ビットとし、前
記第２の音が指定されたときは前記波形記憶部から記憶
データをワード単位で読み出してＮビットの振幅データ
とする再生手段と、 （ｄ）前記再生手段から順次に得られるＭビットの振幅
データに基づき前記音波形に対応する第１の音を発生す
ると共に前記再生手段から順次に得られるＮビットの振
幅データに基づき前記音波形に対応する第２の音を発生
する音発生手段と をそなえた音発生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209017A JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
| DE87112354T DE3785625T2 (de) | 1986-09-05 | 1987-08-25 | Tonerzeugungsvorrichtung mit Wellenformspeicher. |
| EP87112354A EP0258798B1 (en) | 1986-09-05 | 1987-08-25 | Apparatus for generating tones by use of a waveform memory |
| US07/091,425 US4809577A (en) | 1986-09-05 | 1987-08-31 | Apparatus for generating tones by use of a waveform memory |
| SG133993A SG133993G (en) | 1986-09-05 | 1993-12-17 | Apparatus for generating tones by use of a waveform memory |
| HK39/94A HK3994A (en) | 1986-09-05 | 1994-01-13 | Apparatus for generating tones by use of a waveform memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209017A JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364093A JPS6364093A (ja) | 1988-03-22 |
| JPH0656555B2 true JPH0656555B2 (ja) | 1994-07-27 |
Family
ID=16565887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61209017A Expired - Fee Related JPH0656555B2 (ja) | 1986-09-05 | 1986-09-05 | 音発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4809577A (ja) |
| EP (1) | EP0258798B1 (ja) |
| JP (1) | JPH0656555B2 (ja) |
| DE (1) | DE3785625T2 (ja) |
| HK (1) | HK3994A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766662B2 (ja) * | 1989-03-15 | 1998-06-18 | 株式会社河合楽器製作所 | 楽音発生装置の波形データ読み出し装置及び波形データ読み出し方法 |
| JP2576647B2 (ja) * | 1989-11-30 | 1997-01-29 | ヤマハ株式会社 | 波形発生装置 |
| JP2605434B2 (ja) * | 1989-12-09 | 1997-04-30 | ヤマハ株式会社 | 電子楽器のデータ発生装置 |
| JP2605916B2 (ja) * | 1990-03-19 | 1997-04-30 | ヤマハ株式会社 | 波形信号発生装置 |
| US5347478A (en) * | 1991-06-09 | 1994-09-13 | Yamaha Corporation | Method of and device for compressing and reproducing waveform data |
| JPH0573046A (ja) * | 1991-06-27 | 1993-03-26 | Yamaha Corp | 楽音信号演算処理装置 |
| JP2785531B2 (ja) * | 1991-09-17 | 1998-08-13 | ヤマハ株式会社 | 電子楽器 |
| US5388146A (en) * | 1991-11-12 | 1995-02-07 | Microlog Corporation | Automated telephone system using multiple languages |
| US5481589A (en) * | 1991-11-12 | 1996-01-02 | Microlog Corporation | Detection of TDD signals in an automated telephone system |
| US5181182A (en) * | 1991-12-26 | 1993-01-19 | Kokusai Electric Co., Ltd. | Multi-level band-restricted waveform generator |
| US5185710A (en) * | 1991-12-26 | 1993-02-09 | Kokusai Electric Co., Ltd. | Quaternary-level waveform generator |
| JP3226884B2 (ja) * | 1999-01-26 | 2001-11-05 | エヌイーシーマイクロシステム株式会社 | 周期関数生成回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919356B2 (ja) * | 1977-10-26 | 1984-05-04 | ヤマハ株式会社 | 電子楽器 |
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| US4641564A (en) * | 1983-06-17 | 1987-02-10 | Nippon Gakki Seizo Kabushiki Kaisha | Musical tone producing device of waveform memory readout type |
| US4622877A (en) * | 1985-06-11 | 1986-11-18 | The Board Of Trustees Of The Leland Stanford Junior University | Independently controlled wavetable-modification instrument and method for generating musical sound |
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1987
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1994
- 1994-01-13 HK HK39/94A patent/HK3994A/xx not_active IP Right Cessation
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