JPH03171098A - 波形発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明は、電子楽器等の音源として使用される波形発
生装置に関する。 「従来の技術」 電子楽器の音源として、いわゆるピッチ同期方式の波形
発生装置が知られている。このピッチ同期方式の波形発
生装置によれば、波形メモリから波形値のサンプル列を
読み出す周期が音高に応じて制御され、共通の原波形か
ら各種音高の楽音波形が再生される。しかし、ピッチ同
期方式の波形形メモリからサンプルを読み出す続出周期
を高精度で制御する必要があり、そのためには、高速の
基準クロックによって続出タイミングを制御する必要が
ある。また、ピッチ同期式波形発生装置を音譚として用
いて電子楽器を構成する場合、後続のシステムの設計が
難しくなるという問題がある。 例えば、ピッチ同期式波形発生装置を複数用いて音高の
異なった楽音波形を発生し、各々を市ね合わせて楽音を
発生しようとする場合、各楽音波形のサンプルが各々異
なった位相で発生されるため、重ね合わせ処理が複雑に
なってしまう。 そこで、後続のシステムの設計を容易にすることを考慮
した場合、音高とは無関係に一定ピッチで再生波形のサ
ンプル値を出力する、いわゆるピッチ非同期型波形発生
装置が有利となる。 ここで、第１６図（ａ）〜（ｄ）を参照し、ピッチ非同
期方式波形発生装置の動作の概略を説明する。 第１（ｉ（ａ）、（Ｃ）および（ｄ）において、Ａは原
波形を示す。ここで、原波形Ａの波形値を時間軸上にお
いてピッチＴｃ（以下、このピッチを原ピッチと呼ぶ）
毎にサンプリングして得られる各サンプルが波形メモリ
に記憶されているものとする。 まず、原波形に対し、ｌオクターブ以内の範囲で音高を
高くした楽音波形を発生する場合について説明する。こ
の場合、波形発生装置では、原波形八において、原ピッ
チＴｃよりも時間長の長いピッチＴｍ（以下、このピッ
チを再生ピッチと呼ぶ）を隔てて連続する各時刻の波形
値、すなわち、第１６図（ａ）において破線によって表
示した各波形値が求められる。そして、このようにして
求められた各波形値が第１６図（ｂ）に示すように、原
ピツヂＴｃに一致した周期で出力され、原波形Ａの周波
数に対し、再生ピッチＴ＋ｎと原ピッチＴｃとのピツヂ
比ａ＝　Ｔ　ｆｆｌ／　Ｔ　ｃを乗じた周波数の再生波
形が得られる。 ところで、一般的にピッチ比ａは整数でないので、第

【
６図（ａ）に示すように、たいていの場合、再生すべき
各時刻の波形値は波形メモリに記憶されていない。．こ
のため、ピッチ非同期型波形発生装置には補間器が用い
られる。そして、波形メモリに記憶された各波形値の中
から再生すべき時刻の前後の所定個数のサンプルが選択
されて補間器に与えられ、当該時刻の波形値の捕間演算
が行われる。 例えば第１６図（ａ）におけるサンプル値Ｗｘ，を６次
ｈａｔ間によって得る場合、その直前の連続した４個の
サンプルＷ　−　ｓ　，　Ｗ　−　ｔ　．　Ｗ　−　＋
　，　Ｗ　ｏおよび直後の連続した３個のサンプルＷ，
，Ｗ，，Ｗ，の各々に対し、サンプルＷ０とサンプルＷ
ｘ，との位相差Ｘに応じた７個１組の各補間係数が乗算
され、各乗算結果が加算され、サンプル値Ｗｘ＋が求め
られる。そして、サンプル値ＷＸ，の次のサンプル値Ｗ
　ｘ　ｔは、サンプルｗ−ｔ，ｗ−，，ｗ，，ｗ，，Ｗ
，，Ｗ，，ｗ，を用いた補間演算によって求められる。 同様に、後続の各サンプルＷＸ３，ＷＸ４．・・・も、
各々、発生時刻の直前４個直後３個の各サンプルを用い
た補間演算によって求められる。 以上の説明から、１回の補間演算の際に読み出されたサ
ンプルは、その後の補間演算の際に再利際に波形メモリ
から読み出したサンプルは、所定期間レジスタに保持し
、その後の補間演算において必要な再利用するという制
御方式が採られる。 このような制御方式によれば、例えば、サンプル値Ｗ　
ｘ　＋の補間演算が終了してサンプル値Ｗ　Ｘ　ｔの補
間演算を行う場合には、少なくともサンプルＷ４が波形
メモリから読み出されれば良い。従って、波形メモリか
らサンプルを読み出す際の続出速度に対する要求を緩和
することができる。 さて、原波形に対し、！オクターブ以上、音高のシフト
した再生波形を得ようとする場合について考える。この
場合、第１６図（Ｃ）に例示するように、サンプル値Ｗ
　”Ｉ　＋の補間はザンブルＷ　−，，Ｗｔ　．　Ｗ　
−　＋　，　Ｗ　ｏ　，　Ｗ　ｒ　，　Ｗ　ｔ　．　Ｗ
　３を用いて行い、次のザンプル値Ｗｙ，の補間はサン
プルＷ。，　Ｗ　＋　，　Ｗ　＊　，　Ｗ　ｘ　，　Ｗ
４　．　Ｗ　ｉ　．　Ｗ　ａを用いて行うこととなる。 従って、上記のように波形メモリから読み出したサンプ
ルをレジスタに一旦保持する方式を採ったとしても、サ
ンプル値Ｗ　Ｙ　＋の補間演算を終えた後でサンプルＷ
　ａ　，　Ｗ　，，Ｗ　ｅを波形メモリから読み出す必
要があり、波形メモリからサンプルを読み出す速度を高
速化する必要がある。そして、原波形を２オクターブシ
フトあるいは３オクターブした波形を得る場合には、さ
らに波形メモリからの読み出し速度を高速化する必要が
あり、波形発生装置が高価格になってしまう。 しかしながら、電子楽器等では、ピツチベンド奏法等を
行う場合は別として、原波形の音高を２オクターブ以上
もシフトした波形を再生することは稀であり、音高シフ
トｒＱの最大値に合わせて波形メモリを高速化すること
は、経済的に見て得策ではない。 そこで、音高シフト量が大きい場合には、原波ｔ　Ａの
ザンブル列をすべて用いるのではなく、サンプル列にお
ける１個飛びに並んだ各サンプルあるいは２個飛びに並
んだ各サンプルを用いて補問演算を行うという方法が採
られる。第１６図（ｄ）は、１個飛びにサンプルを間引
いて？ｌｆｆ間演算を行う場合の、補間用サンプル（実
線表示）と、補間すべきサンプル値（破線表示）を示し
たものである。 また、第１６図（ａ）の再生波形のサンプル列を第１６
図（ｅ）に示す。このようにすることで、１回のｌｌｌ
ｅｒ間演算の際に波形メモリからサンプルを読み出す回
数を少なくすることができ、補間演算が可能になる。 なお、ピッチ非同期方式の波形発生装置について、例え
ば、特公昭５９−１７８３６号公報に開示されている。 「発明が解決しようとする課題」 さて、上述した従来のピッチ非同期方式の波形再生装置
において、原波形に忠実な再生波形を得るためには、補
間器における補間演算の次数を高くする必要がある。し
かし、補間演算の次数を高くした場合、再生波形を構成
する個々のサンプルのＮＩＴ間演算を行う毎に、多くの
サンプルを波形メモリから読み出す必要がある。従って
、波形メモリの動作速度が遅い場合には、補間次数が波
形メモリの動作速度によって制約され、高精度で波形を
再生する゛ことができないという問題があった。 また、上述したように、原波形のサンプル列からザンブ
ルを間引いて再生波形のサンプルをＮｌｒ間すると、原
波形の有していた情報が間引き処理によって失われるの
で、再生波形に雑音を生じるという問題があった。特に
上述の波形発生装置を電子楽乙に音源として搭載し、ピ
ツチベンド奏法等を行う場合、音高のシフト量が連続的
に変化し、サンプルの間引きをしないで波形再生を行っ
ている状態からサンプルを間引いて波形再生を行う状態
に移行すると、移行時点において、再生波形に含まれる
雑音が変化し、音楽的違和感を生じる。 この発明は上述した事情に鑑みてなされたもので、原ピ
ッチに対する再生ピッチの比が大きくなる場合において
も、波形メモリからの原波形の波形値を読み出して（１
（給する速度を大きくする必要がなく、しかも、各時刻
の波形値を正確に再生することができる波形発生装置を
提０（することを目的としている。 「課題を解決するための千段」 第１の発叫は、被処理波形の波形値を一定時間ピッチ毎
にサンプリングすることによって得られるサンプル列に
対して補間演算を施し、所望のピッチを隔てて連続する
各時刻における該被処理波形の波形値を再生する波形発
生装置において、前記被処理波形における波形値の再生
を行うべき各位相に対応した位相情報を逐次発生ずる位
相発生手段と、 所定の演算態様を指定する演算指定情報を出力する補間
演算制御手段と、 前記演算指定情報に従って前記位相情報に対応した波形
値を捕間演算する補間演算手段とを具備することを特徴
としている。 第２の発明は、前記第Ｉの発明の構戊において、前記演
算偕定情報は前記補間演算に用いるザンプルの個数およ
び捕間演算用の係数を指定する情報を含み、前記補間演
算手段は該指定された個数のサンプル列に対し、該指定
された補間演算用係数を用いて補間演算を行うことを特
徴としている。 第３の発明は、前記第１の発明の構成において、前記演
算偕定情報が、波形値の再生を行うピッチと被処理波形
のサンプリングを行うピッチとの比に上って決定される
ことを特徴としている。 「作用」 上記第１及至第３の発明によれば、補間演算制御手段が
出力する演算指定情報によってｈｌｆ間演算の演算態様
が切り換えられるので、再生ピッチあるいは演算靖度等
の要求に柔軟に対応し、再生波形の波形値の補間演算を
行うことができる。 「実施例」 以下、図面を参照して本発明の一尖施例について説叩す
る。 第１図はこの発明の一実施例による波形発生装１πの構
成を示すブロック図である。この波形允生装置は、電子
楽器の音源として用いられる。 ｒ本実施例における補間演算方式』 ここで、本実施例の構成を説明する前に、第２図（ａ）
および（ｂ）を参ｊ！６シ、本実施例におＩＪるｌｉｔ
）　Ｉ！３７演算方式を概略的に説明する。 本実施例による波形発生装置は、原波形に対する再生波
形の音高シフト竜が２オクターブ未満の場合、第２図（
ａ）に示すように、補間すべきサンプル値Ｗｘ＋の発生
時刻の直前４サンプルＷ　−　ｓ　，　Ｗ　−１　，　
Ｗ　−　＋　，　Ｗ　ｏおよび直後の３サンプルＷ　＋
　，　Ｗ　ｔ　，　Ｗ　３を用い、６次ｈＩＩ間によっ
てサンプル値Ｗｘ，を演算する。また、原波形に対する
再生波形の音高シフトｆｌｔが２オクターブ以上の場合
は、第２図（ｂ）に示すように、補間すべきザンブル値
Ｗｚ＋に対応した時刻の直府の１ザンプルＷ。および直
後の３ザンブルＷ　１，　Ｗ　ｔ　，　Ｗ　＊を用い、
３次ｂｉｔ間によってザンブル値Ｗｚ＋を演算する。こ
のように、音高シフト量によって、補間次数を切り換え
るようにしているので、音高シフトｍが大きい場合に浦
問演算実行毎に補充するザンブル数を節約することがで
きる。また、音高シフト量が大きい場合でらザンブルの
間引き処理を行わず、原ピッチを隔てて連続したサンプ
ル列を用いて補間演算を行うので、正確に補間が行われ
る。 ｒ本実施例の構成」 第１図において、ＭＥＭは各音色の原波形のサンプル列
を記憶した波形メモリ、ＯＶＳは波形メモリＭＥＭから
読み出される原波形のサンプル列に対して補間演算を施
して再生波形のザンブルを出力する？＋ｌｉ　ｆｆｔｌ
部である。ＰＣは位相発生部である。 また、ＡＤＧはアドレスジエネレー夕であり、位相発生
部ＰＧから供給される情報に基づいて、補間演算に用い
るサンプルのアドレスを発生し、波形メモリに供給する
。このアドレスジェネレータＡＤＧの前段にはセレクタ
Ｓ　Ｅ　Ｌ　Ｏが接続されている。 システムタイミングジェネレータＳＴＧは、図示しない
基準発振器から基準クロックφ。が入力される。そして
、クロツクφ。がシステムタイミングジェネレータＳＴ
Ｇ内で分周され、クロックφ１、φＣおよび各種制御信
号が発生される。そして、これら各クロツクおよび各種
制御情報によって、上記各構成要素の動作が制御される
。第３図に示すように、クロツクφ１はクロックφ。の
２倍の周期、クロックφＣはクロツクφ。の８倍の周期
を（１する。ここで、クロックφＣの周期は、波形メモ
リＭＥＭに記憶される各サンプルの原ピッチＴｃと一致
した時間長となっている。 この波形允生装置では、クロックφＣに同期して１サン
プル分のも１１間演算が実行される。従って、以下の説
明では、クロックφＣの周期のことを演算ザイクルと呼
ぶ。また、１演算ザイクル当たり８回基準クロックφ。 が立ち上がるーが、第１回目の立ち上がりから第２回目
の立ち上がりまでの期間を第Ｏスロット、以下、同様に
、クロックφ０の立ち上がりから次の立ち上がりまでの
各期間を第１スロット、第２スロット、・・・、第７ス
ロットと呼ぶ。 以下、位相発生郎ＰＧ，アドレスジェネレータＡＤＧお
よび補間部ＯＶＳの構戊について説明する。 【位相発生部ＰＧ］ 位相発生部ＰＧにおける全加算器Ｐ　Ａ　ｏには、再生
ビッチＴＩＩ１の原ピッチＴｃに対するピッチ比を指定
するピッチ情報Ｐ　Ｔ　Ｃ　Ｉ−１が、披加算人力八と
して入力される。このピッチ情ｖｉＰ　Ｔ　Ｃ　Ｈは、
図示しないＲＯＭ（リードオンリメモリ）に各キーコ一
ドに対応したものが用意されており、図示しない鍵盤が
キーオンされた場合に、ＲＯＭからオンされたキーコー
ドに対応したピッチ情報Ｐ　Ｔ　Ｃ　Ｈが読み出され、
被加算人力八として供給されろようになっている。また
、ビッチ情９１？　Ｐ　Ｔ　Ｃ　Ｈは、図示しないピッ
チベンド操作子が操作された場合に、操作爪に応じて連
続的に変化する。 ビッチｆ１９報Ｐ　Ｔ　Ｃ　Ｈは！６ビットで構成され
、上億４ビット（第１２ビット〜第１５ビット）かピッ
チ比の整数部を、下位１２ビット（第０ビット〜第１１
ビット）が小数部を表す。また、全加算呑Ｆ　Ａ　ｏに
は、上位４ビットをＯｈとし、下位１２ビットをラッヂ
回路ＬＡ．の出力データとする１６ビットのデータが披
加算人力Ｂとして人力される。そして、全加算雰Ｐ　Ａ
　ｏによって被加算人力ＡおよびＢが加算され、加算結
果が１７ビットのデータとして出力される。 ＡＮＤ回路Ｇ１は、１７個のＡＮＤゲートを有しており
、各ＡＮＤゲートの一端には全加算４ＦＡｏの出力デー
タの各ビットが人力される。また、各ＡＮＤゲートの他
端は負論理入力となっている。 図示しない鍵盤がキーオンされた場合、キーオン期間中
、キーオン信号ＫＯＮ（レベル“ｌ”）が発生されると
共に、キーオン直後の１演算サイクルの期間、キーオン
バルスＫＯＮＰ（レベル“１”）が発生される。このキ
ーオンパルスＫＯＮＰが上記ｌ７個のＡＮＤゲートの各
負論理入力端に入力される。従って、キーオン直後の１
演算サイクルの期間中は全ビット“０”の出力データが
ＡＮＤ回路Ｇ１から出力され、それ以後は、全加算？！
；−　ＦＡ　ｏの出力データがそのままＡＮＤ回路Ｇ１
から出力される。 なお、以下の説明では、複数ビットによって構戊される
データの各ビットと特定の情報とのＡＮＤ演算を行う論
理回路、あるいは複数ビットで構戊される各データのＡ
ＮＤ演算を行う論理回路については、ＡＮＤ回路と呼び
、１ビットの人力データに対するＡＮＤ演算を行う論理
回路についてはＡＮＤゲートという呼びがたをする。同
様に、ＯＲ演算、ＥＸＯＲ演算等の他の論理演算を行う
回路についても、人力データが複数で構成される場合に
は、ＯＲ同路、ＥＸＯＲ回路等の名称を用いる。 ＡＮＤ回路Ｇ，から出力される１７ビットのデータは、
位相情報Ｐ　Ｉ−［として、１７ビットのラッチ回路Ｌ
　Ａ　ｏにクロックφＣに同期して取り込まれろ。そし
て、ラッヂ回路Ｌ　Ａ　ｏから位相情報Ｐ　Ｉ−１に対
し、Ｉ演算サイクル前の位相情報ＰＨａが出力される。 そして、位相情報ＰＨａの下位１２ビットからなる小数
部ＰＲＡＣが、上述したように被加算人力ｎの下位ｌ２
ビットとして全加算ＣＦＡ。に入力される。 ｏｎゲートＧ，では、ピッチ情報Ｐ　Ｔ　Ｃ　Ｉ−［の
上位２ビット｛第１５ビット（最上位ビット）および１
１／Ｉビット｝のＯＲ演算が行われ、ピッチ情報Ｐ　Ｔ
　Ｃ　Ｔｔが「３」以下の場合に“０”、「４」以上の
場合に“ｌ”となるピッチ判定信号３１１Ｄが出力され
る。 【アドレスノエネレータＡＤＧＩ アドレスノエネレータＡＤＧは、波形メモリＭＥＭから
Ｔｈｌｉ間演算用ザンブル列を読み出す際の基準サンプ
ルアドレスＩＡ、すなわち、第２図（ａ）および（ｂ）
におけるザンプルＷ０に相当するサンプルのアドレスを
発生するステッパ部ＳＴＰと、この基準ザンブルアドレ
スＩＡに続く補間演算用ザンブルの各アドレスを発生す
るインクリメンタ部ＩＮＧとによって構成される。 ステッパ部ＳＴＰには、■７ビットの位相情報Ｐ　Ｈの
整数部の上位５ビットが基準サンプルアドレス変更情報
ＩＮＴＧとして入力される。そして、演算サイクル毎に
、基準サンプルアドレス変更情報ＩＮＴＧに従って基準
サンプルアドレスＩＡの更新が行われる。また、ステッ
パ部Ｓ　Ｔ　Ｐには、ループ再生を制御するためのスタ
ートアドレスＳＴＡＲＴおよびループ開始アドレスＬＯ
ＯＰＳがセレクタＳＥＬＯによって選択されて情ＭＥＮ
Ｔとして入力され、さらに終了アドレスＥＮＤが入力さ
れる。 ここで、上記各アドレスＳＡＲＴＳＬＯＯＰＳおよびＥ
Ｎ’Ｄについて説明する。波形メモリＭＥＭには、１つ
の音色に対応した原波形を構成するサンプル列が、第４
図に示すように記憶されている。そして、図示しない音
色操作子の操作によって音色指定が行われた場合、指定
された音色に対応した波形パラメータの一部として、上
記アドレスＳＴＡｒｔ’ｌ”，ＬＯＯＰＳおよびＥＮＤ
が設定される。波形メモリＭＥＭからの原波形を読み出
す場合、スタートアドレスＳＴＡＲＴによって指定され
るアドレスから順次サンプルが読み出される。 そして、終了アドレスＥＮＤによって指定されるアドレ
スのサンプルを読み終えた後は、ループスタートアドレ
スＬＯＯＰＳおよび終了アドレスＥＮＤによって指定さ
れる区間内のサンプルが繰り返し読み出される。なお、
アドレスＳ　Ｔ　Ａ　Ｒ’Ｌ’　，ＬＯＯＰＳ，ＥＮＤ
等は波形メモリＭＥＭのアドレス人カビット幅に合わせ
、２４ビットのデータが与えられる。 ここで、第５図を参賄し、アドレスジエネレータＡＤＧ
の詳細な構成を説明する。まず、ステツパ部ＳＴＰを説
明する。セレクタＳ　Ｅ　Ｌ　＋は、第０人カボートに
セレクタＳＥＬ．から出力される情報ＥＮＴが入力され
、第１人カボートに終了アドレスＥＮＤが入力され、第
２人カボートに基準サンプルアドレス変更情報ＩＮＴＧ
が入力され、第３人カボートにラッヂ回路ＬＡ，に保持
された基準ザンブルアドレスＩＡが入力される。そして
、システムタイミングジェネレータＳＴＧから世給され
るセレクト情報Ｓ１に対応した入力ボートの入力情報が
セレクタＳＥＬ，によって選択され、全加算器Ｆ　Ａ　
＋に被加算入力Ａとして供給される。 一方、セレクタＳ　Ｅ　Ｌ　ｔは、第０人カボートに固
定値「０」が人力され、第１入カボートにラッチ回路Ｌ
　Ａ　＋の出力が入力され、第２人カボートに基準サン
プルアドレス変更情報［ＮＴＧが入力される。そして、
システムタイミングジエネレータＳＴＧから世給される
セレクト情報Ｓ，に対応した入力ボートの入力情報がセ
レクタＳＥＬｔによって選択されて出力される。 ＡＮＤゲートＧ４は正論理入力端に減算指定信号ＳＵＢ
が入力され、負論理入力端にキー才ンパルスＫＯＮＰが
入力される。そして、セレクタＳＥ　Ｌ　ｔから出力さ
れる２４ビットのデータとＡＮＤゲートＧ４の出力との
ＥＸＯＲ演算が、ＥＸＯＲ回路Ｇ，によって行われ、演
算結果が被加算人力Ｂとして全加算器ＦＡＩに人力され
る。また、ＡＮＤゲートＧ４の出力は全加算呑Ｆ　Ａ　
＋のキャリイン人力端ＣＩに入力される。 全加算器Ｆ　Ａ　１の加算結果はセレクタＳ　Ｅ　Ｌ　
３の第１人カボートに入力される。また、加算結果の各
ビットは負論理人力のＡＮＤゲートＧ，に入力され、全
ビットが“０”の場合にＡＮＤゲートＧ，の出力信号Ｅ
Ｑ．が゛Ｉ”となる。タイミング制御回路Ｃ　Ｔ　＋は
、システムタイミングジェネレータＳ　１’　Ｇの制御
の下、セレクタＳＥＬ３に伏給するセレクト＋：ｒ報Ｓ
，を切換制御する。また、全加算器ＦＡ，のキャリアウ
トＣＯあるいはＡＮＤゲートＧ５の出力ＥＱ．が“１゜
になると、タイミング制御回路Ｃ　Ｔ　Ｉからシステム
タイミングジエネレータＳＴＧにその報告が行われ、減
算指定信号Ｓｕｎの切換が行われる。 セレクタＳ　Ｅ　Ｌ　ｓの出力はクロツクφ１に同期し
てラッチ回路ＬＡ，に取り込まれる。そして、ラッチ回
路Ｌ　Ａ　＋の出力はセレクタＳ　Ｅ　Ｌ　ｓの第Ｏ人
力ボートおよびセレクタＳＥＬｔの第１人カボートに人
力される。また、ラッヂ回路Ｌ　Ａ　ｒの出力はクロッ
クφＣに同期してラッチ回路Ｌ　Ａ　ｔに取り込まれ、
■演算ザイクルの期間、基準サンプルアドレスＩＡとし
て保持される。 次にインクリメンタ郎ＩＮＣの構成を説明する。 セレクタＳＥＬ．の第０人カボートにはラッチ回路Ｌ　
Ａ　ｓの出力が入力され、第１入カボートにはステッパ
部ＳＴＰにおけるラッチ回路Ｌ　Ａ　ｘの出力が入力さ
れる。セレクタＳＥＬｓは、第０人力ボートにスタート
アドレスＳＴＡＲＴあるいはループスタートアドレスＬ
ＯＯＰＳがセレクタＳＥＬ０によって選択されて入力さ
れ、第１人カボートにセレクタＳＥＬ．の出力が入力さ
れる。 比較器ＣＭＰでは終了アドレスＥＮＤとセレクタＳＥＬ
．の出力との比較が行われ、両者が一致した場合に一致
信号ＥＱｔ（レベル“１”）が出力され、タイミング制
御回路ＣＴ，に供給される。そして、タイミング制御回
路ＣＴ，によって、セレクタＳ　ＥＬ　．に伏給するセ
レクト情報Ｓ６の切換制御が行われる。セレクタＳ　Ｅ
　Ｌ　ｓはセレクト情報Ｓ．に従い、ｒＯＪ、「＋１」
あるいは「−！」を選択し、全加算Ｓ　Ｆ　Ａ　ｔに被
加算人力Ｂとして供給する。 全加算器Ｆ　Ａ　ｔには、セレクタＳＥＬＳの出力が被
加算入力八として供給される。そして、全加算”ｌｉｔ
　Ｆ　Ａ　ｔの出力とミュート信号ＭＵＴＥとが、ＡＮ
Ｄ回路Ｇ６によってＡＮＤ演算される。ここで、ミュー
ト信号ＭＵＴＥはシステムタイミングジエネレータＳＴ
Ｇによって発生され、キーオン後、２回目の演算ザイク
ルの開始時点において“！“に立ち上がり、キーオフ時
点で“０“に立ち下がる。 ＡＮＤ回路Ｇ６の出力はクロックφ１に同期してラッチ
回路Ｌ　Ａ　３に取り込まれる。そして、ラッチ回路Ｌ
Ａ３の出力は、上述のようにセレクタＳＥＬ　．に入力
される一方、バッファＢＵＰを介し、波形メモリＭＥＭ
に補間演算用サンプルアドレスとして供給される。 【補間部ＯＶＳ） 第６図を参照し、補間部ＯＶＳの構成を説明する。波形
メモリＭＥＭから読出されたデータは、クロックφ１に
同期し、レジスタＤＩ，（，、ＤＬ，、Ｄ　Ｌ　ｔに順
次シフトされる。そして、ＡＮＤ回路Ｇ，によって、レ
ジスタＤＬｔの出力とシステムタイミングジェネレータ
ＳＴＧによって発生されるロード信号ＬＤとのＡＮＤ演
算が行われる。また、ロード信号ＬＤは、シフトレジス
タＲＥＧ，に対し、パラレルロードモード／シリアルシ
フトモードのモード切換を行うための切換信号として供
給される。そして、ロード信号ＬＤがアサー卜されると
、クロツクφ。に同期し、波形メモリＭＥＭの読出デー
タおよびレジスタＤＬ．、ＤＬ．の各出力が、シフトレ
ジスタＲＥＧ，の各ステージに並列に取り込まれる。一
方、ロード信号ＬＤがネゲートされると、シフトレジス
タＲＥＧ，においてクロックφ。に同期し、記憶データ
がシフトされ、シリアル出力端ＳＯから順次出力される
。ここで、シフトレジスタＲＥＧ．のシリアル人力端Ｓ
ｔには固定値「０」が与えられる。従って、パラレルロ
ードされたデータがすべてシリアル出力された後、シフ
トレジスタＲＥＧ．から「０」が出力される。 シフトレジスタＲＥＧ，のシリアル出力とＡＮＤ回路Ｇ
７の出力はＯＲ回路Ｇ，によってＯＲ処理され、セレク
タＳＥＬ？の第Ｏ入カボートに入力される。 セレクタＳＥＬ，の出力はクロックφ。に同期してレジ
スタＤ　Ｌ　ｓに取り込まれる。そして、ラッチ回路Ｄ
Ｌ，の出力は、補間演算器ＨＫに入力される一方、ＡＮ
Ｄ回路Ｇ．に供給される。 係数メモリＣＭには、３次補間用係数と６次補間用係数
とが記憶されている。そして、位相発生部ＰＧから供給
されるピッチ判定信号３ＲＤが“０“の場合は６次補間
用係数の記憶領域が選択され、“Ｉ”の場合は３次補間
用係数の記憶領域が選択され、選択された領域から、位
相情報Ｐ　Ｈ　ａの小数郎ＦＩＩＡＣに応じた補間用係
数が読み出され、ｂｉｔ　＋！！１油竹犬ｆ．ｆ　Ｋ　
Ｉこ｛ル給ＡれＡ−補間演算器！｛　Ｋでは、レジスタ
Ｄ　Ｌ　ｓから順次出力される個々のデータと、係数メ
モリＣＭから読み出される各係数との乗算が行われると
共に、乗算結果の累算が行われる。そして、累積値は、
各演算サイクルの第７スロットにおいて発生されるクロ
ックφｃａに同期して出力ラッチ回路ＤＬ．に取り込ま
れ、再生波形のサンプル値として出力される。なお、こ
の種の補間演算器の構成および補間ｅｉ算アルゴリズム
については、例えば特公昭５９−１７８３８号公報ある
いは特開昭６３−ｌ６８６９５号公報等に開示されてい
る。 ＡＮＤ回路Ｇ．では、レジスタ回路ＤＬ．の出力と、Ｎ
ＯＲゲートＧ　１Ｇの出力とのＡＮＤ演算が行われる。 ここで、ＮＯＲゲートＧ１。には、キーオンパルスＫＯ
ＮＦが、遅延回路Ｄ　Ｌ　ａを介すことにより、クロッ
クφ０の周期の６倍相当の時間遅延されて入力されると
共に、イニシャルクリア信号ＩＣが入力される。 そして、ＡＮＤ回路Ｇ．の出力はクロックφ。に同ａ　
ｔ−て７ステージのシフトレジスタＲＥＧ．の第Ｏステ
ージに入力され、シフトレジスタＩＩＥＧｔでは、クロ
ックφ。に同期し、ステージ間における記憶データのシ
フト動作が行われる。そして、第２ステージ〜第６ステ
ージの各出力Ｘ，〜ｘ８が各々、セレクタＳ　Ｅ　Ｌ　
ｖの第■〜第５人カボートに供給される。セレクタＳ　
Ｅ　Ｌ　？の第６人カボートには、固定値「０」が入力
される。イニシャルクリア信号ＩＣは、電子楽４の電源
が投入された場合に所定期間“Ｉ”に設定される。この
結果、シフトレジスタＩＩＥ　Ｇ　！の全ステージの記
憶情報が「０−１に初期化される。また、キーオンが行
われた場合も、キー才ンパルスＫＯＮＰによってシフト
レジスタＲＥＧ，の初期化が行われる。 セレクト制御回路ＳＥＬＣは、システムタイミングジェ
ネレータＳＴＧから供給されるタイミング信号および位
相情報Ｐ　Ｉ−１　ａの第１２ビット〜第１４ビットか
らなる情報ＩＮＴに従い、セレクタＳＥＬ？に供給する
セレクト情報Ｓ７を切換制御する。 ｒ本実施例の動作』 以下、本実施例による波形発生装置の動作を説明する。 【位相発生部ＰＣの動作】 図示しない鍵盤のいずれかのキーが押下されると、第７
図のタイムチャートに示すように、その直後の演算サイ
クルＭ，の第Ｏスロットにおいて、キーオン信号ＫＯＮ
およびキーオンパルスＫＯＮＰが“！”に立ち上がる。 そして、キーオン信号ＫＯＮは、以後、押下されたキー
がリリースされるまでの期間、″！″を保持し、キーオ
ンパルスＫＯＮＰは、演算サイクルＭ，の期間、“ｌ”
を保持する。この結果、ＡＮＤ回路Ｇ，の出力データ、
すなわち、位相情報Ｐ　Ｉ−Ｉは、強制的に初期化され
て「０」となる。そして、次の演算サイクルの第０スロ
ットになると、初期化された位相情報ＰＩ−１（一ｒＯ
」）における第Ｏビット〜第１４ビットが、クロックφ
Ｃに同期し、俺相情報Ｐ｝［ａとしてラッチ回路Ｌ　Ａ
　ｏに書き込まれる。また、キーオンパルスＫＯＮＰが
立ち下がり、ＡＮＤ回路ＧＩがイネーブルされる。そし
て、位相情報ＰＩ−１ａの小数部ＦｌｌＡＣが全加算器
Ｆ　Ａ　ｏに入力されてピッチ情報ＰＴ　Ｃ　Ｈと加算
され、加算結果がＡＮＤ回路Ｇ１を介し、位相情報ＰＨ
として出力される。そして、次の演算サイクルの第Ｏス
ロットになると、位相情報Ｐ　Ｈの第０ビット〜第１４
ビットが、位相情報ＰＩＩａとしてラッチ回路Ｌ　Ａ　
ｏに取り込まれる。 以後、同様に、演算サイクルが繰り返される毎に、ピッ
チ情報Ｐ　Ｔ　Ｃ　Ｈに褪づいて位相情報Ｐ　Ｈおよび
ＰＨａが更新される。 上記動作と並行し、位相情報Ｐ　Ｉ−Ｉの整数部が基準
アドレス変更月報ＩＮＴＧとしてステツパ部ＳＴＰにＵ
（給される。また、位相情報Ｐ　Ｈ　ａの整数部ＩＮＴ
および小数部ＰＲＡＣが？ｌｌｆ間部ＯＶＳに入力され
る。

【アドレスジェネレータＡＤＧの動作】アドレスジェネ
レータＡＤＧには、予め音色指定に対応したスタートア
ドレスＳＴ仝ＲＴ１ルーブ開始アドレスＬ　Ｏ　Ｏ　Ｉ
）　Ｓおよび終了アドレスＥＮＤが設定されている。そ
して、鍵盤がキーオン−１−釦ｆＬ　　Ｉ−１ｉｆＭＩ
ｌｒｌ−Ｊ−１１−−ｔ＋−　　１ｅｔ釦尭１ｂＷＴ’
）（’．から供給される基準アドレス変更情報ＩＮＴＧ
に従って基準サンプルアドレスＩＡが発生されると共に
捕間演算用サンプルアドレスが発生される。 くピッチ判定信号３ＲＤ＝“Ｏ”の場合〉補間演算用ザ
ンプルアドレスの発生方法は、すなわち、ピッチ判定信
号３ＲＤが“０“か゛ｌ”か、すなわち、ピッチ情報Ｐ
　Ｔ　Ｃ　Ｈがｒ４Ｊ未満であるか否かによって允なる
。まず、３１１Ｄ＝“０”の場合の動作を説明する。 キーオン直後の演算サイクルＭ，の期間、セレクト情報
Ｓ。はＩｌｌに設定される。また、演算サイクルＭ，の
第４および第５スロットの期間、セレクト情報ＳＩおよ
びＳｔが共に「０」に設定され、セレクト情報Ｓ，が「
Ｉコに設定される。この結果、全加算ｉｉＦＡ．にスタ
ートアドレスＳＴＡＲＴがセレクタＳＥＬＯおよびＳＥ
Ｌ，を介して人力されると共に固定値ｒＯＪがセレクタ
ＳＥＬ，およびＥＸＯＲ回路Ｇ，を介して入力される。 この結果、加算結果としてスタートアドレスＳ　Ｔ　’
Ａ　Ｉ’ｔ　Ｔが出−ｈ−ｋｈ　　笛Ａマｒ＊　＋ｌ　
ｋ　ｌ．−　長Ｌ１ブ　々口．，々／＋．Ｉ′同期して
ラッチ回路ＬＡ．に書き込まれる。また、第６スロット
になると、セレクト情報Ｓ，は「０」に切り換えられ、
ラッチ回路ＬＡ．はスタートアドレスＳＴＡＩＩＴを保
持する。そして、演算サイクルＭ１が終了すると、セレ
クト情報Ｓ。は「０」に切り換えられる。演算サイクル
Ｍ１の期間中、ミュート信号Ｍ　Ｕ　’Ｉ”　Ｅは“０
”であり、ラッチ回路１，　Ａ３は出力「０」を維持す
る。 次の演算サイクルＭ，の第０スロットになると、ラッチ
回路ＬＡ．に保持されたアドレスＳ　’ｌ’　Ａ　Ｒ′
ｒが、クロックφＣに同期し、ラッチ回路ＬＡ，に取り
込まれ、演算ザイクルＭ，の期間、最初の基準ザンブル
アドレスＩ　Ａ（＝ＷＡｏ＝ＳＴＡＲＴ）として保持さ
れる。また、演算サイクルＭ，の第０スロットにおいて
、セレクト悄報Ｓ４、Ｓ，およびＳ。が共に「１」に切
り換えられるとｊ（に、ミュート信号ＭｔＪＴＥが“ビ
になってＡＮＤ回路Ｇ．がイネーブルされる。この結果
、全加算雰Ｆ　Ａ　ｔに、セレクタＳＥＬ．およびＳＥ
ＬＳを介して基準サンプルアドレスＩＡ（一ＷＡ．）が
入力されると共に、固定値「１」がセレクタＳＥＬｓを
介して入力される。そして、全加算器Ｆ　Ａ　ｔから基
準サンプルアドレスＩ　Ａ　（＝　Ｗ　Ａ　ｏ）にｒｌ
Ｊを加算したアドレスＩ　Ａ゜＋１　（−ＷＡＯ＋１　
）が出力される。 また、演算ザイクルＭ，の第０および第１スロットにお
いて、セレクト情報ＳＩは「３」に、セレクトｆ１′１
報Ｓ，は「２」に、セレクト情報Ｓ３は「１」に設定さ
れる。この結果、全加算７ｉ　Ｆ　Ａ　＋に対し、ラッ
ヂ回路Ｌ　Ａ　ｔに保持された基準ザンブルアドレスＩ
Ａ（＝ＷＡ．）がセレクタＳＥＬ．を介して入力される
と共に、騒鴎アドレス変更情報Ｉ　Ｎ　Ｔ　Ｇがセレク
タＳＥＬ，を介して入力される。そして、基鵡サンプル
アドレスｒＡ（＝ＷＡ．）と基準アドレス変更悄報ｒＮ
ＴＧとが加算され、全加算’Ｄ　Ｐ　Ａ１から加算結果
Ｉ　Ａ＋Ｉ　ＮＴＧ（＝ＷＡ．＋　Ｉ　ＮＴＧ）が出力
され、セレクタＳＥＬ．を介してラッチ回路ＬＡ，に与
えられる。 次に第２スロットになると、その時点で全加算呑Ｐ　Ａ
　１からセレクタＳ　Ｅ　Ｌ　ｙを介して与えられてい
た情報！’Ａ＋　Ｉ　ＮＴＧ（＝ＷＡ．＋　Ｉ　ＮＴＧ
）がラッチ回路ＬＡ，に書き込まれる。また、全加算器
ＦＡ，から出力されＡＮＤ回路Ｇ６を介して与えられて
いた情報（　Ａ　＋　１　（＝ＷＡｏ　＋　Ｉ　）がラ
ッチ回路ＬＡ３に書き込まれる。 そして、第２スロットにおいて、セレクト情報Ｓ４はｒ
ＯＪに切り換えられる。この結果、全加算２＋ｙ　Ｆ　
Ａ　２に、ラッチ回路ＬＡ３に保持された悄報（ＷＡｏ
＋１）がセレクタＳＥＬ．およびＳＥＬＳを介して人力
されると共に、固定値ｒｌＪがセレクタＳＥＬ６によっ
て選択されて入力され、全加算器Ｆ　Ａ　＊から加算結
果（Ｗ　Ａ　ｏ　＋　２　）が出力される。そして、加
算結果（ＷＡＯ＋２）は、第４スロットにおいて、クロ
ックφ，によってラッチ回路Ｌ　Ａ　ｓに書き込まれる
。そして、以後同様に次の演算サイクルＭ３の第０スロ
ットに至るまでの期間、ラッチ回路ＬＡ，の保持データ
がクロツクφ１に同期してインクリメントされる。この
ようにして、基準ザンブルアドレスＩＡ（＝ＷＡＯ）ｌ
こ対し、ＩＡ＋１、［Ａ＋２、ＩＡ＋３、ＩＡ＋４から
なる４ｇの補間演算１１１サンプルアドレスが発生され
、バツファＢＵＦを介し、波形メモリＭＥＭに伏給され
る。 また、演算ザイクルＭ！の第２スロットにおいて、セレ
クト情報Ｓ１およびＳ！は共に「１」に切り換えられ、
第２および第３スロットの期間、減算指定信号ＳＵＢが
“！”とされる。この結果、終了アドレスＥＮＤがセレ
クタＳＥＬ，を介し、被加算入力八として全加算器ＦＡ
，に入力される。また、第２スロットにおけるラッチ回
路ＬＡ，の保持情報（ＷＡ０＋ＩＮ１’Ｇ）がセレクタ
Ｓ　Ｅ　Ｌ　ｔによって選択される。ここで、減算指定
信号ＳＵＢが“ｌ゜であるため、全加算”ＩＳ　Ｐ　Ａ
　Ｉのキャリイン入力ＣＩは“ｌ”となる。また、セレ
クタＳＥＬ，の出力（ＷＡ．＋１ＮＴＧ）はＥＸＯＲ回
路Ｇ，によって補数に変換され、全加算器ＦＡＩに被加
算人力Ｂとして入力される。この結果、減算Ｅ　Ｎ　Ｄ
　−　（ＷＡＯ＋■ＮＴＧ）が行われ、減算結果が全加
算器ＦＡ１から出力される。この場合、減算結果は正と
なり、信号ＥＱ，およびＡＬＢは共に“０”のままであ
る。 次の演算サイクルＭ３になると、第０スロットにおいて
、ラッチ回路ＬＡ．の保持情報（ＷＡＯ＋ＩＮＴＣ；）
が、ラッヂ回路ＬＡ，に書き込まれ、基準アドレスＩ　
Ａ　（＝Ｗ　Ａ　ｏ）がＷＡ　．（一ＷＡ．＋　Ｉ　Ｎ
ＴＧ）に更新される。そして、以後同様に、演算サイク
ル毎に、ステッパ部ＳＴＰにより基準サンプルアドレス
ＩＡが更新されると共に、基準サンプノレアドレスＩＡ
に対し、「＋１」、「＋２」、「＋３」、「＋４」を加
算したアドレスが柿間演算用サンプルアドレスとして順
次発生され、波形メモリＭＥＭに送られる。また、各演
算サイクルにおいて、基準サンプルアドレスと終了アド
レスＥＮＤとの比較が行われる。 ＜３１Ｄ＝“Ｉ”の場合（２オクターブ以上シフトする
場合）におけるイククリメンタ部［ＮＣの動作〉 ピッチ情報Ｐ　Ｔ　Ｃ　Ｉ−［が４以上の場合、ピッチ
判定信号３ＲＤが“Ｉ゜となる。この場合、第８図に示
すように、キーオン後の２回目の演算サイクルＭ，以降
の各演算サイクルにおいて、第０および第！スロットの
期間はセレクト情報ｓ．ｈ＜「ｏ」とされ、２ｊＳ２〜
第７スロットの期間はセレクトｆ′？Ｉ報Ｓ．が「！」
とされる。従って、演算サイクルＭ，の第０スロットに
おいて、全加算器Ｆ　Ａ　ｔには、基準サンプルアドレ
スＩＡ（この場合、ＩＡはスタートアドレスＳＴＡＲＴ
に等しい）が被加算入力Ａとして人力され、「０」が被
加算人力Ｂとして入力される。そして、加算結果Ｗ　Ａ
　ｏ　（この場合、Ｗ八〇はスタートアドレスＳＴＡＲ
Ｔに等しい）が第２スロットにおいてラッチ回路ＬＡＩ
に書き込まれ、バッファＢＵＦを介し、波形メモリＭＥ
Ｍに送られる。 そして、第２〜第７スロットの期間、全加算器ＦＡ，の
被加算人力Ｂは「！」になり、ラッチ回路Ｌ　Ａ　ｙの
保持情報がインクリメントされる。そして、第４および
第５スロットにおいてＷＡｏ＋Ｉ、第６および第７スロ
ットにおいてＷ　Ａ　ｏ　＋　２、演算サイクルＭ３の
第Ｏおよび第１スロットにおいてＷ　Ａ　ｏ　＋　３と
いうように、ラッチ回路ＬＡ，から波形メモリＭＥＭに
送られるアドレスが変化する。 以後、演算サイクルＭ，以降の各演算サイクルにおいて
も、同様の動作が行われる。そして、各演算サイクルに
おいて、当該演算サイクルにおける第２スロットから次
の演算サイクルの第１スロットまでの期間、アドレスＩ
Ａ，ＩＡ＋ｌ、ＩＡ＋２、ｒＡ＋３（ただし、

【Ａは当
該演算サイクルにおける基準サンプルアドレス）が順次
発生され、波形メモリＭＥＭに送られる。 くループ折り返しに伴う基準サンプルアドレス■Ａある
いは補間演算用サンプルアドレスの変更処理〉 基準サンプルアドレスＩＡの更新が繰り返された結果、
例えば、ある演算サイクルＭｊにおいて、第９図に示す
ように、基準サンプルアドレスＩＡが終了アドレスＥＮ
Ｄの「１コだけ前のアドレスＷＡｎ−１になったとする
。この場合、基準サンプルアドレス変更情報Ｉ　Ｎ　Ｔ
　Ｇが例えば「２」であるすると、情報ＩＮＴＧと基準
サンプルアドレスＷＡｎ−＋との加算結果は終了アドレ
スＥＮＤを越えてしまう。この場合、上記加算結果が終
了アドレスＥＮＤを越える超過分Δをループスタートア
ドレスＬＯＯＰＳに加算したアドレスを基準ザンプルア
ドレスＩＡとすべきである。 また、インクリメンタ部ＩＮＣにおいて、補間演算用ザ
ン゛ブルの各アドレスＩＡ＋Ｉ〜ＩＡ＋４を発生した場
合に、発生されたアドレスが終了アドレスＥＮＤを越え
てしまう場合がある。例えば第１０図に示すように、あ
る演算サイクルＭｊにおいて、基準サンプルアドレスＩ
Ａが終了アドレスＥＮＤの「２」だけ前のアドレスＷ　
Ａ　ｎ−ｔになったとする。この場合、アドレスＩＡ＋
２が終了アドレスＥＮＤに一致するので、このアドレス
ｒＡ十２を発生した後は、アドレスとしてＬＯＯＰＳ，
ＬＯＯＰＳ＋　１を順次発生しなけらばならない。 むお、このようなアドレス発生方法を、以下、便宜上、
アドレスのループ折り返し発生と呼ぶ。 ステッパ部ＳＴＰでは、各演算サイクルにおいて基準サ
ンプルアドレスＩＡの監視が行われ、基準サンプルアド
レスＩＡが終了アドレスＥＮＤを越えそうな場合、基準
サンプルアドレスＩＡの折り返し発生が行われる。また
、インクリメンタ部ＩＮＣでは、各演算サイクル毎に、
発生される個々の補間演算用サンプルアドレスの監視が
行われ、サンプルアドレスが終了アドレスＥＮＤを越え
そうな場合、サンプルアドレスの折り返し発生が行われ
る。 まず、第１！図のタイムヂャートを参胆し、基準アドレ
スｆＡのループ折り返し発生が行われる場合のステッパ
部ＳＴＰの動作を説明する。演算ザイクルＭｊにおいて
法準ザンブルアドレスＩＡがＷ　Ａ　ｎ　−　ｌになっ
たとすると、演算ザイクルＭｊの第２スロットにおいて
、全加算器ＦＡ．の保持内容（よＷ　Ａ　ｎ−Ｉ＋　Ｉ
　Ｎ　Ｔ　Ｇに更新される。そして、第２および第３ス
ロットの期間、減算指定信号Ｓｕｎが“ｌ”となること
により、加算器Ｆ　Ａ　１によって減算ＥＮＤ−（ＷＡ
ｎ−．＋Ｉ　ＮＴＧ）が実行され、減算結果−△（この
場合、一△は負の数となる）が出力される。この減算結
果一△は第４スロットにおいてラッチ回路ＬＡ，に書き
込まれる。 一方、上記減算結果−△が負となるため、全加算２’ｉ
　Ｆ　Ａ　１から出力される信号ＡＩ，Ｂが第２お上び
第３スロットの期間“１”になる。この結果、システム
タイミングジェネレータＳＴＧによって、第４および第
５スロットの期間、減算指示信号ＳＵＢが“ｌ”にされ
る。また、第４スロットにおいて、セレクト情報ＳＩが
「０」に切り換えられ、ループスタートアドレスＬＯＯ
ＰＳがセレクタＳＥＬ０およびＳＥＬ．を介し、全加算
器ＦＡ．に披加算入力Ａとして供給される。ことため、
全加算４Ｆ　Ａ　＋によって、ループスタートアドレス
ＬＯＯｐｓとラッヂ回路ＬＡ，の保持情報−△との減算
処理、ずなわち、ＬＯＯＰＳ−（一△）＝　Ｌ　Ｏ　Ｏ
　ＰＳ＋△が実行され、処理結果が第６スロットにおい
てラッヂ回路ＬＡ，に書き込まれる。そして、次の演算
サイクルＭ３＋，の第１スロットにおいてラッヂ回路Ｌ
　Ａ　ｔにＬＯＯＰＳ＋△が基鵡サンプルアドレスＩＡ
として書き込まれる。そして、以後、同様に演算サイク
ルが繰り返される毎に、基準サンプルアドレスＩ八が更
新される。 なお、インクリメンタ部ＩＮＧでは、上述と同様、駁準
アドレスＩＡに基づいて、補間用ザンブノレのアドレス
【Ａ＋１、ＩＡ＋２、■Ａ＋３、■Ａ＋４が発生され（
判定信号３ＲＤが“０”の場合）、波形メモリＭＥＭに
供給される。 次１．−、第１２図のタイムチャートを参ル貧し、補間
演算用サンプルアドレスのループ折り返し発生が行われ
る場合のインクリメンタ部ＩＮＧの動作を説明する。上
記のように、演算サイクルＭｊにおいて基準サンプルア
ドレスＴ　Ａ　ｈ＜Ｗ　Ａ　ｎ−ｔになったとすると、
演算サイクルＭｊの第４スロットにおいて、ラッチ回路
Ｌ　Ａ　ｚの保持情報がＷＡｎ−，＋２となり、終了ア
ドレスＥＮＤと等しくなる。そして、箪４および第５ス
ロットの期間、比較器ＣＭＰの出力信号ＥＱ２が“１”
になる。この結果、タイミング制御回路ＣＴＩによって
第４および第５スロットの期間、セレクト情報Ｓ，およ
びＳ６がｒＯＪに切り換えられ、全加算器Ｆ　Ａ　ｔに
は、ループスタートアドレスＬＯＯＰＳおよび固定値「
０」が人力され、加算結果としてＬＯＯＰＳが出力され
る。そして、第６スロットにおいて、ラッチ回路ＬＡ３
の保持情報がＬＯＯＰＳによって更新される。また、第
６スロットにおいてセレクト情報Ｓ６はｒｌＪに戻され
、ラッチ回路ＬＡ，の保持情報（まＬＯＯＰＳ＋１とな
る。 ［　Ｊｉｆｆ間部ＯＶＳの動作】 次に、第１３図および第１４図のタイムチャートを参照
し、補間部０■Ｓの動作を説明する。 第１３図における（ａ）〜（ｅ）は、基準サンプルアド
レス変更情報ｒＮＴＧが各々「０」〜「４」である場合
に、波形メモリＭＥＭから読み出されるサンプルを示す
。ただし、第１３図の（ａ）〜（ｅ）は、各場合共、演
算サイクルＭｉにおいて基準ザンブルアドレス［Ａがｋ
となったことを前提として書かれており、Ｗｋは基準サ
ンプルアドレスＩＡ＝ｋにおけるサンプル、Ｗｋ＋．は
アドレスｋよりら１番地後の番地のサンプル、Ｗｋ−，
はアドレスｋよりら１番地前の番地のサンプルを示して
いる。他のザンプルについても同様である。 波形メモリＭＥＭから読み出されたザンブルは、クロッ
クφ１に同期し、レジスタＤＬ，に入力され、レジスタ
ＤＬ，、ＤＬ，に順次シフトされる。従つて、ＩＮＴＧ
＝ｒＯＪ〜「３」の場合、演算ザイクルＭｉの第２スロ
ットに波形メモリＭＥＭから読み出されたザンプルＷｋ
＋，は、３スロット遅延され、演算ザイクルＭ　ｉ＋，
の第０スロットにレジスタＤＬ　２から出力される。ま
た、ｌ　ＮＴ（１；が「４」の場合、演算サイクルＭｉ
＋，の第０スロットにおいて、ザンブルＷｋがレジスタ
ＤＬ，から出力される。 そして、演算サイクルＭｊ＋，の第１スロットの期間、
口−ド信号ＬＤは“ｌ”とされる。この結果、レジスタ
ｆｌＥＧ．がパラレルモ〜ドに設定される。 また、ロード信号ＵＤ（信号値“１”）によってＡＮＤ
回路Ｇ７がイネーブルされ、レジスタＤＬ，の出力Ｗｋ
＋．（ｒ　ＮＴＧ＝ｒＯＪ　〜「３Ｊの場合）がＡＮＤ
回路Ｇ７およびＯｉ１回路Ｇ，を介し、セレクタＳＥＬ
７の第０人カボートに人力される。そして、第２スロッ
トになると、第１スロットにおける波形メモリＭＥＭか
らの波形続出偵およびレジスタＤＬ　Ｑ、レジスタＤＬ
＋の各保持情報が、クロックφ。 に同Ｉ’ｌｌ　Ｌ、パラレルにレジスタＲＥＧ．にロー
ドされる。そして、第３スロット以降、クロックφ。に
同期し、レジスタＲＥＧＩからシリアルに記憶悄報が読
み出され、ＯＲ回路Ｇ６を介し、セレクタＳ　Ｅ　Ｌ　
７の第Ｏ入カボートに供給される。 従って、ＩＮＴＧ＝「Ｏ」〜「３」の場合、演算ザイク
ルＭｉ＋．の第２スロット〜第５スロットにかけて、セ
レクタＳＥＬ？の第Ｏ人カボートにザンブルＷｋ＋いＷ
　ｋ　＋　ｔ、Ｗｋ＋ｓ、Ｗ　ｋ＋４が順次世給される
。また、ＩＮＴＧ＝ｒ４Ｊの場合は第２スロット〜第５
スロットにかけてサンプルＷｋＳＷｋ＋ｌ、Ｗｋ＋，、
Ｗ　ｋ＋３が順次供給される。 ここで、セレクト情報ＳＬＣは、第１３図の（ｒ）〜（
Ｄに示すように、各演算サイクルの第１スロット〜第４
スロットの期間「１」に、第５スロットの期間「６」に
設定される。また、第６スロット、第７スロットおよび
第Ｏスロットの各期間は、位相ｈ！？　報Ｐ　Ｉ−Ｔ　
ａの整数部ＩＮＴ−ｒＯＪの場合（よＳＩ，Ｃ＝「５」
に、Ｉ　ＮＴ　＝ｒｌ　Ｊの場合はＳＬＣ＝ｒ４Ｊに、
［ＮＴ＝ｒ２Ｊｆ７）場合はＳ　Ｌ　Ｃ　＝　ｒ３’Ｊ
ｌ，：、Ｉ　Ｎ　Ｔ　＝「３」の場合はＳＬＣ＝ｒ２Ｊ
に、ＩＮＴが「４」以上の場合はＳＬＣ＝ｒｌ．Ｊに設
定される。 従って、各演算サイクルにおける第１スロット〜第４ス
ロットの期間は、ＯＲ回路Ｇ８から供給されるサンプル
がセレクタＳＥＬ，を介しレジスタＤＬ３に人力される
。この結果、基準サンプルアドレス変更情報ＩＮＴＧが
「３」以下の場合、演算ザイクルＭ　ｉ　＋　１の第２
スロット〜第５スロットの期間、レジスタＤＬ３にサン
プルＷ　ｋ　”　＋、Ｗ　ｋ　＋　ｔ、Ｗ　ｋ＋．、Ｗ
　ｋ＋．がクロックφ。に同期し、順次書き込まれる。 また、レジスタＤＬ．の出力はシフトレノスタＲＥＧ，
に入力され、クロツクφ。に同期してステージ間をシフ
トする。一方、基準サンプルアドレス変更情報ＩＮＴＧ
が「４」以上の場合、第２スロット〜第５スロットにお
いて、レジスタＤ　Ｌ　ｙ　Ｊこは、サンプノレＷｋ，
　Ｗｋ＋，，　ｗｋ＋ｔ、Ｗ　ｋ＋，が順次書き込まれ
る。 そして、第５スロットにおいて、セレクト情報ＳＬＣが
「６」とされろ結果、第６スロットにおいてレノスタＤ
Ｌ３に固定値「０」が書き込まれる。 そして、レジスタＤ　Ｌ　３の出力はシフトレジスタＩ
？　Ｅ　Ｃ　，に入力される。 各演算サイクルの第６スロット〜次の演算サイクルの第
Ｏスロットまでの期間は、位相情報Ｐ　Ｈａの整数部Ｉ
ＮＴによってセレクト情報ＳＬ，Ｃが設定されるので、
情報ＩＮＴに対応し、各々異なった動作が行われる。な
お、情報ＩＮＴは、基準サンプルアドレスＩＮＴ（１；
に比べて！演算サイクルだけ位相の遅れた情報であるが
、通常、ＩＮＴＩＮＴＧと考えて差し支えない。従って
、以下では、第１４図のタイムチャートを参熱し、（ａ
）基準アドレス変更情報ＩＮＴＧ＝ｒＯＪ、（ｂ）ＩＮ
ＴＧ　＝ｒｌ　Ｊ、（ｃ）ＩＮＴＧ＝ｒ２Ｊ、（ｄ）Ｔ
ＮＴＧ＝ｒ３」、（ｅ）ｒ　ＮＴ　Ｇ　＝ｒ４　Ｊおよ
び（ｆ）ｒＮＴＧ＝’ｒ５Ｊ以上の各場合に分けて？ｉ
ｌｔ　ｆｉｆｌ部ＯＶＳの動作を説明する。 （ａ）ＩＮＴＧ＝ｒＯＪ 各演算サイクルの第６スロット〜次の演算ザイクルの第
Ｏスロットまでの期間、シフトレジスタＲＥＧ，の第６
ステージ出力Ｘ８がセレクタＳＥＬ７によって選択され
、レジスタＤＬ，に与えられる。 そして、各スロットにおけるセレクタＳ　Ｅ　Ｌ　？の
出力は、その次のスロットにおいてレジスタＤＬ，に書
き込まれる。すなわち、レノスタＤ　Ｌ　ｓの出力は、
７スロット遅延されてレジスタＤ　Ｌ　３に再人力され
る。 そして、このような処理が行われる結果、演算サイクル
Ｍｉ＋１の第７スロットではサンプルＷｋ−，が、次の
演算サイクルＭ　ｉ＋，の第Ｏスロットで（よサンプル
ＷＬ，が、第１スロットではザンブルＷｋがレノスタＤ
Ｌ．に書き込まれる。ここで、サンプルＷｋ−ｔ，　Ｗ
ｋ−，、Ｗｋは、各々、演算サイクルＭｉ＋，より前の
演算サイクルにおいて、波形メモリＭＥＭから読み出さ
れてシフトレジスタＲＥＧ，に書き込まれたものである
。なお、これらのザンブルの書き込み動作については、
図示が省略されている。 そして、演算サイクルＭ　ｉ＋ｔの第２スロット〜第５
スロットの期間では、再びＯＲ回路Ｇ８からＵ（給され
る新たな４個のサンプルが順次レジスタＤＬ，に書き込
まれる。この場合、双準サンプルアドレス変更情報ＩＮ
ＴＧがｒＯＪであるため、演算サイクルが切り換わって
も、前サイクルと同じく、サンプルＷｋ＋，、Ｗ　ｋ＋
ｔ、Ｗｋ＋ｔ、Ｗ　ｋ＋，がｏＲ回路Ｇ８から出力され
、レジスタＤＬ．に順次書き込まれる。そして、第６ス
ロットになると、固定値「０」がレジスタＤＬＲに書き
込まれる。 このような処理が行われることにより、演算ザイクルＭ
ｉ＋１の第７スロット〜演算ザイクルＭｉ＋，の第５ス
ロットにかけて、補間演算用ザンブルＷｋ−．　Ｗｋ−
．、Ｗｋ，　Ｗｋ＋．、Ｗ　ｋ＋，、Ｗｋ＋，、Ｗ　ｋ
＋．がレジスタＤＬ．から捕間演算器１｛　Ｋ　＋．：
　ＩＭｆ次供給される。また、各補間演算用ザンプルの
供給に同期し、係数メモリＣＭから補間演算ＩＩＫに補
間係数が供給される。この場合、ピッチ判定信号３１１
Ｄが“０”であるため、位相ｈ”ｔ報ＰＨａの小数部Ｆ
’ｌｌＡＣに応じた６次補間用の７個の補間係数が係数
メモリＣＭから読み出される。そして、補間演算Ｃ　Ｈ
　Ｋによって、補間演算用サンプル列とｈｆｆ間係数列
との畳み込み演算が行われる。このようにして、第１５
図（ａ）に示すザンプルＶａｋの補間演算が行われる。 ここで、長さＦ１が位相情ｔ［ａＰＩｒａの小数部ＰＲ
ＡＣに対応している。そして、演算結果がレジスタＤＬ
．に取り込まれ、再生波形として出力される。 そして、ＩＮＴＧ−ｒＯＪであるため、次の演算ザイク
ルＭｉ＋３の第２スロットから第５スロットにおいてら
、ザンブル列Ｗｋ＋，、Ｗ　ｋ＋，、Ｗ　ｋ＋ｓ、Ｗ　
ｋ＋．がレジスタＤ　Ｌ　３に書き込まれ、第７スロッ
ト〜演算サイクルＭ　ｉ＋，の第５スロットにかけて、
前回と同じく、補間演算用サンプル列Ｗ　ｋ−，、Ｗｋ
，　Ｗｋ，　Ｗｋ＋，、Ｗ　ｋ＋，、Ｗｋ＋．、Ｗ　ｋ
＋．が出力される。この場合、位相情報Ｐ　Ｌ［　ａの
小数部ＰＲＡＣは、前ｃＸ算サイクルの時よりもピッチ
情報ＰＴＣ　Ｉ−１の小数部相当大きくなっている。従
って、第１５図（ａ）の長さＦ，に対応した補間係数が
係数メモリＣＭから読み出され、補間演算が行われる。 （ｂ）ＩＮＴＧ＝ｒｌＪの場合 この場合、各演算ザイクルの第６スロット〜次の演算ザ
イクルの第０スロットまでの期間、シフトレジスタＲＥ
Ｇ，の第５ステージ出力Ｘ，がセレｈｌｙｃＤＴ　　ｌ
−　１−　　ｆ：４？ＩＩＪ−（ｈ！Ｍｆ　　＋，：５
−／ｂＤＬ３の出力は、６スロット遅延されてレジスタ
ＤＬ，に再入力される。 従って、演算サイクルＭｉ＋，の第７スロットではサン
プルＷｋ−，が、次の演算サイクルＭｉ＋，の第０スロ
ットではサンプルＷｋが、第１スロットではサンプルＷ
ｋ＋，がレジスタＤＬ３に書き込まれる。 そして、基準サンプルアドレス変更情報Ｉ　Ｎ　１”　
ＧがｒｌＪであるため、演算サイクルＭｉ＋，の第２ス
ロット〜第５スロットの期間、サンプル列Ｗ　ｋ＋，、
Ｗｋ＋，、Ｗ　ｋ＋，、Ｗ　ｋ＋，が、レジスタＤ　Ｌ
　３　１こ書き込まれる。 この結果、演算サイクルＭ　ｉ＋１の第７スロット〜演
算サイクルＭｉ＋，の第５スロットにかけて、Ｎｌｉ間
演算用サンプルＷｋ−，、Ｗｋ，　Ｗｋ＋．、Ｗ　ｋ＋
，、Ｗｋ＋。、Ｗｋ＋いＷ　ｋ　＋　ｓがレジスタＤＬ
，から補間演算器Ｈ　Ｋに順次０（給され、これと同期
し、係数メモリＣＭから捕間演算器Ｈ　Ｋ　Ｉ．：？ｉ
ｆｆ間係数が伏給される。この場合もピッチ判定信号３
１１Ｄが“０”であるため、位相情報ＰＨａの小数部Ｆ
ｒ｛ＡＣに応Ｍから読み出される。そして、補間演算器
Ｈ　Ｋによって、補間演算用サンプル列と補間係数列と
の畳み込み演算が行われ、第１５図（ｂ）に示すサンプ
ルＶｂｋの補間演算が行われる。ここで、長さＦｂが位
相情報Ｐ　Ｉ−１　ａの小数部ＰＲＡＣに対応している
。そして、演算結果がレジスタＤＬ．に取り込まれ、再
生波形として出力される。 そして、次の演算サイクルＭｉ十，の第２スロットから
第５スロットにおいて、サンプル列Ｗｋ十いＷｋ＋ｔ，
　Ｗｋ＋ｙ、Ｗ　ｋ＋．がレジスタＤＬ．に書き込まれ
、第７スロット〜演算サイクルＭｉ＋．の第５スロット
にかけて、補間演算用サンプル列Ｗｋ，Ｗｋ＋，、Ｗ　
ｋ＋．、Ｗ　ｋ＋３、Ｗｋ十〇Ｗ　ｋ＋ｓ、Ｗｋ＋．が
補間演算なＨ　Ｋに人力され、６次補間演算が行われ、
第１５図（ｂ）におけるザンプルＶｂｋ＋．が求められ
る。 （ｃ）ＩＮＴＧ＝ｒ２Ｊの場合 この場合も上述したＩＮＴＧ＝ｒｌＪの場合と同様の動
作となる。ただし、レジスタＤＬ．の出力は、５スロッ
ト遅延されてレジスタＤＬ．に再入力されるので、演算
サイクルＭ　ｉ＋１の第７スロット〜演算サイクノレＭ
ｉ＋１の第５スロットにおいて、補間演算用サンプルＷ
ｋＳＷｋ＋＋、Ｗ　ｋ　＋　２、Ｗ　ｋ＋．、Ｗｋ＋い
Ｗ　ｋ　＋　ｓ、Ｗ　ｋ＋，がレジスタＤ　Ｌ　３から
補間演算器Ｈ　Ｋに順次Ｏｌ−給され、第１５図（ｃ）
に示すサンプルＶｃｋの補間演算が行われる。そして、
２５７スロット〜演算ザイクルＭｉ＋ｓの第５スロット
にかけて、補間演算用サンプル列Ｗｋ＋，、Ｗ　ｋ＋，
、Ｗｋ十〇Ｗ　ｋ＋６、Ｗ　ｋ＋．、Ｗｋ＋ｔ、Ｗ　ｋ
＋．が補間演算酉Ｈ　Ｋに入力され、６次補間演算が行
われ、第１５図（Ｃ）におけるサンプルＶ　ｃｋ＋．が
求められる。 （ｄ）ｒＮＴｃ；＝ｒ３Ｊの場合 この場合、演算サイクルＭ　ｉ＋１の第７スａ−ｔト〜
演算サイクルＭｉ＋，の第５スロットにおいては、補間
演算用サンプルＷｋ＋，、Ｗ　ｋ＋，、Ｗｋ＋，、Ｗｋ
十〇Ｗ　ｋ＋５、ｗ　ｋ＋．、Ｗ　ｋ＋，がレジスタＤ
Ｌ，からＮｌｒ間演算器１−Ｉ　Ｋに供給され、第１５
図（ｄ）に示すザンプルＶｄｋの補間演算が行われる。 そして、第７スロット〜演算サイクルＭｉｓｓの第５ス
ロットにかけて、補間演算用サンプル列Ｗｋ＋いＷ　ｋ
’ｓ、Ｗｋ＋．、Ｗｋ＋７、Ｗ　ｋ＋，、Ｗｋ＋９、ｗ
ｋ＋ＩＱがＮｌｉ間演算器１−Ｉ　Ｋに人力され、６次
補間演算が行われ、第１５１１ｉＵ（＜Ｉ）ｌ．：お（
ナるサンブノレＶ　ｄｋ十，が求められる。 （ｃ）ＩＮＴＧ＝ｒ４Ｊの場合 この場合、基準サンプルアドレスＩＡがｋの場合、補間
演算用サンプルアドレスは、ｋ，ｋ＋Ｉ，ｋ＋３、ｋ＋
４の４個となる。従って、演算サイクルＭｉでは、サン
プルＷｋ−Ｗｋ＋，がレジスタＤＬ，から出力され、演
算サイクルＭ　ｉ＋，では、演算ササンプルＷ　ｋ＋４
〜Ｗ　ｋ＋，がレジスタＤＬ！から出力される。そして
、演算サイクルＭｉの第２スロット〜第５スロットにお
いては、補間演算用サンプルＷｋ，Ｗｋ＋いＷ　ｋ　＋
　ｔ、Ｗ　ｋ＋，がレジスタＤ　Ｌ　ｓから補間演算Ｄ
　Ｈ　Ｋに供給される。ここで、ピッチ判定信号３ｒｔ
Ｄが“ｌ゜であるため、第７スロット〜演算サイクルＭ
　ｉ＋，の第１スロット期間にレジスタＤ　Ｌ　ｓから
出力されるサンプルは補間演算器トｆＫによって無視さ
れる。そして、ｌＩｌｆ間演算器ＨＫでは、サンプルＷ
ｋ．　Ｗｋ＋，、Ｗ　ｋ　＋　ｔ、Ｗ　ｋ＋．を用サン
プルＶｅｋの補間演算が行われる。そして、演算サイク
ノレＭｉ＋，では、サンプノレ列Ｗｋ十〇Ｗ　ｋ＋，、
Ｗ　ｋ　＋　ｅ、Ｗ　ｋ　＋　７を用いて６次補間演算
が行われ、第１５図（ｅ）におけるサンプルＶ　ｅｋ＋
＋が求められる。 （ＤＩ　ＮＴ　Ｇ　＝ｒ５　Ｊ以上（Ｄ’ＪＳ合基準サ
ンプルアドレス変更情報ＩＮＴＧが異なると、演算サイ
クルが変わった場合に、補間部ＯＶ　Ｓ　ｉ．：　（Ｊ
ｕ給されるサンプルの位相シフト量が変化する。しかし
、ＩＮＴＯが「５」以上の場合、前述のＩＮＴＧが「４
」の場合と本質的に全く同様な処理が行われ、基準サン
プルアドレスＩＡの直前ｌサンプルおよび直後３サンプ
ルを用いた３次補間演算が行われる。 さて、この波形発生装置では、波形メモリＭＥＭに記憶
したサンプルを逆転再生することができるようになって
いる。この逆転再生を行う場合、キーオン後の最初の演
算サイクルにおいて、セレクト情報Ｓｌを「１」、セレ
クト情報Ｓ，をｒＯＪにして基準サンプルアドレスｒＡ
を終了アドレスＥＮ準サンプルアドレスＩＡを更新する
場合は、減算指定信号ＳＵＢを“ｌ”にする。このよう
にすることで、基準サンプルアドレスＩＡが演算サイク
ル毎にＩＮＴＧずつデクリメントされる。また、インク
リメンタ部ＩＮＣにおいて補間演算用ザンブルアドレス
を発生する場合、セレクト情報Ｓ６を「２」にし、基準
ザンブルアドレスＩＡを逐次デクリメントしたアドレス
を発生ずる。このように、通常再生時に対し、各セレク
ト情報および減算指定情報ＳＵＢの制御方法を変更する
のみにより、波形メモリＭＥＭに記憶された波形を時間
的に逆転した波形を所望のピッチで発生ずることができ
る。 なお、上述した実施例では、ピッチ情報に応じて６次補
間と３次補間に切り換える場合を説明したが、補間次数
は実現しようとするシステムの処理速度、要求される鯖
度に応じ、任意に決定することができる。また、本発明
を応用することにより、ピッチ情報に応じて２段階に切
り換えるのみならず、３段階以上に切り換えることも可
能である。また、本発明は補間演算の種類の制約を受け
るものではなく、ラグランジュ補間等、数学等で用いら
れる各種演算方法を必要に応じて任意に適用し得る。 「発明の効果」 以上説明したように、この発明による波形発生装置によ
れば、補間演算の演算態様を切り換えることができるの
で、原ピッチに対する再生ピッチの比が大きい場合にお
いても波形メモリからサンプルを読み出す速度に無理な
要求が生ずることなく、かつ、再生鯖度を犠牲にするこ
となく、再生波形の波形値を補間演算することができる
という効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による波形発生装置の構成
を示すブロック図、第２図は同実施例における補間演算
方式を説明する図、第４図は同実施例における波形メモ
リＭＥＭのサンプル記憶状態を説明する図、第５図は同
実施例におけるアドレスジェネレータＡＤＧの構成を示
すブロック図、第６図は同実施例における補間部ＯＶＳ
の摺成を示すブロック図、第３図．第７図．第８図およ
び第１１図〜第１４図は同実施例の動作を示すタイムヂ
ャート、第９図および第１Ｏ図は同実施例におけるルー
プ折り返し処理を説明する図、第１５図は同実施例にお
ける補間演算の例を示す図、第１６図は従来の波形発生
装置における補間演算の概要を説明する図である。 ＰＧ・・・・・・位相発生部、ＡＤＧ・・・・・・アド
レスジェネレー夕、ＯＶＳ・・・・・・補間部。

Claims (3)

【特許請求の範囲】
1. （１）被処理波形の波形値を一定ピッチ毎にサンプリン
   グすることによって得られるサンプル列に対して補間演
   算を施し、所望のピッチを隔てて連続する各時刻におけ
   る該被処理波形の波形値を再生する波形発生装置におい
   て、 前記被処理波形における波形値の再生を行うべき各位相
   に対応した位相情報を逐次発生する位相発生手段と、 所定の演算態様を指定する演算指定情報を出力する補間
   演算制御手段と、 前記演算指定情報に従って前記位相情報に対応した波形
   値を補間演算する補間演算手段と を具備することを特徴とする波形発生装置。
2. （２）前記演算指定情報は前記補間演算に用いるサンプ
   ルの個数および補間演算用の係数を指定する情報を含み
   、前記補間演算手段は該指定された個数のサンプル列に
   対し、該指定された補間演算用係数を用いて補間演算を
   行うことを特徴とする請求項第１記載の波形発生装置。
3. （３）前記演算指定情報が、波形値の再生を行うピッチ
   と被処理波形のサンプリングを行うピッチとの比によっ
   て決定されることを特徴とする請求項第１記載の波形発
   生装置。