JPS5842477B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明は音色制御装置により要求される楽音波形を分割
し関数を用いて記憶させることによりメモリ容量を少な
くした電子楽器に関するものである。

従来、電子楽器の鍵盤のように多数のキースイッチを有
する装置において、スイッチの開閉にともなう情報を所
要の回路に転送する場合、各スイッチと回路間を直接結
線しようとすると、配線量はぼう犬なものとなり不経済
である。

また半導体集積回路等を利用しようとした場合ピン数が
多くなりすぎこのままでは利用は困難である。

現在このような点に鑑み、すべての各スイッチを所定時
間で走査し、走査に応じた時間列につきオンされたキー
スイッチに対応する時点において、パルスを発生させ、
多数のスイッチと所要の回路間の結線を節約する方式が
考えられている。

たとえば各キースイッチを時分割に走査することによっ
てオンされたスイッチの情報をＴＤＭ （時分割変調）
信号またはＰＣＭ （パルス符号変調）信号として送る
キーコード多重方式が一般に用いられている。

しかしながら全キースイッチを走査するための時間は固
定されてしまうため、オンされているキースイッチが少
ない場合等でも固定された走査時間が必要であるから無
駄が生ずる。

通常の鍵盤楽器の演奏において同時にオンされるキース
イッチの数は両手と足を考えて１１鍵である。

いま１ブロツクを１オクタ一ブ単位で考えるとすると片
手で２オクタ一ブ以上を押鍵することは不可能でありこ
れより５ブロツクが同時に占有される最大数である。

従ってスイッチを複数ブロックに別けて走査し１つでも
オンされたスイッチがあればそのブロックで走査を停止
してオンスイッチを検出する。

オンスイッチがないブロックは通過するからオンされた
スイッチ情報を得るための１走査の時間を短縮すること
ができる筈である。

最近、本出願人により上述の主旨に従って走査時間を短
縮したキーコード発生回路およびキーコード検出回路ま
たはこれらを用いたデジタル処理の電子楽器が提案され
ている。

このような電子楽器において、キーコード検出回路の最
大発音数によって定まるチャンネルが捕獲する鍵閉成信
号に対応して主発振器よりの可変分周回路を介して所要
の周波数を発生させる方式が用いられでいる。

一方音色制御装置によって要求される楽音波形データを
波形計算器で計算し合成楽音波形を得てこれを前述の鍵
閉成に伴なう読出し周波数で読出すことにより楽音波形
が発生される。

従来、楽音波形データを波形計算器で計算し合成楽音波
形を得る方法としては、所望の楽音波形を等間隔にサン
プリングし各サンプリング点の振幅値を記憶させる方式
が多用されている。

この方式によれば所望の楽音波形を高精度に記憶させる
にはサンプリング数を増加すればよいが、それたけメモ
リ容量が増大することになる。

本発明の目的は音色制御装置により要求される楽音波形
を高精度に記憶させてしかもメモリ容量を少なくした電
子楽器を提供することである。

前記目的を達成するため、本発明の電子楽器は音色制御
装置により要求される楽音波形データを計算し合成波形
を得てこれを鍵閉成に伴なう読出し周波数で読出すこと
により楽音波形を発生するデジタル処理の電子楽音にお
いて、前記音色制御装置により要求される楽音波形を任
意の区間に分割しその分割された波形を任意の関数で表
わし該関数で表わされる時間区間長および係数値を記憶
する記憶回路、該記憶回路より読出される係数値に前記
音色制御装置により設定された設定値を乗算する乗算回
路、該乗算回路よりの乗算された係数値を前記記憶回路
よりの時間区間長に基いて累積加算する累積加算回路、
および該累積加算回路からの信号を前記音色制御装置よ
り検出されるフィート律に対応したシフトパルスによっ
てフィート律に対応した周期数だけ順次加算回路を介し
て先に書込んだ楽音波形に加算してシフトレジスタに書
込む手段を具えることを特徴とするものである。

以下本発明を実施例につき詳述する。

先ず本発明を適用した新規な電子楽器の構成の概要を説
明し、次にその構成の一部として本発明の詳細な実施例
につき説明する。

本発明を適用する電子楽器は音色制御装置によって要求
される楽音波形データを計算し合成波形を得て、これを
キースイッチ開成に伴なう周波数で読出すことにより楽
音を発生するデジタル方式の電子楽器である。

第１図は本発明を適用する電子楽器の全体構成を示す基
本ブロック図である。

同図において、鍵盤４よりのキースイッチ閉成に伴なう
鍵情報をキーコード発生回路５によって発生する。

キーコード発生回路５においては鍵盤スイッチを複数の
ブロックに別け、ブロック内における１つ以上のキース
イッチが閉成された場合、そのフロック内におけるキー
スイッチのオン状態を検出するとともに検出ブロックに
より１フレームを構成した可変フレーム方式によって走
査を行なっており、キーコード信号ＫＣＤおよびフレー
ム同期信号ＦＰが発生される。

キーコード検出回路６は同時最大発音数に相当する数の
チャンネル回路６（ＣＨＩ）。

６ （ＣＨ２’） 、・・・・・・・・・・・・・・・
、 ６ （ＣＨｎ ） より成り、前述のキーコード
信号ＫＣＤおよびフレーム信号ＦＰによってキーコード
検出回路６が先に捕獲しているキーコード信号ＫＣＤで
あるか否か、またキースイッチが開成されたか否かを検
出し、共通論理回路７に与える。

共通論理回路Ｉにおいては、そのキーコード信号ＫＣＤ
を捕獲するか否かの判断をするとともに、捕獲する場合
そのチャンネルを指定する信号をキーコード検出回路６
に供給する。

捕獲を指定されたチャンネルのキーコード検出回路６で
はそのキーコード信号ＫＣＤを捕獲するとともに、エン
ベロープカウンタ回路８のカウントを開始し、マスタク
ロック発生回路１よりのマスタクロックＭＣによって動
作する順序パルス発生回路２より発生される対応するチ
ャンネルパルスＣＨｐｎにより時分割され、パスライン
を介してエンベロープ発生回路８に供給される。

エンベロープ発生回路８ではエンベロープ用マスタクロ
ックＭＣ’によって常時読出されるエンベロープデータ
を該カウント値によって対応するエンベロープデータを
計算し、エンベロープ波形を得る。

楽音波形のアタック、ディケイ、サスティン状態におけ
る状態転移はエンベロープ発生回路８に与えられる設定
値によって制御される。

またキースイッチ閉成に伴なうリリースすなわち開成状
態への転移はフレーム同期信号ＦＰとキーコード信号Ｋ
ＣＤによってキーコード検出回路６において行なわれ、
エンベロープ発生回路８に供給され、またリリース状態
に伴なうデータを計算することによって実施される。

キーコード検出回路６に捕獲されたキーコード信号ＫＣ
Ｄの内ノート信号ＮＣはその対応するチャンネルパルス
によって時分割され、ノートクロック発生回路３に与え
られる。

ノートクロック発生回路３は１２個のノートに対応した
ノートクロック発生器を具えており、マスタクロックＭ
Ｃによって各ノートに対応する信号Ｂ。

−ＢＩＯを発生している。与えられたノート信号ＮＣは
デコードされ、そのノート信号ＮＣに対応するノート発
生器に振り分けられ、ゲート回路をオンしてパスライン
を介してオクターブ周波数選択回路９においてはオクタ
ーブ信号ＯＣによってノート信号発生回路３よりの信号
ｆ３ｏ−１３ｔｏを選択し主記憶回商Ｉ）１０、（Ｉｒ
１１１ヘアドレス読出し信号（ＡＤＤｏ−ＡＤＤ、’）
Ｒを入力し、波形補正回路１４に補正制御信号ＡＤＤ′
。

〜ＡＤＤ／、を入力する。

楽音波形計算回路１３においては、同期検出回路１２よ
りの信号を受は各ドローバスイッチ、タブレットスイッ
チのオンされているキースイッチを検出し対応する波形
データを主記憶口ＩＱＩ）１０、（ｎ）ｉｉより検出す
るとともに読出し、順次新しい楽音合成波形を計算し、
サンプリング点における振幅値Ｄ１と各サンプリング点
における差分値Ｄ２とその差分値の正負を表わすサイン
ビットＤ３を出力し、同期検出回路１２によって指定さ
れる主記憶口１％（Ｉ）１０、（ＩＩ）１１のどちらか
にアドレス書込み信号（ＡＤＤｏ−ＡＤＤ、）Ｗによる
書込みを行なう。

書込み終了とともに、同期検出装置１２Ａ。１２Ｂの指
定される回路で、アドレス読出し信号（ＡＤＤｏ−ＡＤ
Ｄ４）Ｒよりキースイッチ閉成にともなう楽音周期の一
周期を検出し順次新しい楽音波形の書込まれた主記憶回
路（Ｉ）１０、（ＩＩ）１１への読出しを開始する。

新しい楽音波形の書込まれた主記憶口ｊ５Ｉ）１０、（
１１１１への読出しが完了すると楽音波形計算回路１３
によって新しい楽音合成波形が計算され、現在読出しの
行なわれていない主記憶回路（Ｉ）１０、四１１のいず
れかへの書込みを行なう。

アドレス読出し信号（ＡＤＤｏ−ＡＤＤ４）Ｒによって
読出された楽音波形は波形補正回路１４に与えられる波
形補正回路ＡＤＤ１０−ＡＤＤらによって波形が補正さ
れ、ステツノソイズ周波数が読出し周波数に関係なく常
に一定とされて乗算回路１５に与えられる。

乗算回路１５においては、エンベロープ発生回路８より
のエンベロープ波形と乗算され、累積加算器１６に入力
される。

全チャンネルのキースイッチの閉成された楽音波形にエ
ンベロープが付加され、デジタルアナログ（Ｄ−Ａ）変
換器１７によってアナログ変換され、サウンドシステム
１８を介して放音される。

第２図は本発明の要部を構成する楽音波形計算回路１３
の詳細な実施例を示す。

第３図および第４図は第２図の楽音波形計算回路１３内
に含まれるドローバスイッチ検出回路およびタブレット
スイッチ検出回路の詳細説明図である。

第２図において、第１図で説明した同期検出回路１２に
よって指定される主記憶口１ｉ５Ｉ）１０、（ＩＩ）１
１の何れかにアドレス書込み信号（ＡＤＤｏ〜ＡＤＤ、
）Ｗによる書込みを行なう。

書込み終了とともに、同期検出装置１２Ａ、１２Ｂの指
定される回路で、アドレス読出し信号（Ａ Ｄ Ｄｏ〜
ＡＤＤ４）Ｒより、キースイッチ閉成にともなう楽音周
期の一周期を検出し、順次新しい楽音波形の書込まれた
主記憶回路（Ｉ）１０、（ＩＩ）１１への読出しが完了
すると、同期検出装置１２Ａ、１２Ｂより同期検出終了
信号ＣＥＳが発生し、ゲート回路１３−５−１における
クリップフロップ１３−５１（１）をセットするため、
ＡＮＤ回路１３−５−１（２）を介してマスタクロック
ＭＣがシフトパルス発生回路１３−５−２に与えられる
。

シフトパルス発生回路１３−５−２にはフィート律プロ
グラム回路１３−５−３よりのフィート律に対応する信
号が一致回路１３−５−２（１）に与えられ、−数回路
１３−５−２（１）の他の入力にはマスタクロックＭＣ
によって動作するカウンタ回路１３−５−２（２）のカ
ウント値が与えられるため、フィート律プログラム回路
１３−５−３よりの値にカウンタ回路１３−５−２（２
）のカウント値が一致すると一致出力をＡＮＤ回路１３
−５−２（３）に与える。

ＡＮＤ回路１３−５−２（３）の他の入力にはマスタク
ロックＭＣが与えられており、これよりフィート律に対
応してマスタクロックＭＣが選択されシフト信号ＳＨ３
を出力する。

シフト信号ＳＨ３の後縁のエツジによってカウンタ回路
１３−５−２（２）はリセットされ、フィート律プログ
ラム回路１３−５−３よりの値が変化するまで以下同様
の選択がなされる。

フィート律とシフト信号ＳＨ８との周期比の関係を第１
表に示す。

シフト信号ＳＨ８はゲート回路１３−５−４におけるゲ
ート回路１３−５−４（１）およびＡＮＤ回路１３−５
−４（２）に与えられる。

ゲート回路１３−５−４（１）、ＡＮＤ回路１３−５−
４（２）の他の入力には伝送サイクルＴＴＲ信号が与え
られており楽音合成回路１３−３より主記憶口取Ｉ）１
０、（ＩＩ）１１への書込み時においてＡＮＤ回路１３
−５−４（２）をオンし、遅延回路１３−５−４（３）
によりシフト信号ＳＨ８を１ビツト遅延させたシフト信
号ＳＨ８をＯＲ回路１３−５−４（４）に与える。

ドローバ検出サイクルＴＤＲ、タブレット検出サイクル
ＴＴＡにおいてはゲート回路１３−５−４（１）を介し
てＯＲ回路１３−５−４（４）にシフト信号ＳＨ８を与
える。

ＯＲ回路１３−５−４（４）にシフト信号ＳＨ８を与え
る。

ＯＲ回路１３−５−４（４）よりのシフト信号ＳＨ８は
カウンタ回路１３−５−５に与えられる。

カウンタ回路１３−５−５は５ビツト３２ワードより構
成されており、シフト信号ＳＨ８の３２カウントごとに
５ＨＥＳ信号■を出力する。

カウンタ回路１３−５−５の各ビット出力は伝送サイク
ルＴＴＨには、主記憶口ＸＩ）１０、（ＩＩ）１１への
書込み時におけるアドレス書込み信号（ＡＤＤｏ−ＡＤ
Ｄ、）Ｗとして与えられる。

カウンタ回路１３−５−５よりの出力信号５ＨＥＳ■は
破線で示す音色制御装置１３−４内の制御信号発生回路
１３−４−１に送られ前述の各検出サイクルＴＤＲ■ｔ
ＴＴＡ■、ＴＴＲ■を指示するとともに、さらに複数の
音色選択装置を構成するドローバスイッチ検出回路また
はタブレットスイッチ検出回路１３−４−２〜１３−４
−５に送られ各スイッチの優先順位に従うスイッチオン
信号が検出されて波形計算回路１３−２に与えられ、フ
ィート律信号（Ｄ−８’〜Ｄ−１す■がフィート律プロ
グラム回路１１５−３に与えられる。

以下第３図に制御信号発生回路１３−４−１とドローパ
スインチ検出回路（１３−４−２）Ｄ〜（１３−４−５
）Ｄの詳細図を、第４図にタフレットスイッチ検出回路
（１３−４２）Ｔ〜（１３−４−５）Ｔの詳細図を説明
する。

カウンタ回路１３−５−５よりの出力信号５ＨＥＳ■は
第３図の制御信号発生回路１３−４１に与えられ、遅延
回路１３−４−１（１）を介し各ＡＮＤ回路１３−４−
１（２Ｌ（３）、（４）に与えられる。

各ＡＮＤ回路１３−４−１（２）、（３）、（４）の他
の入力には順序パルス発生回路１３−４−１（５）より
の各出力が与えられている。

順序パルス発生回路１３−４−１（５）ではドローバ検
出サイクルＴＤＲ■、タブレット検出サイクルＴＴＡ■
、伝送サイクルＴＴＲ■の各サイクルを指定するもので
、ドローバ検出サイクルＴＤＲが指定されているとする
と、ＡＮＤ回路１３−４−１（２）を介してドローバオ
ン検出回路（１３−４−２＞Ｄに与えられる。

ＯＲ回路６−１よりの出力“０″によりゲート回路１が
オンされドローバスイッチ回路（１３−４−４）Ｄの各
ドローバスイッチＢｔ、４ｔ、・・・・・・・・・・・
・・・・、１／の接点ＯがＮＯＴ回路１−１〜１−Ｎを
介して記憶回路２−１〜２−Ｎに与えられており、ＯＲ
回路６−１よりの“Ｏ”出力によりゲート回路１４−１
〜１４−Ｎがオンされており、電圧子Ｅが共通接点ＣＯ
Ｍに与えられているため、ドローバスイッチ８／、４／
、・・・・・・・・・・・・・・・、１１力接点Ｏに接
続されているドローバスイッチについては“０″が、開
成されているドローバスイッチについては“１″が、各
対応する記憶回路２−１〜２−Ｎにゲート回路７よりの
出力信号によって書込まれる。

この各記憶回路２−１〜２−Ｎの出力がドローバ優先選
択回路（１３−４−３）Ｄにおけるゲート回路４−１〜
４−Ｈに与えられている。

これより接点Ｏより開放されているドローパスインチす
なわちオンされているドローバスイッチをＡＮＤ回路４
−１〜４−Ｎ、ＯＲ回路３−１〜３−２、ＯＲ回路６−
１〜６−Ｈによって設定される優先順位に基づいて記憶
回路５−１〜５−Ｎに遅延回路８およびＯＲ回路１０を
介して与えられる信号５ＨＥＳによって書込まれる。

この時ＯＲ回路６−１に“１”が与えられ、ゲート回路
７をオフにゲート回路９をオンとする。

これより信号５ＨＥＳ■の発生時において、ＯＲ回路６
−１に“１”が与えられている間、順次オンされたドロ
ーバスイッチが選択される。

記憶回路５−１〜５−Ｎの各出力Ｄ−８’・・−・・・
・・・・・・・・・Ｄ−１′■はフィート律プログラム
回路１３−５−３に与えられ、記憶回路５−１〜５−Ｈ
に記憶されているドローバスイッチのフィート律に対応
した第１表に示すような信号を第２図のシフトパルス発
生回路１３−５−２に与える。

一方ドローバ検出すイクルＴＤＲ信号■がエンコーダ回
路１３５−９に与えられ、波形データ記憶回路１３−１
の対応する波形データＭ１〜Ｍｍ を記憶する波形デ
ータブロックを指定する。

すなわち正弦波形を任意の区間に分割し、各分割された
区間を１次関数で表わしその各分割区間数を表わす時間
情報ｔと係数Ａとを記憶したブロックを指定する。

ゲート回路１３−５−１よりのマスタクロックＭＣによ
ってカウンタ回路１３−５−６がカウントを開始し波形
データ記憶回路１３−１よりの区間長の情報ｔとカウン
タ回路１３−５−６のカウント値が一致回路１３−５−
７によって比較され一致信号によってアドレスカウンタ
回路１３−５−８を作動させ指定されたブロック内にお
けるアドレスを順次指定し読出しを行なわせる。

この時第３図で説明したドローバ優先選択回路（１３−
４−３）ＤにおけるＯＲ回路６−１よりの信号“１”に
よって、ゲート回路１４−１〜１４−Ｎをオフし、記憶
回路５−１〜５−Ｎの出力（Ｄ−ぎ〜Ｄ−１す■がオン
されたゲート回路１４−１〜１４−Ｎを介してＯＲ回路
１１−１〜１１−Ｎに与えられ、ラインＤ−８’−Ｄ−
１’における“１”の出力ラインにおけるドローバスイ
ッチのＣＯＭ接点と接続された接点位置を検出し、エン
コーダ回路（１３−４−５） Ｄに与える。

エンコーダ回路（１３−４−５）Ｄの出力は波形計算回
路１３−２におけるデータ変換回路１３−２（１）によ
ってデータ変換され、波形計算回路１３−２における乗
算回路１３−２（２）によって波形データ記憶回路１３
−１より読出された係数Ａと乗算され、累積加算回路１
３−２（３）に与えられる。

累積加算回路１３−２（３１１まマスタクロックＭＣに
よって制御され区間情報ｔと係数Ａとに基づいて楽音波
形への変換が行なわれる。

ドローバスイッチ、タブレットスイッチの接点位置とレ
ベル変換との関係の具体例を第２表に示す。

累積加算回路１２−２（３）よりの楽音波形は波形合成
回路１３−３に与えられる。

波形合成回路１３−３は加算回路１３−３（１）、ゲー
ト回路１３−３（２）、シフトレジスタ１３−３（３）
より構成されており、シフトレジスタ１３−３（３には
シフトパルス発生回路１３−５−２よりのＳＨ８信号が
シフト信号として与えられている。

マスタクロックＭＣとは第１表に示すような関係が成り
立っており、累積加算回路１３−２（３）ではすべての
フィート律の波形がカウンタ回路１３−５−５のカウン
ト数と等しい３２ワードで１周期が計算される。

８フイートのシフトクロックＳＨ８信号とマスタクロッ
クＭＣとは１：１の関係であり、これより累積加算回路
１３−２（３）より計算される楽音波形は順次加算回路
１３−３（１）、ゲート回路１３−３（２を介してシフ
トレジスタ１３−３（３）にストアされる。

ゲート回路１３−３（２）は伝送サイクルＴＴＲ以外は
オンされている。

ここで１周期のシフトレジスタ１３−３（３）への書込
みが終了すると、カウンタ回路１３−５−５より５ＨＥ
Ｓ信号が出力され、次のオンされているドローバスイッ
チの検出をドローバ優先選択回路（１３−４−３）Ｄで
行なう。

ここで仮に４フイートのドローバがオンされていたとす
れば、シフト信号ＳＨ８とマスタクロックＭＣとは１：
２の関係があり、累積加算回路１３−２（３）で計算さ
れる楽音波形を１個飛びに順次シフトレジスタ１３−３
（３）へ書込むため、累積加算回路１３２（３）め２周
期計算後初めてカウンタ回路１３−５−５より５ＨＥＳ
信号が出力される。

従ってシフトレジスタ１３−３（３）には２周期の楽音
波形の書込みが行なわれる。

２％フィートでは３周期、２フイートでは４周期の楽音
波形が書込まれる。

この特売に書込まれているフィート律の楽音波形と新た
に書込まれる楽音波形とは、加算回路１３−３（１）に
よって加算された合成された楽音波形が順次シフトレジ
スタ１３−３（３）への書込まれていく。

以下順次オンされているドローパスインチが検出され、
そのドローバスイッチによって設定されたレベルで先に
シフトレジスタ１３−３（３）に書込まれている波形と
加算され、順次シフトレジスタ１３−３（３）に書込ま
れる。

ドローバスイッチの検出が終了すると制御信号発生回路
１３−４−１におけるＮＯＲ回路７にＯＲ回路６−１よ
りの“０”が与えられる。

他の入力にはタブレット優先選択回路（１３−４３）Ｔ
よりの“Ｏ”が与えられるため、ＡＮＤ回路６をオンと
し、順序パルス発生回路１３−４−１（５）を５ＨＥＳ
信号によって１つ進ませ、タブレット検出サイクルへと
移る。

タブレット検出回路においても、第４図に示すように、
ドローバスイッチと同様の検出が行なわれ、記憶回路５
−１〜５−Ｎの各出力Ｆ（１）〜Ｆ（Ｎは、ブロック指
定用のエンコーダ回路１３−５−９に与えられ、タブレ
ットスイッチの検出されている波形データ記憶回路１３
−１の対応するフロックを指定するとともに、フィート
律プログラム回路１３−５−３に与えられ、その対応す
るフィート律のＳＨ８信号をシフトパルス発生回路１３
−５−２より発生させる。

これより波形データ記憶回路１３−１よりの係数Ａにタ
ブレットスイッチ位置に対応するレベルを乗算回路１３
−２（２）によって乗算し、累積加算回路１３−２（３
）によって区間情報ｔとによって楽音波形に変換され、
順次波形合成回路１３−３によって前にストアされてい
る波形と合成され、シフトレジスタ１３−３（３）にス
トアされる。

タブレット検出サイクルＴＴＡにおいてすべてオンされ
ているタブレットの検出が終了すると、順序パルス発生
回路１３−４−１（５）を１つ進ませ、伝送サイクルＴ
ＴＲへと移る。

これによりドローバ検出サイクルＴＤＲ、タブレット検
出サイクルＴＴＡによってすべてのオンされたタブレッ
ト、ドローバに対応する楽音波形が指定されるレベルに
よって波形合成回路１３−３によって計算された合成波
形がシフトレジスタ１３−３（３）にストアされること
となる。

伝送サイクルＴＴＲへ移るとフィート律プログラム回路
１３−５−３に“１”が与えられ８フイートに対応する
信号をシフトパルス発生回路１３−５−２に与え、ＳＨ
８信号を得る。

これがゲート回路１３−５−４におけるＡＮＤ回路１３
−５−４（２）をオンし、遅延回路１３−５−４（３）
で１ビツト遅延され、ＯＲ回路１３−５−４（４）を介
してカウンタ回路１３−５−５に与えられる。

これよりシフトレジスタ１３−３（３）に与えられるシ
フト信号ＳＨ８よりカウンタ回路１３−５−５のカウン
ト開始が１ビツト遅延されて行なわれる。

伝送サイクルＴＴＲによって波形合成回路１３−３にお
けるゲート回路１３−３（２）はオフされ、シフト信号
ＳＨ８によって順次読出され、１ビツトの遅延回路１３
〜３（４）に与えられる。

この遅延回路１３−３（４）の入力信号、出力信号が減
算回路１３−３（５）に与えられ、遅延回路１３−３（
４）の入力側の信号より出力側の信号が減算され差分値
Ｄ２ となって出力される。

差分値の正負を表わす符号がサインビットＤ３ となっ
て出力される。

また遅延回路１３−３（４）よりの出力信号が振幅値が
Ｄｌ となって出力される。

これらの楽音波形データとともにカウンタ回路１３−５
−５よりのアドレス書込み信号（ＡＤＤｏ−ＡＤＤ、）
Ｗが主記憶口ＩＩＩ）１０、（ＩＩ）１１へ転送される
。

転送終了後、カウンタ回路１３−５−５よりの５ＨＥＳ
信号によって制御信号発生回路１３−４−１のＡＮＤ回
路１３−４−１（４）より伝送サイクル終了信号ＴＢＳ
を出力するとともに、順序パルス発生回路１３−４−１
（５）をドローバ検出サイクルＴＤＲへと移す。

伝送サイクル終了信号ＴＥＳによってゲート回路１３−
５−１におけるフリップフロップ１３５−１ （１）を
リセットすることによりＡＮＤ回路１３−５−１（２）
をオフし、マスタクロックＭＣがすべての回路に与えら
れることを禁止する。

これより次の同期検出装置１２Ａ、１２ＢよりＣＥＳ信
号が与えられるまで動作を停止する。

実施例においては波形データ記憶回路に記憶する方式を
１次関数について述べた本出願人によって出願されてい
る特開昭５１−７９３３８に述べるような任意の関数に
ついても同様に適用することができる。

以上説明したように、本発明によれば、音色制御装置に
より要求される楽音波形を任意の区間に分割しその分割
された波形を任意の関数で表わし該関数で表わされる各
分割区間長および係数値を記憶回路に記憶すればよいた
め、従来の所望の楽音波形を各サンプル数に応じて各振
幅値を記憶する方式に比べてメモリ容量が格段に軽減で
きるとともに、フィート律の異なる楽音波形に対して同
一メモリ容量で記憶させることができるからメモリ読出
し方式が簡単になる等の利点を有する。

【図面の簡単な説明】

第１図は本発明を適用する電子楽器の全体構成を示す基
本ブロック図、第２図は本発明の要部である楽音波形計
算回路の実施例説明図、第３図および第４図は第２図の
実施例に含まれるドローバスイッチ検出回路およびタブ
レットスイッチ検出回路の詳細説明図であり、図中、１
はマスタクロック発生回路、２は順序パルス発生回路、
３はノートクロック発生回路、４は鍵盤、５はキーコー
ド発生回路、６はキーコード検出回路、７は共通論理回
路、８はエンベロープ発生回路、９はオクターブ周波数
選択回路、１０は主記憶口ＸＩ）、１１は主記憶回路（
ト）、１２は同期検出回路、１３は楽音波形計算回路、
１４は波形補正回路、１５は乗算回路、１６は累積加算
器、１７はＤ −Ａ変換器、１８はサウンドシステム、
１３−１は波形データ記憶回路、１３−２は波形計算回
路、１３−３は波形合成回路、１３−４は音色制御装置
、１３−４−１は制御信号発生回路、１３−４−２はド
ローバまたはタブレットオン検出回路、１３−４−３は
ドローバまたはタブレット優先選択回路、１３−４−４
はドローバまたはタブレットスイッチ回路、１３−４−
５はエンコーダ回路、１３−５−１はゲート回路、１３
−５−２はシフトパルス発生回路、１３−５−３はフィ
ート律プログラム回路、１３−５−４はゲート回路、１
３−５−５．１３−５−６はカウンタ、１３−５−７は
一致回路、１３−５−８はアドレスカウンタ、１３−５
−９はエンコーダを示す。

Claims (1)

【特許請求の範囲】
1. １ 音色制御装置により要求される楽音波形データを計
   算し合成波形を得てこれを鍵閉成に伴なう読出し周波数
   で読出すことにより楽音波形を発生するデジタル処理の
   電子楽器において、前記音色制御装置により要求される
   楽音波形を任意の区間に分割しその分割された波形を任
   意の関数で表わし該関数で表わされる時間区間長および
   係数値を記憶する記憶回路、該記憶回路より読出される
   係数値に前記音色制御装置により設定された設定値を乗
   算する乗算回路、該乗算回路よりの乗算された係数値を
   前記記憶回路よりの時間区間長に基づいて累積加算する
   累積加算回路、および該累積加算回路からの信号を前記
   音色制御装置より検出されるフィート律に対応したシフ
   トパルスによってフィート律に対応した周期数だけ順次
   加算回路を介して先に書込んだ楽音波形に加算してシフ
   トレジスタに書込む手段を具えることを特徴とする電子
   楽器。