JPH0468632B2

JPH0468632B2 -

Info

Publication number: JPH0468632B2
Application number: JP60207147A
Authority: JP
Inventors: Kotaro Hanzawa; Shigenori Morikawa; Toshihisa Nakamura
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-19
Filing date: 1985-09-19
Publication date: 1992-11-02
Also published as: JPS6266292A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、少なくともその要部をデジタル回
路を用いて構成したデジタルエフエクト装置に関
する。

〔発明の背景〕

従来より楽器音に対し種々のエフエクト（効
果）を付与して、原音とはかなり相違する音響を
得るようにした所謂エフエクターが種々開発され
ているが、これらは、BBD等の素子を用いるも
のが多く、Ｓ／Ｎ比が悪いなどの欠点があつた。
また近年では、デジタルデイレイ装置と称される
デジタルメモリをもつて、これに対して波形信号
を書込み、またデイレイ時間の後読出すものも開
発されているが、出力信号は単調なものであり、
好ましいものではなかつた。更に、電子楽器の変
調効果装置として、特開昭58−108583号公報に開
示された技術がある。この先行技術によれば、デ
ジタルメモリにリアルタイムで順次記憶される楽
音信号の読出しアドレスを所望の変調効果に対応
して時間変化させることにより位相または周波数
変調された楽音信号を得るようになつている。

しかしながら、この先行例では、ひとつの読出
しアドレス信号で、波形信号をデジタルメモリか
ら読み出されるのみであつて、十分なエフエクト
音を得ることができない。また、アドレス信号の
変調系列を複数系列として複数の変調効果の付加
された楽音を同時に得ることについても示唆され
ているが、そのためには、アドレス信号を発生す
るアドレス信号発生回路を別々に設けねばなら
ず、回路構成が大きくなつてしまう。つまり、こ
の先行例においては、基本となる書込アドレス信
号AWに、オフセツトアドレスAOFを加え、更
に変調信号MD′を加えて読出しアドレスを形成
している（AR＝AW−AOF＋MD′）ので、複数
系列でアドレス信号を別々に作るように拡張する
には、変調信号を別々に発生する回路を設けねば
ならなくなり、また加算器を複数設けたりあるい
は各系列毎の選択回路を設けたりしなければなら
なくなるのである。

〔発明の目的〕

この発明は、以上の点に鑑みてなされたもの
で、多様なエフエクトを簡単な構成をもつて入力
される原音に付加できるデジタルエフエクト装置
を提供することを目的とする。

〔発明の要点〕

この発明は、上述した目的を達成するためにな
されたもので、音響波形を表現するデジタル波形
信号を波形メモリ手段に所定のレートで一度書き
込み、この書き込まれたデジタル波形信号を上記
所定レートとは異なるレートであつて夫々互いに
異なるレートで変化する少なくとも２つのアドレ
ス信号に従つて読み出すようにするもので、この
制御を行う書込読出手段が、波形メモリ手段に対
する書き込みと、少なくとも２つの読み出しを行
うための夫々のアドレス信号を時分割的に発生す
るようにしたことを要点とする。

〔実施例〕

以下、本発明を、外音信号をPCM（Ｐ ulse
Code Modulation）などの変調を行つてデジタ
ル記録し、それをキーボード楽器の音源信号とし
て用いることができる所謂サンプリング機能を有
する電子楽器を用いて構成した一実施例につき説
明する。

第１図は、本実施例の回路構成を示し、入力信
号（IN）は、入力アンプ１にて適宜増幅された
後、アナログ加算回路２に供給され、フイルター
３に供給されて不要な高城成分を適当に除去され
た後、サンプル・ホールド回路（Ｓ／Ｈ）５にて
適当なサンプリング周波数で、サンプリングさ
れ、Ａ／Ｄ変換器６に供給される。Ａ／Ｄ変換器
６では、入力するアナログ信号を対応するデジタ
ル信号に変換し、発音制御部８に供給する。

この発音制御部８は、例えば４つの波形読出・
書込チヤンネルを備え、夫々独立的に波形メモリ
７に対する波形信号の書込みまたは読出しができ
る。

そして、発音制御部８は、マイクロコンピユー
タ等からなるCPU９からの制御に基づき動作す
るようになつており、その詳細は後述するが、こ
の発音制御部８の４つの波形読出・書込チヤンネ
ルに対応して時分割的に最大４音に対応するデジ
タル信号が、波形メモリ７から読出されて、Ｄ／
Ａ変換器１０に時分割的に印加され、しかる後、
サンプル・ホールド回路（Ｓ／Ｈ）１１ａ〜１１
ｄに供給される。

このサンプル・ホールド回路１１ａ〜１１ｄ
は、後述するようなタイミング信号t₁〜t₄によつ
て、各時分割処理チヤンネル時間毎に、サンプリ
ング動作を行う。

そして、このサンプル・ホールド回路１１ａ〜
１１ｄにホールドされた電圧信号は、VCF（電圧
制御型フイルタ）１２ａ〜１２ｄに、対応して供
給される。この夫々のVCF１２ａ〜１２ｄには、
後述する電圧信号FCV₁〜FCV₄が供給され、こ
の電圧信号FCV₁〜FCV₄に従つて、夫々独立的
にフイルタリング処理がなされる。

そして、このVCF１２ａ〜１２ｄは、VCA（電
圧制御型増幅器）１３ａ〜１３ｄへフイルタリン
グ後のアナログ波形信号を送出する。

このVCA１３ａ〜１３ｄは、供給される制御
電圧信号ACV₁〜ACV₄により独立的にその増幅
率が制御され、VCF１２ａ〜１２ｄより供給さ
れる波形信号に対する出力レベル、あるいは音量
エンベロープが決定される。

そして、このVCA１３ａ〜１３ｄの出力信号
は夫々各チヤンネルの出力OUT₁〜OUT₄とし
て、外部に送出され、適宜増幅された後音響信号
として放音されることになる。また、このVCA
１３ａ〜１３ｄの出力は、アナログ加算回路１４
に供給され、ミツクスされて、ミツクス出力
OUTMIXとして、外部にとり出すことも可能と
なつている。

また、上述した第４チヤンネルに対応する
VCF１２ｄの出力と、アナログ加算回路１４の
出力とは、上述したCPU９からの制御信号に従
つて切換動作をするアナログスイツチ１５に供給
される。

このアナログスイツチ１５は、VCF１２ｄの
出力と、アナログ加算回路１４の出力とを選択し
て、VCA（電圧制御型増幅器）１６に供給する。

VCA１６では、供給される制御電圧信号
ACV₀に応じて増幅し、上述したアナログ加算回
路２にフイードバツクして供給するようになる。

従つて、入力アンプ１を介して供給される外音
信号と、波形メモリ７を読出して得られる波形信
号とをこのアナログ加算回路２にて混合して、再
度波形メモリ７に供給することができ、いわゆる
オーバーダイビング機能を本実施例では実現する
ことが可能となる。なお、オーバーダイビングを
しないときは、VCA１６に対する電圧制御信号
ACV₀をゼロレベルに設定する。

図中符号４は、演奏鍵や各種制御スイツチを有
するキーボードと、各種状態表示を行う液晶表示
パネル等とからなるキーボード・表示部であつ
て、CPU９とこのキーボード・表示部４とはデ
ータの授受を行う。

また、このCPU９は、ソフト処理によつて、
上述した各制御信号FCV₁〜FCV₄，ACV₁〜
ACV₄，ACVO（以下総称して制御信号CVとす
る。）を、発生するためにデジタル信号をＤ／Ａ
変換器群１７に供給し、夫々の電圧信号に変換せ
しめる。

このＤ／Ａ変換器群１７は、制御信号CVの個
数に対応する個数のＤ／Ａ変換器を有していても
よく、あるいは、ひとつのＤ／Ａ変換器を時分割
的に使用し、サンプル・ホールド回路と組合せ
て、必要な個数の制御信号CVを得てもよい。

次に、発音制御部８の詳細回路構成を第２図を
用いて説明する。

Ａ／Ｄ変換器６から供給されるデジタル信号
は、ゲート８１を介して、波形メモリ７に供給さ
れるほか、ゲート８２を介してＤ／Ａ変換器１０
へ送出される。

上述のゲート８１に対しては、CPU９が発生
する制御指令に基づき、この発音制御部８内部の
図示しない制御回路から発生するリードライト信
号Ｒ／が供給されて、開閉制御がなされる。

即ち、波形メモリ７に波形信号を書込む場合は
このゲート８１は開成され、波形メモリ７から波
形信号を読出す場合は、このゲート８１は閉成さ
れる。

また、上記ゲート８２には、制御回路からの制
御信号に基づき開閉信号発生装置８３からのゲー
ト信号Gateが与えられ、上記ゲート８１を介し
て供給されるデジタル信号を出力する場合、もし
くは波形メモリ７から読出されたデジタル信号を
出力する場合に限り、このゲート８２は開成さ
れ、その他の場合は、このゲート８２は閉成され
て、その出力はゼロレベルに設定される。

第２図中符号８４は、４段の所定ビツト数から
なるシフトレジスタから構成されたアドレスレジ
スタであり、後述するマスタークロツクsで、
シフト動作が行われる。そして、このアドレスレ
ジスタ８４は、４チヤンネルのアドレスレジスタ
として時分割的に動作することになり、その最終
段の内容は、波形メモリ７に対しアドレスデータ
として供給され、上述したゲート８１を介して入
力する波形信号を、リードライト信号Ｒ／が
Lowレベルのときに限り、当該メモリアドレス
に書込み、また波形メモリ７から、上記リードラ
イト信号Ｒ／がHighレベルのときに、デジタ
ル信号を当該メモリアドレスから読出すようにな
る。

また、上記アドレスレジスタ８４の内容は、ゲ
ート８５に供給されるほか、開閉信号発生装置８
３、図示しない制御回路に供給される。

上記ゲート８５を介したアドレス信号は、加算
器８６に供給され、必要に応じてアドレス歩進を
行うべく加減算が実行された後、アドレスレジス
タ８４にフイードバツクされる。

また、この加算器８６には、ゲート８７を介し
て、制御回路からイニシヤルアドレス（CA）が
供給される。

即ち、ゲート８５にはロード信号が直接供
給され、ゲート８７には、インバータ８８を介し
て反転されて与えられ、ロード信号がLowレ
ベルであれば、制御回路からのイニシヤルアドレ
ス（CA）がゲート８７が開成することにより加
算器８６に供給され、一方上記ロード信号が
Highレベルであれば、ゲート８５が開成して、
アドレスレジスタ８４からの内容が加算器８６に
供給される。

第２図中符号８９は、ピツチレジスタであり、
上記アドレスレジスタ８４と同様４段構成のシフ
トレジスタから成り、マスタークロツクsにて
シフト動作が行われる。そして、このピツチレジ
スタ８９には、制御回路より波形メモリ７に対す
る書込み、読出しの速度に対応するレートを指定
するピツチデータが、ゲート９０を介して入力
し、その値は、以降ゲート９１を介して循環保持
されると共に、加算器８６に出力される。

即ち、制御回路からピツチデータをゲート９０
を介してピツチレジスタ８９に書込むときは、ロ
ード信号をLowレベルにし、インバータ９
２にて反転して、ゲート９０に与え、ゲート９０
を開成せしめる。

また、通常状態では、ゲート９１を開成すべく
ゲート９１に対しロード信号をHighレベル
に設定して供給する。

そして、上記ピツチデータならびにアドレスレ
ジスタ８４に記憶されるアドレスデータは、小数
点以下のデータを有し、小数点以上のデータで波
形メモリ７のアドレス指定を行う。従つて、ピツ
チデータが、丁度「１」の大きさであれば、アド
レスレジスタ８４の内容は当該チヤンネルのデー
タが加算器８６に入力される都度＋１処理が施さ
れることになり、「１」以上ならば、更にアドレ
ス歩進速度は早くなり、「１」以下ならば、アド
レス歩進速度は、おそくなる。通常の演奏の際
は、音階周波数に対応するピツチデータがこのピ
ツチレジスタ８９に入力されることになる。

また、ピツチレジスタ８９に対し、時間と共に
ピツチデータの内容を変化させれば、アドレスデ
ータの歩進速度が時間と共に変化し、周波数変調
例えばビブラート効果が施された楽音信号を得る
ことが可能となる。

第３図は、波形メモリ７のエリア分割の状態を
示しており、例えばＮ個の波形情報が可変長で記
録できるようになつている。

次に、本実施例の動作につき説明する。第４図
は、発音制御部８の複数チヤンネルの時分割処理
状態と、サンプルホールド回路１１ａ〜１１ｄに
供給するタイミング信号t₁〜t₄との関係を示して
おり、上述したように、本実施例では４つの波形
読出・書込チヤンネルを時分割構成で実現してお
り、各波形読出・書込チヤンネル毎に、読出し
（リード）処理を行うか、書込（ライト）処理を
行うかを選択的に指定できるようになつていて、
第４図に示す状態では、チヤンネル１（ch₁）の
処理によつて波形メモリ７に、フイルター３、サ
ンプル・ホールド回路５、Ａ／Ｄ変換器６を介し
て得られる波形信号を書込むようになつており、
その他のチヤンネル２〜４（ch₂〜₄）は、波形メ
モリ７から、所定エリアのデジタル波形信号を読
出すことが可能となつている。

また、上述したタイミング信号t₁〜t₄は、夫々
のチヤンネル（ch₁〜₄）に対応する時間に、high
レベルをとるようになつていて、各チヤンネル時
間でＤ／Ａ変換器１０から出力するアナログ波形
信号を、サンプル・ホールド回路１１ａ〜１１ｄ
にて、サンプリングし、以降ホールドするように
なる。

また、発音制御部８の各波形読出・書込チヤン
ネルは、独立的にリード・ライトするエリアを指
定できるようになつていて、例えば、チヤンネル
２，３，４で、第３図のトーン１，２，３を読出
し、それをVCF１２ｂ〜１２ｄ，VCA１３ｂ〜
１３ｄにて処理制御し、アナログ加算回路１４、
スイツチ１５、VCA１６を介して、アナログ加
算器２へ供給し、必要に応じて外部音信号とミキ
シングした後、サンプル・ホールド回路５、Ａ／
Ｄ変換器６を介して入力させ、チヤンネル１の処
理によつて、トーンＮとして、再び波形メモリ７
に記録する。即ちオーバーダビング処理を行わせ
ることも可能である。

また、CPU９からアナログスイツチ１５に対
し、切換信号を送出して、チヤンネル４の処理に
よつて波形メモリ７から読出された波形信号をサ
ンプル・ホールド回路１１ｄ，VCF１２ｄを介
して、更にVCA１６に印加するようにし、この
ようにして得られる波形信号を、アナログ加算器
２へ供給し、以下上述したのと同様にして外部音
信号とミキシングした後、波形メモリ７の所定エ
リアに書込むようにすることもできる。

次に、本実施例を、デジタルエフエクト装置と
して使用した場合の動作につき第５図乃至第７図
を参照して説明する。

先ず、この動作を行うための波形メモリ７の使
用領域は、第６図に示すとおりアドレスｎからｍ
までとすると、発音制御部８内の制御回路は、先
ずピツチレジスタ８９に、各チヤンネルとも
「１」の値をロード信号をLowレベルにして
入力し更に第２図に示すアドレスレジスタ８４に
対し、イニシヤルアドレスとしてチヤンネル１
（ch₁）にあつてはｎ、チヤンネル２（ch₂）にあ
つてはｎ−１、チヤンネル３（ch₃）にあつては
ｎ−３、チヤンネル４（ch₄）にあつてはｎ−６
を入力する。

即ち、第５図に示すように、チヤンネル１〜４
の１サイクル間、ロード信号をLowレベルに
セツトし、イニシヤルアドレス（CA）として、
チヤンネル１についてはｎ−１、チヤンネル２に
ついてはｎ−２、チヤンネル３についてはｎ−
４、チヤンネル４についてはｎ−７を入力し、加
算器８６で＋１処理をして、上述した夫々の値を
アドレスデータとして設定する。

そして、チヤンネル１を、Ａ／Ｄ変換器６から
のデジタル信号を波形メモリ７に順次書込む処理
を行うように、上記リードライト信号Ｒ／を
Lowレベルに設定し、その他のチヤンネル２〜
４は、波形メモリ７からチヤンネル１にて波形メ
モリ７に直前に書込んだデジタル信号を読出す処
理を行うように、上記リードライト信号Ｒ／を
Highレベルに設定する。

また、開閉信号発生装置８３からは、チヤンネ
ル１のタイミングでは、常に上記ゲート８２を開
成するゲート信号Gateを発生し、その他のチヤ
ンネル２〜４では、アドレスレジスタ８４が、第
６図に示すアドレスｎ以降を指定するようになつ
たときにはじめて、ゲート８２を開成するように
する。

その結果、波形メモリ７には、チヤンネル１の
動作によつて、第６図に示すように波高値
（ｎ），（ｎ＋１），（ｎ＋２），……が書込まれ
てゆくと共に、そのデータは、ゲート８２を介し
て、Ｄ／Ａ変換器１０に供給され、サンプル・ホ
ールド回路１１ａ，VCF１２ａ，VCA１３ａを
介して音響信号に変換され、放音出力されること
になる。

また、チヤンネル２においては、第５図に示す
とおりチヤンネル１の動作によつて波形メモリ７
に書込まれたデジタル信号を４チヤンネル時間デ
イレイかけて、即ち1T（Ｔ＝４×チヤンネル時
間）おくれて、波形メモリ７から読出し、同様に
チヤンネル３においては、3Tデイレイかけて読
出し、チヤンネル４においては6Tデイレイかけ
て読出すようになる。

即ち、各チヤンネル２〜４はイニシヤルアドレ
ス（CA）として設定した差の値だけ、時間的に
ずれて第６図に示す波高値に対応するデジタル信
号をＤ／Ａ変換器１０に送出する。

その結果、チヤンネル２〜４の波形信号は、
VCF１２ｂ〜１２ｄ，VCA１３ｂ〜１３ｄを介
して出力され、原音であるチヤンネル１の波形信
号とは別の音色・音量制御をして音響出力とする
こともできる。

以下、チヤンネル１が、Ａ／Ｄ変換器６を介し
て供給される波形信号を波形メモリ７に書込み、
それをチヤンネル２では時間を1Tずらせて、チ
ヤンネル３では時間を3Tずらせて、チヤンネル
４では時間を6Tずらせて夫々波形メモリ７から
読出し、４個の音を同時発生してゆき、第６図の
波形メモリ７のアドレスｍに、アドレスデータが
到達すれば、イニシヤルアドレスをｎ−１として
再入力して、チヤンネル１では波形メモリ７のア
ドレスｎから再度新たな波形信号を書込み、且つ
それをチヤンネル２〜４は読出すようにすれば継
続して、長時間の演奏に供し得るようになる。

そして、ピツチレジスタ８９に対して、第７図
Ａに示す如く、時間と共にピツチデータを書替え
てゆくようにする。但し、チヤンネル１（ch₁）
は、所定値（即ち「１」）が書込まれた後、その
状態を保持する。従つて、チヤンネル１では、各
アドレス点に順番に、Ａ／Ｄ変換器６にて得られ
るデジタル信号を書込んでゆくようになり、その
他のチヤンネル（ch2〜４）では、時間と共に歩
進速度が変化されて、チヤンネル１にて書込まれ
た波形データを、波形メモリ７から周波数変調が
付与された状態で、読出してゆくようになる。

第７図Ａは、チヤンネル２，３，４で夫々ビブ
ラートの深さを変えた例であつて、ビブラートの
速さは、各チヤンネル２〜４とも図のt_Aを半周期
とし、t_Bを一周期とするようになつている。

次に、第７図Ｂのように、ピツチデータの変化
の速度を各チヤンネル２〜４で異ならせるように
することもできる。但し、この例ではビブラート
の深さは各チヤンネル２〜４とも同じである。

同様に、第７図Ｃのように、ピツチデータの変
化の速度、深さを一定にし、その位相を各チヤン
ネル２〜４で変化させるようにすることもでき
る。この例では、120°ずつ位相がずれている。

本実施例では、キーボード・表示部４の操作に
基づき発生されるCPU９からの指令に応じて、
ピツチデータを上記ピツチレジスタ８９に書込む
場合の制御形態として、第７図Ａ，Ｂ，Ｃのいず
れをもとり得るようになつている。

なお、ピツチレジスタ８９のチヤンネル２〜４
に、「１」より大きい値を書込んだ場合には、チ
ヤンネル１の原音の書込みに比べて速くアドレス
歩進がなされるため、デイレイ時間を予め大きく
とつておくか、ピツチレジスタ８９に書込む値を
「１」よりわずかに大の最大値をとらせるように
することによつて、チヤンネル１の現在のアドレ
ス指定位置を越えて他のチヤンネルがアドレス指
定を行つたりしないようにすることができる。

なお、上記説明では、４チヤンネル全てを動作
させて、４音同時生成を可能としたが、それより
も少ないチヤンネルを選択的に動作させて、原音
と１乃至複数のデイレイがかり、且つビブラート
がかつた音とを出力するようにしてもよい。

また、上記説明では、チヤンネル２，３，４の
チヤンネル１に対するデイレイ時間は、1T，
3T，6Tとしたが、キーボード・表示部４にて
夫々指定可能である。

以上のように、本実施例においては、複数の波
形読出・書込チヤンネルを用いて、波形メモリ７
に波形信号を書込みながら、それを夫々所定時間
ずつデイレイして更にビブラート等の周波数変調
を施して読出し、それを原音である波形信号と合
成して出力するようにしたから、多様なエフエク
トを実現できる。

また、各波形読出・書込チヤンネル毎に、
VCF１２ａ〜１２ｄ，VCA１３ａ〜１３ｄを用
いて独立的に音色、音量を可変制御して発生する
ようにしたから、更に効果的な音響を得ることが
できる。

なお、上述した実施例にあつては、VCF１２
ａ〜１２ｄ，VCA１３ａ〜１３ｄによつて音色
と音量とを可変制御するようにしたが、デジタル
フイルタや、デジタル乗算器等を用いて、音色、
音量あるいはエンベロープ等の可変制御を行うよ
うにしてもよい。また、その他の処理を波形信号
に施してもよい。

更に、複数のチヤンネルのうち、特定のチヤン
ネルを、波形メモリ７に波形信号を書込む書込専
用のチヤンネルとし、そのほかのチヤンネルを、
波形メモリ７から波形信号を読出す読出専用のチ
ヤンネルとしてもよい。本発明での「波形読出・
書込チヤンネル」とは、読出しと書込みのいずれ
か一方のみを行うチヤンネル、あるいは双方の動
作を可能としたチヤンネルのいずれをも意味する
ものである。

また、上記実施例は、サンプリング機能を有す
る電子楽器に本発明を適用したものであつたが、
本発明は専用の回路構成をもつデジタルエフエク
ト装置として実現することができることは勿論の
ことである。

〔発明の効果〕

この発明は、上述したように、波形メモリ手段
に音響波形を表現するデジタル波形信号を所定レ
ートで変化するアドレス信号に従つて書き込むと
ともに、波形メモリ手段から少なくとも２つのデ
ジタル波形信号を上記所定レートとは異なるレー
トであつて夫々互いに異なるレートで変化する少
なくとも２つのアドレス信号に従つて読み出すよ
うにするもので、この制御を行う書込読出手段
が、波形メモリ手段に対する書き込みと、少なく
とも２つの読み出しを行うための夫々のアドレス
信号を時分割的に発生するようにしたので、アド
レス信号を別々の系統のアドレス信号発生回路で
発生する場合に比べて構成が簡単であり、しかも
入力する波形信号に対して複数の波形信号を周波
数が変更された状態で発生できるので、音楽的に
豊かな楽音が発生でき、従つて多様な演奏形態を
とることが可能である。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその
全体回路構成図、第２図は発音制御部８の詳細回
路構成図、第３図は、波形メモリ７の分割使用状
態図、第４図は本実施例の基本的動作の説明図、
第５図は、デジタルエフエクト装置として動作さ
せたときのタイムチヤートを示す図、第６図は、
第５図の動作状態を説明するための図、第７図
は、本実施例によつて、周波数変調を付与する際
の動作を説明するための図である。６……Ａ／Ｄ変換器、７……波形メモリ、８…
…発音制御部、９……CPU、１０……Ｄ／Ａ変
換器、１２ａ〜１２ｄ……VCF、１３ａ〜１３
ｄ……VCA、８１，８２，８５，８７，９０，
９１……ゲート、８４……アドレスレジスタ、８
６……加算器、８９……ピツチレジスタ。

Claims

【特許請求の範囲】１音響波形を表現するデジタル波形信号を供給
する供給手段と、該供給手段から供給される上記デジタル波形信
号を記憶する波形メモリ手段と、該波形メモリ手段に対し、上記デジタル波形信
号を所定レートで変化するアドレス信号に従つて
書き込むとともに、上記波形メモリ手段から少な
くとも２つのデジタル波形信号を上記所定レート
で変化するアドレス信号とは異なるレートで変化
するアドレス信号であつて夫々互いに異なるレー
トで変化する少なくとも２つのアドレス信号に従
つて読み出す書込読出手段と、を有し、上記書込読出手段は、上記波形メモリ手
段に対する書き込みと、少なくとも２つの読み出
しとを行うための夫々のアドレス信号を時分割的
に発生するアドレス信号発生手段を含んでなるデ
ジタルエフエクト装置。２上記アドレス信号発生手段は、上記少なくと
も２つの読み出しを行うためのアドレス信号を、
夫々時間とともに変化するレートをもつアドレス
信号として発生するようにしてなる特許請求の範
囲第１項に記載のデジタルエフエクト装置。３上記アドレス信号発生手段は、上記書き込み
を行うためのアドレス信号に対し指定されたデイ
レイ時間に相当するアドレス幅の差をもつて上記
少なくとも２つの読み出しを行うためのアドレス
信号の発生を開始するようにしてなる特許請求の
範囲第１項または第２項に記載のデジタルエフエ
クト装置。