JPS6265084A

JPS6265084A - デジタルエフエクト装置

Info

Publication number: JPS6265084A
Application number: JP60205516A
Authority: JP
Inventors: 半沢　耕太郎; 重則森川; 利久中村
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-18
Filing date: 1985-09-18
Publication date: 1987-03-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、少なくともその要部をデジタル回路を用い
て構成したデジタルエフェクト装置に関する。

〔発明の背景〕

従来より楽器音に対し種々のエフェクト（効果）を付与
して、原音とはかなり相違する音響を得るようにした所
謂エフェクターが種々開発されているが、これらは、Ｂ
ＢＤ等の素子を用いるものが多く、Ｓ／Ｎ比が悪いなど
の欠点があった。また近年では、デジタルディレィ装置
と称されるデジタルメモリをもって、これに対して波形
信号を書込み、またディレィ時間の後読出すものも開発
されているが、出力信号は単調なものであり、好ましい
ものではなかった。

〔発明の目的〕

この発明は、以上の点に鑑みてなされたもので、多様な
エフェクトを入力される原音に付加できるデジタルエフ
ェクト装置を提供することを目的とする。

〔発明の要点〕

この発明は、上述した目的を達成するためになされたも
ので、入力される波形信号を、デジタル信号に変換し、
そのデジタル信号を波形メモリ手段に一度書込み、この
書込まれたデジタル信号を複数の波形読出・書込チャン
ネルにて設定される最大ディレィ時間もしくは最小ディ
レィ時間に対応して指定される各ディレィ時間をもって
読出し、アナログ信号に変換して音響出力とするよ５Ｋ
したことを要点とする。

〔実施例〕

以下、本発明を、外音信号をＰＣＭ（Ｐｕｌｓｅ　Ｃｏ
ｄｅｄＭｏｄｕｌａｔｉｏｎ）などの変調を行ってデジ
タル記碌し、それをキーボード楽器の音源信号として用
いることができる所謂サンプリング機能を有する電子楽
器を用いて構成した一実施例につき説明する。

第１図は、本実施例の回路構成を示し、入力信号（ＩＮ
）は、入力アンプ１にて適宜増幅された後、アナログ加
算回路２に供給され、フィルター３に供給されて不要な
高域成分を適当に除去された後、サンプル・ホールド回
路（Ｓ／Ｈ）５にて適当なサンプリング周波数で、サン
プリングされ、Ａ／Ｄ変換器６に供給される。Ａ／Ｄ変
換器６では、入力するアナログ信号を対応するデジタル
信号に変換し、発音制御部８に供給する。

この発音制御部８は、例えば４つの波形読出・書込チャ
ンネルを備え、夫々独立的九波形メモリ７に対する波形
信号の書込みまたは読出しができる。

そして、発音制御部８は、マイクロコンピュータ等から
なるＣＰＵ９からの制御に基づき動作するようになって
おり、その詳細は後述するが、この発音制御部８０４つ
の波形読出・書込チャンネルに対応して時分割的に最大
４音に対応するデジタル信号が、波形メモリ７から読出
されて、Ｄ／Ａ変換器】０に時分割的に印加され、しか
る後、サンプル・ホールド回路（Ｓ／Ｈ）ｌｌａ〜ｌｉ
ｄに供給される。

このサンプル・ホールド回路１１ａ〜ｌｉｄは、後述す
るようなタイミング信号ｔ、〜ｔ、によって、各時分割
処理チャンネル時間毎に、サンプリング動作を行う。

ソシて、このサンプル・ホールド回路１１ａ〜１１ｄＫ
ホールドされた電圧信号は、ＶＣＦ　（電圧制御型フィ
ルタ）１２８〜１２ｄＫ、対応して供給される。この夫
々のＶＣＦ　１２ａ〜１２ｄには、後述する電圧信号Ｆ
ＣＶＩ〜ＦＣＶ４が供給され、この電圧信号ＦＣＶ１〜
ＦＣＶ４に従って、夫々独立的にフィルタリング処理が
なされる。

そシテ１．：１７）ＶＣＦ　１２ａ　〜１２ｄハ、ＶＣ
Ａ（電圧制御型増幅器）１３８〜１３ｄヘフイルタリン
グ後のアナログ波形信号を送出する。

このＶＣＡ１３ａ〜１３ｄは、供給される制御電圧信号
ＡＣＶ１〜ＡＣＶ４により独立的にその増幅率が制御さ
れ、ＶＣＦ１２ａ〜１２ｄより供給される波形信号に対
する出力レベル、あるいは音量エンベロープが決定され
る。

そして、このＶ　ＣＡ　１３　ａ〜１３ｄの出力信号は
夫々各チャンネルの出力ＯＵＴ　１〜０ＵＴ４として、
外部に送出され、適宜増幅された後音響信号として放音
されることＫなる。また、このＶＣＡ１３ａ〜１３ｄの
出力は、アナログ加算回路１４にに供給され、ミックス
されて、ミックス出力ＯＵＴＭＩＸとして、外部にとり
出すことも可能となっている。

また、上述した第４チヤンネルに対応するＶＣＦ１２ｄ
の出力と、アナログ加算回路１４の出力は、上述したＣ
ＰＵ９からの制御信号に従って切換動作をするアナログ
スイッチ１５に供給される。

このアナログスイッチ１５は、ＶＣＦ１２ｄの出力と、
アナログ加算回路１４の出力とを選択して、ＶＣＡ（［
圧制御型増幅器）１６に供給する。

ＶＣＡ１６では、供給される制御電圧信号ＡＣＶ　Ｏに
応じて増幅し、上述したアナログ加算回路２にフィード
バックして供給するようになる。

従って、入力アンプ１を介して供給される外音信号と、
波形メモリ７を読出して得られる波形信号とをこのアナ
ログ加算回路２にて混合して、再度、波形メモリ７に供
給することができ、いわゆるオーバーダビング機能を本
実施例では実現することが可能となる。なお、オーバー
ダビングをしないときは、ＶＣＡ１６に対する電圧制御
信号ＡＣｖＯをゼロレベルに設定する。

図中符号４は、演秦鍵や各種制御スイッチを有するキー
ボードと、各種状態表示を行う液晶表示パネル等とから
なるキーボード・表示部であって、ＣＰＵ９とこのキー
ボード・表示部４とはデータの授受を行う。本冥施例に
あっては、後述するように各チャンネルのディレィ時間
を決定する為のスイッチを、このキーボード・表示部４
は有する。

また、このＣＰＵ９は、ソフト処理によって、上述シタ
各制御信号ＦＣＶＩ　〜ＦＣＶ４．ＡＣＶ１〜ＡＣＶ４
．ＡＣＶＯ（以下総称して制御信号Ｃｖとする。）を、
発生するためにデジタル信号をＤ／Ａ変換器群１７に供
給し、夫々の電圧信号に変換せしめる。

このＤ／Ａ変換器群１７は、制御信号Ｃ■の個数に対応
する個数のＤ／Ａ変換器を有していてもよく、あるいは
、ひとつのＤ／Ａ変換器を時分割的に使用し、サンプル
・ホールド回路と組合せて、必要な個数の制御信号Ｃｖ
を得てもよい。

次Ｋ、発音制御部８の詳細回路構成を第２図を用いて説
明する。

Ａ／Ｄ変換器６から供給されるデジタル信号は、ゲート
８１を介して、波形メモリ７に供給されるほか、ゲート
８２を介してＤ／Ａ変換器１０へ送出される。

上述のゲート８１に対しては、ＣＰＵ９が発生する制御
指令に基づき、この発音制御部８内部の図示しない制御
回路から発生するリードライト信号Ｒ／Ｗが供給されて
、開閉制御がなされろ。

即ち、波形メモリ７に波形信号を書込む場合はこのゲー
ト８１は開成され、波形メモリ７から波形信号を読出す
場合は、このゲート８１は閉成される。

また、上記ゲート８２には、制御回路からの制御信号に
基づき開閉信号発生装置１８３からのゲート信号Ｇａｔ
ｅが与えられ、上記ゲート８１を介して供給されるデジ
タル信号を出力する場合、もしくは波形メモリ７から読
出されたデジタル信号を出力する場合に限り、このゲー
ト８２は開成され、その他の場合は、このゲート８２は
閉成されて、七の出力はゼロレベルに設定される。

第２図中符号８４は、４段の所定ビット数からなるシフ
トレジスタから構成されたアドレスレジスタであり、後
述するマスタークロックφ、で、シフト動作が行われる
。そして、このアドレスレジスタ８４は、４チヤンネル
のアドレスレジスタとして時分割的に動作することＫな
り、その最終段の内容は、波形メモリ７に対しアドレス
データとして供給され、上述したゲート８１を介して入
力する波形信号を、リードライト信号Ｒ／　Ｗ　ｂ’　
Ｌ　ｏｗレベルのとき罠限り、当該メモリアドレスに書
込み、また波形メモリ７から、上記リードライト信号Ｒ
／ＷがＨｉｇｈレベルのときに、デジタル信号を当該メ
モリアドレスから読出すようになる。

また、上記アドレスレジスタ８４の内容は、ゲート８５
に供給されるほか、開閉信号発生装置８３図示しない制
御回路に供給される。

上記ゲート８５を介したアドレス信号は、加算器８６に
供給され、必要に応じてアドレス歩進を行うべく加減算
が実行された後、アドレスレジスタ８４にフィードバッ
クされる。

また、この加算器８６には、ゲート８７を介して、イニ
シャルアドレス計算回路９３からイニシャルアドレス（
ＣＡ）が供給される。このイニシャルアドレス計算回路
９３は、キーボード・表示部４の入力操作に従って、Ｃ
ＰＵ９から指令される内容に基づくイニシャルアドレス
（ＣＡ）を計算する。後述するように１このイニシャル
アドレスが、各チャンネルのディレィ時間を規定するよ
うＫなる。

即ち、ゲート８５にはロード信号ＬＤが直接供給され、
ゲート８７には、インバータ８８を介して反転されて与
えられ、ロード信号ＬＤがＬＯＷレベルであれば、制御
回路からのイニシャルアドレス（ＣＡ）がゲート８７が
開成することにより加算器８６に供給され、一方上記ロ
ード信号ＬＤがＨｉｇｈレベルであれば、ゲート８５が
開成して、アドレスレジスタ８４からの内容が加算器８
６に供給される。

第２図中符号８９は、ピッチレジスタであり、上記アド
レスレジスタ８４と同様４段構成のシフトレジスタから
成り、マスタークロックφ、にてシフト動作が行われる
。そして、このピッチレジスタ８９には、制御回路より
波形メモリ７に対する書込み、読出しの速度に対応する
レートを指定するピッチデータが、ゲート９０を介して
入力し、その値は、以降ゲート９１を介して循環保持さ
れると共に、加算器８６に出力される。

即ち、制御回路からピッチデータをゲート９０を介して
ピッチレジスタ８９に書込むときは、ロード信号ＬＤＰ
をＬｏｗレベルにし、　インバータ９２にて反転して、
ゲート９０に与え、ゲート９０を開成せしめる。

また、通常状態では、ゲート９１を開成すべくゲート９
１に対しロード信号ＬＤＰをＨｉｇｈレベルに設定して
供給する。

そして、上記ピッチデータならびにアドレスレジスタ８
４に記憶されるアドレスデータは、小数点以下のデータ
を有し、小数点以上のデータで波形メモリ７のアドレス
指定を行う。従って、ピッチデータが、丁度「１」の大
きさであれば、　アドレスレジスタ８４の内容は当該チ
ャンネルのデータが加算器８６に入力される都度＋１処
理が施されることになり、ｒｌＪ以上ならば、更にアド
レス歩進速度は早くなり、「１」以下ならば、アドレス
歩道速度は、おそくなる。通常の演奏の際は、音階周波
数に対応するピッチデータがこのピッチレジスタ８９に
入力されることになる。

また、ピッチレジスタ８９に対し、時間と共にピッチデ
ータの内容を変化させれば、アドレスデータの歩進速度
が時間と共に変化し、周波数変調は” 例えがビブラート効果が施された楽音信号を得ることが
可能となる。

第３図は、波形メモリ７のエリア分割の状態を示してお
り、例えばＮ個の波形情報が可変長で記録できるように
なっている。

次に、本実施例の動作につき説明する。第４図は、発音
制御部８の複数チャンネルの時分割処理状態と、サンプ
ル・ホールド回路１１ａ〜１１ｄＫ供給するタイミング
信号ｔ、〜ｔ４との関係を示しており、上述したよ５に
、本実施例では４つの波形読出・書込チャンネルを時分
割構成で実現しており、各波形読出・書込チャンネル毎
に、読出しくリード）処理を行うか、書込（ライト）処
理を行うかを選択的に指定できるよ５になっていて、第
４図に示す状態では、チャンネル１　（ｃｈｌ）の処理
によって波形メモリ７＆Ｃ，フィルター３、サンプル・
ホールド回路５、Ａ／Ｄ変換器６を介して得られる波形
信号を書込むようになっており、その他のチャンネル２
〜４　（ｃｈ２〜４）は、波形メモリ７から、所定エリ
アのデジタル波形信号な読出すことが可能となっている
。

また、上述したタイミング信号ｔ１〜ｔ４は、夫々のチ
ャンネル（ｃｈｌ〜４）に対応する時間に、ｂｉｇｈレ
ベルをとるようになっていて、各チャンネル時間でＤ／
Ａ変換器１０から出力するアナログ波形信号を、サンプ
ル・ホールド回路１１ａ〜ｌｉｄにて、サンプリングし
、以降ホールするようになる。

また、発音制御部８の各波形読出・書込チャンネルは、
独立的にリード・ライトするエリアを指定できるよう罠
なっていて、例えば、チャンネル２．３．４で、第３図
のトーン１．２．３を読出し、それをＶＣＦ　１２ｂ〜
１２ｄ、ＶＣＡＩ３ｂ〜１３ｄにて処理制御し、アナロ
グ加算回路１４、スイッチ１５、ＶＣＡ１６を介して、
アナログ加算器２へ供給し、必要に応じて外部音信号と
ミキシングした後、サンプル・ホールド回路５、Ａ／Ｄ
変換器６を介して入力させ、チャンネル１の処理によっ
て、トーンＮとして、再び波形メモリ７に記録する、即
ちオーバーダビング処理を行わせることも可能である。

また、ＣＰＵ９からアナログスイッチ１５に対し、切換
信号を送出して、チャンネル４の処理によって波形メモ
リ７から読出された波形信号をサンプル・ホールド回路
１１ｄ、ＶＣＦ１２ｄを介して、更ＫＶＣＡ１６に印加
するようにし、このようにして得られる波形信号を、ア
ナログ加算器２へ供給し、以下上述したのと同様にして
外部音信号とミキシングした後、波形メモリ７の所定エ
リアに書込むようＫすることもできる。

次に、本実施例を、デジタルエフェクト装置として使用
した場合の動作につき第５図乃至第７図を参照して説明
する。

先ず、この動作を行うための波形メモリ７の使用領域は
、第６図に示すとおりアドレスｎからｍまでとすると、
発音制御部８内の制御回路は、先ずピッチレジスタ８９
に、各チャンネルとも「１」の値をロード信号ＬＤＰを
Ｌｏｗレベルにして入力し、更に第２図に示すアドレス
レジスタ８４に対し、イニシャルアドレスとしてチャン
ネル１（ｃｈｌ）にあってはｎ１チヤンネル２　（ｃｈ
２）にあってはｎ−２、チャンネル３（ｃｈ３）Ｋあっ
てはｎ−３、チャンネ＃４（ｃｈ４）Ｋあってはｎ−５
を入力する。

即ち、第５図に示すように、チャンネル１〜４の１サイ
クル間、ロード信号ＬＤをＬｏｗレベルにセットし、イ
ニシャルアドレス（ＣＡ）として、チャンネル１につい
ては、ｎ−１、チャンネル２についてはｎ−２、チャン
ネル３についてはｎ−３、チャンネル４についてはｎ−
１を入力し、加算器８６で＋１処理をして、上述した夫
々の値をアドレスデータとして設定する。

そして、チャンネル１を、Ａ／Ｄ変換器６からのデジタ
ル信号を波形メモリ７に順次書込む処理を行うように、
上記リードライト信号Ｒ／ＷをＬＯＷレベルに設定し、
その他のチャンネル２〜４は、波形メモリ７からチャン
ネル１にて波形メモリ７ベルに設定する。

また、開閉信号発生装置８３からは、チャンネル１のタ
イミングでは、常に上記ゲート８２を開成するゲート信
号Ｇａｔｅを発生し、その他のチャンネル２〜４では、
アドレスレジスタ８４が、第６図に示すアドレスｎ以降
を指定するようになったときにはじめて、ゲート８２を
開成するようにする。

その結果、波形メモリ７には、チャンネル１の動作によ
って、第６図に示すように波高値ｆ　（ｎ）、ｆ（ｎ＋
１）、ｆ（ｎ＋２）、・・・が書込まれてゆくと共に、
そのデータは、ゲート８２を介して、Ｄ／Ａ変換器１０
に供給され、サンプル・ホールド回路１１ａ、ＶＣＦ１
２ａ、ＶＣＡ１３ａ　　を介して音響信号に変換され、
放音出力されることＫなる。

また、チャンネル２においては、第５図に示すとおりチ
ャンネル１の動作によって波形メモリ７に書込まれたデ
ジタル信号を４チャンネル時間ディレィかけて、即ちＩ
　Ｔ　（Ｔ＝４Ｘチャンネル時間）おくれて、波形メモ
リ７から読出し、同様にチャンネル３においては、２Ｔ
デイレイかけて読出し、チャンネル４においては４Ｔデ
イレイかけて読出すようになる。

即ち、各チャンネル２〜４はイニシャルアドレス（ＣＡ
）として設定した差の値だけ、時間的にずれて第６図に
示す波高値に対応するデジタル信号をＤ／Ａ変換器１０
に送出する。

その結果、チャンネル２〜４の波形信号は、ＶＣＦ１２
ｂ〜１２ｄ、ＶＣＡＩ３ｂ〜１３ｄを介して出力され、
原音であるチャンネ／Ｉ／１の波形信号とは別の音色・
音量制御をして音響出力とすることもできる。

以下、チャンネル１が、Ａ／Ｄ変換器６を介して供給さ
れる波形信号を波形メモリ７に書込み、それをチャンネ
ル２では時間をＩＴずらせて、チ父ヤンネル３では時間をｅＴずらせて、チャンネル４では
時間を４Ｔずらせて夫々波形メモリ７から読出し、４個
の音を同時発生してゆき、第６図の波形メモリ７のアド
レスｍに、アドレスデータが到達すれば、イニシャルア
ドレスなｎ−１として再入力して、チャンネ／ｌ／ｌで
は波形メモリ７のアドレスｎから再度新たな波形信号を
書込み、且つそれをチャンネル２〜４は読出すようにす
れば継続して、長時間の演奏に供し得るようになる。

以上の例では、イニシャルアドレス計算回路９３が、チ
ャンネルＩＩＣて入力音波形信号を書込むタイミングか
ら、夫々ＩＴ（２５％）、２Ｔ（５０％）、４Ｔ（１０
０％）ディレィをかけて、チャンネル２〜４を使用して
波形信号を波形メモリ７から読出すべく夫々イニシャル
アドレスとして、ｎ−２、ｎ−３、ｎ−５を計算し、ア
ドレスレジスタ８４に設定したのであるが、第７図に示
すように、このイニシャルアドレス計算回路９３は、次
のような演算を行って、ディレィ時間を規定するイニシ
ャルアドレス（ＣＡ）を得ている。

即ち、いまチャンネル２．３．４のディレィ時間の比率
が２５％、５０％、１００％等に予め設定されている状
態で、最大ディレィ時間が、キーボード・表示部４で指
定されるとする。

そして、いまアドレス歩進の単位速度が仮に１ｍ５ｅＣ
に相当するとするとぎ、スタートアドレスとして次の演
算式にてイニシャルアドレス計算回路９３は、イニシャ
ルアドレスを計算している。

ＣＡ　　＝　ｎ　−ＭＤＴ　Ｘニド上記で、ｊはチャンネル番号を意味し、ＣＡ、はチャン
ネルｊのイニシャルアドレス、ｎは第６図に示すとおり
波形メモリ７の使用エリアの先頭アドレス、ＭＤＴは、
入力設定される最大ディレィ時間、ＴＰはチャンネルｊ
のディレィポイントの割合、但し％表示であり、１００
以下の値をとる。

いま、上式によって、第７図（４）に示す如く、最大デ
ィレィ時間を１０ｍ５ｅｃとした場合は、次のような値
が得られる。

表同様に、第７図（Ｂ）に示す如く、最大ディレィ時間を
４０ｍ５ｅｃとした場合は、次のような値が得られる。

表なお、アドレスレジスタ８４には、イニシャルアドレス
の値に、加算器８６にて＋１された値が設定されるので
、夫々上記表の内容から１を引いた値を、イニシャルア
ドレス計算回路９３は出力する。

このように、本実施例では、各チャンネルのディレィ時
間の比率を一定に保ちながら、指定される最大ディレィ
時間によって、夫々のチャンネルのディレィ時間を計算
し、それに対応するイニシャルアドレスをアドレス計算
回路９３で得て、アドレスレジスタ８４にプリセットす
るようにしたから、簡単な入力手順で、一定比率のディ
レィ時間を、容易に実現できることになる。

なお、上記説明では、４チヤンネル全てを動作させて、
４音量時生成を可能としたが、それよりも少ないチャン
ネルを選択的に動作させて、原音と１乃至複数のディレ
ィがかかった音とを出力するようＫしてもよい。

また、本実施例忙あっては、各波形読出・書込ｆ’！’
：／ネに毎に％Ｖ　ＣＦ　１２　ａ〜１２　ｄ、　ＶＣ
ＡＩ　３ａ〜１３ｄを用いて独立的に音色、音量を可変
制御して発生するよ５Ｋしたから、更に効果的な音響を
得ることができる。

なお、上記実施例では、最大ディレィ時間が決定され、
それに基づき各チャンネル毎のディレィ時間を設定する
ものであったが、逆に最小ディレィ時間が設定された後
、夫々各チャンネル毎のディレィ時間を設定するもので
あってもよい。

例えば、最小ディレィ時間をＬＤＴとし、この最小ディ
レィ時間に対する他のディレィ時間の比率をＴＰｊ（Ｔ
Ｐｊは１００％よりも大である。）とし、上述したのと
同様にアドレス歩進の単位速度が１ｍ５ｅｃとすれば、
次式にて、各チャンネルのイニシャルアドレスＣＡｊが
計算できる。

例えば、上述した第７図の場合では、ＴＰ、　＝１００
゜’ｒｐ、＝ｚｏｏ、ＴＰ、＝４００である。このよう
にすれとができる。勿論、メモリアドレスの歩道の単位
速度を変化したときは、それに応じて計算式を若干変更
すれば、同様の結果を得ることができる。

また、波形メモリ７のアドレスを決定するアドレスレジ
スタ８４に、ディレィ時間に対応するイニシャルアドレ
スを設定することＫより、各チャンネル毎のディレィ時
間を決定する上記実施例のような制御のほか、例えばデ
ィレィ時間をカウントするカウンタを各チャンネル毎に
もだせ、ディレィ時間経過後、アドレス歩進を開始させ
ると共に、ゲート８２を開成させるよう開閉信号発生装
置８３を制御してもよい。

また、上述した実施例にあっては、ＶＣＦ１２ａ　〜１
２ｄ、ＶＣＡ１３ａ　〜１３ｄ　によって音色と音量と
を可変制御するよう圧したが、デジタルフィルタや、デ
ジタル乗算器等を用いて、音色、音量あるいはエンベロ
ープ等の可変制御を行うよう圧してもよい。また、その
他の処理を波形信号に施してもよい。

また、発音制御部８の回路構成としては、上記実施例の
よ５１Ｃ時分割処理忙より複数の波形読出・書込チャン
ネルを構成するもののほか、別個のノ・−ドウエアで、
つまりチャンネル数分同じ回路構成のものを使用して、
複数の波形読出・書込チャンネルを設けるものであって
もよい。

更に、複数のチャンネルのうち、特定のチャンネルを、
波形メモリ７に波形信号を書込む書込専ルとしてもよい
。本発明での「波形読出・書込チャンネル」とは、読出
しと書込みのいずれか一方のみを行うチャンネル、ある
いは双方の動作を可能としたチャンネルのいずれをも意
味するものである。

また、上記実施例は、サンプリング機能を有する電子楽
器に本発明を適用したものであったが、本発明は専用の
回路構成をもつデジタルエフェクト装置として実現する
ことができることは勿論のことである。

〔発明の効果〕

この発明は、上述したように、簡単な回路構成にて、デ
ジタルエフェクト装置を実現したため、安価であり、し
かも入力音に基づく複数の音響を発生するときに、設定
される最大ディレィ時間もしくは最小ディレィ時間に対
応して、複数の波形読出・書込チャンネルにて波形メモ
リ手段を読出ジ犬す際のディレィ時間が東定されるようにしたから、音楽
的に好ましく、多様な演奏形態を簡単な入力操作でとる
ことが可能であるという効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその全体回路
構成図、第２図は発音制御部８の詳細回路構成図、第３
図は、波形メモリ７の分割使用状態図、第４図は本実施
例の基本的動作の説明図、第５図は、デジタルエフェク
ト装置として動作させたときのタイムチャートを示す図
、第６図は、第５図の動作状態を説明するための図、第
７図は、本実施例によって、ディレィ時間を設定した際
の動作状態を説明するための図である。６・・・Ａ／Ｄ変換器、７・・・波形メモリ、８・・・
発音制御部、９・ＣＰＵ、１０−＝Ｄ／Ａ変換器、１２
ａ〜１２ｔｙ−ＶＣＦ、１３ａ〜１３ｄ−ＶＣＡ、８１
゜８２．８５．８７，９０．９１・・・ゲート、８４・
・・アドレスレジスタ、８６・・・加算器、８９・・・
ピッチレジスタ、９３・・・イニシャルアドレス計算回
路。

Claims

【特許請求の範囲】

（１）入力波形信号をデジタル信号に変換し、該デジタ
ル信号をひとつの波形読出・書込チャンネルを使用して
波形メモリ手段に書込み、この波形メモリ手段から上記
デジタル信号を上記書込みの動作から所定時間デイレイ
した後、少なくとも２つの波形読出・書込チャンネルに
て、読出して、アナログ信号に変換し音響出力とするデ
ジタルエフェクト装置であつて、上記少なくとも２つの波形読出・書込チャンネルにて上
記波形メモリ手段を読出す際の最大デイレイ時間もしく
は最小デイレイ時間を設定する設定手段と、この設定手段にて設定される上記最大デイレイ時間もし
くは最小デイレイ時間に基づいて、上記少なくとも２つ
の波形読出・書込チャンネルの夫々について各デイレイ
時間を設定し、上記波形メモリ手段から各デイレイ時間
をもつて上記デジタル信号を読出させる制御手段とを具備したことを特徴とするデジタルエフェクト装置。
（２）上記制御手段は、上記設定手段にて設定される上
記最大デイレイ時間もしくは最小デイレイ時間に基づき
、上記少なくとも２つの波形読出・書込チャンネルの夫
々のデイレイ時間を、各デイレイ時間比率が一定に保た
れるように設定する演算手段を有することを特徴とする
特許請求の範囲第１項記載のデジタルエフェクト装置。
（３）入力波形信号を変換して得られる上記デジタル信
号は、上記少なくとも２つの波形読出・書込チャンネル
により上記波形メモリ手段から読出される上記デジタル
信号とともに、アナログ信号に変換されて夫々音響出力
とされることを特徴とする特許請求の範囲第１項または
第２項記載のデジタルエフェクト装置。
（４）複数の上記波形読出・書込チャンネル毎に、上記
波形メモリ手段から読出される上記デジタル信号に対し
て所定の処理を施して、音色・音量等の可変制御を独立
的に行う処理手段を有することを特徴とする特許請求の
範囲第１項または第２項記載のデジタルエフェクト装置
。
（５）上記処理手段は、複数の上記波形読出・書込チャ
ンネルに対応して、電圧制御型フィルタと電圧制御型増
幅器とからなる回路手段を有し、上記読出されたデジタ
ル信号がアナログ信号に変換された後、上記回路手段に
各波形読出・書込チャンネル毎に供給され、独立的に音
色・音量制御がなされるようにしたことを特徴とする特
許請求の範囲第４項記載のデジタルエフェクト装置。
（６）上記少なくとも２つの波形読出・書込チャンネル
により上記波形メモリ手段から、各波形読出・書込チャ
ンネル毎に異なる態様で、上記デジタル信号は読出され
ることを特徴とする特許請求の範囲第１項記載のデジタ
ルエフェクト装置。