JP2560276B2

JP2560276B2 - デジタルエフエクト装置

Info

Publication number: JP2560276B2
Application number: JP60202698A
Authority: JP
Inventors: 耕太郎半沢; 重則森川; 利久中村
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-13
Filing date: 1985-09-13
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: JPS6262394A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、入力される信号に種々のエフェクトを付
与して出力するデジタルエフェクト装置に関する。

〔発明の背景〕

従来より楽器音に対し種々のエフエクト（効果）を付
与して、原音とはかなり相違する音響を得るようにした
所謂エフエクターが種々開発されているが、これらは、
BBD等の素子を用いるものが多く、S/N比が悪いなどの欠
点があつた。また近年では、こうしたアナログ素子を用
いずにデジタル素子を用いてエフェクトを付与する、い
わゆるデジタルエフェクト装置が開発されている。

例えば特開昭60−10908号に示すように、デジタルメ
モリに波形信号を書込、所定時間遅延させてこの書き込
まれた波形信号を続出すようにすることにより、所謂デ
ィレイ効果を付与したり、あるいは特開昭58−18693号
に示すように、入力する波形信号をデジタルメモリに書
込み、この書き込まれた波形信号を異なる遅延時間を持
たせて複数出力するとともに、この各出力波形信号を夫
々異なる値で重み付けして出力することにより、所謂リ
バーブ効果を付与するものなどが提案されている。

しかしながら、これらはいずれも入力される波形信号
を遅延して出力するかあるいは出力する波形信号のレベ
ルを可変する処理を行うのみであり、出力される波形は
極めて単調であった。

また、特開昭58−108583号では、デジタルメモリに書
込まれた波形信号を読み出す際、この読み出しアドレス
を所望の変調効果に対応して時間変化させることによ
り、出力される信号に所謂ビブラート、コーラス、アン
サンブル等の変調効果を付与することが提案されてい
る。しかしながらこの構成においても、出力される波形
信号は入力される波形信号と比べて位相又は周波数が微
妙に変動するだけであり、入力される原波形信号と比べ
て出力波形の形態がかなり相違するようなエフェクトを
付与することができなかった。

さらに、出力する波形信号の周波数を入力される波形
信号の周波数と異ならせる所謂ピッチシフトの効果の効
果を付与するために、デジタルメモリに入力される波形
信号を書き込むレートと、この書込まれた波形信号を読
み出すレートとを異ならせることも提案されている。こ
のような構成では、単に入力された波形信号の周波数と
異なる周波数の波形信号が出力されるだけであり、やは
り極めて単調であった。

このように、従来から提案されている装置では、入力
する波形信号をそのレベルあるいは周波数など単一のパ
ラメータを変更する程度の処理しか行えず、極めて単調
な効果しか付与できず、入力される原波形信号と比べて
出力波形の形態がかなり相違するようなエフェクトを付
与することができなかった。

〔発明の目的〕

本発明は、上記従来の課題に鑑み為されたものであ
り、その目的は、入力される原波形信号に対して出力さ
れる波形信号の周波数など、単一のパラメータのみを異
ならせるだけでなく、出力される波形信号の特性全体を
同時に異ならせて出力することのできるデジタルエフェ
クト装置を提供することにある。

〔発明の要点〕

本発明は上記目的を達成するために、波形信号を記憶
可能な波形メモリ手段と、この波形メモリ手段に対して
入力される波形信号を所望のレートで書き込む書込処理
及び上記波形信号に書き込まれた波形信号を所望のレー
トで読出して出力する読出し処理のいずれか一方を夫々
独立して行うための波形読出・書込チャンネルを複数有
する読出し書込み手段と、この波形読出し書込み手段に
おいて読出し処理を行っている読出・書込チャンネルか
ら出力される波形信号の特性を制御して出力する特性制
御手段と、上記読出し書込み手段の１つの波形読出・書
込チャンネルにて上記書込処理を行わせ、他の２つの波
形読出・書込チャンネルにて上記読出し処理を行わせる
とともに、これら波形読出・書込チャンネルの少なくと
も１つの読出しあるいは書込みのレートを他の波形読出
・書込チャンネルのレートとは異ならせるように上記読
出し書込み手段を制御し、さらに上記特性制御手段に対
して出力される波形信号を各波形読出・書込チャンネル
毎に独立に制御させるように上記特性制御手段を制御す
る制御手段と、を具備したことを要点とする。

〔実施例〕

以下、本発明を、外音信号をPCM（Pulse Coded Modul
ation）などの変調を行つてデジタル記録し、それをキ
ーボード楽器の音源信号として用いることができる所謂
サンプリング機能を有する電子楽器を用いて構成した一
実施例につき説明する。

第１図は、本実施例の回路構成を示し、入力信号（I
N）は、入力アンプ１にて適宜増幅された後、アナログ
加算回路２に供給され、フイルター３に供給されて不要
な高域成分を適当に除去された後、サンプル・ホールド
回路（S/H）５にて適当なサンプリング周波数で、サン
プリングされ、A/D変換器６に供給される。A/D変換器６
では、入力するアナログ信号を対応するデジタル信号に
変換し、発音制御部８に供給する。

この発音制御部８は、例えば４つの波形読出・書込チ
ヤンネルを備え、夫々独立的に波形メモリ７に対する波
形信号の書込みまたは読出しができる。

この発音制御部８は、マイクロコンピユータ等からな
るCPU9からの制御に基づき動作するようになつており、
その詳細は後述するが、この発音制御部８の４つの波形
読出・書込チヤンネルに対応して時分割的に最大４音に
対応するデジタル信号が、波形メモリ７から読出され
て、D/A変換器10に時分割的に印加され、しかる後、サ
ンプル・ホールド回路（S/H）11a〜11dに供給される。

このサンプル・ホールド回路11a〜11dは、後述するよ
うなタイミング信号t₁〜t₄によつて、各時分割処理チヤ
ンネル時間毎に、サンプリング動作を行う。

そして、このサンプル・ホールド回路11a〜11dにホー
ルドされた電圧信号は、VCF（電圧制御型フイルタ）12a
〜12dに、対応して供給される。この夫々のVCF12a〜12d
には、後述する電圧信号FCV1〜FCV4が供給され、この電
圧信号FCV1〜FCV4に従つて、夫々独立的にフイルタリン
グ処理がなされる。

そして、このVCF12a〜12dは、VCA（電圧制御型増幅
器）13a〜13dへフイルタリング後のアナログ波形信号を
送出する。

このVCA13a〜13dは、供給される制御電圧信号ACV1〜A
CV4により独立的にその増幅率が制御され、VCF12a〜12d
より供給される波形信号に対する出力レベル、あるいは
音量エンベロープが決定される。

そして、このVCA13a〜13dの出力信号は夫々各チヤン
ネルの出力OUT1〜OUT4として、各部に送出され、適宜増
幅された後音響信号として放音されることになる。ま
た、このVCA13a〜13dの出力は、アナログ加算回路14に
供給され、ミツクスされて、ミツクス出力OUTMIXとし
て、外部にとり出すことも可能となつている。

また、上述した第４チヤンネルに対応するVCF12dの出
力と、アナログ加算回路14の出力とは、上述したCPU9か
らの制御信号に従つて切換動作をするアナログスイツチ
15に供給される。

このアナログスイツチ15は、VCF12dの出力と、アナロ
グ加算回路14の出力とを選択して、VCA（電圧制御型増
幅器）16に供給する。

VCA16では、供給される制御電圧信号ACV0に応じて増
幅し、上述したアナログ加算回路２にフイードバツクし
て供給するようになる。

従つて、入力アンプ１を介して供給される外音信号
と、波形メモリ７を読出して得られる波形信号とをこの
アナログ加算回路２にて混合して、再度、波形メモリ７
に供給することができ、いわゆるオーバーダビング機能
を本実施では実現することが可能となる。なお、オーバ
ーダビングをしないときは、VCA16に対する電圧制御信
号ACV0をゼロレベルに設定する。

図中符号４は、演奏鍵や各種制御スイツチを有するキ
ーボードと、各種状態表示を行う液晶表示パネル等とか
らなるキーボード・表示部であつて、CPU9とこのキーボ
ード・表示部４とはデータの授受を行う。

また、このCPU9は、ソフト処理によつて、上述した各
制御信号FCV1〜FCV4,ACV1〜ACV4,ACV0（以下総称して制
御信号CVとする。）を、発生するためにデジタル信号を
D/A変換器群17に供給し、夫々の電圧信号に変換せしめ
る。

このD/A変換器群17は、制御信号CVの個数に対応する
個数のD/A変換器を有していてもよく、あるいは、ひと
つのD/A変換器を時分割的に使用し、サンプル・ホール
ド回路と組合せて、必要な個数の制御信号CVを得てもよ
い。

次に、発音制御部８の詳細回路構成を第２図を用いて
説明する。

A/D変換器６から供給されるデジタル信号は、ゲート8
1を介して、波形メモリ７に供給されるほか、ゲート82
を介してD/A変換器10へ送出される。

上述のゲート81に対しては、CPU9が発生する制御指令
に基づき、この発音制御部８内部の図示しない制御回路
から発生するリードライト信号R/が供給されて、開閉
制御がなされる。

即ち、波形メモリ７に波形信号を書込む場合はこのゲ
ート81は開成され、波形メモリ７から波形信号を読出す
場合は、このゲート81は閉成される。

また、上記ゲート82には、制御回路からの制御信号に
基づき開閉信号発生装置83からのゲート信号Gateが与え
られ、上記ゲート81を介して供給されるデジタル信号を
出力する場合、もしくは波形メモリ７から読出されたデ
ジタル信号を出力する場合に限り、このゲート82は開成
され、その他の場合は、このゲート82は閉成されて、そ
の出力はゼロレベルに設定される。

第２図中符号84は、４段の所定ビツト数からなるシフ
トレジスタから構成されたアドレスレジスタであり、後
述するマスタークロツクφ_ｓで、シフト動作が行われ
る。そして、このアドレスレジスタ84は、４チヤンネル
のアドレスレジスタとして時分割的に動作することにな
り、その最終段の内容は、波形メモリ７に対しアドレス
データとして供給され、上述したゲート81を介して入力
する波形信号を、リードライト信号R/がLowレベルの
ときに限り、当該メモリアドレスに書込み、また波形メ
モリ７から、上記リードライト信号R/がHighレベルの
ときに、デジタル信号を当該メモリアドレスから読出す
ようになる。

また、上記アドレスレジスタ84の内容は、ゲート85に
供給されるほか、開閉信号発生装置83、制御回路に供給
される。

上記ゲート85を介したアドレス信号は、加算器86に供
給され、必要に応じてアドレス歩進を行うべく加減算が
実行された後、アドレスレジスタ84にフイードバツクさ
れる。

また、この加算器86には、ゲート87を介して、制御回
路からイニシヤルアドレス（CA）が供給される。

即ち、ゲート85にはロード信号▲▼が直接供給さ
れ、ゲート87には、インバータ88を介して反転されて与
えられ、ロード信号▲▼がLowレベルであれば、制
御回路からのイニシヤルアドレス（CA）がゲート87が開
成することにより加算器86に供給され、一方上記ロード
信号▲▼がHighレベルであれば、ゲート85が開成し
て、アドレスレジスタ84からの内容が加算器86に供給さ
れる。

上記加算器86には、クロツク発生回路89からクロツク
信号が与えられ、音階周波数に従つて波形メモリ７から
デジタル信号を読出す際は、制御回路からのピツチデー
タに応じたレートでクロツク信号が加算器86に与えられ
るが、デジタルエフエクト装置として本実施例が機能す
るときは、常時クロツク信号が、このクロツク発生回路
80から発生し、加算器86に供給されることになる。

第３図は、波形メモリ７のエリア分割の状態を示して
おり、例えばＮ個の波形情報が可変長で記録できるよう
になつている。

次に、本実施例の動作につき説明する。第４図は、発
音制御部８の複数チヤンネルの時分割処理状態と、サン
プル・ホールド回路11a〜11dに供給するタイミング信号
t₁〜t₄との関係を示しており、上述したように、本実施
例では４つの波形読出・書込チヤンネルを時分割構成で
実現しており、各波形読出・書込チヤンネル毎に、読出
し（リード）処理を行うか、書込（ライト）処理を行う
かを選択的に指定できるようになつていて、第４図に示
す状態では、チヤンネル１（ch1）の処理によつて波形
メモリ７に、フイルター３、サンプル・ホールド回路
５、A/D変換器６を介して得られる波形信号を書込むよ
うになつており、その他のチヤンネル２〜４（ch2〜
４）は、波形メモリ７から所定エリアのデジタル波形信
号を読出すことが可能となつている。

また、上述したタイミング信号t₁〜t₄は、夫々のチヤ
ンネル（ch1〜４）に対応する時間に、highレベルをと
るようになつていて、各チヤンネル時間でD/A変換器10
から出力するアナログ波形信号を、サンプル・ホールド
回路11a〜11dにて、サンプリングし、以降ホールドする
ようになる。

また、発音制御部８の各波形読出・書込チヤンネル
は、独立的にリード・ライトするエリアを指定できるよ
うになつていて、例えば、チヤンネル２、３、４で、第
３図のトーン１、２、３を読出し、それをVCF12b〜12
d、VCA13b〜13dにて処理制御し、アナログ加算回路14、
スイツチ15、VCA16を介して、アナログ加算回路２へ供
給し、必要に応じて外部音信号とミキシングした後、サ
ンプル・ホールド回路５、A/D変換器６を介して入力さ
せ、チヤンネル１の処理によつて、トールＮとして、再
び波形メモリ７に記録する。即ちオーバーダビング処理
を行わせることも可能である。

また、CPU9からアナログスイツチ15に対し、切換信号
を送出して、チヤンネル４の処理によつて波形メモリ７
から読出された波形信号をサンプル・ホールド回路11
d、VCF1Ddを介して、更にVCA16に印加するようにし、こ
のようにして得られる波形信号を、アナログ加算回路２
へ供給し、以下上述したのと同様にして外部音信号とミ
キシングした後、波形メモリ７の所定エリアに書込むよ
うにすることもできる。

次に、本実施例を、デジタルエフエクト装置として使
用した場合の動作につき第５図及び第６図を参照して説
明する。

先ず、この動作を行うための波形メモリ７の使用領域
は、第６図に示すとおりアドレスｎからｍまでとする
と、発音制御部８内の制御回路は、第２図に示すアドレ
スレジスタ84に対し、イニシヤルアドレスとしてチヤン
ネル１（ch1）にあつてはｎ、チヤンネル２（ch2）にあ
つてはｎ−１、チヤンネル３（ch3）にあつてはｎ−
３、チヤンネル４（ch4）にあつてはｎ−６を入力す
る。

即ち、第５図に示すように、チヤンネル１〜４の１サ
イクル間、ロード信号▲▼をLowレベルにセツト
し、イニシヤルアドレス（CA）として、チヤンネル１に
ついてはｎ−１、チヤンネル２についてはｎ−２、チヤ
ンネル３についてはｎ−４、チヤンネル４についてはｎ
−７を入力し、加算器86で＋１処理をして、上述した夫
々の値をアドレスデータとして設定する。

そして、チヤンネル１を、A/D変換器６からのデジタ
ル信号を波形メモリ７に順次書込む処理を行うように、
上記リードライト信号R/をLowレベルに設定し、その
他のチヤンネル２〜４は、波形メモリ７からチヤンネル
１にて波形メモリ７に直前に書込んだデジタル信号を読
出す処理を行うように、上記リードライト信号R/をHi
ghレベルに設定する。

また、開閉信号発生装置83からは、チヤンネル１のタ
イミングでは、常に上記ゲート82を開成するゲート信号
Gateを発生し、その他のチヤンネル２〜４では、アドレ
スレジスタ84が、第６図に示すアドレスｎ以降を指定す
るようになつたときにはじめて、ゲート82を開成するよ
うにする。

その結果、波形メモリ７には、チヤンネル１の動作に
よつて、第６図に示すように波高値ｆ（ｎ）、ｆ（ｎ＋
１）、ｆ（ｎ＋２）、……が書込まれてゆくと共に、そ
のデータは、ゲート82を介して、D/A変換器10に供給さ
れ、サンプル・ホールド回路11a、VCF12a、VCA13aを介
して音響信号に変換され、放音出力されることになる。

また、チヤンネル２においては、第５図に示すとおり
チヤンネル１の動作によつて波形メモリ７に書込まれた
デジタル信号を４チヤンネル時間デイレイかけて、即ち
1T（Ｔ＝４×チヤンネル時間）おくれて、波形メモリ７
から読出し、同様にチヤンネル３においては、3Tデイレ
イかけて読出し、チヤンネル４においては6Tデイレイか
けて読出すようになる。

即ち、各チヤンネル２〜４はイニシヤルアドレス（C
A）として設定した差の値だけ、時間的にずれて第６図
に示す波高値に対応するデジタル信号をD/A変換器10に
送出する。

その結果、チヤンネル２〜４の波形信号は、VCF12b〜
12d、VCA13b〜13dを介して出力され、原音であるチヤン
ネル１の波形信号とは別の音色・音量制御して音響出力
とすることもできる。

以下、チヤンネル１が、A/D変換器６を介して供給さ
れる波形信号を波形メモリ７に書込み、それをチヤンネ
ル２では時間を1Tずらせ、チヤンネル３では時間を3Tず
らせて、チヤンネル４では時間を6Tずらせて夫々波形メ
モリ７から読出し、４個の音を同時発生してゆき、第６
図の波形メモリ７のアドレスｍに、アドレスデータが到
達すれば、イニシヤルアドレスをｎ−１として再入力し
て、チヤンネル１では波形メモリ７のアドレスｎから再
度新たな波形信号を書込み、且つそれをチヤンネル２〜
４は読出すようにすれば継続して、長時間の演奏に供し
得るようになる。

なお、上記説明では、４チヤンネル全てを動作させ
て、４音同時生成を可能としたが、それよりも少ないチ
ヤンネルを選択的に動作させて、原音と１乃至複数のデ
イレイがかかつた音とを出力するようにしてもよい。

また、上記説明では、チヤンネル２、３、４のチヤン
ネル１に対するデイレイ時間は、1T,3T,6Tとしたが、キ
ーボード・表示部４にて夫々指定可能である。

以上のように、本実施例においては、複数の波形読出
・書込チヤンネルを用いて、波形メモリ７に波形信号を
書込みながら、それを夫々所定時間ずつデイレイして読
出し、それを原音である波形信号と合成して出力するよ
うにしたから、多様なデイレイ効果を実現できる。

また、各波形読出・書込チヤンネル毎に、VCF12a〜12
d、VCA13a〜13dを用いて独立的に音色、音量を可変制御
して発生するようにしたから、更に効果的な音響を得る
ことができる。

なお、上述した実施例にあつては、VCF12a〜12d、VCA
13a〜13dによつて音色と音量とを可変制御するようにし
たが、デジタルフイルタや、デジタル乗算器等を用い
て、音色、音量あるいはエンベロープ等の可変制御を行
うようにしてもよい。また、その他の処理を波形信号に
施してもよい。

また、発音制御部８の回路構成としては、上記実施例
のように時分割処理により複数の波形読出・書込チヤン
ネルを構成するもののほか、別個のハードウエアで、つ
まりチヤンネル数分同じ回路構成のものを使用して、複
数の波形読出・書込チヤンネルを設けるものであつても
よい。

更に、複数のチヤンネルのうち、特定のチヤンネル
を、波形メモリ７に波形信号を書込む書込専用のチヤン
ネルとし、そのほかのチヤンネルを、波形メモリ７から
波形信号を読出す読出専用のチヤンネルとしてもよい。
本発明での「波形読出・書込チヤンネル」とは、読出し
と書込みのいずれか一方のみ、あるいは双方の動作を可
能としたチヤンネルのいずれをも意味するものである。

また、上記実施例は、サンプリング機能を有する電子
楽器に本発明を適用したものであつたが、本発明は専用
の回路構成をもつデジタルエフエクト装置として実現す
ることができることは勿論のことである。

〔発明の効果〕

以上述べたように本発明によれば、入力される波形信
号を１つのチヤンネルで波形メモリに書込み、この書込
まれた波形信号を複数のチヤンネルにてそれぞれ異なる
レートで読出すとともにこの読出された複数の波形信号
の特性を夫々独立に制御するようにしており、これによ
って入力される波形信号の周波数と異なる周波数で波形
信号を出力することはもちろん、出力される波形信号の
レベル及び波形形態なども同時に変更することが可能に
なる。このため、例えば本発明に係るデジタルエフェク
ト装置を電子楽器等に適用した場合、入力される楽音と
は音高、音色、音量とも全く異なる複数の楽音を同時に
発生させることができ、音楽的に好ましく多様な楽音を
発生させることが可能となる効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその全体回路
構成図、第２図は発音制御部８の詳細回路構成図、第３
図は、波形メモリ７の分割使用状態図、第４図は本実施
例の基本的動作の説明図、第５図は、デジタルエフエク
ト装置として動作させたときのタイムチヤートを示す
図、第６図は、第５図の動作状態を説明するための図で
ある。６……A/D変換器、７……波形メモリ、８……発音制御
部、９……CPU、10……D/A変換器、12a〜12d……VCF、1
3a〜13d……VCA、81,82,85,87……ゲート、84……アド
レスレジスタ、86……加算器。

Claims

(57)【特許請求の範囲】

【請求項１】波形信号を記憶可能な波形メモリ手段と、この波形メモリ手段に対して入力される波形信号を所望
のレートで書き込む書込処理及び上記波形信号に書き込
まれた波形信号を所望のレートで読出して出力する読出
し処理のいずれか一方を夫々独立して行うための波形読
出・書込チャンネルを複数有する読出し書込み手段と、この波形読出し書込み手段において読出し処理を行って
いる読出・書込チャンネルから出力される波形信号の特
性を制御して出力する特性制御手段と、上記読出し書込み手段の１つの読出・書込チャンネルに
て上記書込処理を行わせ、他の２つの読出・書込チャン
ネルにて上記読出し処理を行わせるとともに、これら波
形読出・書込チャンネルの少なくとも１つの読出しある
いは書込みのレートを他の波形読出・書込チャンネルの
レートとは異ならせるように上記読出し書込み手段を制
御し、さらに上記特性制御手段に対して出力される波形
信号を各波形読出・書込チャンネル毎に独立に制御させ
るように上記特性制御手段を制御する制御手段と、を具備したことを特徴とするデジタルエフェクト装置。