JPH0468633B2

JPH0468633B2 -

Info

Publication number: JPH0468633B2
Application number: JP60207150A
Authority: JP
Inventors: Kotaro Hanzawa; Shigenori Morikawa; Toshihisa Nakamura
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-19
Filing date: 1985-09-19
Publication date: 1992-11-02
Also published as: JPS6266293A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、少なくともその要部をデジタル回
路を用いて構成したデジタルエフエクト装置に関
する。

〔発明の背景〕

従来より楽器音に対し種々のエフエクト（効
果）を付与して、原音とはかなり相違する音響を
得るようにした所謂エフエクターが種々開発され
ているが、これらは、BBD等の素子を用いるも
のが多く、Ｓ／Ｎ比が悪いなどの欠点があつた。
また近年では、デジタルデイレイ装置と称される
デジタルメモリをもつて、これに対して波形信号
を書込み、またデイレイ時間の後読出すものも開
発されているが、出力信号は単調なものであり、
好ましいものではなかつた。更に、残響音付加装
置を備えた電子楽器として、例えば特開昭58−
18693号公報に開示された技術がある。この先行
技術によれば、デジタルメモリに入力波形信号を
所定レートでデジタル記録してゆくとともに、所
定時間のデイレイをもつてこの波形信号を読み出
すようにすること、そして読み出された波形信号
を入力側へフイードバツクして入力波形信号と合
成してデジタルメモリに記録することが行われて
いる（同公報第１０図参照）。

しかしながら、この先行例によれば、端にデイ
レイが付加された波形信号が得られるのみであつ
て、変調効果が十分に与えられた楽音が発生され
るものではない。

〔発明の目的〕

この発明は、以上の点に鑑みてなされたもの
で、多様なエフエクトを入力される原音に付加で
きるデジタルエフエクト装置を提供することを目
的とする。

〔発明の要点〕

この発明は、上述した目的を達成するためにな
されたもので、供給手段から与えられるデジタル
波形信号に対してフイードバツク手段によりフイ
ードバツクして合成するためのデジタル波形信号
を、波形メモリ手段から書き込みレートとは違う
レートで変化するアドレス信号により読み出して
得たものとすることで、入力デジタル波形信号と
は異なる周波数をもつ、あるいは周波数変調が施
されたデジタル波形信号をフイードバツクするよ
うにしたことを要点とする。

〔実施例〕

以下、本発明を、外音信号をPCM（Pulse
Code Modulation）などの変調を行つてデジタ
ル記録し、それをキーボード楽器の音源信号とし
て用いることができる所謂サンプリング機能を有
する電子楽器を用いて構成した一実施例につき説
明する。

第１図は、本実施例の回路構成を示し、入力信
号（IN）は、入力アンプ１にて適宜増幅された
後、フイルター３に供給されて不要な高城成分を
適当に除去された後、サンプル・ホールド回路
（Ｓ／Ｈ）５にて適当なサンプリング周波数で、
サンプリングされ、Ａ／Ｄ変換器６に供給され
る。Ａ／Ｄ変換器６では、入力するアナログ信号
を対応するデジタル信号に変換し、発音制御部８
に供給する。

この発音制御部８は、例えば４つの波形読出・
書込チヤンネルを備え、夫々独立的に波形メモリ
７に対する波形信号の書込みまたは読出しができ
る。

そして、発音制御部８は、マイクロコンピユー
タ等からなるCPU９からの制御に基づき動作す
るようになつており、その詳細は後述するが、こ
の発音制御部８の４つの波形読出・書込チヤンネ
ルに対応して時分割的に最大４音に対応するデジ
タル信号が、波形メモリ７から読出されて、Ｄ／
Ａ変換器１０に時分割的に印加され、しかる後、
サンプル・ホールド回路（Ｓ／Ｈ）１１ａ〜１１
ｄに供給される。

このサンプル・ホールド回路１１ａ〜１１ｄ
は、後述するようなタイミング信号t₁〜t₄によつ
て、各時分割処理チヤンネル時間毎に、サンプリ
ング動作を行う。

そして、このサンプル・ホールド回路１１ａ〜
１１ｄにホールドされた電圧信号は、VCF（電圧
制御型フイルタ）１２ａ〜１２ｄに、対応して供
給される。この夫々のVCF１２ａ〜１２ｄには、
後述する電圧信号FCV1〜FCV4が供給され、こ
の電圧信号FCV1〜FCV4に従つて、夫々独立的
にフイルタリング処理がなされる。

そして、このVCF１２ａ〜１２ｄは、VCA（電
圧制御型増幅器）１３ａ〜１３ｄへフイルタリン
グの後のアナログ波形信号を送出する。

このVCA１３ａ〜１３ｄは、供給される制御
電圧信号ACV1〜ACV4により独立的にその増幅
率が制御され、VCF１２ａ〜１２ｄより供給さ
れる波形信号に対する出力レベル、あるいは音量
エンベロープが決定される。

そして、このVCA１３ａ〜１３ｄの出力信号
は夫々各チヤンネルの出力OUT1〜OUT4とし
て、外部に送出され、適宜増幅された後音響信号
として放音されることになる。また、このVCA
１３ａ〜１３ｄの出力は、アナログ加算回路１４
に供給され、ミツクスされて、ミツクス出力
OUTMIXとして、外部にとり出すことも可能と
なつている。

図中符号４は、演奏鍵や各種制御スイツチを有
するキーボードと、各種状態表示を行う液晶表示
パネル等とからなるキーボード・表示部であつ
て、CPU９とこのキーボード・表示部４とはデ
ータの授受を行う。

また、このCPU９は、ソフト処理によつて、
上述した各制御信号FCV1〜FCV4，ACV1〜
ACV4，（以下総称して制御信号CVとする。）を、
発生するためにデジタル信号をＤ／Ａ変換群１７
に供給し、夫々の電圧信号に変換せしめる。

このＤ／Ａ変換器群１７は、制御信号CVの個
数に対応する個数のＤ／Ａ変換器を有していても
よく、あるいは、ひとつのＤ／Ａ変換器を時分割
的に使用し、サンプル・ホールド回路と組合せ
て、必要な個数の制御信号CVを得てもよい。

次に、発音制御部８の詳細回路構成を第２図を
用いて説明する。

Ａ／Ｄ変換器６から供給されるデジタル信号
は、加算器９３を介してゲート８１に与えられ、
しかる後、波形メモリ７に供給されるほか、ゲー
ト８２を介してＤ／Ａ変換器１０へ送出される。
また、ゲート８２の出力は、ラツチ９４を介し
て、加算器９３へフイードバツクループを通つて
供給される。

上述のゲート８１に対しては、CPU９が発生
する制御指令に基づき、この発音制御部８内部の
図示しない制御回路から発生するリードライト信
号Ｒ／が供給され、開閉制御がなされる。

即ち、波形メモリ７に波形信号を書込む場合は
このゲート８１は開成され、波形メモリ７から波
形信号を読出す場合は、このゲート８１は閉成さ
れる。

また、上記ゲート８２には、制御回路からの制
御信号に基づき開閉信号発生装置８３からのゲー
ト信号Gateが与えられ、上記ゲート８１を介し
て供給されるデジタル信号を出力する場合、もし
くは波形メモリ７から読出されたデジタル信号を
出力する場合に限り、このゲート８２は開成さ
れ、その他の場合は、このゲート８２は閉成され
て、その出力はゼロレベルに設定される。

第２図中符号８４は、４段の所定ビツト数から
なるシフトレジスタにて構成されたアドレスレジ
スタであり、後述するマスタークロツクφ_sで、シ
フト動作が行われる。そして、このアドレスレジ
スタ８４は、４チヤンネルのアドレスレジスタと
して時分割的に動作することになり、その最終段
の内容は、波形メモリ７に対しアドレスデータと
して供給され、上述したゲート８１を介して入力
する波形信号を、リードライト信号Ｒ／が
Lowレベルのときに限り、当該メモリアドレス
に書込み、また波形メモリ７から、上記リードラ
イト信号Ｒ／がHighレベルのときに、デジタ
ル信号を当該メモリアドレスから読出すようにな
る。

また、上記アドレスレジスタ８４の内容は、ゲ
ート８５に供給されるほか、開閉信号発生装置８
３、図示しない制御回路に供給される。

上記ゲート８５を介したアドレス信号は、加算
器８６に供給され、必要に応じてアドレス歩進を
行うべく加減算が実行された後、アドレスレジス
タ８４にフイードバツクされる。

また、この加算器８６には、ゲート８７を介し
て、制御回路からイニシヤルアドレス（CA）が
供給される。

即ち、ゲート８５にはロード信号が直接供
給され、ゲート８７には、インバータ８８を介し
て反転されて与えられ、ロード信号がLowレ
ベルであれば、制御回路からのイニシヤルアドレ
ス（CA）がゲート８７が開成することにより加
算器８６に供給され、一方上記ロード信号が
Highレベルであれば、ゲート８５が開成して、
アドレスレジスタ８４からの内容が加算器８６に
供給される。

第２図中符号８９は、ピツチレジスタであり、
上記アドレスレジスタ８４と同様４段構成のシフ
トレジスタから成り、マスタークロツクφ_sにてシ
フト動作が行われる。そして、このピツチレジス
タ８９には、制御回路より波形メモリ７に対する
書込み、読出しの速度に対応するレートを指定す
るピツチデータが、ゲート９０を介して入力し、
その値は、以降ゲート９１を介して循環保持され
ると共に、加算器８６に出力される。

即ち、制御回路からピツチデータをゲート９０
を介してピツチレジスタ８９に書込むときは、ロ
ード信号をLowレベルにし、インバータ９
２にて反転して、ゲート９０に与え、ゲート９０
を開成せしめる。

また、通常状態では、ゲート９１を開成すべく
ゲート９１に対しロード信号をHighレベル
に設定して供給する。

そして、上記ピツチデータならびにアドレスレ
ジスタ８４に記憶されるアドレスデータは、小数
点以下のデータを有し、小数点以上のデータで波
形メモリ７のアドレス指定を行う。従つて、ピツ
チデータが、丁度「１」の大きさであれば、アド
レスレジスタ８４の内容は当該チヤンネルのデー
タが加算器８６に入力される都度＋１処理が施さ
れることになり、「１」以上ならば、更にアドレ
ス歩進速度は早くなり、「１」以下ならば、アド
レス歩進速度は、おそくなる。通常の演奏の際
は、音階周波数に対応するピツチデータがこのピ
ツチレジスタ８９に入力されることになる。

また、ピツチレジスタ８９に対し、時間と共に
ピツチデータの内容を変化させれば、アドレスデ
ータの歩進速度が時間と共に変化し、周波数変調
例えばビブラート効果が施された楽音信号を得る
ことが可能となる。

第２図中符号９５は、マスタークロツクφ_sによ
りカウント動作する４進カウンタであり、アドレ
スレジスタ８４、ピツチレジスタ８９のチヤンネ
ル時間毎、即ちシフトレジスタのシフト動作時間
毎にアツプカウントする。従つて、その内容はチ
ヤンネルを指定することになる。この４進カウン
タ９５は比較器９６へ供給され、ラツチ９７に記
憶されるチヤンネルデータ（CD）と一致比較が
なされる。なお、上記ラツチ９７には、チヤンネ
ルデータが、ロード信号がLowレベルにな
るときに、図示しない制御回路から供給されてラ
ツチされる。

そして、比較器９６からは、ラツチ９７にラツ
チされるチヤンネルデータに対応する当該チヤン
ネル時間毎に、Highレベル信号が出力し、その
信号によつて上記ラツチ９４のラツチタイミング
を規定するようになる。

従つて、波形メモリ７から各チヤンネルの処理
によつて読出されるデジタル信号のうち、指定チ
ヤンネルのデジタルデータのみを、フイードバツ
クして入力側の加算器９３へ送出し、原音信号と
フイードバツクして供給される遅延信号とをデジ
タル合成した後、再び波形メモリ７へ書込むと共
に、ゲート８２を介して、Ｄ／Ａ変換器１０へ送
出するようになる。

第３図は、波形メモリ７のエリア分割の状態を
示しており、例えばＮ個の波形情報が可変長で記
録できるようになつている。

次に、本実施例の動作につき説明する。第４図
は、発音制御部８の複数チヤンネルの時分割処理
状態と、サンプル・ホールド回路１１ａ〜１１ｄ
に供給するタイミング信号t₁〜t₄との関係を示し
ており、上述したように、本実施例では４つの波
形読出・書込チヤンネルを時分割構成で実現して
おり、各波形読出・書込チヤンネル毎に、読出し
（リード）処理を行うか、書込（ライト）処理を
行うかを選択的に指定できるようになつていて、
第４図に示す状態では、チヤンネル１（ch₁）の
処理によつて波形メモリ７に、フイルター３、サ
ンプル・ホールド回路５、Ａ／Ｄ変換器６を介し
て得られる波形信号を書込むようになつており、
その他のチヤンネル２〜４（ch₂〜₄）は、波形メ
モリ７から、所定エリアのデジタル波形信号を読
出すことが可能となつている。

また、上述したタイミング信号t₁〜t₄は、夫々
のチヤンネル（ch₁〜₄）に対応する時間に、high
レベルをとるようになつていて、各チヤンネル時
間でＤ／Ａ変換器１０から出力するアナログ波形
信号を、サンプル・ホールド回路１１ａ〜１１ｄ
にて、サンプリングし、以降ホールドするように
なる。

また、発音制御部８の各波形読出・書込チヤン
ネルは、独立的にリード・ライトするエリアを指
定できるようになつていて、例えば、チヤンネル
２，３，４で、第３図のトーン１，２，３を読出
し、それをVCF１２ｂ〜１２ｄ，VCA１３ｂ〜
１３ｄにて処理制御し、音響出力とするようにし
てもよい。

次に、本実施例を、デジタルエフエクト装置と
して使用した場合の動作につき第５図及び第６図
を参照して説明する。

先ず、この動作を行うための波形メモリ７の使
用領域は、第６図に示すとおり、アドレスｎから
ｍまでとすると、発音制御部８内の制御回路は、
先ずピツチレジスタ８９に、各チヤンネルとも
「１」の値をロード信号をLowレベルにして
入力し、更に第２図に示すアドレスレジスタ８４
に対し、イニシヤルアドレスとしてチヤンネル１
（ch₁）にあつてはｎ、チヤンネル２（ch₂）にあ
つては例えば、ｎ−１、チヤンネル３（ch₃）に
あつては例えばｎ−３、チヤンネル４（ch₄）に
あつては例えばｎ−６を入力する。

即ち、第５図に示すように、チヤンネル１〜４
の１サイクル間、ロード信号をLowレベルに
セツトし、イニシヤルアドレス（CA）として、
チヤンネル１についてはｎ−１、チヤンネル２に
ついてはｎ−２、チヤンネル３についてはｎ−
４、チヤンネル４についてはｎ−７を入力し、加
算器８６で＋１処理をして、上述した夫々の値を
アドレスデータとして設定する。

そして、チヤンネル１を、Ａ／Ｄ変換器６から
のデジタル信号を波形メモリ７に順次書込む処理
を行うように、上記リードライト信号Ｒ／を
Lowレベルに設定し、その他のチヤンネル２〜
４は、波形メモリ７からチヤンネル１にて波形メ
モリ７に直前に書込んだデジタル信号を読出す処
理を行うように、上記リードライト信号Ｒ／を
Highレベルに設定する。

また、開閉信号発生装置８３からは、チヤンネ
ル１のタイミングでは、常に上記ゲート８２を開
成するゲート信号Gateを発生し、その他のチヤ
ンネル２〜４では、アドレスレジスタ８４が、第
６図に示すアドレスｎ以降を指定するようになつ
たときにはじめて、ゲート８２を開成するように
する。

その結果、波形メモリ７には、チヤンネル１の
動作によつて、第６図に示すように波高値ｆ
（ｎ），ｆ（ｎ＋１），ｆ（ｎ＋２），……が書込まれ
てゆくと共に、そのデータは、ゲート８２を介し
て、Ｄ／Ａ変換器１０に供給され、サンプル・ホ
ールド回路１１ａ，VCF１２ａ，VCA１３ａを
介して音響信号に変換放音出力されることにな
る。

また、チヤンネル２においては、第５図に示す
とおりチヤンネル１の動作によつて波形メモリ７
に書込まれたデジタル信号を４チヤンネル時間デ
イレイかけて、即ち1T（Ｔ＝４×チヤンネル時
間）おくれて、波形メモリ７から読出し、同様に
チヤンネル３においては、3Tデイレイかけて読
出し、チヤンネル４においては6Tデイレイかけ
て読出すようになる。

即ち、各チヤンネル２〜４はイニシヤルアドレ
ス（CA）として設定した差の値だけ、時間的に
ずれて第６図に示す波高値に対応するデジタル信
号をＤ／Ａ変換器１０に送出する。

その結果、チヤンネル２〜４の波形信号は、
VCF１２ｂ〜１２ｄ，VCA１３ｂ〜１３ｄを介
して出力され、原音であるチヤンネル１の波形信
号とは別の音色・音量制御をして音響出力とする
こともできる。

以下、チヤンネル１が、Ａ／Ｄ変換器６を介し
て供給される波形信号を波形メモリ７に書込み、
それをチヤンネル２では時間を1Tずらせて、チ
ヤンネル３では時間を3Tずらせて、チヤンネル
４では時間を6Tずらせて夫々波形メモリ７から
読出し、４個の音を同時発生してゆき、第６図の
波形メモリ７のアドレスｍに、アドレスデータが
到達すれば、イニシヤルアドレスをｎ−１として
再入力して、チヤンネル１では波形メモリ７のア
ドレスｎから再度新たな波形信号を書込み、且つ
それをチヤンネル２〜４は読出すようにすれば継
続して、長時間の演奏に供し得るようになる。

そして、制御回路から、ラツチ９７に対し、チ
ヤンネル２〜４のうちいずれかのチヤンネルを指
定するチヤンネルデータ（CD）をラツチ９７に
プリセツトする。

その結果、ラツチ９４には、指定されるチヤン
ネルのデジタル信号が、当該チヤンネル時間毎に
波形メモリ７から読出されて印加され、加算器９
３に与えられることになる。

従つて、Ａ／Ｄ変換器６を介して供給される原
音をあらわすデジタル信号と、波形メモリ７から
所定時間のデイレイを付加されて読出されるデジ
タル信号とが、加算器９３にて加算され、チヤン
ネル１（ch1）のデジタル出力となると共に、そ
の内容が、波形メモリ７に供給記憶され、他のチ
ヤンネル（ch2〜４）の読出しに使用される。

なお、上述したように、チヤンネル２（ch2）
のデイレイタイムを1T、チヤンネル３（ch3）の
デイレイタイムを、チヤンネル４（ch4）のデイ
レイタイムを6Tとした場合にあつては、もしラ
ツチ９７にチヤンネル２を指定するチヤンネルデ
ータ（CD）が供給されると、波形メモリ７には、
原音と、この原音を2T時間デイレイした音とを
表わすデジタル信号が記録されるようになり、同
様にラツチ９７に対してチヤンネル３を指定する
チヤンネルデータ（CD）が供給されると、原音
と3T時間デイレイした音とを表現するデジタル
信号が、またチヤンネル４を指定するチヤンネル
データ（CD）が供給されると、原音と6T時間デ
イレイした音とを表現するデジタル信号が、波形
メモリ７に記憶されることになる。

なお、上記説明では、４チヤンネル全てを動作
させて、４音同時生成を可能としたが、それより
も少ないチヤンネルを選択的に動作させて、原音
と１乃至複数のデイレイがかり、且つビブラート
がかつた音とを出力するようにしてもよい。

また、上記説明では、チヤンネル２，３，４の
チヤンネル１に対するデイレイ時間は、1T，
3T，6Tとしたが、キーボード・表示部４にて
夫々指定可能である。

以上のように、本実施例においては、複数の波
形読出・書込チヤンネルを用いて、波形メモリ７
に波形信号を書込みながら、それを夫々所定時間
ずつデイレイして読出し、そのうちの１つの波形
信号を原音である波形信号と合成して波形メモリ
７に記憶した後出力するようにしたから、フイー
ドバツクループを備えたデイレイ効果を実現でき
る。

また、各波形読出・書込チヤンネル毎に、
VCF１２ａ〜１２ｄ，VCA１３ａ〜１３ｄを用
いて独立的に音色、音量を可変制御して発生する
ようにしたから、更に効果的な音響を得ることが
できる。

なお、上記実施例では、ゲート８２を介して出
力する原音信号を、その振幅レベルを変更するこ
となくラツチ９４にラツチさせ、加算器９３に印
加するようにしたが、ゲート８２とラツチ９４の
間に、例えば所定の増幅率を乗ずる乗算器あるい
はレベルシフター等を設けて、フイードバツクし
て得られる音の増幅率を原音より小にすると、残
響効果が得られ、フイートバツクして得られる音
の増幅率を原音と同程度にすれば、輪唱効果が得
られる。

また、上記実施例では、波形メモリ７から少な
くとも２チヤンネルで読出されたデジタル信号の
うちのひとつのデジタル信号をフイードバツクし
て、原音信号とデジタル合成するようにしたが、
複数のチヤンネルを使用して得られる夫々デイレ
イ時間が異なる複数のデジタル信号をフイードバ
ツクして、原音信号と合成し、波形メモリ７に書
込むようにしてもよい。

また、上述した実施例にあつては、VCF１２
ａ〜１２ｄ，VCA１３ａ〜１３ｄによつて音色
と音量とを可変制御するようにしたが、デジタル
フイルタや、デジタル乗算器等を用いて、音色、
音量あるいはエンロープ等の可変制御を行うよう
にしてもよい。また、その他の処理を波形信号に
施してもよい。

また、発音制御部８の回路構成としては、上記
実施例のように時分割処理により複数の波形読
出・書込チヤンネルを構成するもののほか、別個
のハードウエアで、つまりチヤンネル数分同じ回
路構成のものを使用して、複数の波形読出・書込
チヤンネルを設けるものであつてもよい。

更に、複数のチヤンネルのうち、特定のチヤン
ネルを、波形メモリ７に波形信号を書込む書込専
用のチヤンネルとし、そのほかのチヤンネルを、
波形メモリ７から波形信号を読出す読出専用のチ
ヤンネルとしてもよい。本発明での「波形読出・
書込チヤンネル」とは、読出しと書込みのいずれ
か一方のみを行うチヤンネル、あるいは双方の動
作を可能としたチヤンネルのいずれをも意味する
ものである。

また、上記実施例は、サンプリング機能を有す
る電子楽器に本発明を適用したものであつたが、
本発明は専用の回路構成をもつデジタルエフエク
ト装置として実現することができることは勿論の
ことである。

〔発明の効果〕

この発明は、上述したように、簡単な回路構成
にて、デジタルエフエクト装置を実現したため、
安価であり、しかも、供給手段から与えられる音
響波形を表現するデジタル波形信号を波形メモリ
手段に所定のレートで書き込むようにし、更に、
波形メモリ手段から書き込みレートとは違うレー
トで変化するアドレス信号により読み出してフイ
ードバツク手段でフイードバツクして上記供給手
段からのデジタル波形信号と合成して上記波形メ
モリ手段に再び与えて書込ませるようにしたの
で、入力デジタル波形信号とは異なる周波数をも
つ、あるいは周波数変調が施されたデジタル波形
信号がフイードバツクして合成されることにな
り、音楽的に豊かな音楽が発生でき、従つて、音
楽的に好ましく、多様な演奏形態をとることが可
能であるという効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその
全体回路構成図、第２図は発音制御部８の詳細回
路構成図、第３図は、波形メモリ７の分割使用状
態図、第４図は本実施例の基本的動作の説明図、
第５図は、デジタルエフエクト装置として動作さ
せたときのタイムチヤートを示す図、第６図は、
第５図の動作状態を説明するための図である。６……Ａ／Ｄ変換器、７……波形メモリ、８…
…発音制御部、９……CPU、１０……Ｄ／Ａ変
換器、１２ａ〜１２ｄ……VCF、１３ａ〜１３
ｄ……VCA、８１，８２，８５，８７，９０，
９１……ゲート、８４……アドレスレジスタ、８
６……加算器、８９……ピツチレジスタ、９３…
…加算器、９４……ラツチ、９５……４進カウン
タ、９６……比較器、９７……ラツチ。

Claims

【特許請求の範囲】１音響波形を表現するデジタル波形信号を供給
する供給手段と、該供給手段から供給される上記デジタル波形信
号を記憶する波形メモリ手段と、該波形メモリ手段に対し、上記デジタル波形信
号を所定レートで変化するアドレス信号に従つて
書き込むとともに、上記波形メモリ手段から上記
所定レートで変化するアドレス信号とは異なるレ
ートで変化するアドレス信号に従って上記デジタ
ル波形信号を読み出す書込読出手段と、該書込読出手段により上記波形メモリ手段から
読み出される上記デジタル波形信号をフイードバ
ツクして上記供給手段から供給される上記デジタ
ル波形信号とデジタル合成して上記波形メモリ手
段に与えて書き込ませるフイードバツク手段と、を具備したことを特徴とするデジタルエフエクト
装置。２上記書込読出手段は、上記読み出しのための
アドレス信号を時間とともに変化するレートをも
つアドレス信号として発生するようにしたことを
特徴とする特許請求の範囲第１項に記載のデジタ
ルエフエクト装置。３上記書込読出手段は、上記読み出しのための
アドレス信号を上記所定レートで変化する書き込
みのためのアドレス信号とは異なるレートで変化
する少なくとも２つのアドレス信号として発生
し、上記フイードバツク手段は、この少なくとも
２つのアドレス信号によつて読み出される少なく
とも２つのデジタル波形信号のうちのいずれかの
デジタル波形信号をフイードバツクして上記供給
手段から供給される上記デジタル波形信号とデジ
タル合成するようにしたことを特徴とする特許請
求の範囲第１項または第２項に記載のデジタルエ
フエクト装置。４上記書込読出手段は、上記書き込みを行うた
めのアドレス信号に対し指定されたデイレイ時間
に相当するアドレス幅の差をもつて上記少なくと
も２つの読み出しを行うためのアドレス信号の発
生を開始するようにしたことを特徴とする特許請
求の範囲第３項記載のデジタルエフエクト装置。