JPH0754430B2

JPH0754430B2 - エフエクト装置

Info

Publication number: JPH0754430B2
Application number: JP60202700A
Authority: JP
Inventors: 耕太郎半沢; 重則森川; 利久中村
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-09-13
Filing date: 1985-09-13
Publication date: 1995-06-07
Anticipated expiration: 2010-06-07
Also published as: JPS6262395A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、入力される信号に種々のエフエクトを付与
して出力するエフエクト装置に関する。

〔発明の背景〕

従来より楽器音に対し種々のエフェクト（効果）を付与
して、原音とは異なる音響を得るようにした所謂エフェ
クターが種々開発されている。近年では、特に、ディジ
タルメモリを備え、これに波形信号を書込み、所定遅延
時間経過後に読み出して出力するデジタルディレイ装置
が開発されているが、この装置では単に入力信号を遅延
させて出力するだけであるから、効果としては今一つ単
調なものになっている。

そこで、多様な効果を与える態様として、一旦、効果を
付与した信号を再度デジタルメモリに記録し、所謂オー
バダビングを行って繰り返し効果を付与するエフェクタ
が待望されている。

〔発明の目的〕

この発明は、上述した事情に鑑みてなされたもので、上
述したオーバーダビング処理を実現し、これによって極
めて多様な音色変化を伴うディレイ効果を発生し、従来
成し得なかった新規な効果音を生成しエフエクト装置を
提供するとを目的としている。

〔発明の要点〕

この発明は、上述した目的を達成するためになされたも
ので、一旦、波形記憶手段に書込んだ波形信号を読み出
してチャンネル遅延を与え、これにフィルタリングを施
した後に合成した帰還波形を再度、入力波形と加え合わ
せて波形記憶手段に記録する、所謂オーバーダビング処
理を実現し、このオーバダビング処理によって、極めて
多様な音色変化を伴うディレイ効果を発生でき、従来成
し得なかった新規な効果音を生成することを要点とす
る。

〔実施例〕

以下、本発明を、外音信号をPCM（Pulse Coded Modulat
ion）などの変調を行なつてデジタル記録し、それをキ
ーボード楽器の音源信号として用いることができ所謂サ
ンプリング機能を有する電子楽器を用いて構成した一実
施例につき説明する。

第１図は、本実施例の回路構成を示し、入力信号（IN）
は、入力アンプ１にて適宜増幅された後、アナログ加算
回路２に供給され、フイルター３に供給されて不要な高
域成分を適当に除去された後、サンプル・ホールド回路
（S/H）５にて適当なサンプリング周波数で、サンプリ
ングされた後A/D変換器６に供給される。A/D変換器６で
は、入力するアナログ信号を対応するデジタル信号に変
換し、発音制御部８に供給する。

この発音制御部８は、例えば４つの波形読出・書込チャ
ンネルを備え、夫々独立的に波形メモリ７に対する波形
信号の書込みまたは読出しができる。

この発音制御部８は、マイクロコンピュータ等からなる
CPU9からの制御に基づき動作するようになつており、そ
の詳細は後述するが、この発音制御部８の４つの波形読
出・書込チャンネルに対応して時分割的に最大４音に対
応するデジタル信号が、波形メモリ７から読出されて、
D/A変換器10に時分割的に印加され、しかる後、サンプ
ル・ホールド回路（S/H）11a〜11dに供給される。

このサンプル・ホールド回路11a〜11dは、後述するよう
なタイミング信号t₁〜t₄によつて、各時分割処理チャン
ネル時間毎に、サンプリング動作を行う。

そして、このサンプル・ホールド回路11a〜11dにホール
ドされた電圧信号は、VCF（電圧制御型フイルタ）12a〜
12dに、対応して供給される。この夫々のVCF12a〜12dに
は、後述する電圧信号FCV1〜FCV4が供給され、この電圧
信号FCV1〜FCV4に従つて、夫々独立的にフイルタリング
処理が成される。即ち、各電圧信号FCV1〜FCV4によつ
て、例えばカツトオフ周波数が可変され、VCF12a〜12d
の夫々の出力は周波数特性が異なるようになる。

そして、このVCF12a〜12dは、VCA（電圧制御型増幅器）
13a〜13dへフイルタリング後のアナログ波形信号を送出
する。

このVCA13a〜13dは、供給される制御電圧信号ACV1〜ACV
4により独立的にその増幅率が制御され、VCF12a〜12dよ
り供給される波形信号に対する出力レベル、あるいは音
量エンベロープが決定される。

そして、このVCA13a〜13dの出力信号は夫々各チャンネ
ルの出力OUT1〜OUT4として、外部に送出され、適宜増幅
された後音響信号として放音されることになる。また、
このVCA13a〜13dの出力は、アナログ加算回路14に供給
され、ミツクスされて、ミツクス出力OUTMIXとして、外
部にとり出すことも可能となつている。

また、上述した第４チャンネルに対応するVCF12dの出力
と、アナログ加算回路14の出力とは、上述したCPU9から
の制御信号に従つて切換動作をするアナログスイツチ15
に供給される。

このアナログスイツチ15は、VCF12dの出力と、アナログ
加算回路14の出力とを選択して、VCA（電圧制御型増幅
器）16に供給する。

VCA16では、供給される制御電圧信号ACV0に応じて増幅
し、上述したアナログ加算回路２にフイードバツクして
供給するようになる。

従つて、入力アンプ１を介して供給される外音信号と、
波形メモリ７を読出して得られる波形信号とをこのアナ
ログ加算回路２にて混合して、再度、波形メモリ７に供
給することができ、いわゆるオーバーダビング機能を本
実施例では実現することが可能となる。なお、オーバー
ダビングをしないときは、VCA16に対する電圧制御信号A
CV0をゼロレベルに設定する。

図中符号４は、演奏鍵や各種制御スイツチを有するキー
ボードと、各種状態表示を行う液晶表示パネル等とから
なるキーボード・表示部であつて、CPU9とこのキーボー
ド・表示部４とはデータの授受を行う。

また、このCPU9は、ソフト処理によつて、上述した各制
御信号FCV1〜FCV4,ACV1〜ACV4,ACV0（以下総称して制御
信号CVとする。）を、発生するためにデジタル信号をD/
A変換器群17に供給し、夫々の電圧信号に変換せしめ
る。

このD/A変換群17は、制御信号CVの個数に対応する個数
のD/A変換器を有していてもよく、あるいは、ひとつのD
/A変換器を時分割的に使用し、サンプル・ホールド回路
と組合せて、必要な個数の制御信号CVを得てもよい。

次に、発音制御部８の詳細回路構成を第２図を用いて説
明する。

A/D変換器６から供給されるデジタル信号は、ゲート81
を介して、波形メモリ７に供給されるほか、ゲート82を
介してD/A変換器10へ送出される。

上述のゲート81に対しては、CPU9が発生する制御指令に
基づき、この発音制御部８内部の図示しない制御回路か
ら発生するリードライト信号R/が供給されて、開閉制
御がなされる。

即ち、波形メモリ７に波形信号を書込む場合はこのゲー
ト81は開成され、波形メモリ７から波形信号を読出す場
合は、このゲート81は閉成される。

また、上記ゲート82には、制御回路からの制御信号に基
づき開閉信号発生装置83からのゲート信号Gateが与えら
れ、上記ゲート81を介して供給されるデジタル信号を出
力する場合、もしくは波形メモリ７から読出されたデジ
タル信号を出力する場合に限り、このゲート82は開成さ
れ、その他の場合は、このゲート82は閉成されて、その
出力はゼロレベルに設定される。

第２図中符号84は、４段の所定ビツト数からなるシフト
レジスタから構成されたアドレスレジスタであり、後述
するマスタークロツクφ_Sで、シフト動作が行われる。
そして、このアドレスレジスタ84は、４チヤンネルのア
ドレスレジスタとして時分割的に動作することになり、
その最終段の内容は、波形メモリ７に対しアドレスデー
タとして供給され、上述したゲート81を介して入力する
波形信号を、リードライト信号R/がLowレベルのとき
に限り、当該メモリアドレスに書込み、また波形メモリ
７から、上記リードライト信号R/がHighレベルのとき
に、デジタル信号を当該メモリアドレスから読出すよう
になる。

また、上記アドレスレジスタ84の内容は、ゲート85に供
給されるほか、開閉信号発生装置83、制御回路に供給さ
れる。

上記ゲート85を介したアドレス信号は、加算器86に供給
され、必要に応じてアドレス歩進を行うべく加減算が実
行された後、アドレスレジスタ84にフイードバツクされ
る。

また、この加算器86には、ゲート87を介して、制御回路
からイニシヤルアドレス（CA）が供給される。

即ち、ゲート85にはロード信号▲▼が直接供給さ
れ、ゲート87には、インバータ88を介して反転されて与
えられ、ロード信号▲▼がLowレベルであれば、制
御回路からのイニシヤルアドレス（CA）がゲート87が開
成することにより加算器86に供給され、一方上記ロード
信号▲▼がHighレベルであれば、ゲート85が開成し
て、アドレスレジスタ84からの内容が加算器86に供給さ
れる。

上記加算器86には、クロツク発生回路89からクロツク信
号が与えられ、音階周波数に従つて波形メモリ７からデ
ジタル信号を読出す際は、制御回路からのピツチデータ
に応じたレートでクロツク信号が加算器86に与えられる
が、エフエクタ装置として本実施例が機能するときは、
常時クロツク信号が、このクロツク発生回路89から発生
し、加算器86に供給されることになる。

第３図は、波形メモリ７のエリア分割の状態を示してお
り、例えばＮ個の波形情報が可変長で記録できるように
なつている。

次に、本実施例の動作につき説明する。第４図は、発音
制御部８の複数チヤンネルの時分動処理状態と、サンプ
ルホールド回路11a〜11dに供給するタイミング信号t₁〜
t₄との関係を示しており、上述したように、本実施例で
は４つの波形読出・書込チヤンネルを時分割構成で実現
しており、各波形読出・書込チヤンネル毎に、読出し
（リード）処理を行うか、書込み（ライト）処理を行う
かを選択的に指定できるようになつていて、第４図に示
す状態では、チヤンネル１（ch1）の処理によつて波形
メモリ７に、フイルター３、サンプル・ホールド回路
５、A/D変換器６を介して得られる波形信号を書込むよ
うになつており、その他のチヤンネル２〜４（ch2〜
４）は、波形メモリ７から、所定エリアのデジタル波形
信号を読出すことが可能となつている。

また、上述したタイミング信号t₁〜t₄は、夫々のチヤン
ネル（ch1〜４）に対応する時間に、highレベルをとる
ようになつていて、各チヤンネル時間でD/A変換器10か
ら出力するアナログ波形信号を、サンプル・ホールド回
路11a〜11dにて、サンプリングし、以降ホールドするよ
うになる。

また、発音制御部８の各波形読出・書込チヤンネルは、
独立的にリード・ライトするエリアを指定できるように
なつていて、例えば、チヤンネル２、３、４で、第３図
のトーン１、２、３を読出し、それをVCF12b〜12d、VCA
13b〜13dにて処理制御し、アナログ加算回路14、スイツ
チ15、VCA16を介して、アナログ加算器２へ供給し、必
要に応じて外部音信号とミキシングした後、サンプル・
ホールド回路５、A/D変換器６を介して入力させ、チヤ
ンネル１の処理によつて、トーンＮとして、再び波形メ
モリ７に記録する、即ちオーバーダビング処理を行わせ
ることも可能である。

また、CPU9からアナログスイツチ15に対し、切換信号を
送出して、チヤンネル４の処理によつて波形メモリ７か
ら読出された波形信号をサンプル・ホールド回路11d、V
CF12dを介して、更にVCA16に印加するようにし、このよ
うにして得られる波形信号を、アナログ加算回路２へ供
給し、以下上述したのと同様にして外部音信号とミキシ
ングした後、波形メモリ７の所定エリアに書込むように
することもできる。

次に、本実施例を、エフエクト装置として使用した場合
の動作につき第５図及び第６図を参照して説明する。

先ず、この動作を行うための波形メモリ７の使用領域
は、第６図に示すとおりアドレスｎからｍまでとする
と、発音制御部８内の制御回路は、第２図に示すアドレ
スレジスタ84に対し、イニシヤルアドレスとしてチヤン
ネル１（ch1）にあつてはｎ、チヤンネル２（ch2）にあ
つてはｎ−１、チヤンネル３（ch3）にあつてはｎ−
３、チヤンネル４（ch4）にあつてはｎ−６を入力す
る。

即ち、第５図に示すように、チヤンネル１〜４の１サイ
クル間、ロード信号▲▼をLowレベルにセツトし、
イニシヤルアドレス（CA）として、チヤンネル１につい
てはｎ−１、チヤンネル２についてはｎ−２、チヤンネ
ル３についてはｎ−４、チヤンネル４についてはｎ−７
を入力し、加算器86で＋１処理をして、上述した夫々の
値をアドレスデータとして設定する。

そして、チヤンネル１を、A/D変換器６からのデジタル
信号を波形メモリ７に順次書込む処理を行うように、上
記リードライト信号R/をLowレベルに設定し、その他
のチヤンネル２〜４は、波形メモリ７からチヤンネル１
にて波形メモリ７に直前に書込んだデジタル信号を読出
す処理を行うように、上記リードライト信号R/をHigh
レベルに設定する。

また、開閉信号発生装置83からは、チヤンネル１のタイ
ミングでは、常に上記ゲート82を開成するゲート信号Ga
teを発生し、その他のチヤンネル２〜４では、アドレス
レジスタ84が、第６図に示すアドレスｎ以降を指定する
ようになつたときにはじめて、ゲート82を開成するよう
にする。

その結果、波形メモリ７には、チヤンネル１の動作によ
つて第６図に示すように波高値ｆ（ｎ）、ｆ（n⁺¹）、
ｆ（n⁺²）、……が書込まれてゆくと共に、そのデータ
は、ゲート82を介して、D/A変換器10に供給され、サン
プル・ホールド回路11a、VCF12a、VCA13aを介して音響
信号に変換され、放音出力されることになる。

また、チヤンネル２においては、第５図に示すとおりチ
ヤンネル１の動作によつて波形メモリ７に書込まれたデ
ジタル信号を４チヤンネル時間デイレイかけて、即ち1T
（Ｔ＝４×チヤンネル時間）おくれて、波形メモリ７か
ら読出し、同様にチヤンネル３においては、3Tデイレイ
かけて読出し、チヤンネル４においては6Tデイレイかけ
て読出すようになる。

即ち、各チヤンネル２〜４はイニシヤルアドレス（CA）
として設定した差の値だけ、時間的にずれて第６図に示
す波高値に対応するデジタル信号をD/A変換器10に送出
する。

その結果、チヤンネル２〜４の波形信号は、VCF12b〜12
d、VCA13b〜13dを介して、出力され、原音であるチヤン
ネル１の波形信号とは別の音色・音量制御をして音響出
力とすることもできる。

以下、チヤンネル１が、A/D変換器６を介して供給され
る波形信号を波形メモリ７に書込み、それをチヤンネル
２では時間を1Tずらせて、チヤンネル３では時間を3Tず
らせて、チヤンネル４では時間を6Tずらせて夫々波形メ
モリ７から読出し、４個の音を同時発生してゆき、第６
図の波形メモリ７のアドレスｍに、アドレスデータが到
達すれば、イニシヤルアドレスをｎ−１として再入力し
て、チヤンネル１では波形メモリ７のアドレスｎから再
度新たな波形信号を書込み、且つそれをチヤンネル２〜
４は読出すようにすれば継続して、長時間の演奏に供し
得るようになる。

なお、上記説明では、４チヤンネル全てを動作させて、
４音同時生成を可能としたが、それよりも少ないチヤン
ネルを選択的に動作させて、原音と１乃至複数のデイレ
イがかかつた音とを出力するようにしてもよい。

また、上記説明では、チヤンネル２、３、４のチヤンネ
ル１に対するデイレイ時間は、1T、3T、6Tとしたが、キ
ーボード・表示部４にて夫々指定可能である。

以上のように、本実施例においては、複数の波形読出・
書込チヤンネルを用いて、波形メモリ７に波形信号を書
込みながら、それを夫々所定時間ずつデイレイして読出
し、それを原音である波形信号と合成して出力し、しか
も各波形読出・書込チヤンネル毎にVCF12a〜12dにて音
色を可変制御したから、多様なデイレイ効果を実現でき
る。

また、各波形読出・書込チヤンネル毎に、VCA13a〜13d
を用いて独立的に、音量あるいは音量エンベロープを可
変制御して発生するようにしたから、更に効果的な音響
を得ることができる。

なお、上述した実施例にあつては、VCF12a〜12d、VCA13
a〜13dによつて音色と音量とを可変制御するようにした
が、更にその他の処理を波形信号に施してもよい。

また、発音制御部８の回路構成としては、上記実施例の
ように時分割により複数の波形読出・書込チヤンネルを
構成するもののほか、別個のハードウエアで、つまりチ
ヤンネル数分同じ回路構成のものを使用して、複数の波
形読出・書込チヤンネルを設けるものであつてもよい。

更に、複数のチヤンネルのうち、特定のチヤンネルを、
波形メモリ７に波形信号を書込む書込専用のチヤンネル
とし、そのほかのチヤンネルを、波形メモリ７から波形
信号を読出す読出専用のチヤンネルとしてもよい。本発
明での「波形読出・書込チヤンネル」とは、読出しと書
込みいずれか一方のみ、あるいは双方の動作を可能とし
たチヤンネルのいずれも意味するものである。

また、上記実施例は、サンプリング機能を有する電子楽
器に本発明を適用したものであつたが、本発明は専用の
回路構成をもつエフエクト装置として実現することがで
きることは勿論のことである。

〔発明の効果〕この発明によれば、読出し・書込み手段が、複数の読出
し・書込みチャンネルの内、少なくとも１つのチャンネ
ルに加算手段から供給される波形信号を波形記憶手段に
書込むとともに出力し、一方、残りのチャンネルではこ
の書込まれた波形信号を波形記憶手段から読み出して出
力するから、書込み・読出しされる波形信号間にチャン
ネル遅延が付与される。なお、ここで言うチャンネル遅
延とは、先のチャンネルタイミングで書込まれた波形信
号を次のチャンネルタイミングで読み出した時の時間遅
れを指す。こうしたチャンネル遅延が付与された波形信
号は、フイルタリング手段を介して各チャンネル毎のフ
イルタリングが施され、この後、合成手段がこれらフイ
ルタリング出力を合成する。選択手段は、フイルタリン
グ手段から択一抽出した所定抽出のフイルタリング出力
と、合成手段の出力とのいずれかを選択し、これを帰還
波形として加算手段へ帰還入力する。

この結果、一旦、波形記憶手段に書込んだ波形信号を読
み出してチャンネル遅延を与え、これにフイルタリング
を施した後に合成した帰還波形を再度、入力波形と加え
合わせて波形記憶手段に記録する、所謂オーバーダビン
グ処理が実現し、これにより、極めて多様な音色変化を
伴うデイレイ効果を発生でき、従来成し得なかった新規
な効果音を生成することができる。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその全体回路
構成図、第２図は発音制御部８の詳細回路構成図、第３
図は、波形メモリ７の分割使用状態図、第４図は本実施
例の基本的動作の説明図、第５図は、エフエクト装置と
して動作させたときのタイムチヤートを示す図、第６図
は、第５図の動作状態を説明するための図である。６……A/D変換器、７……波形メモリ、８……発音制御
部、９……CPU、10……D/A変換器、12a〜12d……VCF、1
3a〜13d……VCA、81,82,85,87……ゲート、84……アド
レスレジスタ、86……加算器。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−97395（ＪＰ，Ａ) 特開昭62−65085（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】外部より入力される入力波形と帰還入力さ
れる帰還波形とを加算して波形信号を発生する加算手段
と、前記波形信号を記憶する波形記憶手段と、複数の読出し・書込みチャンネルを備え、この複数の読
出し・書込みチャンネルの内、少なくとも１つのチャン
ネルに前記加算手段から供給される波形信号を前記波形
記憶手段に書込むとともに出力し、残りのチャンネルで
は書込まれた波形信号を前記波形記憶手段から読み出し
て出力する読出し・書込み手段と、前記読出し・書込み手段から出力される波形信号を、前
記複数の読出し・書込みチャンネル毎に独立してフイル
タリングを施し、これらチャンネル毎のフイルタリング
出力を発生するフイルタリング手段と、前記各チャンネル毎のフイルタリング出力を合成する合
成手段と、前記フイルタリング手段から択一抽出した所定チャンネ
ルのフイルタリング出力と、前記合成手段の出力とのい
ずれか一方を選択し、これを前記帰還波形として前記加
算手段へ帰還入力する選択手段とを具備することを特徴とするエフエクト装置。