JPS5937837B2 - 電子楽器におけるキ−コ−ド検出回路 - Google Patents
電子楽器におけるキ−コ−ド検出回路Info
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- JPS5937837B2 JPS5937837B2 JP51114505A JP11450576A JPS5937837B2 JP S5937837 B2 JPS5937837 B2 JP S5937837B2 JP 51114505 A JP51114505 A JP 51114505A JP 11450576 A JP11450576 A JP 11450576A JP S5937837 B2 JPS5937837 B2 JP S5937837B2
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Description
【発明の詳細な説明】
本発明は閉成されたキースイツチに対応し走査時間を短
縮させたキーコード信号を検出するキーコード検出回路
に関するものである。
縮させたキーコード信号を検出するキーコード検出回路
に関するものである。
従来、電子楽器の鍵盤のように多数のキースイツチを有
する装置において、スイツチの開閉にともなう情報を所
要の回路に転送する場合、各スイツチと回路間を直接結
線しようとすると、配線量はぼう大なものとなり不経済
である。
する装置において、スイツチの開閉にともなう情報を所
要の回路に転送する場合、各スイツチと回路間を直接結
線しようとすると、配線量はぼう大なものとなり不経済
である。
また半導体集積回路等を利用しようとした場合ピン数が
多くなりすぎこのままでは利用は困難である。現在この
ような点に鑑み、すべてのスィツチを所定時間で走査し
、走査に応じた時間列につきオンされたキースイツチに
対応する時点において、パルスを発生させ、多数のスイ
ツチと所要の回路間の結線を節約する方式が考えられて
いる。
多くなりすぎこのままでは利用は困難である。現在この
ような点に鑑み、すべてのスィツチを所定時間で走査し
、走査に応じた時間列につきオンされたキースイツチに
対応する時点において、パルスを発生させ、多数のスイ
ツチと所要の回路間の結線を節約する方式が考えられて
いる。
たとえば各キースイツチを時分割に走査することによつ
てオンされたスイツチの情報をＴＤＭ（時分割変調）信
号またはＰＣＭ（パルス符号変調）信号として送るキー
コード多重方式が一般に用いられている。しかしながら
全キースイツチを走査するための時間は固定されてしま
うため、オンされているキースイツチが少ない場合等で
も固定された走査時間が必要であるから無駄が生ずる。
通常の鍵盤楽器の演奏において同時にオンされるキース
イツチの数は両手と足を考えて１１鍵である。
てオンされたスイツチの情報をＴＤＭ（時分割変調）信
号またはＰＣＭ（パルス符号変調）信号として送るキー
コード多重方式が一般に用いられている。しかしながら
全キースイツチを走査するための時間は固定されてしま
うため、オンされているキースイツチが少ない場合等で
も固定された走査時間が必要であるから無駄が生ずる。
通常の鍵盤楽器の演奏において同時にオンされるキース
イツチの数は両手と足を考えて１１鍵である。
いま１プロツクを１オクターブ単位で考えるとすると片
手で２オクターブ以上を押鍵することは不可能でありこ
れより５プロツクが同時に占有される最大数である。従
つて鍵盤スイツチを複数プロツクに別けて走査し１つで
もオンされたスイツチがあればそのプロツクで走査を停
止してオンスイツチを検出する。オンスイツチがないプ
ロツクは通過するからオンされたスイツチ情報を得るた
めの１走査の時間を短縮することができる筈である。本
発明の目的は上述の主旨に従い走査時間を短縮するよう
に発生させたキーコード発生回路よりのキーコード発生
信号に適合したキーコード検出回路を提供することであ
る。
手で２オクターブ以上を押鍵することは不可能でありこ
れより５プロツクが同時に占有される最大数である。従
つて鍵盤スイツチを複数プロツクに別けて走査し１つで
もオンされたスイツチがあればそのプロツクで走査を停
止してオンスイツチを検出する。オンスイツチがないプ
ロツクは通過するからオンされたスイツチ情報を得るた
めの１走査の時間を短縮することができる筈である。本
発明の目的は上述の主旨に従い走査時間を短縮するよう
に発生させたキーコード発生回路よりのキーコード発生
信号に適合したキーコード検出回路を提供することであ
る。
前記目的を達成するため、本発明のキーコード検出回路
は鍵スイツチを複数のプロツクに分割し該プロツク内の
閉成されている鍵の数によつて定まるフレームを有しこ
のフレームの同期信号と鍵の閉成時にキーコード信号を
発生する鍵盤何路、該キーコード信号を選択記憶する複
数のキーコード記憶回路、キーコード信号とキーコード
記憶回路の内容とを比較し一致を検出する複数の一致検
出回路、前記キーコード記憶回路の内容の有無を検出す
る複数の内容有無検出回路、すべての一致検出回路のう
ち一致信号が出力されないものがある場合内容有無検出
回路よりの信号により内容無のチヤンネルを検出し定め
られた優先順位に基づいてキーコード信号を前記キーコ
ード記憶回路に記憶させる優先選択回路、および前記フ
レーム信号に同期して前記一致検出回路よりの一致信号
が発生した場合、楽音エンベロープのリリース状態を設
定するため鍵の開成後のリリースを検出する複数のリリ
ース検出回路とを具えたことを特徴とするものである。
は鍵スイツチを複数のプロツクに分割し該プロツク内の
閉成されている鍵の数によつて定まるフレームを有しこ
のフレームの同期信号と鍵の閉成時にキーコード信号を
発生する鍵盤何路、該キーコード信号を選択記憶する複
数のキーコード記憶回路、キーコード信号とキーコード
記憶回路の内容とを比較し一致を検出する複数の一致検
出回路、前記キーコード記憶回路の内容の有無を検出す
る複数の内容有無検出回路、すべての一致検出回路のう
ち一致信号が出力されないものがある場合内容有無検出
回路よりの信号により内容無のチヤンネルを検出し定め
られた優先順位に基づいてキーコード信号を前記キーコ
ード記憶回路に記憶させる優先選択回路、および前記フ
レーム信号に同期して前記一致検出回路よりの一致信号
が発生した場合、楽音エンベロープのリリース状態を設
定するため鍵の開成後のリリースを検出する複数のリリ
ース検出回路とを具えたことを特徴とするものである。
以下本発明を実施例につき詳述する。
まず、本発明を適用する新規な構成の電子楽器の一例の
概要を説明し、次にその一部の構成として本発明のキー
コード検出回路の詳細な実施例につき説明する。
概要を説明し、次にその一部の構成として本発明のキー
コード検出回路の詳細な実施例につき説明する。
本発明を適用する電子楽器は音色制御装置によつて要求
される楽音波形データを計算し合成波形を得て、これを
キースイツチ閉成に伴なう読出し周波数で読出すことに
より楽音を発生するデジタル方式の電子楽器である。
される楽音波形データを計算し合成波形を得て、これを
キースイツチ閉成に伴なう読出し周波数で読出すことに
より楽音を発生するデジタル方式の電子楽器である。
第１図は本発明を適用する電子楽器の全体構成を示す基
本プロツク図である。
本プロツク図である。
同図において、鍵盤４よりのキースイツチ閉成に伴なう
鍵情報をキーコード発生回路５によつて発生する。キー
コード発生回路５においては鍵盤スイツチを複数のプロ
ツクに別け、プロツク内における１つ以上のキースイツ
チが閉成された場合、そのプロツク内におけるキースイ
ツチのオン状態を検出するとともに検出プロツクにより
１フレームを構成した可変フレーム方式によつて走査を
行なつており、キーコード信号ＫＣＤおよびフレーム同
期信号ＥＰが発生される。キーコード検出回路６は同時
最大発音数に相当する数のチヤンネル回路６（ＣＨｌ）
，６（ＣＨ２），・・・・・・６（ＣＨｎ）より成り、
前述のキーコード信号ＫＣＤおよびフレーム同期信号Ｅ
Ｐによつてキーコード検出回路６が先に捕獲しているキ
ーコード信号ＫＣＤであるか否か、またキースイツチが
開成されたか否かを検出し、共通論理回路７に与える。
共通論理回路７においては、そのキーコード信号ＫＣＤ
を捕獲するか否かの判断をするとともに、補獲する場合
そのチヤンネルを指定する信号をキーコード検出回路６
に供給する。捕獲を指定されたチヤンネルのキーコード
検出回路６ではそのキーコード信号ＫＣＤを捕獲すると
ともに、エンベロープカウンタ回路８のカウントを開始
し、マスタクロツク発生回路１よりのマスタクロツクＭ
Ｃによつて動作する順序パルス発生回路２より発生され
る対応するチヤンネルパルスＣＨｐｎにより時分割され
、バスラインを介してエンベロープ発生回路８に供給さ
れる。エンベロープ発生回路８ではエンベロープ用マス
タクロツクＭＣ／によつて常時読出されるエンベロープ
データを該カウント値によつて対応するエンベロープデ
ータを計算し、エンベロープ波形を得る。楽音波形のア
タツク、デイケイ、サステイン状態における状態転移は
エンベロープ発生回路８に与えられる設定値によつて制
御される。またキースイツチ開成に伴なうリリースすな
わち開成状態への転移はフレーム同期信号ＥＰとキーコ
ード信号ＫＣＤによつてキーコード検出回路６において
行なわれ、エンベロープ発生回路８に供給され、またリ
リース状態に伴なうデータを計算することによつて実施
される。
鍵情報をキーコード発生回路５によつて発生する。キー
コード発生回路５においては鍵盤スイツチを複数のプロ
ツクに別け、プロツク内における１つ以上のキースイツ
チが閉成された場合、そのプロツク内におけるキースイ
ツチのオン状態を検出するとともに検出プロツクにより
１フレームを構成した可変フレーム方式によつて走査を
行なつており、キーコード信号ＫＣＤおよびフレーム同
期信号ＥＰが発生される。キーコード検出回路６は同時
最大発音数に相当する数のチヤンネル回路６（ＣＨｌ）
，６（ＣＨ２），・・・・・・６（ＣＨｎ）より成り、
前述のキーコード信号ＫＣＤおよびフレーム同期信号Ｅ
Ｐによつてキーコード検出回路６が先に捕獲しているキ
ーコード信号ＫＣＤであるか否か、またキースイツチが
開成されたか否かを検出し、共通論理回路７に与える。
共通論理回路７においては、そのキーコード信号ＫＣＤ
を捕獲するか否かの判断をするとともに、補獲する場合
そのチヤンネルを指定する信号をキーコード検出回路６
に供給する。捕獲を指定されたチヤンネルのキーコード
検出回路６ではそのキーコード信号ＫＣＤを捕獲すると
ともに、エンベロープカウンタ回路８のカウントを開始
し、マスタクロツク発生回路１よりのマスタクロツクＭ
Ｃによつて動作する順序パルス発生回路２より発生され
る対応するチヤンネルパルスＣＨｐｎにより時分割され
、バスラインを介してエンベロープ発生回路８に供給さ
れる。エンベロープ発生回路８ではエンベロープ用マス
タクロツクＭＣ／によつて常時読出されるエンベロープ
データを該カウント値によつて対応するエンベロープデ
ータを計算し、エンベロープ波形を得る。楽音波形のア
タツク、デイケイ、サステイン状態における状態転移は
エンベロープ発生回路８に与えられる設定値によつて制
御される。またキースイツチ開成に伴なうリリースすな
わち開成状態への転移はフレーム同期信号ＥＰとキーコ
ード信号ＫＣＤによつてキーコード検出回路６において
行なわれ、エンベロープ発生回路８に供給され、またリ
リース状態に伴なうデータを計算することによつて実施
される。
キーコード検出回路６に捕獲されたキーコード信号ＫＣ
Ｄの内ノート信号ＮＣはその対応するチヤンネルパルス
によつて時分割さ減、ノートクロツク発生回路３に与え
られる。ノートクロツク発生回路３は１２個のノートに
対応したノートクロツク発生器を具えており、マスタク
ロツクＭＣによつて各ノートに対応する信号Ｂ。−Ｂｌ
Ｏを発生している。与えられたノート信号ＮＣはデコー
ドされ、そのノート信号ＮＣに対応するノート発生器に
振り分けられ、ゲート回路をオンしてバスラインを介し
てオクターブ周波数選択回路９においてはオクターブ信
号０Ｃによつてノート信号発生回路３よりの信号ＢＯ−
ＢｌＯを選択し主記憶回路（１）１０，（）１１ヘアド
レス読出し信号（ＡＤＤＯ−ＡＤＤ４）Ｒを入力し、波
形補正回路１４に補正制御信号（ＡＤＤ７Ｏ〜ＡＤＤ′
５）を入力する。楽音波形計算回路１３においては、同
期検出回路１２よりの信号を受け各ドローバスイツチ、
タブレツトスイツチのオンされているキースイツチを検
出し対応する波形データを主記憶回路（１）１０，（）
１１より検出するとともに読出し、順次新しい楽音合成
波形を計算し、サンプリング点における楽音波形の振幅
値Ｄ１と差分値Ｄ２と差分値の正負を示すサインビツト
Ｄ３をアドレス書込み信号（ＡＤＤＯ−ＡＤＤ４）Ｗに
より、同期検出回路１２によつて指定される主記憶回路
（１）１０，（）１１のどちらかに書込みを行なう。
Ｄの内ノート信号ＮＣはその対応するチヤンネルパルス
によつて時分割さ減、ノートクロツク発生回路３に与え
られる。ノートクロツク発生回路３は１２個のノートに
対応したノートクロツク発生器を具えており、マスタク
ロツクＭＣによつて各ノートに対応する信号Ｂ。−Ｂｌ
Ｏを発生している。与えられたノート信号ＮＣはデコー
ドされ、そのノート信号ＮＣに対応するノート発生器に
振り分けられ、ゲート回路をオンしてバスラインを介し
てオクターブ周波数選択回路９においてはオクターブ信
号０Ｃによつてノート信号発生回路３よりの信号ＢＯ−
ＢｌＯを選択し主記憶回路（１）１０，（）１１ヘアド
レス読出し信号（ＡＤＤＯ−ＡＤＤ４）Ｒを入力し、波
形補正回路１４に補正制御信号（ＡＤＤ７Ｏ〜ＡＤＤ′
５）を入力する。楽音波形計算回路１３においては、同
期検出回路１２よりの信号を受け各ドローバスイツチ、
タブレツトスイツチのオンされているキースイツチを検
出し対応する波形データを主記憶回路（１）１０，（）
１１より検出するとともに読出し、順次新しい楽音合成
波形を計算し、サンプリング点における楽音波形の振幅
値Ｄ１と差分値Ｄ２と差分値の正負を示すサインビツト
Ｄ３をアドレス書込み信号（ＡＤＤＯ−ＡＤＤ４）Ｗに
より、同期検出回路１２によつて指定される主記憶回路
（１）１０，（）１１のどちらかに書込みを行なう。
書込み終了とともに、同期検出装置１２Ａ，１２Ｂの指
定される回路で、アドレス読出し信号（ＡＤＤＯ−ＡＤ
Ｄ４）Ｒよりキースイツチ閉成にともなう楽音周期の一
周期を検出し、順次新しい楽音波形の書込まれた主記憶
回路（１）１０，（）１１への読出しを開始する。新し
い楽音波形の書込まれた主記憶回路（１）１０，（）１
１への読出しが完了すると楽音波形計算回路１３によつ
て新しい楽音合成波形が計算され、現在読出しの行なわ
れていない主記憶回路（１）１０，（）１１のいずれか
への書込みを行なう。アドレス読出し信号（ＡＤＤＯ−
ＡＤＤ４）Ｒによつて読出された楽音波形は波形補正回
路１４に与えられる波形補正信号（ＡＤＤ′ｏ−ＡＤＤ
／，）によつて波形が補正され、ステツプノイズ周波数
が読出し周波数に関係なく常に一定とされて乗算回路１
５に与えられる。
定される回路で、アドレス読出し信号（ＡＤＤＯ−ＡＤ
Ｄ４）Ｒよりキースイツチ閉成にともなう楽音周期の一
周期を検出し、順次新しい楽音波形の書込まれた主記憶
回路（１）１０，（）１１への読出しを開始する。新し
い楽音波形の書込まれた主記憶回路（１）１０，（）１
１への読出しが完了すると楽音波形計算回路１３によつ
て新しい楽音合成波形が計算され、現在読出しの行なわ
れていない主記憶回路（１）１０，（）１１のいずれか
への書込みを行なう。アドレス読出し信号（ＡＤＤＯ−
ＡＤＤ４）Ｒによつて読出された楽音波形は波形補正回
路１４に与えられる波形補正信号（ＡＤＤ′ｏ−ＡＤＤ
／，）によつて波形が補正され、ステツプノイズ周波数
が読出し周波数に関係なく常に一定とされて乗算回路１
５に与えられる。
乗算回路１５においては、エンベロープ発生回路８より
のエンベロープ波形と乗算され、累積加算器１６に入力
される。全チヤンネルのキースイツチの閉成された楽音
波形にエンベロープが付加され、デジタルアナログ（Ｄ
Ａ）変換器１７によつてアナログ変換され、サウンドシ
ステム１８を介して放音される。第２図は第１図におけ
る本発明のキーコ一Ｎ爽出回路６を中心とした関連の深
いキーコード発生回路５、共通論理回路７およびエンベ
ロープ発生回路８を抽出した基本プロツク図を示す。
のエンベロープ波形と乗算され、累積加算器１６に入力
される。全チヤンネルのキースイツチの閉成された楽音
波形にエンベロープが付加され、デジタルアナログ（Ｄ
Ａ）変換器１７によつてアナログ変換され、サウンドシ
ステム１８を介して放音される。第２図は第１図におけ
る本発明のキーコ一Ｎ爽出回路６を中心とした関連の深
いキーコード発生回路５、共通論理回路７およびエンベ
ロープ発生回路８を抽出した基本プロツク図を示す。
キーコード発生回路５はマトリツクス回路に配置された
鍵盤４の複数のキースイツチを共通ライン別に複数のプ
ロツクに分けこれらの複数の共通ラインをリングカウン
タに並列に入力してクロツクによりリング状に走査し、
該プロツク内に１つ以上のキースイツチがオンされてい
た場合そのプロツクで走査を停止し、オンスイツチを優
先順位に従い優先検出回路により順次キーコード信号と
して検出され２進符号化してフレーム同期パルスと共に
出力される。
鍵盤４の複数のキースイツチを共通ライン別に複数のプ
ロツクに分けこれらの複数の共通ラインをリングカウン
タに並列に入力してクロツクによりリング状に走査し、
該プロツク内に１つ以上のキースイツチがオンされてい
た場合そのプロツクで走査を停止し、オンスイツチを優
先順位に従い優先検出回路により順次キーコード信号と
して検出され２進符号化してフレーム同期パルスと共に
出力される。
この走査ではオンスイツチがないプロツクは通過するか
らオンされたスイツチ情報を得るための１走査の時間は
オンスイツチのみを抽出することになる。また前述のよ
うに同時に占有されるプロツクの最大数は５プロツクで
あるから、これより本方式で走査に必要な最大時間はこ
のプロツクの数と最大押鍵数およびフレーム同期パルス
の和となり１走査に必要な時間を従来の全キースイツチ
を走査する時間に比し格段に短縮することができるもの
である。本発明はこのようなキーコード発生回路に適合
させたキーコード検出回路でありその特徴とする所も同
様の主旨である。第２図において、キーコード発生回路
５よりのキーコード信号（ＫＣＤ）およびフレーム同期
信号（ＥＰ）を各チヤンネルのキーコード検出回路６（
ＣＨｌ）〜６（ＣＨｎ）に与える。
らオンされたスイツチ情報を得るための１走査の時間は
オンスイツチのみを抽出することになる。また前述のよ
うに同時に占有されるプロツクの最大数は５プロツクで
あるから、これより本方式で走査に必要な最大時間はこ
のプロツクの数と最大押鍵数およびフレーム同期パルス
の和となり１走査に必要な時間を従来の全キースイツチ
を走査する時間に比し格段に短縮することができるもの
である。本発明はこのようなキーコード発生回路に適合
させたキーコード検出回路でありその特徴とする所も同
様の主旨である。第２図において、キーコード発生回路
５よりのキーコード信号（ＫＣＤ）およびフレーム同期
信号（ＥＰ）を各チヤンネルのキーコード検出回路６（
ＣＨｌ）〜６（ＣＨｎ）に与える。
キーコード検出回路６においては、キーコード発生回路
５よりのキーコード信号ＫＣＤがその複数チヤンネルに
捕獲されているか否かおよび捕獲されているチヤンネル
のキーコード信号の鍵が開成されたか否かを検出し、こ
の検出信号を共通論理回路７に与える。共通論理回路７
では各チヤンネルのキーコード検出回路６（ＣＨｌ）〜
６（ＣＨｎ）よりの信号によつて、キーコード信号ＫＣ
Ｄを捕獲するか否かの判断を行なうとともに捕獲する場
合その捕獲するチヤンネルを指示する。共通論理回路７
によつて捕獲を指示されたキーコード検出回路６ではキ
ーコード信号ＫＣＤを捕獲するとともに、順序パルス発
生回路２よりのチヤンネルに対応する順序パルス（ＣＨ
ｐｌ｛Ｈｐｎ）によつてエンベロープカウンタの計数を
開始し、この計数値を順序パルスによつて時分割し、バ
スラインを介してエンベロープ発生回路８に与える。
５よりのキーコード信号ＫＣＤがその複数チヤンネルに
捕獲されているか否かおよび捕獲されているチヤンネル
のキーコード信号の鍵が開成されたか否かを検出し、こ
の検出信号を共通論理回路７に与える。共通論理回路７
では各チヤンネルのキーコード検出回路６（ＣＨｌ）〜
６（ＣＨｎ）よりの信号によつて、キーコード信号ＫＣ
Ｄを捕獲するか否かの判断を行なうとともに捕獲する場
合その捕獲するチヤンネルを指示する。共通論理回路７
によつて捕獲を指示されたキーコード検出回路６ではキ
ーコード信号ＫＣＤを捕獲するとともに、順序パルス発
生回路２よりのチヤンネルに対応する順序パルス（ＣＨ
ｐｌ｛Ｈｐｎ）によつてエンベロープカウンタの計数を
開始し、この計数値を順序パルスによつて時分割し、バ
スラインを介してエンベロープ発生回路８に与える。
エンベロープ発生回路８においてはエンベロープ用マス
タクロツクＭＣ′によつてエンベロープを常時読出して
おり、エンベロープ発生回路８において前記計数値に対
応したデータをゲート回路を介して読出す。エンベロー
プ発生回路８に与えられる設定値Ｘの値に計数値が一致
した時、計数動作の停止をキーコード検出回路６に指示
する。これより一定の計数値がエンベロープ発生回路８
に与えられるため、一定のデータが読みつづけられる。
キーコード検出回路６よりキー開成が検出されると再び
計数動作を開始し計数値に対応するデータが読出される
。エンベロープ終了信号がエンベロープ発生回路８より
キーコード発生回路６に与えられると捕獲状態が解除さ
れ新しいキーコード信号ＫＣＤに備える。以上の動作に
より所要とするエンベロープ波形が読出されるとともに
、設定値Ｘを変化することによつてエンベロープ波形を
変化させることができる。
タクロツクＭＣ′によつてエンベロープを常時読出して
おり、エンベロープ発生回路８において前記計数値に対
応したデータをゲート回路を介して読出す。エンベロー
プ発生回路８に与えられる設定値Ｘの値に計数値が一致
した時、計数動作の停止をキーコード検出回路６に指示
する。これより一定の計数値がエンベロープ発生回路８
に与えられるため、一定のデータが読みつづけられる。
キーコード検出回路６よりキー開成が検出されると再び
計数動作を開始し計数値に対応するデータが読出される
。エンベロープ終了信号がエンベロープ発生回路８より
キーコード発生回路６に与えられると捕獲状態が解除さ
れ新しいキーコード信号ＫＣＤに備える。以上の動作に
より所要とするエンベロープ波形が読出されるとともに
、設定値Ｘを変化することによつてエンベロープ波形を
変化させることができる。
第３図および第４図は本発明の実施例の構成を示し、第
３図はキーコード検出回路６（ＣＨｌ）、第４図は優先
選択回路７′，７″より成る共通論理回路の説明図であ
る。
３図はキーコード検出回路６（ＣＨｌ）、第４図は優先
選択回路７′，７″より成る共通論理回路の説明図であ
る。
以下両図において、鍵の開閉状態により、（１）任意の
鍵が閉成された場合、（２）任意の鍵が閉成されさらに
他の鍵が閉成された場合、（３）閉成されていた鍵が開
成された場合、（４）すべてのチヤンネルが捕獲されて
いてさらに新しい鍵が閉成された場合についてその構成
につき動作を説明する。まず第１の任意の鍵が閉成され
た場合、第３図において、キーコード発生回路５よりの
キーコード信号ＫＣＤを“１”検出回路６−４に入力し
、まず最初に閉成されたキーコード信号により“１”を
ＡＮＤ回路６−５に与える。
鍵が閉成された場合、（２）任意の鍵が閉成されさらに
他の鍵が閉成された場合、（３）閉成されていた鍵が開
成された場合、（４）すべてのチヤンネルが捕獲されて
いてさらに新しい鍵が閉成された場合についてその構成
につき動作を説明する。まず第１の任意の鍵が閉成され
た場合、第３図において、キーコード発生回路５よりの
キーコード信号ＫＣＤを“１”検出回路６−４に入力し
、まず最初に閉成されたキーコード信号により“１”を
ＡＮＤ回路６−５に与える。
一致回路６−１においてキーコード記憶回路６−２の内
容と閉成されたキーコード信号ＫＣＤとの比較により不
一致が検出され″０信を出力する。その結果、ＡＮＤ回
路６−５の出力ＥＱｌに″０１が与えられる。また他の
すべてのチヤンネルにおいて同時に検出が行なわれ、優
先選択回路７／の第４図に示すＮＯＲ回路７一１のすべ
ての入力ＥＱｌ〜ＥＱｎに″０”が与えられるため、Ａ
ＮＤ回路７一２に″１１を与える。ＡＮＤ回路７一２の
他の入力には″１７検出回路６−４よりの″１ゝが与え
られているため、優先選択回路７１における第１の記憶
回路ＦＦ（７一４−１〜７一４−Ｎ）の書込み信号とな
る。
容と閉成されたキーコード信号ＫＣＤとの比較により不
一致が検出され″０信を出力する。その結果、ＡＮＤ回
路６−５の出力ＥＱｌに″０１が与えられる。また他の
すべてのチヤンネルにおいて同時に検出が行なわれ、優
先選択回路７／の第４図に示すＮＯＲ回路７一１のすべ
ての入力ＥＱｌ〜ＥＱｎに″０”が与えられるため、Ａ
ＮＤ回路７一２に″１１を与える。ＡＮＤ回路７一２の
他の入力には″１７検出回路６−４よりの″１ゝが与え
られているため、優先選択回路７１における第１の記憶
回路ＦＦ（７一４−１〜７一４−Ｎ）の書込み信号とな
る。
第１の記憶回路ＦＦ（７一４−１〜７一４−Ｎ）の入力
信号として各チヤンネルのキーコード記憶回路６−２が
さらに記憶されているか否かを検出する。内容有無検出
回路６−３よりＢＷＳ，〜ＢＷＳｎ信号“０″がＮＯＴ
回路（７一３−１〜７一３一Ｎ）を介して与えられてい
るため、第１の記憶回路（７一４−１〜７一４−Ｎ）す
べてに″１″を書込む。第１の記憶回路（７一４−１〜
７一４−Ｎ）に書込まれた信号″１１はゲート（７一６
−１〜７一６−Ｎ）に与えられる。第２の記憶回路ＦＦ
（７一５−１〜７一５−Ｎ）の内容は“０”が記憶され
ているのでゲート回路７一６−１をオンするため、他の
ゲート回路（７一６−２〜７一６−Ｎ）はオフされる。
ＡＮＤ回路７一２よりの信号が遅延回路７一９を介して
与えられ、第２の記憶回路（７一５−１〜７一５−Ｎ）
の内記憶回路７一５−１の信号″１″の書込み時におい
て対応するチヤンネルのキーコード記憶回路６−２にラ
ツチパルス（Ｌ１〜Ｌｎ）を発生し、閉成されたキーコ
ード信号ＫＣＤを記憶させる。これにより優先選択回路
７′によつて定まるチヤンネルに閉成されたキーコード
信号ＫＣＤが記憶されたこととなる。次のフレームにお
いて、同一のキーコード信号ＫＣＤは、キーコード信号
がさらに記憶されたチヤンネルの一致回路６−１によつ
て一致信号“１″が出力され、ＡＮＤ回路６−５の出力
を“１“とするため、ＮＯＲ回路７一１より″１″が出
力されず優先選択回路７／が動作しないため、他のチヤ
ンネルにおいて同一のキーコード信号ＫＣＤを捕獲する
ことはない。
信号として各チヤンネルのキーコード記憶回路６−２が
さらに記憶されているか否かを検出する。内容有無検出
回路６−３よりＢＷＳ，〜ＢＷＳｎ信号“０″がＮＯＴ
回路（７一３−１〜７一３一Ｎ）を介して与えられてい
るため、第１の記憶回路（７一４−１〜７一４−Ｎ）す
べてに″１″を書込む。第１の記憶回路（７一４−１〜
７一４−Ｎ）に書込まれた信号″１１はゲート（７一６
−１〜７一６−Ｎ）に与えられる。第２の記憶回路ＦＦ
（７一５−１〜７一５−Ｎ）の内容は“０”が記憶され
ているのでゲート回路７一６−１をオンするため、他の
ゲート回路（７一６−２〜７一６−Ｎ）はオフされる。
ＡＮＤ回路７一２よりの信号が遅延回路７一９を介して
与えられ、第２の記憶回路（７一５−１〜７一５−Ｎ）
の内記憶回路７一５−１の信号″１″の書込み時におい
て対応するチヤンネルのキーコード記憶回路６−２にラ
ツチパルス（Ｌ１〜Ｌｎ）を発生し、閉成されたキーコ
ード信号ＫＣＤを記憶させる。これにより優先選択回路
７′によつて定まるチヤンネルに閉成されたキーコード
信号ＫＣＤが記憶されたこととなる。次のフレームにお
いて、同一のキーコード信号ＫＣＤは、キーコード信号
がさらに記憶されたチヤンネルの一致回路６−１によつ
て一致信号“１″が出力され、ＡＮＤ回路６−５の出力
を“１“とするため、ＮＯＲ回路７一１より″１″が出
力されず優先選択回路７／が動作しないため、他のチヤ
ンネルにおいて同一のキーコード信号ＫＣＤを捕獲する
ことはない。
次に第２の任意の鍵が閉成され、さらに他の鍵が閉成さ
れた場合である。
れた場合である。
すなわち新しいキーコード信号ＫＣＤが各チヤンネルの
一致回路６−１によつて比較され一致信号″０８を出力
し、ＮＯＲ回路７一１より″１１が出力される。ＡＮＤ
回路７一２を介して第１の記憶回路（７一４−１〜７一
４−Ｎ）の書込み信号として与えられる。第１の記憶回
路（７一４−１〜７一４−Ｎ）の入力信号としては各チ
ヤンネルの内容有無検出回路６−３よりのＢＷＳｌ〜Ｂ
ＷＳｎ信号がＮＯＴ回路（７一３−１〜７一３−Ｎ）を
介して与えられており、先にキーコード信号ＫＣＤを記
憶したチヤンネルの対応する入力信号は″０”である。
記憶回路７一４−１の入力信号が″Ｏ”と仮定する。こ
れより第１の記憶回路（７一４−１〜７一４一Ｎ）にお
いて、記憶回路７一４−１に″０８が、他のすべての記
憶回路（７一４−２〜７一４−Ｎ）に″１１が記憶され
る。これよりゲート回路７一６−１をオフし、ゲート回
路７一６−２をオンする。ゲート回路７一６−２がオン
されることにより、これ以下に配されたゲート回路（７
一６−３〜７一６−Ｎ）はオフとされ、遅延回路７一９
によつて遅延された書込み信号によつて第２の記憶回路
（７一５−１〜７一５−Ｎ）において、記憶回路７一５
−２に″１”を他のすべての記憶回路に″０１を書込む
。これにより記憶回路７一５一２の書込み時の信号によ
つて対応するチヤンネルのキーコード記憶回路６−２に
新しいキーコード信号ＫＣＤを書込む〇次に第３の閉成
されていた鍵が開成された場合について述べる。
一致回路６−１によつて比較され一致信号″０８を出力
し、ＮＯＲ回路７一１より″１１が出力される。ＡＮＤ
回路７一２を介して第１の記憶回路（７一４−１〜７一
４−Ｎ）の書込み信号として与えられる。第１の記憶回
路（７一４−１〜７一４−Ｎ）の入力信号としては各チ
ヤンネルの内容有無検出回路６−３よりのＢＷＳｌ〜Ｂ
ＷＳｎ信号がＮＯＴ回路（７一３−１〜７一３−Ｎ）を
介して与えられており、先にキーコード信号ＫＣＤを記
憶したチヤンネルの対応する入力信号は″０”である。
記憶回路７一４−１の入力信号が″Ｏ”と仮定する。こ
れより第１の記憶回路（７一４−１〜７一４一Ｎ）にお
いて、記憶回路７一４−１に″０８が、他のすべての記
憶回路（７一４−２〜７一４−Ｎ）に″１１が記憶され
る。これよりゲート回路７一６−１をオフし、ゲート回
路７一６−２をオンする。ゲート回路７一６−２がオン
されることにより、これ以下に配されたゲート回路（７
一６−３〜７一６−Ｎ）はオフとされ、遅延回路７一９
によつて遅延された書込み信号によつて第２の記憶回路
（７一５−１〜７一５−Ｎ）において、記憶回路７一５
−２に″１”を他のすべての記憶回路に″０１を書込む
。これにより記憶回路７一５一２の書込み時の信号によ
つて対応するチヤンネルのキーコード記憶回路６−２に
新しいキーコード信号ＫＣＤを書込む〇次に第３の閉成
されていた鍵が開成された場合について述べる。
リリース検出回路（ＦＦ）６−６に対しキーコード信号
ＫＣＤがキーコード記憶回路６−２に記憶されている間
フレーム同期パルスＥＰの後縁のエツジによつてセツト
し、また一致検出回路６−１および″１ゝ検出回路６−
４よりの信号によりＡＮＤ回路６−５をオンし０Ｒ回路
６−８を介して与えられ、るりセツト信号によつてりセ
ツトを行なうセツト、りセツト状態を繰返している。こ
のためＡＮＤ回路６−７において、内容有無検出回路６
−３が″１路であるが、リリース検出回路（ＦＦ）６−
６がフレーム同期パル ！スＥＰの後縁のエツジによつ
て動作しているため、フレーム同期パルスＥＰの発生時
において、リリース検出ＦＦ６−６がりセツト状態にあ
るため、りセツトパルスが与えられている間オフ状態と
なつている。いまキーコード記憶回路６−２に記憶され
ている鍵が開成されると、一致検出回路６−１よりの一
致信号が出力されずリリース検出ＦＦ６−６はりセツト
されなくなるため、フレーム同期信号ＥＰによつてセツ
トされた後に発生が行なわれ、フレーム同期信号ＥＰが
ＡＮＤ回路６−７を介してリリース状態ＦＦ６−１４を
セツトする。これより時分割ゲート６−２１によってチ
ャンネルの対応する時分割パルスＣＨｐｎによつて時分
割され、リリース信号ＲＳとなりバスラインを経てエン
ベロープ発生回路８に転送される。この信号で対応する
エンベロープ波形がリリース状態へ移る。エンベロープ
発生回路８より発生されるエンベロープ終了信号ＥＥＳ
がこのチヤンネルの対応する時分割ゲート６−２７によ
つて捕獲されＡＮＤ回路６−１５を介してリリース状態
ＦＦ６−１４、リリース検出ＦＦ６−６およびキーコー
ド記憶回路６−２をりセツトする。これより捕獲が解除
され新しいキーコード信号ＫＣＤに備える。最後にすべ
てのチヤンネルが捕獲されていてさらに新しい鍵が閉成
された場合について述べる。一致検出回路６−１および
″１１検出回路６−４によつてＡＮＤ回路６−５を介し
て新しいキーコード信号ＫＣＤが第４図の優先選択回路
Ｕ内のＮＯＲ回路７一１によつて検出され、第１の記憶
回路ＦＦ（７一４−１〜７一４−Ｎ）に対し、すべての
チヤンネルのキーコード記憶回路６−２にＢＷＳ信号（
すでにキーコード信号が記憶したことを示す信号）がオ
ール“０″でＮＯＴ回路（７ー３−１〜７一３−Ｎ）を
介してオール″１（で記憶された場合、ＡＮＤ回路７一
１０に″１（が与えられるため、遅延回路７一９を介し
て与えられる新しいキーコード信号ＫＣＤが優先選択回
路７〃内のＡＮＤ回路７一１１を介してオーバフロー記
憶ＦＦ７−１３をセツトする。これよりゲート回路７一
１４をオンとし第１のチヤンネルパルスＣＨＰｌを順序
パルス発生回路７一１５に与え、これよりゲート回路７
一１６をオンする。その結果後述のエンベロープカウン
タ６−２２により発生される各チヤンネルの上位エンベ
ロープカウント信号ＥＣｕがバスラインを介して記憶回
路７一１７および７一１８に与えられる。これらの記憶
回路７一１７および７一１８に記憶されたエンベロープ
カウント値ＥＣｕをそれぞれ比較回路７一１９に入れそ
の比較結果の出力をフリツプフロツプＦＦ７−２１に入
れてセツト、りセツト状態を転移させる。そのセツト、
りセツト出力はそれぞれ一方の入力としてマスタクロツ
クＭＣを入れたＡＮＤ回路７一２２，ｒ−２３を通して
記憶回路７一１７および７一１８のラツチ端子に接続さ
れている。この構成によりマスタクロツクＭＣに同期し
て次々と転送されてくる各チヤンネルの上位エンベロー
プカウント値ＥＣｕを比較し比較された小さいカウント
値ＥＣｕを記憶している記憶回路に新しいチヤンネルの
上位エンベロープカウント値ＥＣｕを記憶せしめていく
。すべてのチヤンネルの比較終了後次のチヤンネルパル
スＣＨｐ，によつて順序パルス発生回路７一１５が動作
するため、ゲート回路７一１６がオフされる。各チヤン
ネルにおけるエンベロープカウント値ＥＣｕの最大値は
記憶回路７一１７および７一１８に記憶されたカウント
値ＥＣｕのフリツプフロツプJヨ■■ＡＮＤ回路７一２
４および７一２５の最大値に対応するＡＮＤ回路がオン
され０Ｒ回路７一２６を介して一致回路７一２７の一方
の入力に与えられる。
ＫＣＤがキーコード記憶回路６−２に記憶されている間
フレーム同期パルスＥＰの後縁のエツジによつてセツト
し、また一致検出回路６−１および″１ゝ検出回路６−
４よりの信号によりＡＮＤ回路６−５をオンし０Ｒ回路
６−８を介して与えられ、るりセツト信号によつてりセ
ツトを行なうセツト、りセツト状態を繰返している。こ
のためＡＮＤ回路６−７において、内容有無検出回路６
−３が″１路であるが、リリース検出回路（ＦＦ）６−
６がフレーム同期パル ！スＥＰの後縁のエツジによつ
て動作しているため、フレーム同期パルスＥＰの発生時
において、リリース検出ＦＦ６−６がりセツト状態にあ
るため、りセツトパルスが与えられている間オフ状態と
なつている。いまキーコード記憶回路６−２に記憶され
ている鍵が開成されると、一致検出回路６−１よりの一
致信号が出力されずリリース検出ＦＦ６−６はりセツト
されなくなるため、フレーム同期信号ＥＰによつてセツ
トされた後に発生が行なわれ、フレーム同期信号ＥＰが
ＡＮＤ回路６−７を介してリリース状態ＦＦ６−１４を
セツトする。これより時分割ゲート６−２１によってチ
ャンネルの対応する時分割パルスＣＨｐｎによつて時分
割され、リリース信号ＲＳとなりバスラインを経てエン
ベロープ発生回路８に転送される。この信号で対応する
エンベロープ波形がリリース状態へ移る。エンベロープ
発生回路８より発生されるエンベロープ終了信号ＥＥＳ
がこのチヤンネルの対応する時分割ゲート６−２７によ
つて捕獲されＡＮＤ回路６−１５を介してリリース状態
ＦＦ６−１４、リリース検出ＦＦ６−６およびキーコー
ド記憶回路６−２をりセツトする。これより捕獲が解除
され新しいキーコード信号ＫＣＤに備える。最後にすべ
てのチヤンネルが捕獲されていてさらに新しい鍵が閉成
された場合について述べる。一致検出回路６−１および
″１１検出回路６−４によつてＡＮＤ回路６−５を介し
て新しいキーコード信号ＫＣＤが第４図の優先選択回路
Ｕ内のＮＯＲ回路７一１によつて検出され、第１の記憶
回路ＦＦ（７一４−１〜７一４−Ｎ）に対し、すべての
チヤンネルのキーコード記憶回路６−２にＢＷＳ信号（
すでにキーコード信号が記憶したことを示す信号）がオ
ール“０″でＮＯＴ回路（７ー３−１〜７一３−Ｎ）を
介してオール″１（で記憶された場合、ＡＮＤ回路７一
１０に″１（が与えられるため、遅延回路７一９を介し
て与えられる新しいキーコード信号ＫＣＤが優先選択回
路７〃内のＡＮＤ回路７一１１を介してオーバフロー記
憶ＦＦ７−１３をセツトする。これよりゲート回路７一
１４をオンとし第１のチヤンネルパルスＣＨＰｌを順序
パルス発生回路７一１５に与え、これよりゲート回路７
一１６をオンする。その結果後述のエンベロープカウン
タ６−２２により発生される各チヤンネルの上位エンベ
ロープカウント信号ＥＣｕがバスラインを介して記憶回
路７一１７および７一１８に与えられる。これらの記憶
回路７一１７および７一１８に記憶されたエンベロープ
カウント値ＥＣｕをそれぞれ比較回路７一１９に入れそ
の比較結果の出力をフリツプフロツプＦＦ７−２１に入
れてセツト、りセツト状態を転移させる。そのセツト、
りセツト出力はそれぞれ一方の入力としてマスタクロツ
クＭＣを入れたＡＮＤ回路７一２２，ｒ−２３を通して
記憶回路７一１７および７一１８のラツチ端子に接続さ
れている。この構成によりマスタクロツクＭＣに同期し
て次々と転送されてくる各チヤンネルの上位エンベロー
プカウント値ＥＣｕを比較し比較された小さいカウント
値ＥＣｕを記憶している記憶回路に新しいチヤンネルの
上位エンベロープカウント値ＥＣｕを記憶せしめていく
。すべてのチヤンネルの比較終了後次のチヤンネルパル
スＣＨｐ，によつて順序パルス発生回路７一１５が動作
するため、ゲート回路７一１６がオフされる。各チヤン
ネルにおけるエンベロープカウント値ＥＣｕの最大値は
記憶回路７一１７および７一１８に記憶されたカウント
値ＥＣｕのフリツプフロツプJヨ■■ＡＮＤ回路７一２
４および７一２５の最大値に対応するＡＮＤ回路がオン
され０Ｒ回路７一２６を介して一致回路７一２７の一方
の入力に与えられる。
第３図において、鍵が閉成されキーコード信号ＫＣＤが
発生されると各チヤンネルの一致回路６−１および″１
１検出回路６−４によつて共通論理回路７における優先
選択回路７′が動作し記憶されていない最優先のチヤン
ネルのキーコード記憶回路６−２にキーコード信号ＫＣ
Ｄが記憶されると、内容有無検出回路６−３のＢＷＳ信
号が１１、となり第１のエンベロープカウンタ６一２１
および第２のエンベロープカウンタ６−２２のりセツト
が解かれ、対応するチヤンネルパルスを分周器６−２０
によつて１／２分周されたクロツクによつてカウントを
開始する。
発生されると各チヤンネルの一致回路６−１および″１
１検出回路６−４によつて共通論理回路７における優先
選択回路７′が動作し記憶されていない最優先のチヤン
ネルのキーコード記憶回路６−２にキーコード信号ＫＣ
Ｄが記憶されると、内容有無検出回路６−３のＢＷＳ信
号が１１、となり第１のエンベロープカウンタ６一２１
および第２のエンベロープカウンタ６−２２のりセツト
が解かれ、対応するチヤンネルパルスを分周器６−２０
によつて１／２分周されたクロツクによつてカウントを
開始する。
第１のエンベロープカウンタ６−２１のカウント値は一
致回路６−２３に与えられており、一致回路６−２３に
おける他の一方の入力にはエンベロープ時間設定値ＥＴ
が減算回路６−２５、ゲート回路６−２４を介して与え
られている。これにより第１のエンベロープカウンタ６
−２１のカウント値がゲート回路６−２４よりの値に一
致すると一致回路６−２３より一致信号が出力され、０
Ｒ回路６−２６を介して第１のエンベロープカウンタ６
−２１をりセツトするとともに、第２のエンベロープカ
ウンタ６−２２の入力信号として与えられている。第１
のエンベロープカウンタ６−２１のカウント値は時分割
ゲート６−２７によつて対応するチヤンネルの時分割パ
ルスによつて時分割され、バスラインに下位エンベロー
プカウント値ＥＣＬを転送する。第２のエンベロープカ
ウンタ６−２２のカウント値も時分割ゲート６−２７に
よつて時分割され上位エンベロープカウント値ＥＣｕと
して転送される。ここでエンベロープカウンタ６二２１
，６２２は時分割クロツクの２サイクルを単位としてカ
ウントさせているため、第４図において一致回路７一２
７に与えられる上位エンベロープカウント値ＥＣｕは、
順序パルス発生回路７一１５の動作時において各チヤン
ネルにおいて同一データを転送している。
致回路６−２３に与えられており、一致回路６−２３に
おける他の一方の入力にはエンベロープ時間設定値ＥＴ
が減算回路６−２５、ゲート回路６−２４を介して与え
られている。これにより第１のエンベロープカウンタ６
−２１のカウント値がゲート回路６−２４よりの値に一
致すると一致回路６−２３より一致信号が出力され、０
Ｒ回路６−２６を介して第１のエンベロープカウンタ６
−２１をりセツトするとともに、第２のエンベロープカ
ウンタ６−２２の入力信号として与えられている。第１
のエンベロープカウンタ６−２１のカウント値は時分割
ゲート６−２７によつて対応するチヤンネルの時分割パ
ルスによつて時分割され、バスラインに下位エンベロー
プカウント値ＥＣＬを転送する。第２のエンベロープカ
ウンタ６−２２のカウント値も時分割ゲート６−２７に
よつて時分割され上位エンベロープカウント値ＥＣｕと
して転送される。ここでエンベロープカウンタ６二２１
，６２２は時分割クロツクの２サイクルを単位としてカ
ウントさせているため、第４図において一致回路７一２
７に与えられる上位エンベロープカウント値ＥＣｕは、
順序パルス発生回路７一１５の動作時において各チヤン
ネルにおいて同一データを転送している。
これよりバスラインを介して最大値のカウント値ＥＣｕ
が到来した時、一致回路７ー２７より一致信号が発生し
、ＡＮＤ回路７一２８を介して高速リリース信号ＨＲＳ
として０Ｒ回路６−２８より時分割ゲート６−２７を介
して０Ｒゲート６−９を経て高速リリースＦＦ６ｌｌが
セツトされ、これにより減算回路６−２５でエンベロー
プ時間設定値ＥＴより減算せしめ、第１のエンベロープ
カウンタ６−２１の分周比を小さくすることにより高速
としてリリース状態を動作させる。このようにして、チ
ヤンネル数以上の鍵が閉成された場合発生されているエ
ンベロープ波形の内で振幅の最小のチヤンネルの捕獲が
解除され、新しい鍵の閉成に対応した捕獲が行なわれる
こととなる。最後にオーバフロー記憶ＦＦ７−１３がり
セツト状態となるとゲート回路７一１４をオフとし、順
序パルス発生回路７一１５、記憶回路７一１７，７−１
８をりセツトする。なお第３図においてサステイン状態
ＦＦ６ｌ３およびパーカツシブＦＦ６−１８およびこれ
らの関連ゲートはとくに本発明の要旨と関係がないから
説明を省略する。
が到来した時、一致回路７ー２７より一致信号が発生し
、ＡＮＤ回路７一２８を介して高速リリース信号ＨＲＳ
として０Ｒ回路６−２８より時分割ゲート６−２７を介
して０Ｒゲート６−９を経て高速リリースＦＦ６ｌｌが
セツトされ、これにより減算回路６−２５でエンベロー
プ時間設定値ＥＴより減算せしめ、第１のエンベロープ
カウンタ６−２１の分周比を小さくすることにより高速
としてリリース状態を動作させる。このようにして、チ
ヤンネル数以上の鍵が閉成された場合発生されているエ
ンベロープ波形の内で振幅の最小のチヤンネルの捕獲が
解除され、新しい鍵の閉成に対応した捕獲が行なわれる
こととなる。最後にオーバフロー記憶ＦＦ７−１３がり
セツト状態となるとゲート回路７一１４をオフとし、順
序パルス発生回路７一１５、記憶回路７一１７，７−１
８をりセツトする。なお第３図においてサステイン状態
ＦＦ６ｌ３およびパーカツシブＦＦ６−１８およびこれ
らの関連ゲートはとくに本発明の要旨と関係がないから
説明を省略する。
以上説明したように、本発明によれば、前述のようにプ
ロツク別にプロツクおよびプロツク内を走査してオン信
号のみを抽出して走査時間を短縮したキーコード発生回
路に適合させるため、キーコード検出回路においてはキ
ーコード発生回路からのキーコード信号ＫＣＤがその複
数チヤンネルに捕獲されているか否か、および捕獲され
ているチヤンネルのキーコード信号の鍵が開成されたか
否かを検出してこの検出信号を共通論理回路に与え、共
通論理回路では各チヤンネルのキーコード検出回路より
の信号によつて判断し捕獲するチヤンネルを指示する。
ロツク別にプロツクおよびプロツク内を走査してオン信
号のみを抽出して走査時間を短縮したキーコード発生回
路に適合させるため、キーコード検出回路においてはキ
ーコード発生回路からのキーコード信号ＫＣＤがその複
数チヤンネルに捕獲されているか否か、および捕獲され
ているチヤンネルのキーコード信号の鍵が開成されたか
否かを検出してこの検出信号を共通論理回路に与え、共
通論理回路では各チヤンネルのキーコード検出回路より
の信号によつて判断し捕獲するチヤンネルを指示する。
以上のような機能をキーコード発生回路の走査に合せて
行なうことができるから応答性の良いキーコード検出回
路が実現されるとともに、同一鍵およびチヤンネル数以
上の押鍵に対して定められた速度でクリアされるため、
クリアノイズが発生されない等の利点を挙げることがで
きる。
行なうことができるから応答性の良いキーコード検出回
路が実現されるとともに、同一鍵およびチヤンネル数以
上の押鍵に対して定められた速度でクリアされるため、
クリアノイズが発生されない等の利点を挙げることがで
きる。
第１図は本発明を適用する電子楽器の概要説明図、第２
図は本発明の関連する構成部の基本プロツク図、第３図
および第４図は本発明の要部の実施例の構成を示す説明
図であり、図中１はマスタクロツク発生回路、２は順序
パルス発生回路、３はノートクロツク発生回路、４は鍵
盤、５はキーコード発生回路、６はキーコード検出回路
、７は共通論理回路、８はエンベロープ発生回路、９は
オクターブ周波数選択回路、１０は主記憶回路（４）、
１１は主記憶回路（）、１２は同期検出回路、１３は楽
音波形計算回路、１４は波形補正回路、１５は乗算回路
、１６は累積加算器、１７はＤ−Ａ変換器、１８はサウ
ンドシステム、６−１は一致検出回路、６−２はキーコ
ード記憶回路、６−３は内容有無検出回路、６−４は″
１７検出回路、６一６はリリース検出回路、６−１４は
リリース状態ＦＦ、６−２０は分周器、６−２１，６−
２２はエンベロープカウンタ、６−２３は一致回路、６
−２４はゲート回路、６−２５は減算回路、６−２７は
時分割ゲート、Ｕ，７″は優先選択回路、７一４−１〜
７一４−Ｎ，７−５−１〜７一５Ｎは記憶回路、７一９
は遅延回路、７一１３はオ−ハブロー記憶ＦＦｌ７−１
４，７−１６はゲート回路、７一１５は順序パルス発生
回路、７ー１７，７−１８は記憶回路、７一１９は比較
回路、７一２１はＲＳフリツプフロツプ、７一２７は一
致回路を示す。
図は本発明の関連する構成部の基本プロツク図、第３図
および第４図は本発明の要部の実施例の構成を示す説明
図であり、図中１はマスタクロツク発生回路、２は順序
パルス発生回路、３はノートクロツク発生回路、４は鍵
盤、５はキーコード発生回路、６はキーコード検出回路
、７は共通論理回路、８はエンベロープ発生回路、９は
オクターブ周波数選択回路、１０は主記憶回路（４）、
１１は主記憶回路（）、１２は同期検出回路、１３は楽
音波形計算回路、１４は波形補正回路、１５は乗算回路
、１６は累積加算器、１７はＤ−Ａ変換器、１８はサウ
ンドシステム、６−１は一致検出回路、６−２はキーコ
ード記憶回路、６−３は内容有無検出回路、６−４は″
１７検出回路、６一６はリリース検出回路、６−１４は
リリース状態ＦＦ、６−２０は分周器、６−２１，６−
２２はエンベロープカウンタ、６−２３は一致回路、６
−２４はゲート回路、６−２５は減算回路、６−２７は
時分割ゲート、Ｕ，７″は優先選択回路、７一４−１〜
７一４−Ｎ，７−５−１〜７一５Ｎは記憶回路、７一９
は遅延回路、７一１３はオ−ハブロー記憶ＦＦｌ７−１
４，７−１６はゲート回路、７一１５は順序パルス発生
回路、７ー１７，７−１８は記憶回路、７一１９は比較
回路、７一２１はＲＳフリツプフロツプ、７一２７は一
致回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 鍵スイッチを複数のブロックに分割し該ブロック内
の閉成されている鍵の数によつて定まるフレームを有し
このフレームの同期信号と鍵の閉成時にキーコード信号
を発生する鍵盤回路、該キーコード信号を選択記憶する
複数のキーコード記憶回路、キーコード信号とキーコー
ド記憶回路の内容とを比較し一致を検出する複数の一致
検出回路、前記キーコード記憶回路の内容の有無を検出
する複数の内容有無検出回路、すべての一致検出回路の
うち一致信号が出力されないものがある場合内容有無検
出回路よりの信号により内容無のチャンネルを検出し定
められた優先順位に基づいてキーコード信号を前記キー
コード記憶回路に記憶させる優先選択回路、および前記
フレーム信号に同期して前記一致検出回路よりの一致信
号が発生した場合、楽音エンベロープのリリース状態を
設定するため鍵の開成後のリリースを検出する複数のリ
リース検出回路とを具えたことを特徴とする電子楽器に
おけるキーコード検出回路。 ２ 鍵スイッチを複数のブロックに分割し該ブロック内
の閉成されている鍵の数によつて定まるフレームをもち
このフレームの同期信号と鍵の閉成時にキーコード信号
を発生する鍵盤回路、該キーコード信号を選択記憶する
複数のキーコード記憶回路、キーコード信号とキーコー
ド記憶回路の内容とを比較し一致を検出する複数の一致
検出回路、前記キーコード記憶回路の内容の有無を検出
する複数の内容有無検出回路、すべての一致検出回路の
うち一致信号が出力されないものがある場合内容有無検
出回路よりの信号により内容無のチャンネルを検出し定
められた優先順位に基づいてキーコード信号を前記キー
コード記憶回路に記憶させる優先選択回路、および前記
フレーム信号に同期して前記一致検出回路よりの一致信
号が発生した場合、楽音エンベロープのリリース状態を
設定するため鍵の開成後のリリースを検出する複数のリ
リース検出回路とを具え、さらに前記内容有無検出回路
が内容有の場合計数を開始する計数回路、該計数回路の
計数値とあらかじめ設定された設定値を比較する比較回
路、および比較回路の比較信号によつて前記計数回路の
計数を停止させる手段、および前記リリース検出回路よ
りの信号によつて鍵開成状態を記憶する記憶回路を有し
、該記憶回路に鍵開成状態が記憶されると再び前記計数
回路を動作せしめ計数回路の終了信号と前記鍵開成状態
を記憶した記憶回路の出力とのＡＮＤ回路出力により前
記キーコード記憶回路および鍵開成状態を記憶した回路
をクリアすることを特徴とする電子楽器におけるキーコ
ード検出回路。 ３ 鍵スイッチを複数のブロックに分割し該ブロック内
の閉成されている鍵の数によつて定まるフレームをもち
このフレームの同期信号と鍵の閉成時にキーコード信号
を発生する鍵盤回路、該キーコード信号を選択記憶する
複数のキーコード記憶回路、キーコード信号とキーコー
ド記憶回路の内容とを比較し一致を検出する複数の一致
検出回路、前記キーコード記憶回路の内容の有無を検出
する複数の内容有無検出回路、すべての一致検出回路の
うち一致信号が出力されないものがある場合内容有無検
出回路よりの信号により内容無のチャンネルを検出し定
められた優先順位に基づいてキーコード信号を前記キー
コード記憶回路に記憶させる優先選択回路、および前記
フレーム信号に同期して前記一致検出回路よりの一致信
号が発生した場合、楽音エンベロープのリリース状態を
設定するため鍵の開成後のリリースを検出する複数のリ
リース検出回路を具え、さらにすべての前記内容有無検
出回路の内容有を検出する検出回路、前記内容有無検出
回路が内容有の場合に計数を開始する計数回路、該計数
回路の計数値を時分割する手段、該計数値を記憶する第
１、第２の記憶回路、該第１、第２の記憶回路に記憶さ
れた計数を比較する比較回路、該比較された小さい計数
値の記憶されている記憶回路に時分割された新しい計数
値を記憶することによつて計数値の最大値を検出する手
段、および時分割クロックの次のサイクルで前記最大値
と時分割された計数値との一致を検出する一致回路を具
えたことを特徴とする電子楽器におけるキーコード検出
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51114505A JPS5937837B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるキ−コ−ド検出回路 |
| US05/834,427 US4348928A (en) | 1976-09-24 | 1977-09-19 | Electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51114505A JPS5937837B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるキ−コ−ド検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5339730A JPS5339730A (en) | 1978-04-11 |
| JPS5937837B2 true JPS5937837B2 (ja) | 1984-09-12 |
Family
ID=14639425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51114505A Expired JPS5937837B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるキ−コ−ド検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937837B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165839U (ja) * | 1984-10-04 | 1986-05-06 | ||
| JPS61138346U (ja) * | 1985-02-15 | 1986-08-27 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143125A (en) * | 1978-04-24 | 1979-11-08 | Kawai Musical Instr Mfg Co | Multiple tone generator for electronic musical instrument |
| JPH0631969B2 (ja) * | 1981-06-11 | 1994-04-27 | カシオ計算機株式会社 | 電子楽器 |
| JPS5858480A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | Ｒｏｍデ−タによる回路の試験方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834523A (ja) * | 1971-09-04 | 1973-05-19 | ||
| JPS5041523A (ja) * | 1973-08-09 | 1975-04-16 |
-
1976
- 1976-09-24 JP JP51114505A patent/JPS5937837B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834523A (ja) * | 1971-09-04 | 1973-05-19 | ||
| JPS5041523A (ja) * | 1973-08-09 | 1975-04-16 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165839U (ja) * | 1984-10-04 | 1986-05-06 | ||
| JPS61138346U (ja) * | 1985-02-15 | 1986-08-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5339730A (en) | 1978-04-11 |
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