JPS6034758B2 - キ−アサイナ - Google Patents
キ−アサイナInfo
- Publication number
- JPS6034758B2 JPS6034758B2 JP51047559A JP4755976A JPS6034758B2 JP S6034758 B2 JPS6034758 B2 JP S6034758B2 JP 51047559 A JP51047559 A JP 51047559A JP 4755976 A JP4755976 A JP 4755976A JP S6034758 B2 JPS6034758 B2 JP S6034758B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- signal
- circuit
- memory circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/02—Preference networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器における鍵盤の多重化装置を具えたキ
ーアサイナに関するものである。
ーアサイナに関するものである。
電子オルガンのように多数の鍵を有する装置において、
鍵の開閉情報を所望の回路に供給するために各鍵と回路
を直接接続すると配線量はぼう大なものとなる。
鍵の開閉情報を所望の回路に供給するために各鍵と回路
を直接接続すると配線量はぼう大なものとなる。
そこで各鍵を時分割に走査することによって開閉情報を
ＴＤＭ（時分割多重）信号、またはＰＣＭ（パルス符号
変調）信号としてキ−コード記憶装置に送る時分割多重
方式が一般に用いられていた。しかしこの方式において
、押鍵と離鍵の状態を時分割的に調べるため押されてい
ない鍵情報まで送る結果となり、必要な情報を送るため
には１走査区間を必要とし、押鍵と雛鍵に対する即答性
を高めるためには、非常に高いたとえば数百ＫＨＺのク
ロックが必要であった。また、押鍵、雛鍵時点と１走査
区間との関係により応答時間がずれること、たとえば押
された鍵が走査直後に離鍵されると応答時間が１走査区
間程度ずれることとなる。またこれを改良したものとし
、鍵が押されキーコードを発生させた時所定時間出力ラ
インの走査を一時停止させ、キーコード信号が発生され
ない時前記走査を急速に行なう方法がある。しかしこの
方法においても、押されていない鍵情報についても高速
ではあるがすべての鍵の走査を行なっているため無駄な
走査時間をもっている。また回路の集積化を考慮した場
合高速に走査させるのには限度がある。本発明はこれら
の欠点を除去したもので、その目的は鍵の走査を行なう
ことなく、かつ応答時間のずれが少なくキーコードデー
タを出力するに必要なクロック周波数を低くしたキーア
サィナを提供することである。
ＴＤＭ（時分割多重）信号、またはＰＣＭ（パルス符号
変調）信号としてキ−コード記憶装置に送る時分割多重
方式が一般に用いられていた。しかしこの方式において
、押鍵と離鍵の状態を時分割的に調べるため押されてい
ない鍵情報まで送る結果となり、必要な情報を送るため
には１走査区間を必要とし、押鍵と雛鍵に対する即答性
を高めるためには、非常に高いたとえば数百ＫＨＺのク
ロックが必要であった。また、押鍵、雛鍵時点と１走査
区間との関係により応答時間がずれること、たとえば押
された鍵が走査直後に離鍵されると応答時間が１走査区
間程度ずれることとなる。またこれを改良したものとし
、鍵が押されキーコードを発生させた時所定時間出力ラ
インの走査を一時停止させ、キーコード信号が発生され
ない時前記走査を急速に行なう方法がある。しかしこの
方法においても、押されていない鍵情報についても高速
ではあるがすべての鍵の走査を行なっているため無駄な
走査時間をもっている。また回路の集積化を考慮した場
合高速に走査させるのには限度がある。本発明はこれら
の欠点を除去したもので、その目的は鍵の走査を行なう
ことなく、かつ応答時間のずれが少なくキーコードデー
タを出力するに必要なクロック周波数を低くしたキーア
サィナを提供することである。
前記目的を達成するため、本発明のキーアサィナは各鍵
に対応してそれぞれ設けられ押鍵の状態を一時記憶する
第１の記憶回路と、該第１の記憶回路からの押鍵信号を
制御する第１の禁止手段、あらかじめ設定された鍵の優
先順位に従い前記第１の禁止手段により制御された押鍵
信号のうち最優先の押鍵信号のみを出力する優先制御手
段、該優先制御手段によって選択された押鍵信号を一時
記憶する第２の記憶回路、および第２の言己燈回路に押
鍵信号が記憶されるとその信号を記憶保持し前記第１の
禁止手段に信号を与え押鍵信号を禁止する第３の記憶回
路より成る鍵優先回路と、前記第２の記憶回賂からの押
鍵信号より各鍵に対応するキ−コードを発生する多重化
コードを発生回路より成る鍵盤の多重化装置を具えるこ
とを特徴とするものであり、さらに該鍵盤の多重化装置
から出力されるキーコードを各チャンネルに割当てるた
め各チャンネルに優先順位を与えて動作させるチャンネ
ル割り当て装置と、該チャンネル割り当て装置によって
発生するチャンネル割り当て信号により前記鍵盤の多重
化装置から出力れるキーコードを記憶するキーコード記
憶装置とを具えたことを特徴とするものである。
に対応してそれぞれ設けられ押鍵の状態を一時記憶する
第１の記憶回路と、該第１の記憶回路からの押鍵信号を
制御する第１の禁止手段、あらかじめ設定された鍵の優
先順位に従い前記第１の禁止手段により制御された押鍵
信号のうち最優先の押鍵信号のみを出力する優先制御手
段、該優先制御手段によって選択された押鍵信号を一時
記憶する第２の記憶回路、および第２の言己燈回路に押
鍵信号が記憶されるとその信号を記憶保持し前記第１の
禁止手段に信号を与え押鍵信号を禁止する第３の記憶回
路より成る鍵優先回路と、前記第２の記憶回賂からの押
鍵信号より各鍵に対応するキ−コードを発生する多重化
コードを発生回路より成る鍵盤の多重化装置を具えるこ
とを特徴とするものであり、さらに該鍵盤の多重化装置
から出力されるキーコードを各チャンネルに割当てるた
め各チャンネルに優先順位を与えて動作させるチャンネ
ル割り当て装置と、該チャンネル割り当て装置によって
発生するチャンネル割り当て信号により前記鍵盤の多重
化装置から出力れるキーコードを記憶するキーコード記
憶装置とを具えたことを特徴とするものである。
以下本発明を実施例につき詳述する。
第１図は本発明の実施例の構成を示す説明図である。
同図において、１はキースイツチ群、２はラツチ回路群
、３はリセット形高音優先回路群、４は制御パルス発生
回路、５は多重化キーコード発生器を示す。第２図は制
御パルス発生回路の詳細を示す。まずキースィッチ群１
の高音から低音に至るキーＣ７、Ｂ６、………、Ｃ２＃
、Ｃ２等の何れかがオンになると制御パルス発生回路４
の制御パルスｂ（詳細は後述する）をラッチ回路２が受
けて、リセット形高音優先回路３のゲート３１の出力は
“１”となる。
、３はリセット形高音優先回路群、４は制御パルス発生
回路、５は多重化キーコード発生器を示す。第２図は制
御パルス発生回路の詳細を示す。まずキースィッチ群１
の高音から低音に至るキーＣ７、Ｂ６、………、Ｃ２＃
、Ｃ２等の何れかがオンになると制御パルス発生回路４
の制御パルスｂ（詳細は後述する）をラッチ回路２が受
けて、リセット形高音優先回路３のゲート３１の出力は
“１”となる。
その結果ＲＳ・フリップフロップ（ＦＦ）３２のＱ出力
は‘‘１”となる。ＲＳ・ＦＦ３２のＱ出力は次のゲー
ト３３（ただし高音優先の場合であるから最高音はゲー
ト３３が必要ないため省かれている）により高音が優先
され、キーをオンされたもののうち最高音のキー・オン
信号がゲート３３を通過出力する。それ以下の鰻先順位
のキー・オン信号はゲート３４を通してすべて禁止され
る。次にラツチ回路３５へ入力し制御パルス発生回路４
の制御パルスｃにより“１”信号が出力され、その出力
は多重化キーコード発生器５のキー・オンに対応するキ
ーコードをバスラィンに出力させる。一方ラッチ回路３
５の出力はＲＳ・ＦＦ３６のセット（Ｓ）端子に接続さ
れ、そのＱ出力は“１”となり、従ってこの出力を入力
するゲート３１は禁止状態となる。このためＲＳ・ＦＦ
３２はリセット状態となりそのＱ出力は“１”となる。
は‘‘１”となる。ＲＳ・ＦＦ３２のＱ出力は次のゲー
ト３３（ただし高音優先の場合であるから最高音はゲー
ト３３が必要ないため省かれている）により高音が優先
され、キーをオンされたもののうち最高音のキー・オン
信号がゲート３３を通過出力する。それ以下の鰻先順位
のキー・オン信号はゲート３４を通してすべて禁止され
る。次にラツチ回路３５へ入力し制御パルス発生回路４
の制御パルスｃにより“１”信号が出力され、その出力
は多重化キーコード発生器５のキー・オンに対応するキ
ーコードをバスラィンに出力させる。一方ラッチ回路３
５の出力はＲＳ・ＦＦ３６のセット（Ｓ）端子に接続さ
れ、そのＱ出力は“１”となり、従ってこの出力を入力
するゲート３１は禁止状態となる。このためＲＳ・ＦＦ
３２はリセット状態となりそのＱ出力は“１”となる。
その結果このキー・オンに対する最優先権はなくなり、
次のキー・オンの最高音が最高青陵先権をもつようにな
る。この最高優先権がなくなり、次の最高音に移る過程
は従来の方法のようにその間を順次走査するのではなく
、優先論理回路により直接次の最高音に移るためその動
作は瞬時に行なわれる。以下同様にして最高青陵先権が
順次低音へと移り、現在キーをオンにしている最低音ま
ですべて終ると、第２図の制御パルス発生回路４の詳細
図に示すように、ゲート４２が動作状態となりＤ形フリ
ツプフロツプ４８によってクロツク源４１からのクロツ
クと同期をとり、ラッチ回路３５のパルス発生器へのパ
ルスｃが停止される。一方ゲート４４が動作状態となり
、１／２分周器４５により分周されたパルスをゲート４
６，４７に入れその出力より制御パルスａ，ｂが作られ
、パルスａによりラッチ回路群２、ラツチ回路３５、Ｒ
Ｓフリツプフロツプ３６をリセット状態にし、次にパル
スｂによってラッチ回路群２は新しいキーのオンオフ状
態をラッチする。以下同様の動作が繰返えされる。第３
図は第２図の制御パルス発生回路に関連する動作のタイ
ムチャートを示す。
次のキー・オンの最高音が最高青陵先権をもつようにな
る。この最高優先権がなくなり、次の最高音に移る過程
は従来の方法のようにその間を順次走査するのではなく
、優先論理回路により直接次の最高音に移るためその動
作は瞬時に行なわれる。以下同様にして最高青陵先権が
順次低音へと移り、現在キーをオンにしている最低音ま
ですべて終ると、第２図の制御パルス発生回路４の詳細
図に示すように、ゲート４２が動作状態となりＤ形フリ
ツプフロツプ４８によってクロツク源４１からのクロツ
クと同期をとり、ラッチ回路３５のパルス発生器へのパ
ルスｃが停止される。一方ゲート４４が動作状態となり
、１／２分周器４５により分周されたパルスをゲート４
６，４７に入れその出力より制御パルスａ，ｂが作られ
、パルスａによりラッチ回路群２、ラツチ回路３５、Ｒ
Ｓフリツプフロツプ３６をリセット状態にし、次にパル
スｂによってラッチ回路群２は新しいキーのオンオフ状
態をラッチする。以下同様の動作が繰返えされる。第３
図は第２図の制御パルス発生回路に関連する動作のタイ
ムチャートを示す。
同図１の波形は第２図のクロック源４１のクロックであ
り、同図２の波形はゲート４４の出力を分周する１′２
分周器４５の出力であり、同図３はゲート４４と１／２
分周器４５の出力の負論理の積をとるゲート４６の出力
波形を示し、ラツチ回路２、ラツチ回路３５，３６をリ
セットする。同図４はゲート４４と１／２分周器４５の
出力の論理積をとるゲート４７の出力波形を示し、ラッ
チ回路２のクロックとして与えられキースィッチの開閉
状態が記憶される。同図５の波形はゲート４３の出力で
あり、ラッチ回路３５のクロックとして与えられ、これ
によりキーコード発生が制御され、また後述するチャン
ネル割り当て装置の記憶回路の制御も行なうものである
。同図６は波形ｃによりラッチ回路３５に発生しバスラ
ィン上に現われるキーコードデータの１例を示し、４鍵
押された場合の押鍵、離鍵がその優先順位に従い順次出
力される。同図７はゲート４２の出力を示し、最優先の
下位の優先順位のキー・オン信号はゲート３４を通し，
“１”が入力されゲート３３に対し常に“０”が出力さ
れ禁止が行なわれる。同図８は○形フリツプフロップ４
８の出力波形を示したものである。第４図は第１図のバ
スラィンに出力された信号を処理する本発明の他の実施
例の構成を示す。
り、同図２の波形はゲート４４の出力を分周する１′２
分周器４５の出力であり、同図３はゲート４４と１／２
分周器４５の出力の負論理の積をとるゲート４６の出力
波形を示し、ラツチ回路２、ラツチ回路３５，３６をリ
セットする。同図４はゲート４４と１／２分周器４５の
出力の論理積をとるゲート４７の出力波形を示し、ラッ
チ回路２のクロックとして与えられキースィッチの開閉
状態が記憶される。同図５の波形はゲート４３の出力で
あり、ラッチ回路３５のクロックとして与えられ、これ
によりキーコード発生が制御され、また後述するチャン
ネル割り当て装置の記憶回路の制御も行なうものである
。同図６は波形ｃによりラッチ回路３５に発生しバスラ
ィン上に現われるキーコードデータの１例を示し、４鍵
押された場合の押鍵、離鍵がその優先順位に従い順次出
力される。同図７はゲート４２の出力を示し、最優先の
下位の優先順位のキー・オン信号はゲート３４を通し，
“１”が入力されゲート３３に対し常に“０”が出力さ
れ禁止が行なわれる。同図８は○形フリツプフロップ４
８の出力波形を示したものである。第４図は第１図のバ
スラィンに出力された信号を処理する本発明の他の実施
例の構成を示す。
同図において、６，〜６ｎはキーコード記憶装置、７は
チャンネル割り当て装置である。キーコード記憶装置６
、において、ラッチ回路６１と比較器６２にバスラィン
から並列にキーコードデータが供給され、ラツチ回路６
１はキーコードを記憶し、比較器６２はラツチ回路６１
の出力とバスラィンから入力したデータを比較して一致
すれば“１”を出力し一致しなければ“０”を出力する
。
チャンネル割り当て装置である。キーコード記憶装置６
、において、ラッチ回路６１と比較器６２にバスラィン
から並列にキーコードデータが供給され、ラツチ回路６
１はキーコードを記憶し、比較器６２はラツチ回路６１
の出力とバスラィンから入力したデータを比較して一致
すれば“１”を出力し一致しなければ“０”を出力する
。
ＲＳフリツブフロッブ６４はこの比較の結果をセット（
Ｓ）端子に入れて一時記憶させる。リセット（Ｒ）端子
には第２図の制御パルスｂを入れる。パルス６３はラッ
チ回路６１の分岐出力に設けられラッチ回路６１に何も
記憶されていない時“１”を出力する。ゲート６５はフ
リツプフロツプ６４のＱ出力によって制御される第２図
の制御パルスａのゲート回路である。ＯＲゲート８は各
チャンネル６，〜６ｎの比較器６２の出力の論理和を出
力する。
Ｓ）端子に入れて一時記憶させる。リセット（Ｒ）端子
には第２図の制御パルスｂを入れる。パルス６３はラッ
チ回路６１の分岐出力に設けられラッチ回路６１に何も
記憶されていない時“１”を出力する。ゲート６５はフ
リツプフロツプ６４のＱ出力によって制御される第２図
の制御パルスａのゲート回路である。ＯＲゲート８は各
チャンネル６，〜６ｎの比較器６２の出力の論理和を出
力する。
チャンネル割り当て装置７において、ゲート７１はそれ
ぞれのチャンネルのゲートト３の出力とＯＲゲート８に
よって制御される。
ぞれのチャンネルのゲートト３の出力とＯＲゲート８に
よって制御される。
ゲート７１の出力はラッチ回路７２のＤ端子に入力し、
第２図のパルスｃを遅延回路７５を介して供給されるパ
ルスでによって捕かくする。またチャンネル割り当て装
置７において、鍵盤の多重化装置の鍵優先回路群３と同
様の考え方でチャンネル間に優先順位がつけられており
、２つ以上のラツチ回路７２の出力が“１”になった時
最優先のものが他をすべて禁止するようにゲート７３と
ゲート７４が構成される。すなわちラッチ回路７２の出
力をゲート７３に入れるとともに分岐してＯＲゲート７
４に入れる。最高音のＯＲゲート７４は不要であるから
省かれる。また第２図の出力ｃを遅延回路７５とさらに
遅延回路７６を通しパルスｃ″としてゲート７３に与え
られる。これらの場合、チャンネル６・〜６ｎにおいて
優先度は６，＞６２＞・・・・・・・・・６ｎである。
第２図のパルスｃを遅延回路７５を介して供給されるパ
ルスでによって捕かくする。またチャンネル割り当て装
置７において、鍵盤の多重化装置の鍵優先回路群３と同
様の考え方でチャンネル間に優先順位がつけられており
、２つ以上のラツチ回路７２の出力が“１”になった時
最優先のものが他をすべて禁止するようにゲート７３と
ゲート７４が構成される。すなわちラッチ回路７２の出
力をゲート７３に入れるとともに分岐してＯＲゲート７
４に入れる。最高音のＯＲゲート７４は不要であるから
省かれる。また第２図の出力ｃを遅延回路７５とさらに
遅延回路７６を通しパルスｃ″としてゲート７３に与え
られる。これらの場合、チャンネル６・〜６ｎにおいて
優先度は６，＞６２＞・・・・・・・・・６ｎである。
６・〜６ｎのチャンネルのいずれかが空いている場合、
前述によりそのチャンネルのゲート６３が“１”となっ
ており、これがそれぞれのゲート７１に与えられる。
前述によりそのチャンネルのゲート６３が“１”となっ
ており、これがそれぞれのゲート７１に与えられる。
たとえばこのデータと一致するものがチャンネル６・〜
６ｎにない時、ＯＲゲート８の出力は“１”となり、ゲ
ート７１はゲート６３の出力を通過させる。その出力は
ラッチ回路７２で浦かくされ、ゲート７３、ゲート７４
によって最も優先度の高いゲートが他を禁止してゲート
７３が“１”を出力する。このようにゲート７３から出
力された信号“１”は対応するチャンネルのラッチ回路
６１に導かれ、この信号によってバスライン上のデータ
をラツチする。もしこのデータを一致するデータがチャ
ンネル６，〜６ｎの中にラツチされている購いずれかの
比較器６２から一致出力がＯＲゲート８に入力しＯＲゲ
ート８から“１”が出力される。
６ｎにない時、ＯＲゲート８の出力は“１”となり、ゲ
ート７１はゲート６３の出力を通過させる。その出力は
ラッチ回路７２で浦かくされ、ゲート７３、ゲート７４
によって最も優先度の高いゲートが他を禁止してゲート
７３が“１”を出力する。このようにゲート７３から出
力された信号“１”は対応するチャンネルのラッチ回路
６１に導かれ、この信号によってバスライン上のデータ
をラツチする。もしこのデータを一致するデータがチャ
ンネル６，〜６ｎの中にラツチされている購いずれかの
比較器６２から一致出力がＯＲゲート８に入力しＯＲゲ
ート８から“１”が出力される。
それによってゲート７１がすべて禁止され、チャンネル
割り当て装置７の出力はすべて“０”となる。すなわち
同じデータを他のチャンネルに記憶することはない。こ
）で第３図に表わされるタイムチヤ−トにおいて、まず
制御パルスｂによってすべてのＲＳフリツプフロツプ６
４がリセツトされ、パルスｃから作られるパルスで，ｃ
″によりデータが処理される。この間に比較、チャンネ
ル割り当て、ラッチ等が行なわれそれらの処理が終了し
た後リセットパルスａが与えられる。データ処理の間に
一致があると比較器６２の出力によりＲＳフリツプフロ
ップ６４がセットされ一致があったことが保存される。
たとえば一致がでるとＲＳフリップフロツプ６４のＱ出
力は“０”となり、ゲート６５は閉じられてラッチ回路
６１はリセットされない。逆に一致が出ないとＲＳフリ
ツプフロップ６４のＱ出力は“１”であり、ゲート６５
はリセットパルスａを通してラッチ回路６１はリセット
される。このようにして押されたキースィッチの情報は
チャンネルに割り当てられ、その情報によって青線等を
制御して楽音を発生させる。
割り当て装置７の出力はすべて“０”となる。すなわち
同じデータを他のチャンネルに記憶することはない。こ
）で第３図に表わされるタイムチヤ−トにおいて、まず
制御パルスｂによってすべてのＲＳフリツプフロツプ６
４がリセツトされ、パルスｃから作られるパルスで，ｃ
″によりデータが処理される。この間に比較、チャンネ
ル割り当て、ラッチ等が行なわれそれらの処理が終了し
た後リセットパルスａが与えられる。データ処理の間に
一致があると比較器６２の出力によりＲＳフリツプフロ
ップ６４がセットされ一致があったことが保存される。
たとえば一致がでるとＲＳフリップフロツプ６４のＱ出
力は“０”となり、ゲート６５は閉じられてラッチ回路
６１はリセットされない。逆に一致が出ないとＲＳフリ
ツプフロップ６４のＱ出力は“１”であり、ゲート６５
はリセットパルスａを通してラッチ回路６１はリセット
される。このようにして押されたキースィッチの情報は
チャンネルに割り当てられ、その情報によって青線等を
制御して楽音を発生させる。
またキースィッチが離されると発音を停止しチャンネル
を開放する。以上説明したように、本発明によれば、鍵
盤の押鍵の状態を一時記憶する記憶回路と、鍵の優先順
位に従い最優先順位の鍵情報のみを出力するとともに他
の鍵情報の出力を禁止しリセット後次の優先順位の鍵情
報を出力するように動作する鍵優先回路群、および押鍵
に対応するキーコードを発生する多重化コード発生回路
より成る鍵盤の多重化装置を具え、これに前述のキーコ
ード記憶装置と組合わせたチャンネル割り当て装置を付
加したものである。
を開放する。以上説明したように、本発明によれば、鍵
盤の押鍵の状態を一時記憶する記憶回路と、鍵の優先順
位に従い最優先順位の鍵情報のみを出力するとともに他
の鍵情報の出力を禁止しリセット後次の優先順位の鍵情
報を出力するように動作する鍵優先回路群、および押鍵
に対応するキーコードを発生する多重化コード発生回路
より成る鍵盤の多重化装置を具え、これに前述のキーコ
ード記憶装置と組合わせたチャンネル割り当て装置を付
加したものである。
この鍵盤の多重化方式により従来のような無駄な走査部
分を省き、バスラィン上のタイムスロットは押された鍵
数分のみとなるから極めて冗長度の低い方式が得られ、
他方式に比べ同じ時間内に多くの情報を処理することが
できる。従ってたとえば第１図の回路においては鍵盤の
みを対象としているが、これにタブレットスイッチ、ク
レッシェンドペダルまたはエクスプレツションベダル等
の情報を含んだ形で処理することも可能である。また上
述の理由で押された鍵の検出がきわめて早く、かつ応答
時間のずれも少なく、また同じ理由によりクロック周波
数を低く設定するることができる。さらにデータをバス
ラインで送れば配線量はきわめて少なくてすむという利
点もある。また前述のとおり、キーコード記憶装置と組
合わせたチャンネル割り当て装置を具えることにより、
鍵盤の多重化装置から出力されるキーコードを各チャン
ネルに優先順位を与えて自動的に割り当てることができ
るものである。
分を省き、バスラィン上のタイムスロットは押された鍵
数分のみとなるから極めて冗長度の低い方式が得られ、
他方式に比べ同じ時間内に多くの情報を処理することが
できる。従ってたとえば第１図の回路においては鍵盤の
みを対象としているが、これにタブレットスイッチ、ク
レッシェンドペダルまたはエクスプレツションベダル等
の情報を含んだ形で処理することも可能である。また上
述の理由で押された鍵の検出がきわめて早く、かつ応答
時間のずれも少なく、また同じ理由によりクロック周波
数を低く設定するることができる。さらにデータをバス
ラインで送れば配線量はきわめて少なくてすむという利
点もある。また前述のとおり、キーコード記憶装置と組
合わせたチャンネル割り当て装置を具えることにより、
鍵盤の多重化装置から出力されるキーコードを各チャン
ネルに優先順位を与えて自動的に割り当てることができ
るものである。
第１図は本発明の実施例の構成を示す説明図、第２図は
第１図の要部の詳細説明図、第３図は第２図に関連する
動作のタイムチャート、第４図は本発明の他の実施例の
構成を示す説明図であり、図中、１はキースィッチ群、
２はラッチ回路群、３リセット形高音優先回路群、４は
制御パルス発生回路、５は多重化キ−コード発生器、６
，〜６ｎはキーコード記憶装置、７はチャンネル割り当
て装置、３１，３３はゲート、３２，３６はＲＳフリツ
プフロツプ、３５はラツチ回路、４１はク。 ック源、４２，４３，４４，４６，４７はゲート、４８
はＤ形フリップフロップ、４５は１′２分周器、６１は
ラッチ回路、６２は比較器、６３，６５，７１，７３，
７４はゲート、６４はＲＳフリツプフロツプ、７２はＤ
形ラッチ回路を示す。第１図第２図 第３図 第４図
第１図の要部の詳細説明図、第３図は第２図に関連する
動作のタイムチャート、第４図は本発明の他の実施例の
構成を示す説明図であり、図中、１はキースィッチ群、
２はラッチ回路群、３リセット形高音優先回路群、４は
制御パルス発生回路、５は多重化キ−コード発生器、６
，〜６ｎはキーコード記憶装置、７はチャンネル割り当
て装置、３１，３３はゲート、３２，３６はＲＳフリツ
プフロツプ、３５はラツチ回路、４１はク。 ック源、４２，４３，４４，４６，４７はゲート、４８
はＤ形フリップフロップ、４５は１′２分周器、６１は
ラッチ回路、６２は比較器、６３，６５，７１，７３，
７４はゲート、６４はＲＳフリツプフロツプ、７２はＤ
形ラッチ回路を示す。第１図第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 各鍵に対応してそれぞれ設けられ押鍵の状態を一時
記憶する第１の記憶回路と、該第１の記憶回路からの押
鍵信号を制御する第１の禁止手段、あらかじめ設定され
た鍵の優先順位に従い前記第１の禁止手段により制御さ
れた押鍵信号のうち最優先の押鍵信号のみを出力する優
先制御手段、該優先制御手段によつて選択された押鍵信
号を一時記憶する第２の記憶回路、および第２の記憶回
路に押鍵信号が記憶されるとその信号を記憶保持し前記
第１の禁止手段に信号を与え押鍵信号を禁止する第３の
記憶回路より成る鍵優先回路と、前記第２の記憶回路か
らの押鍵信号より各鍵に対応するキーコードを発生する
多重化コード発生回路より成る鍵盤の多重化装置を具え
ることを特徴とするキーアサイナ。 ２ 各鍵に対応してそれぞれ設けられ押鍵の状態を一時
記憶する第１の記憶回路と、該第１の記憶回路からの押
鍵信号を制御する第１の禁止手段、あらかじめ設定され
た鍵の優先順位に従い前記第１の禁止手段により制御さ
れた押鍵信号のうち最優先の押鍵信号のみを出力する優
先制御手段、該優先制御手段によつて選択された押鍵信
号を一時記憶する第２の記憶回路、および第２の記憶回
路に押鍵信号が記憶されれるとその信号を記憶保持し前
記第１の禁止手段に信号を与え押鍵信号を禁止する第３
の記憶回路より成る鍵優先回路と、前記第２の記憶回路
からの押鍵信号より各鍵に対応するキーコードを発生す
る多重化コード発生回路より成る鍵盤の多重化装置を具
え、該鍵盤の多重化装置から出力されるキーコードを各
チヤンネルに割当てるため各チヤンネルに優先順位を与
えて動作させるチヤンネル割り当て装置と、該チヤンネ
ル割り当て装置によつて発生するチヤンネル割り当て信
号により前記鍵盤の多重化装置から出力されるキーコー
ドを記憶するキーコード記憶装置とを具えたことを特徴
とするキーアサイナ。 ３ 前記キーコード記憶装置が前記鍵盤の多重化装置か
ら送られてきたキーコードを記憶する第４の記憶回路と
該記憶回路の内容と前記鍵盤の多重化装置から送られて
きたデータの内容とを比較する比較器を具え、前記チヤ
ンネル割り当て装置が前記キーコード記憶装置の空きチ
ヤンネルを検出し一時記憶する第５の記憶回路と前記チ
ヤンネルを優先的に割り当て制御するチヤンネル優先制
御手段とを具え、前記キーコード記憶装置の比較器の内
容が一致した場合チヤンネル割り当て信号の出力を禁止
し同じデータが２以上のチヤンネルに記憶されることを
禁止する第２の禁止手段を具えることを特徴とする特許
請求の範囲第２項記載のキーアサイナ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51047559A JPS6034758B2 (ja) | 1976-04-26 | 1976-04-26 | キ−アサイナ |
| US06/135,997 US4269102A (en) | 1976-04-26 | 1980-03-31 | Key assignor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51047559A JPS6034758B2 (ja) | 1976-04-26 | 1976-04-26 | キ−アサイナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52130622A JPS52130622A (en) | 1977-11-02 |
| JPS6034758B2 true JPS6034758B2 (ja) | 1985-08-10 |
Family
ID=12778541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51047559A Expired JPS6034758B2 (ja) | 1976-04-26 | 1976-04-26 | キ−アサイナ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4269102A (ja) |
| JP (1) | JPS6034758B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4321850A (en) * | 1979-05-05 | 1982-03-30 | Nippon Gakki Seizo Kabushiki Kaisha | Electronic musical instrument with highest priority key tone production |
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-
1976
- 1976-04-26 JP JP51047559A patent/JPS6034758B2/ja not_active Expired
-
1980
- 1980-03-31 US US06/135,997 patent/US4269102A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129120A (ja) * | 1974-09-05 | 1976-03-12 | Nippon Musical Instruments Mfg |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52130622A (en) | 1977-11-02 |
| US4269102A (en) | 1981-05-26 |
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