JPS6113239B2 - - Google Patents
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- JPS6113239B2 JPS6113239B2 JP52067593A JP6759377A JPS6113239B2 JP S6113239 B2 JPS6113239 B2 JP S6113239B2 JP 52067593 A JP52067593 A JP 52067593A JP 6759377 A JP6759377 A JP 6759377A JP S6113239 B2 JPS6113239 B2 JP S6113239B2
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- Japan
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- key
- signal
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- scanning
- circuit
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H5/00—Instruments in which the tones are generated by means of electronic generators
- G10H5/002—Instruments using voltage controlled oscillators and amplifiers or voltage controlled oscillators and filters, e.g. Synthesisers
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/182—Key multiplexing
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/22—Selecting circuits for suppressing tones; Preference networks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/02—Preference networks
Description
この発明は電子楽器の単音優先選択装置に関
し、特に該装置をデイジタル方式で実現しようと
するものである。 単音優先選択装置が用いられる単音電子楽器と
しては例えば単音ミユージツクシンセサイザがあ
り、このミユージツクシンセサイザは第１図に示
すように構成されている。 すなわち音源として電圧制御型発振器
（VCO）１を有し、その発振周波数を、キー装置
２において押鍵されたキーの音高に対応して発生
される音高電圧KVに応じて変更することによ
り、押鍵されたキーの音高の音源信号を発生す
る。発振器１の出力は電圧制御型フイルタ
（VCF）３及び電圧制御型増幅器（VCA）４を順
次通じてスピーカ５に接続された出力増幅器６に
与えられ、かくしてフイルタ３において音色をつ
け、増幅器４においてエンベロープをつけた楽音
信号が演奏者としてスピーカ５から放音されるよ
うになされている。 この場合、フイルタ３及び増幅器４には制御波
形発生回路（E.G）７及び８から発生される制御
波形信号ENVF及びENVAが供給され、この制御
波形信号ENVF及びENVAに対応して楽音信号の
音色及びエンベロープがそれぞれ制御される。制
御波形発生回路７及び８は、キー装置２において
キー操作がされている間立上るキーオン検出信号
KONに対応して経時点に電圧値の変化する制御
波形信号ENVF及びENVAを発生するもので、こ
れらの波形信号ENVF及びENVAの波形形状は制
御電圧発生回路９から演奏者の操作に応じて発生
される制御電圧CONF及びCONAによつて設定さ
れる。 しかるに通常キー装置２は優先選択回路を含ん
でなり、複数のキーが操作されたときでも優先順
位の最も高いキーに対応した音高電圧信号KVが
送出され、かくして単音発生機能をもつようにな
されている。 ところで従来のキー装置２としては優先選択動
作をさせるにつき、信号の処理をアナログ的に行
うようなものしかなく、IC化に不適であり、従
つて全体として小型化、製造工程の簡易化などを
進めるに当つて一定の制限を受ける結果になつて
いた。 以上の点を考慮してこの発明はキー装置におけ
る優先選択回路としてデイジタル的に信号処理が
できる単音優先選択装置を提案しようとするもの
である。 以下図面についてこの発明を４オクターブと１
音（C1，C1#〜C2……C4#〜C5）でなる49鍵の単
音電子楽器のキー装置に適用した場合の実施例を
第２図について詳述しよう。 キー装置２は第３図に示すようなキースイツチ
回路１１を含む。キースイツチ回路１１は４オク
ターブと１音のキー（49キー）を半オクターブず
つ８群Ｂ１〜Ｂ８に分けられ、各群は共通のバス
バーａと、それぞれキーの操作によつてオン動作
する可動接点ｂとで構成されている。ここで第１
のキースイツチ群Ｂ１は最低音域のオクターブに
属するキースイツチのうちの半分C1#〜F1#音
と、これに隣接するC1音とに対応する７個のキ
ースイツチC1，C1#〜F1#を含んでなり、また
第２のキースイツチ群Ｂ２は最低音域のオクター
ブに属するキースイツチのうちの残る半分G1〜
G2音に対応する６個のキースイツチG1〜C2を含
んでなる。以下同様に第３〜第８のキースイツチ
群Ｂ３〜Ｂ８は半オクターブ分のC2#F2#音〜
G4〜C5音にそれぞれ対応する６個のキースイツ
チC2#〜F2#〜キースイツチG4〜C5を含んでな
る。 しかるに第８〜第１のキースイツチ群Ｂ８〜Ｂ
１のバスバーａはそれぞれ走査信号入力端子Ｉ１
〜Ｉ８に接続され、かくして入力端子Ｉ１〜Ｉ８
に順次走査信号Ｄ１〜Ｄ８がその順序で繰返し到
来したとき、キースイツチ群Ｂ８〜Ｂ１の半オク
ターブ分のキースイツチを通じてキー検出信号Ｋ
２〜Ｋ７を逆止用ダイオードｄを通じて送出す
る。かくして８個のキースイツチ群Ｂ８〜Ｂ１に
てそれぞれ得られる第２〜第７のキー検出信号Ｋ
２〜Ｋ７は、それぞれ対応して各群に共通に設け
られた出力端子０２〜０７に導出される。 ここで第１のキースイツチ群Ｂ１には半オクタ
ーブ分のキースイツチC1#〜F1#の外に、C1音
のキースイツチC1をも含んでいるので、走査信
号入力端子Ｉ８に走査信号Ｄ８が到来したとき第
１のキースイツチ群Ｂ１のキー検出信号Ｋ２〜Ｋ
７の送出と同時にキー検出信号Ｋ１が逆止用ダイ
オードｄを通じて単独に出力端子０１に導出され
る。 走査信号Ｄ１〜Ｄ８は、クロツクパルスφ（第
４図φ）をカウントする３ビツトカウンタ１２の
出力をデコーダ１３において８個の順次パルスＤ
１〜Ｄ８（第４図Ｄ１〜Ｄ８）に変換して得、こ
れを走査信号ゲート回路１４を通じてキースイツ
チ回路１１に与える。ここで３ビツトカウンタ１
２の内容が第１表に示すように「000」〜「111」
の８個の状態をとるときこれに対応して８個の走
査信号Ｄ１〜Ｄ８を発生するが、各走査信号Ｄ１
〜Ｄ８には半オクターブ分のキーの検出動作を割
当てるようになされている。 このように３ビツトカウンタ１２、デコーダ１
３、ゲート回路１４をもつて走査信号発生回路を
構成している。
し、特に該装置をデイジタル方式で実現しようと
するものである。 単音優先選択装置が用いられる単音電子楽器と
しては例えば単音ミユージツクシンセサイザがあ
り、このミユージツクシンセサイザは第１図に示
すように構成されている。 すなわち音源として電圧制御型発振器
（VCO）１を有し、その発振周波数を、キー装置
２において押鍵されたキーの音高に対応して発生
される音高電圧KVに応じて変更することによ
り、押鍵されたキーの音高の音源信号を発生す
る。発振器１の出力は電圧制御型フイルタ
（VCF）３及び電圧制御型増幅器（VCA）４を順
次通じてスピーカ５に接続された出力増幅器６に
与えられ、かくしてフイルタ３において音色をつ
け、増幅器４においてエンベロープをつけた楽音
信号が演奏者としてスピーカ５から放音されるよ
うになされている。 この場合、フイルタ３及び増幅器４には制御波
形発生回路（E.G）７及び８から発生される制御
波形信号ENVF及びENVAが供給され、この制御
波形信号ENVF及びENVAに対応して楽音信号の
音色及びエンベロープがそれぞれ制御される。制
御波形発生回路７及び８は、キー装置２において
キー操作がされている間立上るキーオン検出信号
KONに対応して経時点に電圧値の変化する制御
波形信号ENVF及びENVAを発生するもので、こ
れらの波形信号ENVF及びENVAの波形形状は制
御電圧発生回路９から演奏者の操作に応じて発生
される制御電圧CONF及びCONAによつて設定さ
れる。 しかるに通常キー装置２は優先選択回路を含ん
でなり、複数のキーが操作されたときでも優先順
位の最も高いキーに対応した音高電圧信号KVが
送出され、かくして単音発生機能をもつようにな
されている。 ところで従来のキー装置２としては優先選択動
作をさせるにつき、信号の処理をアナログ的に行
うようなものしかなく、IC化に不適であり、従
つて全体として小型化、製造工程の簡易化などを
進めるに当つて一定の制限を受ける結果になつて
いた。 以上の点を考慮してこの発明はキー装置におけ
る優先選択回路としてデイジタル的に信号処理が
できる単音優先選択装置を提案しようとするもの
である。 以下図面についてこの発明を４オクターブと１
音（C1，C1#〜C2……C4#〜C5）でなる49鍵の単
音電子楽器のキー装置に適用した場合の実施例を
第２図について詳述しよう。 キー装置２は第３図に示すようなキースイツチ
回路１１を含む。キースイツチ回路１１は４オク
ターブと１音のキー（49キー）を半オクターブず
つ８群Ｂ１〜Ｂ８に分けられ、各群は共通のバス
バーａと、それぞれキーの操作によつてオン動作
する可動接点ｂとで構成されている。ここで第１
のキースイツチ群Ｂ１は最低音域のオクターブに
属するキースイツチのうちの半分C1#〜F1#音
と、これに隣接するC1音とに対応する７個のキ
ースイツチC1，C1#〜F1#を含んでなり、また
第２のキースイツチ群Ｂ２は最低音域のオクター
ブに属するキースイツチのうちの残る半分G1〜
G2音に対応する６個のキースイツチG1〜C2を含
んでなる。以下同様に第３〜第８のキースイツチ
群Ｂ３〜Ｂ８は半オクターブ分のC2#F2#音〜
G4〜C5音にそれぞれ対応する６個のキースイツ
チC2#〜F2#〜キースイツチG4〜C5を含んでな
る。 しかるに第８〜第１のキースイツチ群Ｂ８〜Ｂ
１のバスバーａはそれぞれ走査信号入力端子Ｉ１
〜Ｉ８に接続され、かくして入力端子Ｉ１〜Ｉ８
に順次走査信号Ｄ１〜Ｄ８がその順序で繰返し到
来したとき、キースイツチ群Ｂ８〜Ｂ１の半オク
ターブ分のキースイツチを通じてキー検出信号Ｋ
２〜Ｋ７を逆止用ダイオードｄを通じて送出す
る。かくして８個のキースイツチ群Ｂ８〜Ｂ１に
てそれぞれ得られる第２〜第７のキー検出信号Ｋ
２〜Ｋ７は、それぞれ対応して各群に共通に設け
られた出力端子０２〜０７に導出される。 ここで第１のキースイツチ群Ｂ１には半オクタ
ーブ分のキースイツチC1#〜F1#の外に、C1音
のキースイツチC1をも含んでいるので、走査信
号入力端子Ｉ８に走査信号Ｄ８が到来したとき第
１のキースイツチ群Ｂ１のキー検出信号Ｋ２〜Ｋ
７の送出と同時にキー検出信号Ｋ１が逆止用ダイ
オードｄを通じて単独に出力端子０１に導出され
る。 走査信号Ｄ１〜Ｄ８は、クロツクパルスφ（第
４図φ）をカウントする３ビツトカウンタ１２の
出力をデコーダ１３において８個の順次パルスＤ
１〜Ｄ８（第４図Ｄ１〜Ｄ８）に変換して得、こ
れを走査信号ゲート回路１４を通じてキースイツ
チ回路１１に与える。ここで３ビツトカウンタ１
２の内容が第１表に示すように「000」〜「111」
の８個の状態をとるときこれに対応して８個の走
査信号Ｄ１〜Ｄ８を発生するが、各走査信号Ｄ１
〜Ｄ８には半オクターブ分のキーの検出動作を割
当てるようになされている。 このように３ビツトカウンタ１２、デコーダ１
３、ゲート回路１４をもつて走査信号発生回路を
構成している。
【表】
【表】
従つてカウンタ１２のカウント内容のうち、第
２及び第３ビツトは現にキー検出動作を行うべき
オクターブ番号を表わすこととなり、また第１ビ
ツトは１オクターブのうちどちらの半オクターブ
のキースイツチのキー検出動作をしているかを表
わすことになる。 このようにしてキースイツチ回路１１は、走査
信号Ｄ１〜Ｄ８がその順序で繰返し到来するごと
に、高音域の半オクターブ分のキースイツチ群Ｂ
８から順次各キースイツチ群中に押鍵操作された
キーが有るか否かを走査し、順次走査指定された
キースイツチ群ごとに第何番目のキースイツチが
押鍵操作されているか（複数の場合もあり得る）
を検出してキー検出信号Ｋ１，Ｋ２〜Ｋ７として
送出し、かくしてすべてのキーについて押鍵操作
されたキーの状態を時分割方式で走査信号Ｄ１〜
Ｄ８の周期で決まる周期で検出する。キー検出信
号Ｋ１，Ｋ２〜Ｋ７はクロツクパルスφの１パル
ス分の遅延を与える１ビツト遅延回路１５を通じ
て優先回路１６に与えられる。 優先回路１６はキースイツチ回路１１から送出
されるキー検出信号Ｋ１〜Ｋ７が複数個ある場合
に、高音優先の原則の下に１音のみを後段の分配
回路１７へ送出するもので、第５図に示す構成の
ものを用い得る。 第５図の場合優先回路１６はキースイツチ回路
１１から遅延回路１５を通じて到来する７個のキ
ー検出信号Ｋ７〜Ｋ１を別個に受けるゲート回路
１６Ａ〜１６Ｇを具える。 各ゲート回路１６Ａ〜１６Ｈはそれぞれ読込条
件信号RA〜RGをインバータＩ１を介して開信号
として受けるアンドゲートAN１を有し、読込条
件信号RA〜RHが論理「０」となつたときこのア
ンドゲートAN１を開いてキー検出信号Ｋ１〜Ｋ
７を送出する。 また各ゲート回路１６Ａ〜１６Ｈはキー検出信
号Ｋ７〜Ｋ１及び読込条件信号RA〜RHを受ける
読込条件信号発生用オアゲートOR１を有する。
しかるにゲート回路１６Ａ，１６Ｂ……１６Ｈは
その順序でより高音域を分担しており、より高音
域のキースイツチを割当てられたゲート回路１６
Ａ〜１６Ｆにおいて発生された読込条件信号
RA，RB……RGを受けてその内容が論理「０」
であり（より高音域のキースイツチが押鍵されて
いないことを意味する）、しかもキー検出信号Ｋ
７，Ｋ６……Ｋ２の内容が論理「０」のときより
低音域のキースイツチが割当てられたゲート回路
１６Ｂ〜１６ＧのアンドゲートAN１に対する開
信号（インバータＩ１の出力）を論理「１」にす
る。 この実施例の場合、最高音域が割当てられたゲ
ート回路１６Ａに対する読込条件信号RAとして
論理「０」の信号源１８が接続され、また最低音
域が割当てられたゲート回路１６Ｇから送出され
る読込条件信号「RH」がエニーノート信号AN
（いずれかのキースイツチが押鍵されていること
を意味する）を送出する。 このようにして優先回路１６では各キースイツ
チ群Ｂ８〜Ｂ１について、キーオン動作したキー
スイツチがあれば、その優先度の最も高い音のキ
ー検出信号のみをゲートして分配回路１７へ送出
する。 分配回路１７は、半オクターブごとに送られて
来るキー検出信号が１オクターブ中の２つの区分
のどちらに属するかに基づいて、当該キー検出信
号が意味するノート（音名）を記憶回路１９に記
憶させる回路で、第５図に示す如く優先回路１６
のゲート回路１６Ａ〜１６Ｆ及び１６Ｇの出力を
受ける切換回路１７Ａ〜１７Ｆ及び１７Ｇを有す
る。 各切換回路１７Ａ〜１７Ｆは、開信号として切
換信号CHをインバータＩ２を介して受ける第１
のアンドゲートAN２と、この切換信号CHを直接
受ける第２のアンドゲートAN３とを有し、切換
信号CHが「０」のとき第１のアンドゲートAN２
を通じて切換回路１７Ａ〜１７Ｆの高音域選択用
出力として送出し、これに対して切換信号CHが
「１」のとき第２のアンドゲートAN３を通じて切
換回路１７Ａ〜１７Ｆの低音域選択用出力として
送出する。 これに対してC1音用の切換回路１７Ｇは上記
の第２ゲートAN３と同様の動作をする第３のゲ
ートAN４を有し、切換信号CHが「１」のときこ
のゲートAN４を通じて切換回路１７Ｇの出力を
送出する。 ここで切換信号CHは上述の３ビツトカウンタ
１２の最下位ビツト出力をクロツクパルスφの１
パルス分の遅延を与える１ビツト遅延回路２９に
よつて遅延させたものを用いる。従つて第１表か
ら明らかなように、切換信号CHが論理「０」の
ときは各オクターブの高音域の半オクターブに属
するキースイツチについてのキー検出動作が行わ
れており、逆に切換信号CHが論理「１」のとき
は低音域の半オクターブに属するキースイツチに
ついてのキー検出動作が行われていることにな
る。 記憶回路１９は、分配回路１７の切換回路１７
Ａ〜１７Ｆの第１のゲートAN２を通じてそれぞ
れ送出される出力を１オクターブのうち高音域の
オクターブ分に相当するものとして記憶するＣ〜
Ｇ音用のノートメモリ１９Ｃ〜１９Ｇと、残る第
２のゲートAN３を通じてそれぞれ送出される出
力を低音域の半オクターブ分に相当するものとし
て記憶するＦ#〜Ｃ#音用のノートメモリ１９Ｆ
#〜１９Ｃ#と、C1音のキー検出信号を記憶す
る専用のC1音用のノートメモリ１９C1とを有す
る。 ここでノートメモリ１９C1，１９Ｃ#〜１９
Ｃは、ロード信号LOADが到来したときこれによ
り書込み動作をすると共に、その後最初に到来す
るクロツクパルスφによつて記憶を読出す遅延フ
リツプフロツプ回路構成のものを適用し得る。 かくして優先回路１６によつて優先順位が最も
高いとして選択された１音についてのキー検出信
号が分配回路１７を介して対応するノートが割当
てられたノートメモリに記憶されることになる。
このノートメモリの記憶はノートＤ／Ａ変換器２
０に与えられ、後述するオクターブＤ／Ａ変換器
２１の出力と重畳されて第１図について上述した
ようにキー装置２から電圧制御型発振器１への音
高電圧信号KVとして送出される。 このようにしてノート記憶回路１９のノートメ
モリの１つにノートを記憶させるためのロード信
号LOADは制御論理回路２２によつて発生され、
またノートの記憶がされた後は他のノートの記憶
動作をしないように制御論理回路２２が動作す
る。 制御論理回路２２としては第６図に示すような
構成のものを適用し得る。制御論理回路２２は遅
延フリツプフロツプFF１（入力が到来したとき
最初のクロツクパルスφで読込み、次にクロツク
パルスφで読出す動作をする）を含んでなる走査
制御回路３１を有し、論理「０」信号が記憶され
ているときインバータＩ３を通じて「１」の走査
制御信号NLを発生し、このときデコーダ１３の
走査信号Ｄ１〜Ｄ８をゲート回路１４を開いてキ
ースイツチ回路１１に与える。なお、ゲート回路
１４においては、走査信号Ｄ１は走査制御信号
NLの「１」，「０」に関係なく常時キースイツチ
回路１１に与えられるようになつており、走査信
号Ｄ２〜Ｄ８のキースイツチ回路１１への送出が
走査制御信号NLの「１」，「０」に応じて制御さ
れる。 しかるに遅延フリツプフロツプFF１にはデコ
ーダ１３の第１の走査信号Ｄ１をインバータＩ４
を介して開信号として受けるアンドゲートAN５
が設けられ、第１の走査信号Ｄ１が発生していな
いときフリツプフロツプFF１の出力が帰還用オ
アゲートOR２を介し、さらに入力アンドゲート
AN５を介して入力端に帰還されることによりダ
イナミツクに記憶、保持される。 走査制御回路３１への記憶は優先回路１６にお
いて発生されるエニーノート信号ANが到来した
とき行われる。すなわちエニーノート信号ANは
走査制御回路３１のインバータＩ３の出力が
「１」のときこれを開信号とするアンドゲートAN
６を通じ、さらにオアゲートOR２、アンドゲー
トAN５を通じてフリツプフロツプFF１に読込ま
れる。 このとき走査制御信号NLは「１」から「０」
に反転することによりゲート回路１４はその時点
以後走査信号の通過を阻止する。 このとき走査制御信号NLが「０」になつたこ
とによりアンドゲートAN６が閉じ、以後エニー
ノート信号ANの入力を禁止する。しかしフリツ
プフロツプFF１の出力は依然としてオアゲート
OR２及びアンドゲートAN５を介して帰還保持さ
れる。 しかるにこの状態は第１の走査信号Ｄ１が発生
して入力アンドゲートAN５がインバータＩ４を
通じて閉じたときリセツトされる。 ロード信号LOADとしてはアンドゲートAN６
の出力が用いられる。すなわち、アンドゲート
AN６の出力がクロツクパルスφを開信号とする
出力アンドゲートAN７において波形整形された
後、その出力がロード信号LOADとして送出され
る。 第６図の走査制御回路３１において、フリツプ
フロツプFF１が記憶状態になく走査制御信号NL
が「１」の状態にあり、従つてキースイツチ回路
１１がデコーダ１３の走査信号Ｄ１〜Ｄ８によつ
てキー検出走査を行つた結果、優先回路１６に最
優先のキー検出信号が与えられてエニーノート信
号ANが検出されると、出力アンドゲートAN７か
らロード信号LOADを送出し、従つて優先回路１
６を通つたキー検出信号を分配回路１７を介して
記憶回路１９の対応するノートメモリに記憶せし
める。 一方これと同時に、エニーノート信号ANによ
つてフリツプフロツプFF１が記憶状態になつて
走査制御信号NLが「０」に反転し、これによ
り、その時点以後にデコーダ１３から出力される
走査信号（Ｄ２〜Ｄ８）がキースイツチ回路１１
に供給されるのが阻止され、かくして優先回路１
６からは押鍵を表わすキー検出信号が出力されな
くなる。 以上は操作されたキーのノート検出系について
述べたが、このノートがどのオクターブに属する
かは次に述べるオクターブ検出系によつて検出さ
れる。 ３ビツトカウンタ１２の上位２ビツトの出力
（現にキー検出動作をしているオクターブがどれ
かを表わしている）がオクターブ検出信号DOC
としてクロツクパルスφの１パルス分の遅延を与
える１ビツト遅延回路２３を経てオクターブ記憶
回路２４に与えられる。しかるにこの記憶回路２
４は上述のノート記憶回路１９と同様に制御論理
回路２２からのロード信号LOADが与えられたと
き、現に遅延回路２３を介して入力端に与えられ
ているオクターブ検出信号DOCを読込記憶す
る。オクターブ記憶回路２４の出力はデコーダ２
５を介してオクターブＤ／Ａ変換器２１に与えら
れ、これにてアナログ値に変換されてノートＤ／
Ａ変換器２０にその加算入力として与えられる。 かくして音高電圧KVは、オクターブ検出系に
おいて検出されたオクターブに対応した値のアナ
ログ出力と、ノート検出系において検出されたノ
ートに対応した値のアナログ出力と重畳した大き
さとなり、従つて押鍵操作されたキーに対応する
音高に相当する大きさとなる。 ノートＤ／Ａ変換器２０及びオクターブＤ／Ａ
変換器２１としては第７図の構成のものを適用し
得る。これらの変換器２０及び２１は抵抗をはし
ご型に接続したはしご型抵抗回路からなる分圧回
路と、この分圧回路の各段の接続点を出力ライン
２０Ａ及び２１Ａにそれぞれ導出するスイツチン
グトランジスタ２０Ｂ及び２１Ｂとを有し、オク
ターブＤ／Ａ変換器２１のはしご型抵抗回路の一
端に直流電圧＋Ｖを与えると共に、出力ライン２
１Ａをバツフア回路２１Ｃを介してノートＤ／Ａ
変換器２０のはしご型抵抗回路の一端に接続す
る。一方ノートＤ／Ａ変換器２０の出力ライン２
０Ａがキー装置２（第１図）の出力線として用い
られる。 しかるに変換器２１のスイツチングトランジス
タ２１Ｂにはオクターブ記憶回路２４の出力（コ
ード信号でなる）をデコーダ２５で線出力に変換
して制御信号として与えられ、かくして各オクタ
ーブに対応する比較的大きなレベル差をもつアナ
ログ出力を送出する。これを受けたノート変換器
２０のスイツチングトランジスタ２０Ｂにはノー
ト記憶回路１９のノートメモリ１９Ｃ〜１９Ｃ
#，１９C1の出力が制御信号として与えられ、
かくして変換器２１の１オクターブ分のレベル差
の間に含まれる比較的小さなレベル差をもつアナ
ログ出力を送出する。かくして変換器２０の出力
のアナログ値は押鍵操作されているキーが属する
オクターブの当該キーに割当てられたノート名に
相当する大きさのアナログ値が音高電圧信号KV
として送出されることになる。 以上のようにして押鍵操作されたキーの音高に
対応する大きさの音高電圧信号KVをキー装置２
から送出できるが、制御波形発生回路７及び８
（第１図）に対して制御信号として用いるキーオ
ン検出信号KONは、次のようにして発生され
る。 ノート記憶回路１９の１オクターブ分のノート
メモリの１つに記憶がされるとその出力が３ビツ
トカウンタ１２の分配切換信号CHによつて切換
動作する選択器２６によつて半オクターブ分のキ
ー検出信号に逆変換されて比較器２７に一方の比
較入力として与えられる。これに対して優先回路
１６の半オクターブ分のキー検出信号が比較器２
７に他方の比較入力として与えられる。 同様にロード信号LOADによつてオクターブ記
憶回路２４にオクターブコードが記憶されたとき
その記憶出力が比較器２７に一方の比較入力とし
て与えられ、これに対して遅延回路２３の出力が
比較器２７に他方の比較入力として与えられる。 かくしてノート記憶に関して一致が得られ、か
つオクターブ記憶に関して一致が得られたとき、
比較器２７は一致検出信号EQを制御論理回路２
２に送出する。 すなわちこの一致検出信号EQは第６図に示す
ように、キーオン検出信号形成回路３２に入力ア
ンドゲートAN８を介して入力される。アンドゲ
ートAN８にはエニーノート信号ANが開信号とし
て与えられ、かくして優先回路１６にいずれか一
つのキー検出信号が到来したとき一致検出信号
EQをアンドゲートAN８を通じて取込み、これを
前段フリツプフロツプFF２にオアゲートOR３、
入力アンドゲートAN９を介して読込む。その記
憶出力KQ１はオアゲートOR３及びアンドゲー
トAN９を介してダイナミツクに記憶され、その
後インバータＩ４を介して供給される走査信号Ｄ
１によつてクリアされる。 一方前段フリツプフロツプFF２の記憶出力KQ
１は、入力用のオアゲートOR４、アンドゲート
AN１０、オアゲートOR５を介して後段フリツプ
フロツプFF３の入力端に与えられ、その後到来
する走査信号Ｄ１によつて入力アンドゲートAN
１０が開いたときフリツプフロツプFF３に読み
込まれる。この記憶は帰還用アンドゲートAN１
１を介してダイナミツクに記憶され、その後イン
バータＩ４を介して供給される走査信号Ｄ１によ
つてクリアされる。 第６図のキーオン検出信号形成回路３２におい
て、走査信号Ｄ１が到来すると、フリツプフロツ
プFF２及びFF３がクリアされる。 この状態において、次の走査信号Ｄ１が到来す
るまでの間の走査信号Ｄ２〜Ｄ８のいずれかの発
生時にキーの操作を検出したとすると、その走査
信号の発生時（該信号に対応する半オクターブに
属するキーが操作されていることを意味する）に
前段のフリツプフロツプFF２にアンドゲートAN
８からの「１」信号が読込まれる。この記憶は次
のサイクルの走査信号Ｄ１が到来するまで維持さ
れる。 しかるに次のサイクルの走査信号Ｄ１が到来す
ると前段フリツプフロツプFF２の記憶が走査信
号Ｄ１によつて開くゲートAN１０を通じて後段
フリツプフロツプFF３に読み込まれる（このと
きフリツプフロツプFF３はインバータＩ４を介
して供給される走査信号Ｄ１によりその記憶が一
旦クリアされるが新たに記憶されるのでフリツプ
フロツプFF３は引き続き記憶動作をする。キー
の操作が引き続いて行われていると、次のサイク
ルの同じ走査信号の発生時に再び前段フリツプフ
ロツプFF２が記憶動作をする。従つて後段のフ
リツプフロツプFF３は一旦信号Ｄ１によつてイ
ンバータＩ４を介してクリヤされると同時に新た
に前段フリツプフロツプFF２の記憶をを読込
み、結局同じキーが押圧操作され続けている限り
後段フリツプフロツプFF３は以後記憶状態とな
り、その記憶出力KQ２がキーオン検出信号KON
として送出される。 上述の構成において、はじめキーを操作してい
ない状態から例えば第２のキースイツチ群Ｂ２に
属するキーC2（第３図）を操作し、続いてこれ
に加えて例えば第８のキースイツチ群Ｂ８に属す
るキーG4を操作し、続いてこのキーG4を離鍵
し、続いてキーC2を離鍵する場合について、応
動動作を第８図と共に述べる。 キーC2が操作される時点t1以前において、制御
論理回路２２の走査制御回路３１（第６図）から
送出される走査制御信号NLの内容は「１」であ
るので、デコーダ１３の走査信号Ｄ１〜Ｄ８は繰
返しキースイツチ回路１１に与えられるが、いず
れのキースイツチ群Ｂ１〜Ｂ８についても閉じた
キースイツチはないので、優先回路１６からエニ
ーノート信号ANが送出されることはない。 その後時点t1でキーC2が操作されると（第８図
Ｋ）、これが走査信号Ｄ７によりその発生時点t2
で検出され、１ビツト遅れた時点t3で優先回路１
６を通過して分配回路１７に与えられ、このとき
エニーノート信号ANが送出される（第８図
AN）。 しかるに走査制御回路３１は時点t3でエニーノ
ート信号ANが到来したときフリツプフロツプFF
１が記憶動作をしていないことを条件としてロー
ド信号LOADを送出する（第８図LOAD）。従つ
て分配回路１７によつて分配されたキー検出信号
がノート記憶回路１９の対応するノートメモリ１
９Ｃに対してロード信号LOADによつて読込まれ
る。なおこのとき３ビツトカウンタ１２の最下位
ビツトの内容は走査信号Ｄ８に対応する内容
「１」であるが（第１表）、分配回路１７に与えら
れる分配切換信号CHの内容は１ビツト遅延回路
２９の出力として１ビツト前の走査信号Ｄ７に対
応する内容「０」となるので、分配回路１７の切
換回路１７Ａ（第５図）に到来したキー検出信号
はアンドゲートAN２を通じてノートメモリ１９
Ｃに記憶される。この記憶は以後ロード信号
LOADが到来しない限りそのまま維持される。 一方ロード信号LOADが発生したことによりオ
クターブ記憶回路２４に対して１ビツト遅延回路
２３を通じて得られる走査信号Ｄ７に対応する３
ビツトカウンタ１２の内容（第１表）が読込まれ
る。この記憶も以後ロード信号LOADが到来しな
い限りそのまま維持される。 かくしてノート記憶回路１９のノートＣに対応
する出力がノートＤ／Ａ変換器２０に与えられる
と共に、オクターブ記憶回路２４の第２オクター
ブに対応する出力がデコーダ２５を介してオクタ
ーブＤ／Ａ変換器２１に与えられ、これらの変換
器２０及び２１の出力が音高電圧信号KVとして
送出される。 時点t3の後１ビツト経過した時点t4になると走
査制御回路３１のフリツプフロツプFF１が記憶
の読出動作をし、走査制御信号NLを「０」とす
るが、この時点t4は次の走査サイクルの始まりで
あるので走査信号Ｄ１がキースイツチ回路１１へ
与えられる。 以上は音高電圧信号KVの発生系動作である
が、キーオン検出信号KONは次のようにして発
生される。 すなわち時点t3（第８図）においてロード信号
LOADが発生したことにより、比較器２７におい
てノート記憶回路１９の出力及び優先回路１６の
出力の比較と、オクターブ記憶回路２４の出力及
び遅延回路２３の出力の比較が行われる。しかし
このときは記憶回路１９及び２４の内容は未だ読
出されていないので一致検出信号EQは送出され
ず（第８図EQ）、従つてキーオン検出信号形成回
路３２のフリツプフロツプFF２及びFF３はいず
れも記憶動作をしない（第８図KQ１及びKQ
２）。なおその後１ビツト時間経過して記憶回路
１９及び２４の記憶が読出された時には優先回路
１６及び遅延回路２３の出力が次のステツプの内
容に変更されてしまつているので一致が得られな
い。 従つて記憶回路１９及び２４に記憶がされた最
初のサイクルにおいては比較器２７から一致検出
信号EQが送出されることはなく（第８図EQ）、
そのため制御論理回路２２のキーオン検出信号形
成回路３２のフリツプフロツプFF２及びFF３の
記憶がされず（第８図KQ1及びKQ2）、結局キー
オン検出信号KONは送出されない。 その後時点t4になると、走査信号Ｄ１が発生し
てキースイツチ回路１１に対する次のサイクルの
キースイツチ検出走査を開始する。また、この時
制御論理回路２２のフリツプフロツプFF１，FF
２，FF３が走査信号Ｄ１によつてクリアされ
る。 このサイクルについては、前のサイクルにおい
て記憶回路１９及び２４がすでに記憶、読出し状
態にあることを除いて上述の最初のサイクルと同
様に動作する。すなわち未だキーC2が操作され
ていることにより時点t11において走査信号Ｄ８
のタイミングで優先回路１６からエニーノート信
号ANが発生し、これにより制御論理回路２２か
らロード信号LOADが発生する。かくして記憶回
路１９及び２４に新たに読込まれた内容はすべに
続出している内容と同じであり、従つて比較器２
７から一致検出信号EQ（第８図EQ）が発生され
る。 この一致検出信号EQは時点t11においてキーオ
ン検出信号形成回路３２の第１のフリツプフロツ
プFF２にゲートAN８を通じて読込まれ、その後
１ビツト経過後時点t12において読出される（第
８図KQ1） 一方フリツプフロツプFF２の出力KQ1は走査
信号Ｄ１によつてキーオン検出信号形成回路３２
の第２のフリツプフロツプ回路FF３にゲートAN
１０を通じて読込まれ、その後１ビツト経過後時
点t13において読出され（第８図KQ2）、この読出
出力KQ2がキーオン検出信号KONとして送出さ
れる。この様にしてキーオン検出信号KONは走
査信号Ｄ２のタイミングで送出されることによ
る。 このフリツプフロツプFF２及びFF３の記憶ゲ
ートAN９及びAN１１によつて次のサイクルの走
査信号Ｄ１によつてクリアされる。しかしこの
C2音については、フリツプフロツプFF３のゲー
トAN１１による、クリア動作と同時にゲートAN
１０による読込動作とが並行して行われ、従つて
第８図KQ2に示す如くキーオン検出信号KONは
引き続きオン状態を維持する。 このような第２サイクルの動作は同じキーC2
が操作され続けている限り同様に繰返される。 その後の時点t21おいてキーC2を操作しながら
これに加えてキーG4を操作すると、キースイツ
チ検出回路１１は以後のサイクルではキーC2の
検出より以前の時点t22で走査信号Ｄ１によつて
キー検出信号を送出し、エニーノート信号ANが
優先回路１６から１ビツト遅れた時点t23で送出
される。 従つてこのキーG4のキー検出信号がロード信
号LOADによつて記憶回路１９及び２４に読込ま
れ、従つてノートＤ／Ａ変換器２０及びオクター
ブＤ／Ａ変換器２１を介してキーG4に対応する
大きさの音高電圧信号KVが送出される。 一方このときの優先回路１６及び遅延回路２３
の出力は、記憶回路１９及び２４の読出出力（未
だキーC2の情報を出力している）と一致しな
い。従つて新たなキーG4についての最初のサイ
クルにおいては比較器２７から一致検出信号EQ
が送出されず（第８図EQ）、従つてキーオン検出
信号形成回路３２のフリツプフロツプFF２及び
FF３は記憶動作をしない（第８図KQ1及び
KQ2）。 そこで、キーオン検出信号KONは第８図KON
をみて明らかなように、キーC2のキーオン検出
信号KONが走査信号Ｄ１によつて時点t23でクリ
アされた後、一致信号EQが発生した後の最初の
走査信号Ｄ２のタイミングでフリツプフロツプ
FF２が読込動作をし、Ｄ３のタイミングで読出
動作をした後（第８図KQ1）、その出力KQ1に基
づいて次のサイクルの走査信号Ｄ１によつてフリ
ツプフロツプFF３が読込動作をし、Ｄ２のタイ
ミングで読出動作をし、かくして少くとも走査信
号Ｄ１〜Ｄ８の１サイクル期間の間はキーオン検
出信号KONを送出しないようになされている。 かくしてキーG4についてロード信号LOADの送
出時点t23から１ビツト遅れた時点において音高
電圧信号KVが送出され、その後２サイクル遅れ
た時点においてキーオン検出信号KONが送出さ
れ、この状態はキーG4が操作されなくなるまで
続けられる。 この状態から時点t31においてキーG4が離鍵さ
れる（従つてキーC2を押鍵した状態にもどる）
と、キースイツチ回路１１からのキー検出信号は
走査信号Ｄ７によるものにもどり、これが優先回
路１６を通り、分配回路１７を介してノート記憶
回路１９に読込まれ、読出されると共に、オクタ
ーブコードがオクターブ記憶回路２４に読込まれ
る。 従つて比較器２７から一致検出信号EQ（キー
G4に関する）が得られなくなると、時点t21にお
いてキーG4が押鍵された場合について上述した
と同様にキーオン検出信号形成回路３２が動作
し、かくしてキーオン検出信号KONは少くとも
１サイクルの区間の間出力を送出しない状態を経
た後走査信号Ｄ２によつてキーC2についてのキ
ーオン検出信号KONを送出する。 その後時点t41においてキーC2を離鍵すると、
時点t31におけるキーG4の場合と同様にして音高
電圧信号KV及びキーオン検出信号が得られなく
なる。 上述のようにこの発明に依れば、単音電子楽
器、例えば単音ミユージツクシンセサイザにおい
て楽音の形成に必要とされる音高信号とキーオン
検出信号とを、デイジタル方式で処理することが
できる単音優先選択装置から容易に得ることがで
きる。 しかるにかくするにつきこの発明に依れば、複
数のキーが押鍵操作されたとき、これを予定の順
序をもつて走査検出すると共に、最も優先順位の
高い１のキーについてキー検出信号を得たとき以
後検出走査動作を停止させるようにしたことによ
り、単音のみの発生を確実になし得る。 また、キーオン検出信号を、音高信号の発生と
優先順位の高いキー検出動作との一致に基づいて
形成するようにしたことにより、キーオン検出信
号が必らず音高信号の発生より遅れて発生するこ
ととなる。従つて音高信号が安定した後にキーオ
ン検出信号を発生できることにより、各音の発生
を安定にできると共に、キースイツチのチヤタリ
ングによる誤動作を防止できる。 さらに、本発明によれば優先手段から押鍵を表
わすキー検出信号が送出されたときにキースイツ
チ走査を停止するようにしているので複数のキー
が同時に押鍵されていてキー検出信号は各走査サ
イクルで１度のみ生じ、このキー検出信号の記憶
装置の構成を単純化させることができると共に、
キースイツチ走査を必要最小限の時間に限つたこ
とからキースイツチ回路から発生しやすい妨害電
波の発生を抑制することができる。
２及び第３ビツトは現にキー検出動作を行うべき
オクターブ番号を表わすこととなり、また第１ビ
ツトは１オクターブのうちどちらの半オクターブ
のキースイツチのキー検出動作をしているかを表
わすことになる。 このようにしてキースイツチ回路１１は、走査
信号Ｄ１〜Ｄ８がその順序で繰返し到来するごと
に、高音域の半オクターブ分のキースイツチ群Ｂ
８から順次各キースイツチ群中に押鍵操作された
キーが有るか否かを走査し、順次走査指定された
キースイツチ群ごとに第何番目のキースイツチが
押鍵操作されているか（複数の場合もあり得る）
を検出してキー検出信号Ｋ１，Ｋ２〜Ｋ７として
送出し、かくしてすべてのキーについて押鍵操作
されたキーの状態を時分割方式で走査信号Ｄ１〜
Ｄ８の周期で決まる周期で検出する。キー検出信
号Ｋ１，Ｋ２〜Ｋ７はクロツクパルスφの１パル
ス分の遅延を与える１ビツト遅延回路１５を通じ
て優先回路１６に与えられる。 優先回路１６はキースイツチ回路１１から送出
されるキー検出信号Ｋ１〜Ｋ７が複数個ある場合
に、高音優先の原則の下に１音のみを後段の分配
回路１７へ送出するもので、第５図に示す構成の
ものを用い得る。 第５図の場合優先回路１６はキースイツチ回路
１１から遅延回路１５を通じて到来する７個のキ
ー検出信号Ｋ７〜Ｋ１を別個に受けるゲート回路
１６Ａ〜１６Ｇを具える。 各ゲート回路１６Ａ〜１６Ｈはそれぞれ読込条
件信号RA〜RGをインバータＩ１を介して開信号
として受けるアンドゲートAN１を有し、読込条
件信号RA〜RHが論理「０」となつたときこのア
ンドゲートAN１を開いてキー検出信号Ｋ１〜Ｋ
７を送出する。 また各ゲート回路１６Ａ〜１６Ｈはキー検出信
号Ｋ７〜Ｋ１及び読込条件信号RA〜RHを受ける
読込条件信号発生用オアゲートOR１を有する。
しかるにゲート回路１６Ａ，１６Ｂ……１６Ｈは
その順序でより高音域を分担しており、より高音
域のキースイツチを割当てられたゲート回路１６
Ａ〜１６Ｆにおいて発生された読込条件信号
RA，RB……RGを受けてその内容が論理「０」
であり（より高音域のキースイツチが押鍵されて
いないことを意味する）、しかもキー検出信号Ｋ
７，Ｋ６……Ｋ２の内容が論理「０」のときより
低音域のキースイツチが割当てられたゲート回路
１６Ｂ〜１６ＧのアンドゲートAN１に対する開
信号（インバータＩ１の出力）を論理「１」にす
る。 この実施例の場合、最高音域が割当てられたゲ
ート回路１６Ａに対する読込条件信号RAとして
論理「０」の信号源１８が接続され、また最低音
域が割当てられたゲート回路１６Ｇから送出され
る読込条件信号「RH」がエニーノート信号AN
（いずれかのキースイツチが押鍵されていること
を意味する）を送出する。 このようにして優先回路１６では各キースイツ
チ群Ｂ８〜Ｂ１について、キーオン動作したキー
スイツチがあれば、その優先度の最も高い音のキ
ー検出信号のみをゲートして分配回路１７へ送出
する。 分配回路１７は、半オクターブごとに送られて
来るキー検出信号が１オクターブ中の２つの区分
のどちらに属するかに基づいて、当該キー検出信
号が意味するノート（音名）を記憶回路１９に記
憶させる回路で、第５図に示す如く優先回路１６
のゲート回路１６Ａ〜１６Ｆ及び１６Ｇの出力を
受ける切換回路１７Ａ〜１７Ｆ及び１７Ｇを有す
る。 各切換回路１７Ａ〜１７Ｆは、開信号として切
換信号CHをインバータＩ２を介して受ける第１
のアンドゲートAN２と、この切換信号CHを直接
受ける第２のアンドゲートAN３とを有し、切換
信号CHが「０」のとき第１のアンドゲートAN２
を通じて切換回路１７Ａ〜１７Ｆの高音域選択用
出力として送出し、これに対して切換信号CHが
「１」のとき第２のアンドゲートAN３を通じて切
換回路１７Ａ〜１７Ｆの低音域選択用出力として
送出する。 これに対してC1音用の切換回路１７Ｇは上記
の第２ゲートAN３と同様の動作をする第３のゲ
ートAN４を有し、切換信号CHが「１」のときこ
のゲートAN４を通じて切換回路１７Ｇの出力を
送出する。 ここで切換信号CHは上述の３ビツトカウンタ
１２の最下位ビツト出力をクロツクパルスφの１
パルス分の遅延を与える１ビツト遅延回路２９に
よつて遅延させたものを用いる。従つて第１表か
ら明らかなように、切換信号CHが論理「０」の
ときは各オクターブの高音域の半オクターブに属
するキースイツチについてのキー検出動作が行わ
れており、逆に切換信号CHが論理「１」のとき
は低音域の半オクターブに属するキースイツチに
ついてのキー検出動作が行われていることにな
る。 記憶回路１９は、分配回路１７の切換回路１７
Ａ〜１７Ｆの第１のゲートAN２を通じてそれぞ
れ送出される出力を１オクターブのうち高音域の
オクターブ分に相当するものとして記憶するＣ〜
Ｇ音用のノートメモリ１９Ｃ〜１９Ｇと、残る第
２のゲートAN３を通じてそれぞれ送出される出
力を低音域の半オクターブ分に相当するものとし
て記憶するＦ#〜Ｃ#音用のノートメモリ１９Ｆ
#〜１９Ｃ#と、C1音のキー検出信号を記憶す
る専用のC1音用のノートメモリ１９C1とを有す
る。 ここでノートメモリ１９C1，１９Ｃ#〜１９
Ｃは、ロード信号LOADが到来したときこれによ
り書込み動作をすると共に、その後最初に到来す
るクロツクパルスφによつて記憶を読出す遅延フ
リツプフロツプ回路構成のものを適用し得る。 かくして優先回路１６によつて優先順位が最も
高いとして選択された１音についてのキー検出信
号が分配回路１７を介して対応するノートが割当
てられたノートメモリに記憶されることになる。
このノートメモリの記憶はノートＤ／Ａ変換器２
０に与えられ、後述するオクターブＤ／Ａ変換器
２１の出力と重畳されて第１図について上述した
ようにキー装置２から電圧制御型発振器１への音
高電圧信号KVとして送出される。 このようにしてノート記憶回路１９のノートメ
モリの１つにノートを記憶させるためのロード信
号LOADは制御論理回路２２によつて発生され、
またノートの記憶がされた後は他のノートの記憶
動作をしないように制御論理回路２２が動作す
る。 制御論理回路２２としては第６図に示すような
構成のものを適用し得る。制御論理回路２２は遅
延フリツプフロツプFF１（入力が到来したとき
最初のクロツクパルスφで読込み、次にクロツク
パルスφで読出す動作をする）を含んでなる走査
制御回路３１を有し、論理「０」信号が記憶され
ているときインバータＩ３を通じて「１」の走査
制御信号NLを発生し、このときデコーダ１３の
走査信号Ｄ１〜Ｄ８をゲート回路１４を開いてキ
ースイツチ回路１１に与える。なお、ゲート回路
１４においては、走査信号Ｄ１は走査制御信号
NLの「１」，「０」に関係なく常時キースイツチ
回路１１に与えられるようになつており、走査信
号Ｄ２〜Ｄ８のキースイツチ回路１１への送出が
走査制御信号NLの「１」，「０」に応じて制御さ
れる。 しかるに遅延フリツプフロツプFF１にはデコ
ーダ１３の第１の走査信号Ｄ１をインバータＩ４
を介して開信号として受けるアンドゲートAN５
が設けられ、第１の走査信号Ｄ１が発生していな
いときフリツプフロツプFF１の出力が帰還用オ
アゲートOR２を介し、さらに入力アンドゲート
AN５を介して入力端に帰還されることによりダ
イナミツクに記憶、保持される。 走査制御回路３１への記憶は優先回路１６にお
いて発生されるエニーノート信号ANが到来した
とき行われる。すなわちエニーノート信号ANは
走査制御回路３１のインバータＩ３の出力が
「１」のときこれを開信号とするアンドゲートAN
６を通じ、さらにオアゲートOR２、アンドゲー
トAN５を通じてフリツプフロツプFF１に読込ま
れる。 このとき走査制御信号NLは「１」から「０」
に反転することによりゲート回路１４はその時点
以後走査信号の通過を阻止する。 このとき走査制御信号NLが「０」になつたこ
とによりアンドゲートAN６が閉じ、以後エニー
ノート信号ANの入力を禁止する。しかしフリツ
プフロツプFF１の出力は依然としてオアゲート
OR２及びアンドゲートAN５を介して帰還保持さ
れる。 しかるにこの状態は第１の走査信号Ｄ１が発生
して入力アンドゲートAN５がインバータＩ４を
通じて閉じたときリセツトされる。 ロード信号LOADとしてはアンドゲートAN６
の出力が用いられる。すなわち、アンドゲート
AN６の出力がクロツクパルスφを開信号とする
出力アンドゲートAN７において波形整形された
後、その出力がロード信号LOADとして送出され
る。 第６図の走査制御回路３１において、フリツプ
フロツプFF１が記憶状態になく走査制御信号NL
が「１」の状態にあり、従つてキースイツチ回路
１１がデコーダ１３の走査信号Ｄ１〜Ｄ８によつ
てキー検出走査を行つた結果、優先回路１６に最
優先のキー検出信号が与えられてエニーノート信
号ANが検出されると、出力アンドゲートAN７か
らロード信号LOADを送出し、従つて優先回路１
６を通つたキー検出信号を分配回路１７を介して
記憶回路１９の対応するノートメモリに記憶せし
める。 一方これと同時に、エニーノート信号ANによ
つてフリツプフロツプFF１が記憶状態になつて
走査制御信号NLが「０」に反転し、これによ
り、その時点以後にデコーダ１３から出力される
走査信号（Ｄ２〜Ｄ８）がキースイツチ回路１１
に供給されるのが阻止され、かくして優先回路１
６からは押鍵を表わすキー検出信号が出力されな
くなる。 以上は操作されたキーのノート検出系について
述べたが、このノートがどのオクターブに属する
かは次に述べるオクターブ検出系によつて検出さ
れる。 ３ビツトカウンタ１２の上位２ビツトの出力
（現にキー検出動作をしているオクターブがどれ
かを表わしている）がオクターブ検出信号DOC
としてクロツクパルスφの１パルス分の遅延を与
える１ビツト遅延回路２３を経てオクターブ記憶
回路２４に与えられる。しかるにこの記憶回路２
４は上述のノート記憶回路１９と同様に制御論理
回路２２からのロード信号LOADが与えられたと
き、現に遅延回路２３を介して入力端に与えられ
ているオクターブ検出信号DOCを読込記憶す
る。オクターブ記憶回路２４の出力はデコーダ２
５を介してオクターブＤ／Ａ変換器２１に与えら
れ、これにてアナログ値に変換されてノートＤ／
Ａ変換器２０にその加算入力として与えられる。 かくして音高電圧KVは、オクターブ検出系に
おいて検出されたオクターブに対応した値のアナ
ログ出力と、ノート検出系において検出されたノ
ートに対応した値のアナログ出力と重畳した大き
さとなり、従つて押鍵操作されたキーに対応する
音高に相当する大きさとなる。 ノートＤ／Ａ変換器２０及びオクターブＤ／Ａ
変換器２１としては第７図の構成のものを適用し
得る。これらの変換器２０及び２１は抵抗をはし
ご型に接続したはしご型抵抗回路からなる分圧回
路と、この分圧回路の各段の接続点を出力ライン
２０Ａ及び２１Ａにそれぞれ導出するスイツチン
グトランジスタ２０Ｂ及び２１Ｂとを有し、オク
ターブＤ／Ａ変換器２１のはしご型抵抗回路の一
端に直流電圧＋Ｖを与えると共に、出力ライン２
１Ａをバツフア回路２１Ｃを介してノートＤ／Ａ
変換器２０のはしご型抵抗回路の一端に接続す
る。一方ノートＤ／Ａ変換器２０の出力ライン２
０Ａがキー装置２（第１図）の出力線として用い
られる。 しかるに変換器２１のスイツチングトランジス
タ２１Ｂにはオクターブ記憶回路２４の出力（コ
ード信号でなる）をデコーダ２５で線出力に変換
して制御信号として与えられ、かくして各オクタ
ーブに対応する比較的大きなレベル差をもつアナ
ログ出力を送出する。これを受けたノート変換器
２０のスイツチングトランジスタ２０Ｂにはノー
ト記憶回路１９のノートメモリ１９Ｃ〜１９Ｃ
#，１９C1の出力が制御信号として与えられ、
かくして変換器２１の１オクターブ分のレベル差
の間に含まれる比較的小さなレベル差をもつアナ
ログ出力を送出する。かくして変換器２０の出力
のアナログ値は押鍵操作されているキーが属する
オクターブの当該キーに割当てられたノート名に
相当する大きさのアナログ値が音高電圧信号KV
として送出されることになる。 以上のようにして押鍵操作されたキーの音高に
対応する大きさの音高電圧信号KVをキー装置２
から送出できるが、制御波形発生回路７及び８
（第１図）に対して制御信号として用いるキーオ
ン検出信号KONは、次のようにして発生され
る。 ノート記憶回路１９の１オクターブ分のノート
メモリの１つに記憶がされるとその出力が３ビツ
トカウンタ１２の分配切換信号CHによつて切換
動作する選択器２６によつて半オクターブ分のキ
ー検出信号に逆変換されて比較器２７に一方の比
較入力として与えられる。これに対して優先回路
１６の半オクターブ分のキー検出信号が比較器２
７に他方の比較入力として与えられる。 同様にロード信号LOADによつてオクターブ記
憶回路２４にオクターブコードが記憶されたとき
その記憶出力が比較器２７に一方の比較入力とし
て与えられ、これに対して遅延回路２３の出力が
比較器２７に他方の比較入力として与えられる。 かくしてノート記憶に関して一致が得られ、か
つオクターブ記憶に関して一致が得られたとき、
比較器２７は一致検出信号EQを制御論理回路２
２に送出する。 すなわちこの一致検出信号EQは第６図に示す
ように、キーオン検出信号形成回路３２に入力ア
ンドゲートAN８を介して入力される。アンドゲ
ートAN８にはエニーノート信号ANが開信号とし
て与えられ、かくして優先回路１６にいずれか一
つのキー検出信号が到来したとき一致検出信号
EQをアンドゲートAN８を通じて取込み、これを
前段フリツプフロツプFF２にオアゲートOR３、
入力アンドゲートAN９を介して読込む。その記
憶出力KQ１はオアゲートOR３及びアンドゲー
トAN９を介してダイナミツクに記憶され、その
後インバータＩ４を介して供給される走査信号Ｄ
１によつてクリアされる。 一方前段フリツプフロツプFF２の記憶出力KQ
１は、入力用のオアゲートOR４、アンドゲート
AN１０、オアゲートOR５を介して後段フリツプ
フロツプFF３の入力端に与えられ、その後到来
する走査信号Ｄ１によつて入力アンドゲートAN
１０が開いたときフリツプフロツプFF３に読み
込まれる。この記憶は帰還用アンドゲートAN１
１を介してダイナミツクに記憶され、その後イン
バータＩ４を介して供給される走査信号Ｄ１によ
つてクリアされる。 第６図のキーオン検出信号形成回路３２におい
て、走査信号Ｄ１が到来すると、フリツプフロツ
プFF２及びFF３がクリアされる。 この状態において、次の走査信号Ｄ１が到来す
るまでの間の走査信号Ｄ２〜Ｄ８のいずれかの発
生時にキーの操作を検出したとすると、その走査
信号の発生時（該信号に対応する半オクターブに
属するキーが操作されていることを意味する）に
前段のフリツプフロツプFF２にアンドゲートAN
８からの「１」信号が読込まれる。この記憶は次
のサイクルの走査信号Ｄ１が到来するまで維持さ
れる。 しかるに次のサイクルの走査信号Ｄ１が到来す
ると前段フリツプフロツプFF２の記憶が走査信
号Ｄ１によつて開くゲートAN１０を通じて後段
フリツプフロツプFF３に読み込まれる（このと
きフリツプフロツプFF３はインバータＩ４を介
して供給される走査信号Ｄ１によりその記憶が一
旦クリアされるが新たに記憶されるのでフリツプ
フロツプFF３は引き続き記憶動作をする。キー
の操作が引き続いて行われていると、次のサイク
ルの同じ走査信号の発生時に再び前段フリツプフ
ロツプFF２が記憶動作をする。従つて後段のフ
リツプフロツプFF３は一旦信号Ｄ１によつてイ
ンバータＩ４を介してクリヤされると同時に新た
に前段フリツプフロツプFF２の記憶をを読込
み、結局同じキーが押圧操作され続けている限り
後段フリツプフロツプFF３は以後記憶状態とな
り、その記憶出力KQ２がキーオン検出信号KON
として送出される。 上述の構成において、はじめキーを操作してい
ない状態から例えば第２のキースイツチ群Ｂ２に
属するキーC2（第３図）を操作し、続いてこれ
に加えて例えば第８のキースイツチ群Ｂ８に属す
るキーG4を操作し、続いてこのキーG4を離鍵
し、続いてキーC2を離鍵する場合について、応
動動作を第８図と共に述べる。 キーC2が操作される時点t1以前において、制御
論理回路２２の走査制御回路３１（第６図）から
送出される走査制御信号NLの内容は「１」であ
るので、デコーダ１３の走査信号Ｄ１〜Ｄ８は繰
返しキースイツチ回路１１に与えられるが、いず
れのキースイツチ群Ｂ１〜Ｂ８についても閉じた
キースイツチはないので、優先回路１６からエニ
ーノート信号ANが送出されることはない。 その後時点t1でキーC2が操作されると（第８図
Ｋ）、これが走査信号Ｄ７によりその発生時点t2
で検出され、１ビツト遅れた時点t3で優先回路１
６を通過して分配回路１７に与えられ、このとき
エニーノート信号ANが送出される（第８図
AN）。 しかるに走査制御回路３１は時点t3でエニーノ
ート信号ANが到来したときフリツプフロツプFF
１が記憶動作をしていないことを条件としてロー
ド信号LOADを送出する（第８図LOAD）。従つ
て分配回路１７によつて分配されたキー検出信号
がノート記憶回路１９の対応するノートメモリ１
９Ｃに対してロード信号LOADによつて読込まれ
る。なおこのとき３ビツトカウンタ１２の最下位
ビツトの内容は走査信号Ｄ８に対応する内容
「１」であるが（第１表）、分配回路１７に与えら
れる分配切換信号CHの内容は１ビツト遅延回路
２９の出力として１ビツト前の走査信号Ｄ７に対
応する内容「０」となるので、分配回路１７の切
換回路１７Ａ（第５図）に到来したキー検出信号
はアンドゲートAN２を通じてノートメモリ１９
Ｃに記憶される。この記憶は以後ロード信号
LOADが到来しない限りそのまま維持される。 一方ロード信号LOADが発生したことによりオ
クターブ記憶回路２４に対して１ビツト遅延回路
２３を通じて得られる走査信号Ｄ７に対応する３
ビツトカウンタ１２の内容（第１表）が読込まれ
る。この記憶も以後ロード信号LOADが到来しな
い限りそのまま維持される。 かくしてノート記憶回路１９のノートＣに対応
する出力がノートＤ／Ａ変換器２０に与えられる
と共に、オクターブ記憶回路２４の第２オクター
ブに対応する出力がデコーダ２５を介してオクタ
ーブＤ／Ａ変換器２１に与えられ、これらの変換
器２０及び２１の出力が音高電圧信号KVとして
送出される。 時点t3の後１ビツト経過した時点t4になると走
査制御回路３１のフリツプフロツプFF１が記憶
の読出動作をし、走査制御信号NLを「０」とす
るが、この時点t4は次の走査サイクルの始まりで
あるので走査信号Ｄ１がキースイツチ回路１１へ
与えられる。 以上は音高電圧信号KVの発生系動作である
が、キーオン検出信号KONは次のようにして発
生される。 すなわち時点t3（第８図）においてロード信号
LOADが発生したことにより、比較器２７におい
てノート記憶回路１９の出力及び優先回路１６の
出力の比較と、オクターブ記憶回路２４の出力及
び遅延回路２３の出力の比較が行われる。しかし
このときは記憶回路１９及び２４の内容は未だ読
出されていないので一致検出信号EQは送出され
ず（第８図EQ）、従つてキーオン検出信号形成回
路３２のフリツプフロツプFF２及びFF３はいず
れも記憶動作をしない（第８図KQ１及びKQ
２）。なおその後１ビツト時間経過して記憶回路
１９及び２４の記憶が読出された時には優先回路
１６及び遅延回路２３の出力が次のステツプの内
容に変更されてしまつているので一致が得られな
い。 従つて記憶回路１９及び２４に記憶がされた最
初のサイクルにおいては比較器２７から一致検出
信号EQが送出されることはなく（第８図EQ）、
そのため制御論理回路２２のキーオン検出信号形
成回路３２のフリツプフロツプFF２及びFF３の
記憶がされず（第８図KQ1及びKQ2）、結局キー
オン検出信号KONは送出されない。 その後時点t4になると、走査信号Ｄ１が発生し
てキースイツチ回路１１に対する次のサイクルの
キースイツチ検出走査を開始する。また、この時
制御論理回路２２のフリツプフロツプFF１，FF
２，FF３が走査信号Ｄ１によつてクリアされ
る。 このサイクルについては、前のサイクルにおい
て記憶回路１９及び２４がすでに記憶、読出し状
態にあることを除いて上述の最初のサイクルと同
様に動作する。すなわち未だキーC2が操作され
ていることにより時点t11において走査信号Ｄ８
のタイミングで優先回路１６からエニーノート信
号ANが発生し、これにより制御論理回路２２か
らロード信号LOADが発生する。かくして記憶回
路１９及び２４に新たに読込まれた内容はすべに
続出している内容と同じであり、従つて比較器２
７から一致検出信号EQ（第８図EQ）が発生され
る。 この一致検出信号EQは時点t11においてキーオ
ン検出信号形成回路３２の第１のフリツプフロツ
プFF２にゲートAN８を通じて読込まれ、その後
１ビツト経過後時点t12において読出される（第
８図KQ1） 一方フリツプフロツプFF２の出力KQ1は走査
信号Ｄ１によつてキーオン検出信号形成回路３２
の第２のフリツプフロツプ回路FF３にゲートAN
１０を通じて読込まれ、その後１ビツト経過後時
点t13において読出され（第８図KQ2）、この読出
出力KQ2がキーオン検出信号KONとして送出さ
れる。この様にしてキーオン検出信号KONは走
査信号Ｄ２のタイミングで送出されることによ
る。 このフリツプフロツプFF２及びFF３の記憶ゲ
ートAN９及びAN１１によつて次のサイクルの走
査信号Ｄ１によつてクリアされる。しかしこの
C2音については、フリツプフロツプFF３のゲー
トAN１１による、クリア動作と同時にゲートAN
１０による読込動作とが並行して行われ、従つて
第８図KQ2に示す如くキーオン検出信号KONは
引き続きオン状態を維持する。 このような第２サイクルの動作は同じキーC2
が操作され続けている限り同様に繰返される。 その後の時点t21おいてキーC2を操作しながら
これに加えてキーG4を操作すると、キースイツ
チ検出回路１１は以後のサイクルではキーC2の
検出より以前の時点t22で走査信号Ｄ１によつて
キー検出信号を送出し、エニーノート信号ANが
優先回路１６から１ビツト遅れた時点t23で送出
される。 従つてこのキーG4のキー検出信号がロード信
号LOADによつて記憶回路１９及び２４に読込ま
れ、従つてノートＤ／Ａ変換器２０及びオクター
ブＤ／Ａ変換器２１を介してキーG4に対応する
大きさの音高電圧信号KVが送出される。 一方このときの優先回路１６及び遅延回路２３
の出力は、記憶回路１９及び２４の読出出力（未
だキーC2の情報を出力している）と一致しな
い。従つて新たなキーG4についての最初のサイ
クルにおいては比較器２７から一致検出信号EQ
が送出されず（第８図EQ）、従つてキーオン検出
信号形成回路３２のフリツプフロツプFF２及び
FF３は記憶動作をしない（第８図KQ1及び
KQ2）。 そこで、キーオン検出信号KONは第８図KON
をみて明らかなように、キーC2のキーオン検出
信号KONが走査信号Ｄ１によつて時点t23でクリ
アされた後、一致信号EQが発生した後の最初の
走査信号Ｄ２のタイミングでフリツプフロツプ
FF２が読込動作をし、Ｄ３のタイミングで読出
動作をした後（第８図KQ1）、その出力KQ1に基
づいて次のサイクルの走査信号Ｄ１によつてフリ
ツプフロツプFF３が読込動作をし、Ｄ２のタイ
ミングで読出動作をし、かくして少くとも走査信
号Ｄ１〜Ｄ８の１サイクル期間の間はキーオン検
出信号KONを送出しないようになされている。 かくしてキーG4についてロード信号LOADの送
出時点t23から１ビツト遅れた時点において音高
電圧信号KVが送出され、その後２サイクル遅れ
た時点においてキーオン検出信号KONが送出さ
れ、この状態はキーG4が操作されなくなるまで
続けられる。 この状態から時点t31においてキーG4が離鍵さ
れる（従つてキーC2を押鍵した状態にもどる）
と、キースイツチ回路１１からのキー検出信号は
走査信号Ｄ７によるものにもどり、これが優先回
路１６を通り、分配回路１７を介してノート記憶
回路１９に読込まれ、読出されると共に、オクタ
ーブコードがオクターブ記憶回路２４に読込まれ
る。 従つて比較器２７から一致検出信号EQ（キー
G4に関する）が得られなくなると、時点t21にお
いてキーG4が押鍵された場合について上述した
と同様にキーオン検出信号形成回路３２が動作
し、かくしてキーオン検出信号KONは少くとも
１サイクルの区間の間出力を送出しない状態を経
た後走査信号Ｄ２によつてキーC2についてのキ
ーオン検出信号KONを送出する。 その後時点t41においてキーC2を離鍵すると、
時点t31におけるキーG4の場合と同様にして音高
電圧信号KV及びキーオン検出信号が得られなく
なる。 上述のようにこの発明に依れば、単音電子楽
器、例えば単音ミユージツクシンセサイザにおい
て楽音の形成に必要とされる音高信号とキーオン
検出信号とを、デイジタル方式で処理することが
できる単音優先選択装置から容易に得ることがで
きる。 しかるにかくするにつきこの発明に依れば、複
数のキーが押鍵操作されたとき、これを予定の順
序をもつて走査検出すると共に、最も優先順位の
高い１のキーについてキー検出信号を得たとき以
後検出走査動作を停止させるようにしたことによ
り、単音のみの発生を確実になし得る。 また、キーオン検出信号を、音高信号の発生と
優先順位の高いキー検出動作との一致に基づいて
形成するようにしたことにより、キーオン検出信
号が必らず音高信号の発生より遅れて発生するこ
ととなる。従つて音高信号が安定した後にキーオ
ン検出信号を発生できることにより、各音の発生
を安定にできると共に、キースイツチのチヤタリ
ングによる誤動作を防止できる。 さらに、本発明によれば優先手段から押鍵を表
わすキー検出信号が送出されたときにキースイツ
チ走査を停止するようにしているので複数のキー
が同時に押鍵されていてキー検出信号は各走査サ
イクルで１度のみ生じ、このキー検出信号の記憶
装置の構成を単純化させることができると共に、
キースイツチ走査を必要最小限の時間に限つたこ
とからキースイツチ回路から発生しやすい妨害電
波の発生を抑制することができる。
第１図はこの発明に依る単音優先選択装置を適
用し得る電子楽器を示す系統図、第２図はこの発
明に依る電子楽器の単音優先選択装置の一例を示
す系統図、第３図はそのキースイツチ回路を示す
接続図、第４図は走査信号の説明に供する信号波
形図、第５図ないし第７図はそれぞれ第２図の詳
細構成を示す接続図、第８図は第２図の動作の説
明に供する信号波形図である。 １…電圧制御型発振器、２…キー装置、３…電
圧制御型フイルタ、４…電圧制御型増幅器、５…
スピーカ、７，８…制御波形信号発生回路、９…
制御電圧発生回路、１１…キースイツチ回路、１
２…３ビツトカウンタ、１３…デコーダ、１４…
走査信号ゲート回路、１５，２３，２９…１ビツ
ト遅延回路、１６…優先回路、１７…分配回路、
１９…ノート記憶回路、２０…ノートＤ／Ａ変換
器、２１…オクターブＤ／Ａ変換器、２２…論理
制御回路、２４…オクターブ記憶回路、２５…デ
コーダ、２６…選択回路、２７…比較器。
用し得る電子楽器を示す系統図、第２図はこの発
明に依る電子楽器の単音優先選択装置の一例を示
す系統図、第３図はそのキースイツチ回路を示す
接続図、第４図は走査信号の説明に供する信号波
形図、第５図ないし第７図はそれぞれ第２図の詳
細構成を示す接続図、第８図は第２図の動作の説
明に供する信号波形図である。 １…電圧制御型発振器、２…キー装置、３…電
圧制御型フイルタ、４…電圧制御型増幅器、５…
スピーカ、７，８…制御波形信号発生回路、９…
制御電圧発生回路、１１…キースイツチ回路、１
２…３ビツトカウンタ、１３…デコーダ、１４…
走査信号ゲート回路、１５，２３，２９…１ビツ
ト遅延回路、１６…優先回路、１７…分配回路、
１９…ノート記憶回路、２０…ノートＤ／Ａ変換
器、２１…オクターブＤ／Ａ変換器、２２…論理
制御回路、２４…オクターブ記憶回路、２５…デ
コーダ、２６…選択回路、２７…比較器。
Claims (1)
- 【特許請求の範囲】 １ 多数のキースイツチを複数のキースイツチ群
に分けて各キースイツチ群ごとにそれぞれ到来す
る走査信号により当該キースイツチ群中の各キー
スイツチの押鍵または離鍵の操作状態を表わすキ
ー検出信号をそれぞれ出力するキースイツチ回路
と、各走査サイクルにおいてそれぞれ上記各キー
スイツチ群に対する走査信号を予定の順序で順次
発生する走査信号発生手段とを有し、上記各走査
サイクルそれぞれにおいて上記キースイツチ回路
から出力される上記キー検出信号に査づき押鍵さ
れたキーを検出するようにした電子楽器におい
て、 上記キースイツチ回路から出力される１つのキ
ースイツチ群中の各キースイツチに関する上記キ
ー検出信号に基づき押鍵を表わすキー検出信号の
中で最も優先順位の高いもの１つを優先選択する
優先手段と、 上記優先手段からの押鍵を表わすキー検出信号
を記憶する記憶手段と、 上記各走査サイクルにおいて上記記憶手段に押
鍵を表わすキー検出信号が与えられたとき次の走
査サイクルの開始時まで上記走査信号発生手段か
ら上記キースイツチ回路への走査信号の送出を禁
止する制御手段とを設け、 各走査サイクルそれぞれにおいて上記優先手段
から得られる押鍵を表わすキー検出信号に対応す
るキーを優先選択すべきキーとしたことを特徴と
する電子楽器の単音優先選択装置。 ２ 多数のキースイツチを複数のキースイツチ群
に分けて各キースイツチ群ごとにそれぞれ到来す
る走査信号により当該キースイツチ群中の各キー
スイツチの押鍵または離鍵の操作状態を表わすキ
ー検出信号をそれぞれ出力するキースイツチ回路
と、各走査サイクルにおいてそれぞれ上記各キー
スイツチ群に対する走査信号を予定の順序で順次
発生する走査信号発生手段とを有し、上記各走査
サイクルそれぞれにおいて上記キースイツチ回路
から出力される上記キー検出信号に基づき押鍵さ
れたキーを検出するようにした電子楽器におい
て、 上記キースイツチ回路から出力される１つのキ
ースイツチ群中の各キースイツチに関する上記キ
ー検出信号に基づき押鍵を表わすキー検出信号の
中で最も優先順位の高いもの１つを優先選択する
優先手段と、 上記優先手段から押鍵を表わすキー検出信号を
記憶する記憶手段と、 上記各走査サイクルにおいて上記記憶手段に押
鍵を表わすキー検出信号が与えられたとき次の走
査サイクルの開始時まで上記走査信号発生手段か
ら上記キースイツチ回路への走査信号の送出を禁
止する第１の制御手段と、 上記記憶手段の記憶出力に対応して音高信号を
発生する音高信号発生手段と、 前回の走査サイクルで上記優先手段から得られ
たキー検出信号と現在の走査サイクルで上記優先
手段から得られたキー検出信号とを比較すること
により、連続する２つの走査サイクルにおいて同
一のキーに関するキー検出信号が得られたことを
検出してキーオン検出信号を形成する第２の制御
手段とを設け、 各走査サイクルそれぞれにおいて上記優先手段
から得られる押鍵を表わすキー検出信号に対応す
るキーを優先選択すべきキーとし、上記音高信号
と上記キーオン検出信号とにもとづいて上記キー
検出信号に対応する楽音信号を発生するようにし
たことを特徴とする電子楽器の単音優先選択装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6759377A JPS542710A (en) | 1977-06-08 | 1977-06-08 | Single tone priority selector of electronic musical instruments |
| US05/911,710 US4204452A (en) | 1977-06-08 | 1978-06-02 | Single key preferential selection device in electronic musical instrument |
| DE2824984A DE2824984C3 (de) | 1977-06-08 | 1978-06-07 | Tastenfeststellvorrichtung für ein elektronisches Musikinstrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6759377A JPS542710A (en) | 1977-06-08 | 1977-06-08 | Single tone priority selector of electronic musical instruments |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS542710A JPS542710A (en) | 1979-01-10 |
| JPS6113239B2 true JPS6113239B2 (ja) | 1986-04-12 |
Family
ID=13349352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6759377A Granted JPS542710A (en) | 1977-06-08 | 1977-06-08 | Single tone priority selector of electronic musical instruments |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4204452A (ja) |
| JP (1) | JPS542710A (ja) |
| DE (1) | DE2824984C3 (ja) |
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|---|---|---|---|---|
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| JPS5688197A (en) * | 1979-12-20 | 1981-07-17 | Nippon Musical Instruments Mfg | Preference circuit for electronic musical instrument |
| US4301703A (en) * | 1980-04-14 | 1981-11-24 | Kimball International, Inc. | High note data generator |
| JPH01103217A (ja) * | 1987-10-16 | 1989-04-20 | Mitsubishi Metal Corp | 正面フライス |
| US4969385A (en) * | 1988-01-19 | 1990-11-13 | Gulbransen, Inc. | Reassignment of digital oscillators according to amplitude |
| JP2023176066A (ja) * | 2022-05-31 | 2023-12-13 | ローランド株式会社 | 電子楽器、鍵スキャン方法及び鍵スキャンプログラム |
Family Cites Families (10)
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|---|---|---|---|---|
| US3882751A (en) * | 1972-12-14 | 1975-05-13 | Nippon Musical Instruments Mfg | Electronic musical instrument employing waveshape memories |
| US3898905A (en) * | 1974-03-04 | 1975-08-12 | Hammond Corp | Monophonic electronic musical instrument |
| US4055103A (en) * | 1974-06-03 | 1977-10-25 | The Wurlitzer Company | Electronic musical instrument using integrated circuit components |
| US4012980A (en) * | 1974-11-27 | 1977-03-22 | Nippon Gakki Seizo Kabushiki Kaisha | Control circuitry for a voltage-controlled type electronic musical instrument |
| US4074233A (en) * | 1976-06-30 | 1978-02-14 | Norlin Music, Inc. | Selection switch memory circuit |
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| JPS5936755B2 (ja) * | 1976-07-02 | 1984-09-05 | 株式会社河合楽器製作所 | キ−アサイナ |
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| US4100831A (en) * | 1976-08-09 | 1978-07-18 | Kawai Musical Instrument Mfg. Co., Ltd. | Automatic digital circuit for generating chords in a digital organ |
| US4122744A (en) * | 1977-08-15 | 1978-10-31 | D. H. Baldwin Company | Variable frequency generator for polyphonic electronic music system |
-
1977
- 1977-06-08 JP JP6759377A patent/JPS542710A/ja active Granted
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1978
- 1978-06-02 US US05/911,710 patent/US4204452A/en not_active Expired - Lifetime
- 1978-06-07 DE DE2824984A patent/DE2824984C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2824984B2 (de) | 1981-05-21 |
| DE2824984A1 (de) | 1979-01-25 |
| JPS542710A (en) | 1979-01-10 |
| DE2824984C3 (de) | 1982-01-28 |
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