JPS593757B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器に関し、特に異なる２鍵を 。

順次押鍵したとき、発生される楽音の音高を一方の鍵（
以下、第１操作鍵と称す）に対応した音高（周波数）か
ら他方の鍵（以下、第２操作鍵と称す）に対応した音高
（周波数）へ連続的あるいは階段的に変化させてポルタ
メント効果あるいはグリツサンド効果が得られるように
した電子楽器に５ おいて、該ポルタメント効果あるい
はグリツサンド効果は音高変化が上昇する方向のみ、ま
たは下降する方向のみあるいは上昇および下降の両方を
行なうように適宜選択できるようにした電子楽器に関す
るものである。１０近年、電子技術の急速な発達に伴な
つて種々の電子楽器が開発されており、電子楽器に代表
される電子オルガンは、多くの音色および各種効果音が
得られることから音楽としての表現が豊かに出せ、初心
者でも比較的容易に演奏できる楽器とし１５て広く愛用
されている。

この場合、電子楽器においても自然楽器で用いられてい
るグリツサンド効果およびポルタメント効果を付加する
ことによつて演奏効果をさらに向上させることが強く要
望されるようになつてきた。９０従来、このような要望
を満すものとしては、第１図に示すようなポルタメント
機能を備えた電子楽器が提案されている。

この第１図に示された電子楽器を説明すると、この種の
電子楽器は、鍵盤部１における押鍵操作に伴なつて操作
鍵音高に対■５ 応した電圧値の電圧信号ＫＶ（以下、
音高電圧ＫＶと称す）を発生するとともに、鍵の押鍵時
間に相当する時間幅のパルス信号（以下、キーインク信
号ＫＳと称す）を発生する。この鍵盤部１から得られる
音高電圧ＫＶは、スイッチ素子３、可変抵１０抗４およ
びコンデンサ５からなる電圧保持時定数回路２を介して
電圧制御型可変周波数発振器７（以下ＶＣＯと称す）に
発振駆動信号として与えられ、このＶＣＯ７からは操作
鍵音高に対応した音源信号が出力される。このＶＣ０７
から出力さノ５ れた音源信号は、電圧制御型可変フィ
ルタ８（以下、ＶＣＦと称す）に供給し、音色形成して
楽音信号とするもので、このＶＣＦ８から出力される楽
音信号はさらに電圧制御型可変利得増幅器９（以下、Ｃ
Ａと称す）において楽音信号レベル、すなわちエンベロ
ープ制御されて取り出され、増幅器１０において適宜増
幅されてスビーカ１１から演奏音として発音させる。こ
の場合、キーインク信号ＫＳは、音高電圧Ｋを保持する
電圧保持時定数回路２および制御装置１２に制御信号と
してそれぞれ供給される。この制御装置１２は、結合さ
れるキーインク信号ＫＳに基ずいて押鍵とともに立上り
、以後持続して離鍵時から立ち下る経時的に電圧値の変
化する制御波形信号を発生するもので、この制御波形信
号は上記ＣＯ７，ＣＦ８，ＣＡ９に供給され、この制御
波形信号にしたがつてＣＯ７では発振周波数を微少に変
化させ、またＶＣＦ８ではそのカツトオフ周波数を変化
させて自然性および音楽性の豊かな楽音信号とする。ま
たＣＡ９では制御波形信号にしたがつて楽音のレベルに
対するエンベロープを設定する。そして、前記電圧保持
時定数回路２は、キーインク信号ＫＳで制御されるスイ
ツチ素子３、可変抵抗４、コンデンサ５、およびポルタ
メント効果選択スイツチ６とから構成されており、通常
の演奏においては前記選択スイツチ６を図示のように投
入状態にし、鍵操作に伴なつて発生する音高電圧Ｋをス
イツチ素子３、選択スイツチ６を介して直接にＣＯ７に
供給するとともに、コンデンサ５にその音高電圧Ｋを記
憶させる。なお、コンデンサ５は、離鍵後のサステイン
（減衰）音を得るために音高電圧ＫＶを保持しておくも
のであり、またスイツチ素子３は前記コンデンサ５の保
持電圧の放電を防止するためのものである。このように
構成された電子楽器において、ポルタメント演奏を行な
う場合には、ポルタメント効果選択スイツチ６をオフに
することにより、音高電圧ＫＶは可変抵抗４を介してコ
ンデンサ５に充電され、該コンデンサ５の端子電圧は可
変抵抗４およびコンデンサ５からなる時定数に対応して
変化する。

この場合、コンデンサ５には前の押圧鍵（第１操作鍵）
に対応する音高電圧ＫＶｌが保持されており、新たな押
圧鍵（第２操作鍵）に対応する音高電圧Ｋ２が発生すれ
ば、可変抵抗４とコンデンサ５の時定数に応じた速度で
コンデンサ５の端子電圧が第２図に実線Ａで示すように
連続的に変化し、その結果ＣＯ７の発振周波数が第２図
の実線Ａにしたがつて連続的に変化し、第１操作鍵の音
高から第２操作鍵の音高に向つて連続的に音高が上昇変
化する。次に、上述した説明は第２操作鍵の音高が第１
操作鍵の音高よりも高い場合における動作説明であるが
、第２操作鍵の音高が第１操作鍵の音高よりも低い場合
には、コンデンサ５の端子電圧はコンデンサ５に記憶さ
れた第１操作鍵に対応した音高電圧ＫＶｌから抵抗４と
コンデンサ５の時定数にしたがつて第２図に点線Ｂで示
すように第２操作鍵に対応した音高電圧ＫＶ２まで連続
的に下降変化し、その結果、ＶＣＯ７の発振周波数が第
２図の点線Ｂにしたがつて連続的に変化し、第１操作鍵
の音高から第２操作鍵の音高に向つて連続的に音高が下
降変化する。このようにして第１操作鍵の音高から第２
操作鍵の音高に向つて発生楽音の音高が連続的に変化す
るポルタメント効果音が容易に得られる。ところで、こ
のように構成された電子楽器は、選択スイツチ６をオフ
にすると常に第１操作鍵に対応した音高から第２操作鍵
に対応した音高に向つて音高が連続的に変化してポルタ
メント効果音が得られるものであるが、この場合第１操
作鍵の音高と第２操作鍵の音高の上下関係が一定してい
ないために、音高が連続して上昇するポルタメント効果
音と下降するポルタメント効果音が発生してしまい、そ
のいずれか一方のみのポルタメント効果音を選択的に得
ることができず、十分なポルタメント演奏効果を上げる
ことができなかつた。

このため、もし、いずれか一方向に変化するポルタメン
ト効果音を得たい場合に選択スイツチ６を鍵操作状態に
対応して（第１操作鍵の音高と第２操作鍵の音高の上下
関係を判断して）選択的にオン・オフ制御しなければな
らず、極めて複雑な演奏操作となつてしまい、比較的早
いテンポで演奏する場合等においては不可能に近い操作
と言わざるを得なかつた。この発明は上述の点に鑑みな
されたもので、この発明の目的は、第１操作鍵に対応し
た音高から第２操作鍵に対応した音高に向つて上昇ある
いは下降すぬポルタメント効果音またはグリツサンド効
果音のうち、音高の上昇あるいは下降のいずれか一方向
の動作態様を選択できるようにした電子楽器を提供する
ことである。

以下、図面を用いてこの発明による電子楽器？詳細に説
明する。

第３図は、この発明を、ポルタメント効果音が得られる
単音構成の電子楽器に適用した場合の一実施例を示し、
第１図と同一部分は同一記号を付してその説明は省略す
る。

図において、１３はトランジスタで、第１図のポルタメ
ント効果選択スイツチ６を電子的なスイツチにするため
に設けられたものである。１４は比較器で、鍵盤部１か
ら発生される操作鍵に対応した音高電圧ＫＶおよびコン
デンサ５に記憶保持されている電圧ＫＶｌをそれぞれ入
力して両者を比較し、ＫＶ＞ＫＶ′の場合のみ゛１”出
力を送出するように構成されている。

１５は上昇するポルタメント効果音のみを選択する上昇
モード選択スイツチ、１６は下降するポルタメント効果
音のみを選択する下降モード選択スイツチであつて、上
昇モード選択スイツチ１５の″１″出力信号はアンドゲ
ート１７において比較器１４の出力信号との一致が求め
られ、また下降モード選択スイツチ１６の”１”出力信
号はアンドゲート１８においてインバータ１９を介して
供給される比較器１４の出力信号との一致が求められる
。

このようにして求められたアンドゲート１７，１８の一
致出力信号は、オアゲート２０およびインバータ２１を
介して電圧保持時定数回路２を構成するトランジスタ１
３のゲートに供給されるようになつている。通常の発音
演奏 このように構成された電子楽器において、通常の発音演
奏を行なうには、上昇モード選択スイツチ１５および下
降モード選択スイツチ１６をオフにする。

これによりアンドゲート１７，１８は不動作となつてオ
アゲート２０からは常時″Ｏ″信号が発生され、この“
Ｏ″信号はインバータ２１により反転されて“１″信号
がトランジスタ１３のゲートに供給される。したがつて
、トランジスタ１３は導通して可変抵抗器４を短絡する
。これにより、鍵盤部１から発生される音高電圧Ｋは、
トランジスタ３，１３を介してコンデンサ５に供給され
、このコンデンサ５は供給される音高電圧ＫＶに瞬時に
充電される。この結果、通常の発音演奏が行なわれる。
上昇ポルタメント効果演奏 次に、音高が上昇する方向に向つてのみ連続的に変化す
るポルタメント効果演奏を行なう場合には、上昇モード
選択スイツチ１５をオンして″１″信号をアンドゲート
１７に供給する。

この状態においては、まだ鍵が操作されていないために
音高電圧Ｋはなく、比較器１４の出力信号ばＯ″である
。したがつて、アンドゲート１７，１８からは一致出力
信号が得られず、オアゲート２０の６０″出力信号はイ
ンバータ２１において″１′゛信号に反転されてトラン
ジスタ１３を導通状態に制御する。この場合、コンデン
サ５には、第１操作鍵に対応した音高電圧ＫＶｌがすで
に記憶保持されて、ＶＣＯ７からは第１操作鍵に対応し
た周波数の音源信号が発生されている。この状態におい
て、次に第１操作鍵に対応した音高よりも高い音高の鍵
を操作すると、この第２操作鍵の音高に対応した音高電
圧ＫＶ２が鍵盤部１から発生される。

この音高電圧Ｋ２は比較器１４に供給され、この比較器
１４において第２操作鍵に対応した音高電圧Ｋ２とコン
デンサ５に保持されている第１操作鍵に対応した音高電
圧Ｋ１とを比較する。この場合、音高電圧Ｋ２とＫＶｌ
は、上述したようにＫ２〉Ｋ１なる関係にあるために比
較器１４は６１″信号を送出する。この″１″信号は上
昇モード選択スイツチ１５から供給される゛１″信号に
より動作状態となつているアンドゲート１７において一
致が求められ、この一致出力信号はインバータ２１にお
いて反転される。この結果、インバータ２１から供給さ
れる゛１”信号によつて導通状態となつていたトランジ
スタ１３は非導通状態になる。したがつて第２操作鍵に
対応して発生された音高電圧ＫＶ２は、第２操作鍵の押
鍵中に発生されるキーインク信号ＫＳによつて導通状態
となつているトランジスタ３および可変抵抗４を介して
コンデンサ５に充電され、このコンデンサ５の端子電圧
ＫＶ′がＣＯ７に発振駆動信号として供給される。この
場合、トランジスタ１３が非導通状態であることから、
コンデンサ５の音高電圧Ｋ２を充電する系路には可変抵
抗４が挿入されており、これによりコンデンサ５の端子
電圧ＫＶ′は第２図に実線Ａで示すように第１操作鍵に
対応した音高電圧Ｋ１から第２操作鍵に対応した音高電
圧Ｋ２に向つて可変抵抗４とコンデンサ５の値によつて
決定される時定数に対応して上昇する。この結果、コン
デンサ５の端子電圧ＫＶ′により発振駆動されるＣＯ７
は、その発振周波数が第１操作鍵音高から第２操作鍵音
高に向つて連続的に変化することになり、これに伴なつ
て上昇方向に変化するポルタメント効果演奏音が得られ
る。次に、コンデンサ５に保持された第２操作鍵に対応
する音高電圧Ｋ２よりも低い音高電圧Ｋに対応した鍵（
第３操作鍵）を押鍵すると、この第３操作鍵に対応した
音高電圧ＫＶ３が鍵盤部１から発生される。

この音高電圧Ｋ３は比較器１４に供給され、コンデンサ
５に保持されている第２操作鍵に対応した音高電圧Ｋ２
と比較される。この場合、音高電圧ＫＶ３とＫＶ２はＫ
Ｖ３くＫ２なる関係にあるために、比較器１４の出力信
号は′″Ｏ″となり、これに伴なつてアンドゲート１７
の出力信号も６０″となる。したがつて、アンドゲート
１７の“０″出力信号をオアゲート２０およびインバー
タ２１を介してゲート入力とするトランジスタ１３は導
通状態となり、電圧保持時定数回路２は時定数動作を停
止して音高電圧Ｋ３をトランジスタ３、トランジスタ１
３を介してコンデンサ５に供給することにより、このコ
ンデンサ５の端子電圧ＫＶ′を瞬時に第３操作鍵に対応
する音高電圧ＫＶ３に設定する。このためコンデンサ５
の端子電圧Ｋ″により発振駆動されるＶＣＯ７は、第２
操作鍵に対応する音高の周波数信号から第３操作鍵音高
に対応する音高の周波数信号に急激に変化する。したが
つて、前に操作された鍵に対応した音高よりも低い音高
に対応した鍵を次に操作した場合には、ポルタメント演
奏効果音は得られずに次に操作された鍵に対応した楽音
がその鍵操作と同時に発生されることになつて通常の演
奏となる。このように、上昇モード選択スイツチ１５を
オンにすると、前に操作された音高よりも後に操作され
た音高の方が高い場合にのみポルタメント演奏効果音が
得られることになる。下降ポルタメント効果演奏 次に、音高が下降する方向に向つてのみ連続的に変化す
るポルタメント効果演奏を行なう場合には下降モード選
択スイツチ１６のみをオンにして６１″信号をアンドゲ
ート１８に供給する。

この場合、アンドゲート１８の他方の入力端には、比較
器１４の出力信号がインバータ１９を介して供給される
ようになつている。したがつて、アンドゲー口８は比較
器１４から６０″出力信号が発生されたときにのみ、つ
まり音高電圧ＫＶ＜５ＫＶ５の関係がＫくＫＶ′の関係
が成立した場合にのみ６１″信号を送出することになる
。このＫＶ〈ＫＶ′の関係は前に操作された鍵に対応す
る音高よりも次に操作された鍵に対応する音高が低い場
合である。アンドゲート１８から送出された“１１信号
は、オアゲート２０およびインバータ２１を介してトラ
ンジスタ１３のゲートに″０″信号として供給され、ト
ランジスタ１３は非導通となつて電圧保持時定数回路２
のコンデンサ５の端子電圧ＫＶ′は前述した場合と同様
に可変抵抗４とコンデンサ５の値によつて決まる時定数
にしたがつて第２図に点線Ｂで示すように徐々に下降す
る。コンデンサ５の端子電圧ＫＶ′が下降することによ
つて、ＣＯ７から発生される音源信号の周波数もこれに
伴なつて下降し、スビーカ１１から第１操作鍵に対応す
る音高から第２操作鍵に対応した音高に向つて連続的に
下降変化するポルタメント効果演奏音が得られる。次に
、第２操作鍵に対応した音高よりも高い音高に対応する
鍵（第３操作鍵）を操作すると、音高電圧ＫＶ３とＫＶ
２を比較する比較器１４の出力信号は前述したようにゞ
１″となる。

しかし、アンドゲート１８は下降モード選択スイツチ１
６を介して供給される″１゛信号と比較器１４の出力信
号を反転したインバータ１９の出力信号との一致を求め
ているために両者の一致が得られず、これに伴なつてト
ランジスタ１３は導通状態となつて通常の演奏楽音が得
られる。上昇および下降ポルタメント効果演奏 次に、上昇および下降の両方向に於いて発生楽音の音高
が第１操作鍵に対応する音高から第２操作鍵に対応する
音高に向つて連続的に変化するポルタメント効果演奏音
を得たい場合には、上昇モード選択スイツチ１５および
下降モード選択スイツチ１６の両方をオンにする。

このような操作を行なうと、互いに逆の条件を選択して
いたアンドゲート１７，１８のいずれか一方から常に″
１″信号が送出されることになり、この”１″信号をイ
ンバータ２１で反転した１０″信号によつてトランジス
タ１３は常に非導通状態となる。したがつて、操作鍵に
対応して発生される音高電圧ＫＶは常に可変抵抗４を介
してコンデンサ５に徐々に充電されることになり、これ
に伴なつて常に第１操作鍵に対応した音高から第２操作
鍵に対応した音高に向つて連続的に上昇または下降する
ポルタメント効果演奏音が得られる。したがつて、上述
した構成による電子楽器においては、上昇および下降モ
ード選択スイツチ１５，１６を選択的にオンすることに
より、上昇、または下降あるいは上昇および下降のポル
タメント効果音を任意に選択して発音させることができ
る。

第４図はこの発明による電子楽器の他の実施例を示し、
特に操作鍵に対応した鍵情報をデジタル的に演算処理す
ることによつて、音高が連続的に変化するポルタメント
効果音および音高が階段的に変化するグリツサンド効果
音が得られるようにした電子楽器にこの発明を適用した
場合の実施例を示す全体構成略示プロツク図である。こ
の電子楽器は大別すると、各鍵に対応してそれぞれ設け
られたキースイツチのうち、押鍵によつて動作（メーク
接点の場合は閉成動作、ブレーク接点の場合は開動作）
したキースイツチを検出し、この検出したキースイツチ
を表わす鍵情報、すなわちキーコードＫＣを発生するキ
ーコータ１００と、キーコータ１００から供給されるキ
ーコードＫＣを同時発音可能なチヤンネル（鍵の数より
はるかに少ない。）のうちのいずれかのチヤンネルに割
当てる動作を実行するチヤンネルプロセツサ２００と、
チヤンネルプロセツサ２００を介して供給されるキーコ
ードＫＣを演算処理してグリツサンド効果あるいはポル
タメント効果を得るためのキーコードＫＣ′に変換する
キーコード変換部３００と、このキーコード変換部３０
０から供給されるキーコードＫＣ′に対応した音高電圧
Ｋを発生するキーコード・音高電圧変換部４００と、チ
ヤンネルプロセツサ２００によつて各チヤンネルに割当
てられた動作キースイツチの押鍵および離鍵に対応して
前記音高電圧ＫＶを制御するチヤンネル別音高電圧制御
部５００と、チヤンネル別音高電圧制御部５００の各チ
ヤンネルから供給される音高電圧Ｋにそれぞれ対応した
楽音信号を各チヤンネル別に発生する楽音形成部６００
と、チヤンネル別音高電圧制御部５００を制御してグリ
ツサンドとポルタメントの切換およびそのスビードをコ
ントロールする音高電圧制御部７００と、前述した各部
に種々のタイミング信号を供給するタイミング信号発生
部８００と、グリツサンドおよびポルタメントのうち、
音高の上昇および下降モードのいずれかあるいは両者を
選択して発音させる上昇・下降モード制御部９００とか
ら構成されている。キーコータ１００においては、多数
のキースイツチ１０１ａ〜１０１ｎを有するキースイツ
チ回路１０２が設けられており、このキースイツチ回路
１０２の各キースイツチ１０１ａ〜１０１ｎは複数のプ
ロツク（例えば各オクターブ毎のグループ）に分けられ
ているとともに、各プロツク内のキースイツチを複数の
ノート（例えばＣ，ｃ＃，Ｄ，・・・Ｂの１２音名の鍵
）に区別し、各キースイツチ１０１ａ〜１０１ｎの一方
の端子（可動接点）ａ側を各プロツクの同一ノート毎に
共通接続して各ノート別に配線Ｎ１〜Ｎｍを引き出すと
ともに、他方端子（固定端子）ｂ側を同一プロツク（オ
クターブ）毎に共通接続して各プロツク別に配線Ｂ１〜
Ｂｌを引き出している。

したがつて、このキースイツチ回路１０２は、プロツク
配線Ｂ１〜Ｂｌを「行」とし、ノート配線Ｎ１〜Ｎｍを
「夕旧としたマトリクス（行列配線）の各交点部分の行
列間に各キースイツチ１０１ａ〜１０１ｎがそれぞれ接
続されていることになる。この結果、キースイツチ回路
１０２から引き出されている全配線数、つまりプロツク
配線Ｂ１〜Ｂ２とノート配線Ｎ１〜Ｎｍの総合計配線数
は全キースイツチ１０１ａ〜１０１ｎの数に比べてはる
かに少ないものとなつている。例えば全キースイツチ１
０１ａ〜１０１ｎの数が「ｌ＞＜ｍ」個であるとすると
、この場合、キースイツチ回路１０２から引き出される
全配線数はプロツク数ｌ＋ノート数ｍであり、その数は
［ｌ＋ｍ」本となる。このように構成されたキースイツ
チ回路１０２の各キースイツチ１０１ａ〜１０１ｎは、
ノート配線Ｎ１〜Ｎｍを介してノート検出回路１０３に
接続されており、またプロツク配線Ｂ１〜Ｂｌを介して
プロツク検出回路１０４に接続されている。この場合、
全キースイツチ１０１ａ〜１０１ｎ中のすべての動作キ
ースイツチの検出は、数種類の検出動作状態（以下、単
にステートという）を順次実行することによつて検出動
作が完了するようになつている。

その第１ステート（ＳＴｌ）は、ノート検出回路１０３
からノート配線Ｎ１〜Ｎｍを介してすべてのキースイツ
チ１０１ａ〜１０１ｎの可動接点側ａに信号を印加し、
動作中のキースイツチのみの固定接点側ｂを通して当該
動作中のキースイツチが属するプロツクのプロツク配線
Ｂ１〜Ｂｌに前記印加信号を導き出し、この導き出され
た信号をプロツク検出回路１０４に供給して記憶する。
これにより、どのプロツクに動作中（オンされている）
のキースイツチ（１個あるいは複数個）が存在するかが
検出される。なお、この第１ステートにおけるプロツク
検出回路１０４の記憶タイミングは、タイミング信号発
生部８００に同期して動作している状態制御回路１０５
から供給される第１ステート信号によつて決定される。
そして、プロツク検出回路１０４の記憶動作が完了する
と、状態制御回路１０５はこれを検出して第２ステート
の制御を行なう。次に、第２ステート（ＳＴ２）におい
ては、プロツク検出回路１０４に記憶されたプロツク（
１プロツクあるいは複数プロツク）のうち、あらかじめ
定められた優先順位にしたがつて１プロツクを抽出し、
プロツク検出回路１０４から抽出されたプロツクに対応
するプロツク配線Ｂ１〜Ｂｌを介して当該プロツクに含
まれる各キースイツチの固定接点ｂ側に信号を印加し、
これによつて当該プロツク内の各ノートのキースイツチ
の可動接点ａ側のノート配線Ｎ１〜Ｎｍから該信号を導
き出してノート検出回路１０３に記憶させる。このよう
にすれば、動作中のキースイツチ１０１ａ〜１０１ｎに
対応するノート配線Ｎ１〜Ｎｍのみにプロツク検出回路
１０３からの信号が伝達されることになり、この信号を
ノート検出回路１０３に記憶させることによつて、抽出
されたプロツクにおける動作中のキースイツチ（１個あ
るいは複数個）のノートが検出されることになる。また
、プロツク検出回路１０４において抽出されたプロツク
信号は、該プロツクを表わす複数ビツト（この場合は３
ビツト）のプロツクコード信号（以下、プロツクコード
ＢＣという）に変換してサンプルホールド回路１０６に
供給して記憶させる。なお、この第２ステートにおける
プロツク検出回路１０４の１プロツク抽出タイミングお
よびノート検出回路１０３における記憶タイミングは、
前述した第１ステートの場合と同様に、状態制御回路１
０５から供給される第２ステート信号によつて決定され
ている。そして、ノート検出回路１０３の記憶動作が完
了すると、状態制御回路１０５はこれを検出して第３ス
テートの制御を行なう。次に第３ステート（ＳＴ８）は
、前記第２ステートに続く動作状態であり、前記第２ス
テートにおいてノート検出回路１０３に記憶されたノー
ト（１個あるいは複数個）をシステムクロツクに同期し
、かつあらかじめ定められた優先順位にしたがつて順次
抽出し、この抽出したノート信号を該ノートを表わす複
数ビツト（この場合は４ビツト）のノートコード信号（
以下、ノートコードＮＣという）に変換してサンプルホ
ールド回路１０６に順次供給する。

この第３ステートは、ノート検出回路１０３に記憶され
ているノートに関してのみ実行されるものであるために
、時間的な無駄は一切生じない。例えばノート検出回路
１０３に３種類のノートが記憶されていると、あるプロ
ツクに関する第３ステートは３クロツク時間で終了する
。そして、ノート検出回路１０３に記憶されているノー
トコード信号がすべて読み出されると、状態制御回路１
０５がこれを検出して次のステートに制御する。この場
合、プロツク検出回路１０４にまだプロツク信号の記憶
が存在する場合には前記第２ステートおよび第３ステー
トの制御にもどり、これらのステートを前記同様に実行
する。またプロツク検出回路１０４にプロツク信号の記
憶が存在しない場合にはキースイツチ回路１０２のプロ
ツク配線Ｂ１〜Ｂｌに残されている電荷（配線の浮遊容
量または各配線にそれぞれ接続された微少コンデンサに
充電された電荷）をすべて放電させてりセツトした後に
再び前記第１ステートに移行する。一方、サンプルホー
ルド回路１０６は、第２ステートの状態においてプロツ
ク検出回路１０４から供給されるプロツクコードＢＣを
記憶保持しており、第３ステートにおいてノート検出回
路１０３から供給されるノートコードＮＣと同期させて
出力する。

したがつて、サンプルホールド回路１０６からは、プロ
ツクコードＢＣとノートコードＮＣが組合された７ビツ
ト構成によるキーコードＫＣが送り出されることになり
、このキーコードＫＣによつて動作キースイツチを容易
に識別することができる。このようにして、全動作キー
スイツチの検出が終了するまでには、第１ステート（Ｓ
Ｔｌ）→第２ステート（ＳＴ２）→第３ステート（ＳＴ
３）・・・というようにステツプするが、プロツク検出
回路１０４に最初に記憶したすべてのプロツクに関する
プロツクコードＢＣを送出しかつ最後のプロツクにおけ
る動作キースイツチのノートに関するノートコードＮＣ
を送出し終えると、プロツク検出回路１０４およびノー
ト検出回路１０３の記憶がすべて抽出されて全くなくな
るために、これによつて第４ステート（ＳＴＯ）、すな
わち待期状態となる。

そして、キースイツチ回路１０２、ノート検出回路１０
３およびプロツク検出回路１０４の動作がすべてりセツ
トされたことを確認すると再び第１ステート（ＳＴｌ）
にもどり、以後は前述したように第２ステート（ＳＴ２
）、第３ステート（ＳＴ３）の状態を繰返して第４ステ
ート（ＳＴＯ）、つまり待期状態に達することにより、
全キースイツチの検出動作が１通り繰返される。キーコ
ータ１００のサンプルホールド回路１０６から送り出さ
れるキーコードＫＣは、チヤンネルプロセツサ２００に
供給され、ここにおいて楽音信号を形成するチヤンネル
が割当てられる。

この場合、サンプルホールド回路１０６から送り出され
るキーコードＫＣは一定期間保持されており、この保持
時間はチヤンネルプロセツサ２００において１つの割当
て処理が実行される動作時間に対応している。また、こ
のキーコータ１００は、操作キースイツチのすべてを対
応するキーコードＫＣに変換して送り出しを完了する毎
に設定される第４ステート状態（待期状態）においてス
タート信号Ｘをサンプルホールド回路１０６を介して送
出する。

この信号Ｘはチヤンネルプロセツサ２００においてキー
オフ検出のために使用される。なお、このキーコータ１
００から送出されるキーコードＫＣのプロツクコードＢ
ＣおよびノートコードＮＣの内容の一例を第１表に示す
。

次に、チヤンネルプロセツサ２００は、第１キーコード
メモリ２０１と、キーオン・オフ検出回路２０２と、ト
ランケート回路２０３および押鍵状態メモリ２０４とに
よつて構成されている。

第１キーコードメモリ２０１は同時発音可能なチヤンネ
ル数に対応する特定数の記憶回路を備えており、この記
憶回路は循環型シフトレジスタで構成すると好都合であ
る。この場合、チヤンネル数がＡ１キーコードＫＣのビ
ツト数がＢであるとすると、Ｂ個の記憶単位を有するＡ
ステージ（１ステージ＝Ｂビツト）のシフトレジスタが
用いられ、記憶された（既に割当てられた）キーコード
ＫＣはクロツクパルスによつて順次シフトして時分割的
に送り出されて楽音波形発生のための制御信号として利
用されるとともに、このシフトレジスタの入力側に帰還
されて循環するようになつている。キーオン・オフ検出
回路２０２は、キーコータ１００から供給される入力キ
ーコードＫＣと第１キーコードメモリ２０１から順次時
分割的に送り出される全記憶キーコードＫＣとを比較し
、一致した場合には入力キーコードＫＣと同一のキーコ
ードＫＣがあるチヤンネルにすでに割当てられているも
のとして第１キーコードメモリ２０１への記憶を阻止し
、つまりチヤンネルの割当てを中止する。

また、上述した比較結果が不一致の場合には、新たなキ
ーが操作されたものであるから、この入力キーコードＫ
Ｃを第１キーコードメモリ２０１の空いているチヤンネ
ルのすべてに記憶させる。更に、上述した比較結果が不
一致でかつ全チヤンネルに他のキーコードＫＣが既に割
当てられている場合には、トランケート回路２０３によ
つてすでに離鍵されている音で最も減衰が進んでいる音
が割当てられているチヤンネルを検出し、このチヤンネ
ルに記憶されて．いるキーコードＫＣを入力キーコード
ＫＣに強制的に書き変えるように制御する。また、この
キーオン・オフ検出回路２０２は、各チヤンネルへの入
力キーコードＫＣの割当て状態をその都度押鍵状態メモ
リ２０４に供給して記憶させ、その読み出し出力によつ
て後述する各チヤンネルの発音動作制御を行なわせると
ともに、離鍵を検出して押鍵状態メモリ２０４の対応す
るチヤンネルの記憶内容を変更し、そのチヤンネルの発
音を所定の条件に従いながら、つまり徐々に減衰させる
等の制御を行ないながら発音を終了させる。以後の動作
においては、押鍵状態メモリ２０４に記憶された内容か
ら空チヤンネルを選択し、第１キーコードメモリ２０１
の対応するチヤンネルのステージに入力キーコードＫＣ
を記憶する。なお、第１キーコードメモリ２０１と押鍵
状態メモリ２０４は互いに同期した状態で各チヤンネル
に対応した部分が時分割的に選択されて信号の記憶が行
なわれるようになつている。次にキーコード変換部３０
０は、キーコードシフト制御端子３０１に後述する上昇
・下降モード制御部９００から制御信号が供給された場
合のみ、前記チヤンネルプロセツサ２００から順次供給
されるキーコードＫＣを演算処理して所定範囲、つまり
ある操作されたキーに対応するキーコードＫＣから次に
操作されたキーに対応するキーコードＫＣの範囲にわた
つて一定条件で順次シフト（加算および減算を含む）さ
せたキーコードＫＣ′に変換する部分であり、これによ
つてグリツサンド効果またはポルタメント効果を得るた
めのキーコードＫＣ′を得ている。そして、このキーコ
ード変換部３００は、キーコードシフト制御端子３０１
と、チヤンネル数に等しい数の記憶ステージを有する循
環型シフトレジスタで構成されてチヤンネルプロセツサ
２００から供給されるキーコードＫＣを順次記憶する第
２キーコードメモリ３０２と、キーコードシフト制御端
子３０１に上昇・下降モード制御部９００から制御信号
が供給された場合に第２キーコードメモリ３０２の出力
キーコードＫＣ′に所定値を加算または減算した演算キ
ーコードＫＣ′を再び第２キーコードメモリ３０２に記
憶させる演算回路３０３と、チヤンネルプロセツサ２０
０から供給される入力キーコードＫＣと第２キーコード
メモリ３０２の出力キーコードＫＣ′を比較し、両者が
一致したときに前記演算回路３０３の演算処理を中止さ
せる比較回路３０４とから構成されている。なお、前記
演算回路３０３における加算および減算の制御は、比較
回路３０４から供給される比較結果信号によつて行なわ
れており、第２キーコードメモリ３０２の出力キーコー
ドＫＣ′がチヤンネルプロセツサ２００から供給される
入力キーコードＫＣよりも大きい場合には減算を行ない
、第２キーコードメモリ３０２の出力キーコードＫＣ′
がチヤンネルプロセツサ２００から供給される入力キー
コードＫＣよりも小さい場合には加算を行なう。つまり
、最初に操作されたキーの音高よりも高い音高のキーを
次に操作した場合には、加算処理が行なわれて第２キー
コードメモリ３０２の出力キーコードＫσが高い音高の
キーコードＫＣとなるように順次シフトすることになり
、これによつて後述する楽音形成部６００から音高が順
次階段状に上昇してグリツサンド効果が得られる楽音信
号、または音高が順次連続的に上昇してポルタメント効
果が得られる楽音信号が発生される。なお、演算回路３
０３における演算周期は、スビードコントロール端子３
０５に供給されるスビードコントロールパルスによつて
決定され、これによつてグリツサンドおよびポルタメン
トのスビードが可変制御される。次に、キーコード・音
高電圧変換部４００は、サンプリング回路４０１と、サ
ンプリング周期を制御するサンプリング制御回路４０２
と、デジタルアナログ変換回路４０３とによつて構成さ
れている。

そして、このキーコード・音高電圧変換部４００は、キ
ーコード変換部３００から供給されるキーコードＫＣ′
をサンプリング回路４０１においてサンプリングし、こ
のサンプリングしたキーコードＫＣ７をデジタル・アナ
ログ変換回路４０３に供給する。この場合、サンプリン
グ回路４０１はサンプリング制御回路４０２の出力によ
つてサンプリング周期が決定されており、その周期は第
２キーコードメモリ３０２の内容をシフトするためのク
ロツクをチヤンネル数よりも１個多くカウントした時間
となつている。したがつて、サンプリング回路４０１は
、第２キーコードメモリ３０２のシフトがほぼ一巡する
毎に、順次異なるチヤンネルに対応したキーコードＫＣ
ｌをサンプリングするとともに、このサンプリングした
キーコードＫＣ７を次のサンプリング時まで出力し続け
ることになり、これによつて減速サンプリングを行なつ
ている。これは、前述したキーコータ１００およびチヤ
ンネルプロセツサ２００がキースイツチ１０１ａ〜１０
１ｎの状態（押鍵状態および離鍵状態）の検出およびチ
ヤンネルへの割当てを迅速に行なう必要があるのに対し
、音高電圧を扱う部分は並列処理を行なつているために
高速動作を必要としないのと、アナログ信号の音高電圧
を高速で扱うと動作が追従しない。すなわち回路系およ
び配線系における微少静電容量によつて波形がなまり、
これによつてキーコードＫＣ′に一致した正確な楽音が
得られなくなる。このような種々の理由によつてキーコ
ードＫＣ′の減速サンプリングを行ない、減速サンプリ
ングされたキーコードＫＣ７を、形成する。サンプリン
グ回路４０１の出力側に接続されたデジタル・アナログ
変換回路４０３が上述したキーコードＫＣ７を対応する
音高電圧Ｋに変換する部分である。このデジタル・アナ
ログ変換回路４０３は、前述したようにサンプリング回
路４０１で減速サンプリングされたキーコードＫＣ″″
を入力とし、このキーコードＫＣ″をプロツクコードＢ
Ｃ″とノートコードＮＣ″に分けてそれぞれデコードす
る。そして、プロツクコードＢＣ″のデコードされた出
力によつて抵抗分圧回路から該プロツクに対応する電圧
信号を取り出し、この取り出した電圧信号をノートコー
ドＮＣ″をデコードした出力によつて該ノートに対応し
てさらに分圧することにより当該キーコードＫＣ７に対
応した音高電圧ＫＶを発生する。この音高電圧Ｋは、サ
ンプリング制御回路４０２から供給される制御信号によ
つて、サンプリング回路４０１の各サンプリングされた
キーコードＫＣ″が割当てられたチヤンネルと同一のチ
ヤンネルに分配される。この場合、各チヤンネルへの音
高電圧Ｋの分配動作は、前述した押鍵状態メモリ２０４
と同期して作動しており、選択されるチヤンネルも一致
している。次に、チヤンネル別音高電圧制御部５００は
、各チヤンネル別にそれぞれ独立して設けられた音高電
圧制御回路５０１ａ〜５０１ｈによつて構成されている
。

この音高電圧制御回路５０１ａ〜５０１ｈは、前記デジ
タル・アナログ変換回路４０３から供給される音高電圧
ＫＶを各チヤンネル別に入力し、かつ押鍵状態メモリ２
０４から供給されるキーオン信号によつてゲート回路を
開くことにより音高電圧ＫＶをコンデンサに記憶し、こ
のコンデンサの端子電圧を後述する楽音形成部６００に
送出するように構成されている。また、この各音高電圧
制御回路５０１ａ〜５０１ｈは、後述する音高電圧制御
部７００から供給される制御信号によつて、前記コンデ
ンサに対する音高電圧ＫＶの充電時定数を制御するよう
に構成されており、これによつて出力される音高電圧Ｋ
Ｖ′の上昇（下降）を変化させてグリツサンド効果ある
いはポルタメント効果を得ている。次に、楽音形成部６
００は各チヤンネル別に設けられた楽音形成回路６０１
ａ〜６０１ｈを有している。

この楽音形成回路６０１ａ〜６０１ｈは、この実施例に
おいては、電圧制御型可変周波数発振器（以下ＶＣＯと
称する。）、電圧制御型可変フイルタ（以下ＶＣＯと称
する。）および電圧制御型可変利得増幅器（以下ＶＣＡ
と称する。）と、前記各部（ＣＯ，ＣＦ，ＶＣＡ）の制
御タイミングおよび制御量をプログラムするエンベロー
プジェネレータ（ＥＧ）とからなる、いわゆるシンセサ
イザ方式で構成されており、音高電圧制御回路５０１ａ
〜５０１ｈから音高電圧ＫＶ′が供給されると、ＣＯが
入力音高電圧ＫＶに対応した周波数の発振を行なう。こ
の発振出力はＶＣＦおよびＶＣＡを介して楽音信号とし
て送出され、ミキシング用の抵抗６１０ａ〜６１０ｈに
おいて他のチヤンネルを担当する楽音形成回路から送出
される楽音信号と混合された後に出力端子６１１を介し
て図示しないスビーカに供給されるようになつている。

この場合、ＶＣＯ，ＶＣＦおよびＶＣＡをエンベロープ
ジェネレータ（ＥＧ）から発生する制御波形信号で制御
することにより、この制御波形信号にしたがつてＶＣＯ
では発振周波数が微少に変化し、またＣＦではその周波
数特性が変化して自然性、音楽性豊かな楽音信号を形成
し、更にＶＣＡでは制御波形にしたがつて楽音エンベロ
ープを制御する。このエンベロープジェネレータ（ＥＧ
）は、電子楽器の図示しない操作パネルに設けられてい
る調整レバーの制御下におかれており、その制御開始タ
イミングは、押鍵状態メモリ２０４から供給されるキー
オン信号によつて行なわれている。音高電圧制御部７０
０は、チヤンネル別音高電圧制御部５００の各音高電圧
制御回路５０１ａ〜５０１ｈに制御信号を供給すること
によつて、各音高電圧制御回路５０１ａ〜５０１ｈに設
けられた前記コンデンサに対する充電時定数を変えてグ
リツサンド、ポルタメントの切換およびサステイン中に
おける音高電圧の変化制御等を行なわせている。タイミ
ング信号発生部８００は、図示しない基準発振器から供
給される基準クロツク信号（システムクロツク）をカウ
ントして種々の同期信号を作り、この同期信号を上述し
た各部に供給して全体としての動作上の同期を得ている
。

上昇・下降モード制御部９００は、第１キーコードメモ
リ２０１から各チヤンネル時間毎に送出されるキーコー
ドＫＣを入力として、各チヤンネル毎にそれぞれ現在キ
ーコードメモリ２０１から出力されているキーコードＫ
Ｃと１周期前（８チヤンネル時間前）にキーコードメモ
リ２０１から出力されたキーコードＫＣとを比較してキ
ーコードＫＣが高音側に変化したか、低音側に変化した
かを示す２値の比較出力信号を各チヤンネル毎に発生し
、この比較出力信号のいずれか一方または両方を上昇モ
ード選択スイツチ９０１、下降モード選択スイツチ９０
２によつて選択して演算回路３０３に各チヤンネル時間
毎に制御信号として供給することにより、この制御信号
が供給されたチヤンネル時間においてのみ演算回路３０
３に前述した所定値の加算または減算を行なわせている
。

したがつて、この上昇・下降モード制御部９００は、上
昇モード選択スイツチ９０１および下降モード選択スイ
ツチ９０２によつて選択されたモードに対応する押鍵条
件が成立したチヤンネルに関してのみ演算回路３０３を
制御して、当該チヤンネルにおいてある操作鍵音高から
次の操作鍵音高に向つて連続的にあるいは階段的に音高
を変化させグリツサンド効果音あるいはポルタメント効
果音を発生させるようにしているものである。以上の説
明がこの発明による電子楽器の他の実施例を示す要部構
成とその動作説明である。以下この発明における重要部
分を具体化回路で表わした図面およびその要部の動作波
形を用いてその構成およびその動作を詳細に説明する。
なお、具体化された回路の説明に入る前に、回路中にお
ける記号の特殊使用について説明する。

第５図ａ−ｆは使用記号の一例を示すものであつて、第
５図ａはインバータ、同図Ｂ，ｃはアンドゲート、同図
Ｄ，ｅはオアゲート、同図ｆは遅延フリツプフロツプを
それぞれ表わしている。この場合、上記アンドゲートあ
るいはオアゲートにおいて、入力数が少ない場合には同
図Ｂ，ｄに示すような通常の表示図法を採用し、入力数
が多い場合には、同図Ｃ，ｅに示す特殊な図法を採用す
る。同図Ｃ，ｅにおいては、回路の入力側に１本の入力
線を描き、複数の信号線をこの入力線に交差させ、同回
路に入力されるべき信号の信号線と入力線との交叉点を
丸印で囲むようにしている。したがつて、同図ｃの例の
場合、論理式はＱ＝Ａ−Ｂ・Ｄとなり、同図ｅの例の場
合における論理式はＱ＝Ａ＋Ｂ＋Ｃとなる。第６図は、
第４図に示すタイミング信号発生部８００の要部を示す
具体的な回路図であり、第４図に示す電子楽器における
動作の基準となる制御信号を発生する部分である。

したがつて、まずこのタイミング信号発生部８００を最
初に説明する。このタイミング信号発生部８００は、カ
スケード接続された４個のフリツプフロツプで構成され
る４ビツトのカウンタ８０１と、チヤンネル数に一致す
るステージ（この実施例においては、以下８チヤンネル
構成の回路として説明する。）を有するシフトレジスタ
８０２とからなる。カウンタ８０１は図示しない基準発
振器の出力パルスφを２分周した出力パルスφ１，φ２
のうち、第７図ａに示すクロツクパルスφ１を入力とし
てカウントする。このクロツクパルスφ１のパルス間隔
は例えば１μｓの極めて高速パルスとなつており、この
パルス間隔を以下「チヤンネル時間』と称することにす
る。この電子楽器における同時発音数を８音とすると全
チヤンネル数は８チヤンネルであり、クロツクパルスφ
１によつて順次区切られる１μｓ幅のタイムスロツトは
、第１チヤンネル〜第８チヤンネルに順次対応して駆動
される。これは、前述したチヤンネルプロセツサ２００
において、複数の楽音を同時に発音可能とするために各
種の記憶回路や論理回路を時分割的に共用させて、ダイ
ナミツク論理的に構成しているためである。また、上述
したチヤンネル時間は、第７図ｂに示すように各タイム
スロツトを順に第１チヤンネル時間〜第８チヤンネル時
間とすると、各チヤンネル時間は８チヤンネル時間毎に
循環して発生されることになる。つまり、カウンタ８０
１の入力端子にクロツクパルスφ１が図示しない発振器
から供給されると、このカウンタ８０１はクロツクパル
スφ１を順次カウントし、このカウント結果を並列４ビ
ツト構成によるパイナリーデシマルコードとして出力す
る。この出力のうち、最上位のフリツプフロツプの出力
は、インバータ８０３を介して第７図ｃに示すように第
１チヤンネル時間〜第８チヤンネル時間の範囲にわたつ
て出力を送出するパルスＳ１〜Ｓ８として取り出される
。また、最上位のフリツプフロツプからは、そのままの
状態で第７図ｄに示すようにパルスＳ１〜Ｓ８を反転し
た状態のパルスＳ９〜Ｓｌ６が取り出されている。また
、カウンタ８０１から出力される並列４ビツト出力信号
は、アンドゲート８０４において一致を求めることによ
つてフルカウント状態が検出され、このフルカウント時
における出力を第７図ｅに示すようにパルスＳｌ６とし
て取り出し、またこのパルスＳｌ６をインバータ８０５
を介して取り出すことによつて第７図ｆに示すようにパ
ルスＳｌ６を得ている。つまり、このパルスＳｌ６はチ
ヤンネルプロセツサ２００における一回の割当て処理動
作時間毎（１６μｓ）に発生されるものであり、各チヤ
ンネル時間が２循環する時間を必要としている。これは
チヤンネルプロセツサ２００が、始めの８チヤンネル時
間で入力キーコードＫＣとすでに割当て処理が完了して
いる記憶キーコードＫＣとの比較を行ない、続く８チヤ
ンネル時間で書き込み処理を行なつているためであり、
上述した第７図Ｃ，ｄに示すパルスＳ１〜Ｓ８とパルス
Ｓ，〜Ｓｌ６は前半の８チヤンネル時間と後半の８チヤ
ンネル時間を分離している。また、アンドゲート８０６
はカウンタ８０１から出力される並列４ビツト出力の内
の第１〜第３出力の一致をアンドゲート８０６において
求めることにより、第７図ｇに示すように第８チヤンネ
ル時間に出力を発生するパルスＳ８，Ｓｌ６を得ている
。このアンドゲート８０６から送出されるパルスＳ８，
Ｓｌ６は、クロツクパルスφ１とこのクロツクパルスφ
１に対して逆位相のクロツクパルスφ２からなる２相の
クロツクパルスによつてシフト駆動される。８ステージ
のシフトレジスタ８０２に供給されて各チヤンネル時間
に同期して順次シフトアツプされ、各ステージの出力端
からは第７図ｊ−Ｑに示すように第１〜第８チヤンネル
時間を順次サンプリングした状態のパルスＢＴｌ〜ＢＴ
８が得られる。

したがつて、シフトレジスタ８０２の各ステージ出力は
第１〜第８チヤンネル時間に対応したタイミング信号を
パラレルに取り出していることになる。更に、シフトレ
ジスタ８０２の第１〜第７ステージ出力は、オアゲート
８０７を介して取り出しており、アンドゲート８０８に
おいてこのオアゲート８０７の出力とカウンタ８０１の
最上位ビツト出力との一致を求めることによつて、第７
図ｈに示すクロツクパルスφＡを得ている。また、アン
ドゲート８０９はオアゲート８０７の出力とインバータ
８０３の出力との一致を求めることによつて第７図１に
示すクロツクパルスφＢを得ている。このようなパルス
信号およびクロツクパルスをタイミング信号として各部
の動作が実行されている。以下、上述したタイミング信
号を用いて各部の動作をそのプロツク毎に順次詳細に説
明する。なお、キーコータ１００に関しては、本件出願
人が先に出願した特願昭５０−９９１５２号・発明の名
称「キーコータ」（特公昭５０−３９４８号公報）、特
願昭５０−１００８７９号・発明の名称「キースイツチ
検出処理装置」（特公昭５７一３９４９号公報）あるい
は特願昭５１−７５０６５号・発明の名称「電子楽器」
特公昭５７−５７７１９号公報の明細書中に詳細に説明
されているので、ここではその説明を省略する。チヤン
ネルプロセツサ２００ チヤンネルプロセツサ２００の構成およびその動作を詳
細に説明する。

第８図〜第１１図はチヤンネルプロセツサ２００を構成
する第１キーコードメモリ２０１、キーオン・オフ検出
回路２０２、トランケート回路２０３および押鍵状態メ
モリ２０４の具体的な実施例を示す回路図である。第８
図に示す第１キーコードメモリ２０１は、キーコードＫ
Ｃの各ビツトＫＮ，〜ＫＢ３毎にシフトレジスタ２０５
ａ〜２０５ｇを有しており、このシフトレジスタ２０５
ａ〜２０５ｇのステージ数（記憶位置の数）は、同時に
発音できる楽音数、つまりチヤンネル数（この実施例で
は前述したように８チヤンネル）に一致している。そし
て、このシフトレジスタ２０５ａ〜２０５ｇは、第７図
ａに示すクロツクパルスφ１と、このクロツクパルスφ
１に対して逆位相のクロツクパルスφ２とからなる２相
クロツクパルスによつて駆動されて順次シフトし、最終
段から出力される出力信号は各アンドゲート２０６ａ〜
２０６ｇおよび各オアゲート２０７ａ〜２０７ｇを介し
て各シフトレジスタ２０５ａ〜２０５ｇの各入力側に帰
還されるようになつている。したがつて、シフトレジス
タ２０５ａ−２０５ｇは全体として並列のビツト構成に
よるキーコードＫＣをチヤンネル数だけ記憶することが
できるステージ数を有する８ステージJャrツトの循環型
シフトレジスタを構成していることになる。また、この
各シフトレジスタ２０５ａｚ〜２０５ｇの入力側には、
ビツトＫＮｌ〜ＫＢ３によつて構成されるキーコードＫ
Ｃが各アンドゲート２０８ａ〜２０８ｇおよび各オアゲ
ート２０７ａ〜２０７ｇを介して供給されている。した
がつてライン２０９に後述するキーオン・オフ検出回路
２０２からセツト信号が供給されると、各アンドゲート
２０８ａ〜２０８ｇが開いて、キーコードＫＣの各ビツ
ト信号ＫＮｌ〜ＫＢ３が取り込まれ、各シフトレジスタ
２０５ａ〜２０５ｇのまだキーコードＫＣが割当てられ
ていないチヤンネルに対応するステージ部分にすべて書
き込まれて記憶保持される。記憶されたキーコードＫＣ
（ＫＮｌ〜ＫＢ３）がどのチヤンネルに割当てられてい
るかは、クロツクパルスφ１，φ２で駆動されている各
シフトレジスタ２０５ａ〜２０５ｇの出力タイミングに
よつて判別することができる。これは、クロツクパルス
φ１，φ２と時分割的に割当て処理が行なわれるチヤン
ネルとが同期し、かつ対応しているためである。したが
つて、各チヤンネルに割当てられた記憶キーコードＫＣ
は、第７図ｂに示すチヤンネル時間毎に順次時分割的に
出力端子２１０ａ〜２１０ｇに出力されるとともに、各
シフトレジスタ２０５ａ〜２０５ｇの入力側にも帰還さ
れて記憶が保持し続けられる。なお、オアゲート２０７
ｇにはイニシャルクリア信号１Ｃが供給されてそのタイ
ミングで強制的に“１”信号を書き込むようになつてい
る。次に、第９図に示すキーオン・オフ検出回路２０２
は、キーコード比較回路２１１を有しており、上記第１
キーコードメモリ２０１の各シフトレジスタ２０５ａ〜
２０５ｇから出力される記憶キーコードＫＣとキーコー
タ１００から現在供給されているキーコードＫＣとを比
較している。

この場合、キーコード比較回路２１１に供給される各チ
ヤンネルに対応した記憶キーコードＫＣは、第７図ｄに
示す１割当て時間ＴＰの間に２回循環して供給されるよ
うになつている。つまり、前半割当て期間ＴＰｌ（第７
図ｃ）で第１〜第８までの各チヤンネル時間が１循環し
、後半割当て時間ＴＰ２（第７図ｃ）においてもう１循
環するためである。これに対し、キーコータ１００のサ
ンプルホールド回路１０６から出力されるキーコードＫ
Ｃは、第７図１に示すクロツクパルスφＢによつて読み
出されているために、このキーコードＫＣの内容は１割
当て期間ＴＰの間は変化しない。したがつて、このよう
に構成された回路においては、１割当て期間ＴＰ内にお
いて各シフトレジスタ２０５ａ〜２０５ｇの内容を２回
循環させて出力させることにより、前半割当て期間ＴＰ
ｌにおいて現在キーコータ１００から出力されているキ
ーコードＫＣがすでに記憶されているか否か（すでにあ
るチヤンネルに割当てられているかどうか）の比較動作
を行ない、後半割当て期間ＴＰ２においては前半の比較
結果に基ずく割当て動作を行なう。また、上記キーコー
ド比較回路２１１から出力される一致検出信号ＥＱは、
上記比戟の結果、一致が得られた場合ば１゛で、不一致
の場合は００”である。この比較において入力されたキ
ーコードＫＣがどのチヤンネルに割当てられているキー
コードＫＣと一致したのかは、一致検出信号ＥＱが゛１
′゜となつたチヤンネル時間によつて判定される。ここ
で、入力キーコードＫＣがいずれのチヤンネルにも割当
てられておらず、前半割当て期間ＴＰｌの間において、
キーコード比較回路２１１から゛０゛の一致検出信号Ｅ
Ｑが連続して出力された場合について考えると、゛Ｏ”
の一致検出信号ＥＱが出力されることによつてアンドゲ
ート２１２の出力信号も”０゛となる。このアンドゲー
ト２１２の゛０゛出力信号はオアゲート２１３およびア
ンドゲート２１４を介して遅延フリツプフロツプ２１５
に記憶される。この場合、アンドゲート２１４の一方の
入力端には、第７図ｆに示すパルス信号Ｓｌ６が供給さ
れているために、遅延フリツプフロツプ２１５の記憶内
容（この場合入力キーコードＫＣがいずれのチヤンネル
にも割り当てられていないことを示す“０゛信号）は、
１割当て期間ＴＰの終了時まで保持される。そして、こ
の遅延フリツプフロツプ２１５の出力信号．８０１は、
インバータ２１６において反転した後に、アンドゲート
２１７に供給される。この場合、チヤンネル数に対応し
た記憶ステージ数（この実施例では８ステージ）を有し
、クロツクパルスφ１，φ２によつて各チヤンネル時間
に同期して駆動されるシフトレジスタ２１８が設けられ
ており、このシフトレジスタ２１８には各チヤンネルの
割当て状態が空白チヤンネルについては６０″，割当て
チヤンネルについては６１゛として書き込まれて順次シ
フトしている。したがつて、このシフトレジスタ２１８
の出力を判別しかつその”０゛出力の発生チヤンネル時
間によつて空白チヤンネルが指定される。シフトレジス
タ２１８から空白チヤンネルを示す６０１出力が発生さ
れると、゛０゛信号はインバータ２１９を介してアンド
ゲート２１７に供給される。この場合、アンドゲート２
１７の他の３つの入力端にはインバータ２１６を介して
供給された８１゛信号、後半割当て期間ＴＰ２を示すパ
ルスＳ９〜Ｓｌ６（第７図ｄ）およびキーコードＫＣが
供給されていることを検出するオアゲート２２０からの
“１”信号がそれぞれ供給されている。このため、入力
キーコードＫＣがどのチヤンネルにも未だ割当てられて
いない状態では、後半割当て期間ＴＰ２においてシフト
レジスタ２１８から空白チヤンネルに対応したチヤンネ
ル時間に″０゛信号が出力される毎にアンドゲ゛一ト２
１７の出力は６１゛となり、この１１゛信号が第１キー
コードメモリ２０１のライン２０９にセツト信号として
供給される。このセツト信号が供給されると、第１キー
コードメモリ２０１は前述したように入力キーコードＫ
Ｃを空白チヤンネルに対応したステージに記憶する。こ
の場合、シフトレジスタ２１８はすべての空白チヤンネ
ルに対してその対応するチヤンネル時間に８０゛信号を
出力するために、第１キーコードメモリ２０１の各チヤ
ンネルに対応するステージのうち窒白チヤンネルに対応
するステージの全てにそれぞれ同一の入力キーコードＫ
Ｃが書き込まれることになる。アンドゲート２２１（第
９図）は、アンドゲート２１７のゲート入力とトランケ
ート信号とをゲート入力としている。このトランケート
信号については後述するように最も古く離鍵されたチヤ
ンネルを判別して該チヤンネルに対応したチヤンネル時
間に発生されるもので、特に後半割当て期間ＴＰ２の該
当するチヤンネル時間に１個のみ発生するようになつて
いる。したがつて、アンドゲート２２１からは、アンド
ゲート２１７から送出されたセツト信号によつて入力キ
ーコードＫＣが書き込まれた各ステージに対応するチヤ
ンネルのうち、最も古く離鍵されたチヤンネルに対応す
るチヤンネル時間に“１”信号が出力される。このアン
ドゲート２２１の″１″出力信号は、オアゲート２２２
を介してシフトレジスタ２１８に書込まれる。つまり、
アンドゲート２１７からセツト信号が出力されたチヤン
ネルの中でトランケート信号で指定された最も古く離鍵
された１つのチヤンネルに対応するシフトレジスタ２１
８の記憶ステージに対して当該チヤンネルはすでに割当
てが完了していることを表わずゝ１″信号が書込まれる
。すなわち、新たな入力キーコードＫＣがキーコータ１
００から供給された場合、この新たな入力キーコードＫ
Ｃがどのチヤンネルにも未だ割当てられていない場合、
シフトレジスタ２１８の出力信号によつて空白チヤンネ
ルが指定され、この指定された空白チヤンネルの時間に
対応したタイミングでアンドゲート２１７からセツト信
号が出力される。

これによつて、第１キーコードメモリ２０１の各チヤン
ネルに対応するステージのうち、シフトレジスタ２１８
によつて指定される全ての空白チヤンネルに対応するス
テージには新たな入力キーコードＫＣが共通に書込まれ
る。一方、シフトレジスタ２１８の空白チヤンネルに対
応するステージには、最も古く離鍵された１つのチヤン
ネルに対応するステージにのみ当該チヤンネルが割当て
済みのチヤンネルになつたことを示ず１”信号に書込ま
れる。

次に、入力キーコードＫＣがすでに第１キーコードメモ
リ２０１に記憶されていてあるチヤンネルへの割当てが
完了している場合について説明する。

入力キーコードＫＣがすでにあるチヤンネルに割当てら
れている場合には、そのチヤンネル時間においてキーコ
ード比戟回路２１１の一致検出信号ＥＱば１゛となる。
この一致検出信号ＥＱ＝６Ｆ”は、アンドゲート２１２
に供給される。このときオアゲート２２０の出力信号は
“１”である。したがつて、一致検出信号ＥＱが“１゛
でかつシフトレジスタ２１８の出力信号が１１゛である
タイミング（すなわち入力キーコードＫＣがすでに割当
てられているチヤンネルのチヤンネル時間）においてア
ンドゲート２１２は条件が成立しで１゛信号が出力され
る。この６１”信号はオアゲート２１３およびアンドゲ
ート２１４を介して遅延フリツプフロツプ２１５に供給
され、前述した場合と同様に１割当て期間ＴＰ（第７図
）の終了時まで保持される。しかし、この遅延フリツプ
フロツプ２１５の出力側にはインバータ２１６が設けら
れており、キーコード比較回路２１１から一致検出信号
ＥＱ＝″１１が出力された状態においてはアンドゲート
２１７およびアンドゲート２２１から１１゛信号を得る
ことができず、割当て動作は実行されない。以上の動作
はキーオン・オフ検出回路２０２における入力キーコー
ドＫＣのチヤンネル割当て動作である。

次に、キーオン・オフ検出回路２０２の離鍵検出動作に
ついて説明する。上述したチヤンネル割当て動作におい
て、アンドゲート２２１からは割当てが実行されたチヤ
ンネルに対応するチヤンネル時間に″１゜”信号が出力
されてシフトレジスタ２１８のそのチヤンネルに対応す
るステージにこのチヤンネルの割当てが完了しているこ
とを表わす“１゛信号が書き込まれる。したがつて、こ
のシフトレジスタ２１８は、各チヤンネルの割当状態を
記憶していることになり、このシフトレジスタ２１８の
記憶情報は、チヤンネル時間に対応したクロツクパルス
φ１，φ２で順次シフトされ、最終段から順次出力され
て次に説明する押鍵状態メモリ２０４に供給されるとと
もに、アンドゲート２２３およびオアゲート２２２を介
して入力側に加えられることにより順次循環して記憶が
保持されている。一方、アンドゲート２２１から出力さ
れる割当てチヤンネルを示す信号は、オアゲート２２４
を介して、シフトレジスタ２１８と同一構成による８ス
テージシフトレジスタ２２５に順次書き込まれて記憶さ
れる。

したがつて、この時点においてはシフトレジスタ２２５
の内容はシフトレジスタ２１８の内容と同一となり、ま
た同一のクロツクパルスψ１，φ２によつて順次シフト
されている。そして、このシフトレジスタ２２５の最終
段から出力された信号は、アンドゲート２２６を介して
その入力側にもどされて保持される。前述したキーコー
タ１００から第４ステート状態（待期状態）において送
出されるスタート信号ｘはインバータ２２７を介してア
ンドゲート２２６に供給され、γンドゲート２２６をイ
ンヒビツトして、これによりシフトレジスタ２２５の記
憶内容がすべてりセツトされる。

このりセツト動作が完了した後、シフトレジスタ２２５
はアンドゲート２２１の出力信号およびアンドゲ゛一ト
２２８を介してアンドゲート２１２の出力信号を書き込
む。このような動作を行なわせることによつて、シフト
レジスタ２２５には、第４ステート（待期状態）後にお
いて操作されているキースイツチが割当てられたチヤン
ネルに対応するステージに゛１”信号が書き込まれ、次
のスタート信号Ｘが発生するまで自己保持する。これに
対し、シフトレジスタ２１８はりセツト動作を何ら行な
つていないために、その後に離鍵されたチヤンネルに対
してもその対応するステージに゛１”信号を記憶し続け
ている。

この場合、次に再び第４ステート状態となつてスタート
信号Ｘが供給されると、シフトレジスタ２２５の出力信
号が入力側に帰還されなくなるがインバータ２２９を介
してナンドゲート２３０に供給される。このナンドゲー
トゲート２３０には、第７図Ｃに示すパルス信号Ｓ１〜
Ｓ８、スタート信号Ｘ１シフトレジスタ２２５の反転出
力信号およびシフトレジスタ２１８の出力信号が供給さ
れている。したがつて、第４ステート状態でかつパルス
信号Ｓ１〜Ｓ８の期間（前半割当て期間ＴＰｌ）におい
てのみシフトレジスタ２１８とシフトレジスタ２２５の
出力が比較されることになる。そして、シフトレジスタ
２１８の出力が゛１゛でシフトレジスタ２２５の出力が
゛０゛となつている場合、つまり最も新しい第４ステー
ト状態後において、そのチヤンネルに割当てられたキー
コードＫＣと同一のキーコードＫＣが供給され続けてい
ない場合（すなわと離鍵されている）には、インバータ
２２９の出力が゛１゛となるために、ナンドゲート２３
０の出力が“Ｏ゛となつて離鍵状態にあるチヤンネルを
検出する。したがつて、このナンドゲート２３０から出
力される，″Ｏ゛信号のチヤンネル時間を判別すること
によつてどのチヤンネルで離鍵されたのかがわかる。こ
のナンドゲート２３０の６０”出力信号は、アンドゲー
ト２２３をインヒピツトするために、シフトレジスタ２
１８の゛１゛出力信号が入力側にもどされなくなり、こ
れによつてすでに離鍵されているチヤンネルに対応した
ステージの“１”信号が強制的に′″０゛信号に書き換
えられる。すなわち、シフトレジスタ２１８の割当て済
状態を示ず１゛信号が空白チヤンネル状態を示ず０″信
号に変更される。なお、２３１はナンドゲート２３０か
ら出力される離鍵チヤンネルを検出したことを表わす６
『゛信号を反転した６１゛信号を次に説明するトランケ
ート回路２０３に供給するインバータである。

次にトランケート回路２０３について説明する。第１０
図はトランケート回路２０３の具体的な実施例を示すも
のであつて、上述したキーオン・オフ検出回路２０２の
ナンドゲート２３０により離鍵されたチヤンネルが検出
されると、この離鍵チヤンネル検出信号はインバータ２
３１において６１゛信号に反転されてオアゲート２３４
を介して遅延フリツプフロツプ２３５に記憶される。こ
の遅延フリップフロツプ２３５の出力信号はアンドゲー
ト２３６およびオアゲート２３４を介して入力側にもど
されて保持される。この場合、アンドゲート２３６の他
の入力には、第７図ｆに示すパルス信号Ｓｌ６が供給さ
れているために、遅延フリツプフロツプ２３５の内容は
割当て期間ＴＰの終了時まで保持された後にりセツトさ
れる。この状態において、キーオン・オフ検出回路２０
２のシフトレジスタ２１８から出力が送出されると、割
当てが行なわれていないチヤンネルに対応した空白チヤ
ンネル時間に、インバータ２３７から“１゜゛信号が供
給されるため、後半割当て期間ＴＰ２（パルスＳ９〜Ｓ
，６）においてアンドゲート２３８からシフトレジスタ
２１８の８０゛出力に対応しで１゛のパルス信号が送り
出される。なお、後述説明するがナンドゲート２３９の
出力はこの場合゛ｌ”である。このアンドゲート２３８
の出力信号は、加算器２４０の入力端子Ｃｌに供給され
、これによつて入力端子Ａ１〜Ａ３に供給される３ビツ
トの被加算信号に［１］が加算され、この加算結果が３
ビツトの信号として出力端子Ｓ１〜Ｓ３から出力される
。この場合、加算器２４０の出力端子Ｓ１〜Ｓ３には、
インバータ２３７の出力を一方の入力信号とするアンド
ゲート２４１ａ〜２４１ｃがそれぞれ接続されており、
インバータ２３７から゛１゛信号が出力された場合のみ
、つまり割当てが行なわれていないチヤンネルに対応し
た空白チヤンネル時間の時のみアンドゲート２４１ａ〜
２４１ｃが開かれて３ビツトの加算結果信号がオアゲー
ト２４２およびアンドゲート２４３，２４４を介してシ
フトレジスタ２４５ａ〜２４５ｃの入力端にそれぞれ供
給されるようになつている。なお、アンドゲート２４３
，２４４は、インバータ２４６を介して供給される゛１
゛信号（この場合にはイニシャルクリア信号１Ｃが発生
されていない）によつて開かれている。シフトレジスタ
２４５ａ〜２４５ｃはチヤンネル数と一致する記憶ステ
ージ（この実施例では８ステージ）を有するシフトレジ
スタによつて構成されており、その入力信号はチヤンネ
ル時間に同期したクロツクパルスφ１，φ２によつてｊ
幀次シフトされて最終段から送出される。このシフトレ
ジスタ２４５ａ〜２４５ｃの各出力信号は、前述した加
算器２４０の被加算信号用の各入力端子Ａ１〜Ａ３にそ
れぞれ供給されている。したがつて、これらの部分はキ
ーオン・オフ検出回路２０２が前述した離鍵を検出する
毎に各シフトレジスタ２４５ａ〜２４５ｃの各ステージ
のうち、シフトレジスタ２１８の空白チヤンネルに対応
したステージにおいて、現在のカウント値に順次１加算
するような離鍵チヤンネル経過記憶回路２４７を構成し
ていることになる。この離鍵チヤンネル経過記憶回路２
４７は、８ステージ構成によるシフトレジスタ２４５ａ
〜２４５ｃを３段並列購成として使用しているために、
各チヤンネル毎に与えられた並列３ビツトの離鍵経過信
号がチヤンネル時間に対応して順次シフトしていること
になり、最も古く離鍵されたチヤンネルに対応するチヤ
ンネル時間に最も大きな値の離鍵経過信号が３ビツト信
号（バイナリ−コード）として出力される。この場合、
離鍵チヤンネル経過記憶回路２４７は、前述したように
３ビツト構成となつているために、その出力値の最大は
７（″１１１″）となり、これに１加算を行なうと０Ｃ
゛０００″）となつて最古の離鍵チヤンネルが最も新し
く離鍵されたものとなつてしまう不都合がある。このた
めに、各シフトレジスタ２４５ａ〜２４５ｃの出力側に
は、３ビツト信号の一致を求めるナンドゲート２３９が
設けられており、このナンドゲート２３９の出力信号に
よつてアンドゲート２３８をインヒビツトすることｌこ
よりそのチヤンネルにおいては以後の加算を停止して上
述した不都合を除去している。＝二；＝：Jメ[エリ：？
ネルから順次割当て動作を行なうことができる。

これは離鍵後においてサステインが加わつているために
、操作された鍵が多い場合には、最も古い離鍵チヤンネ
ルを判別して新たなキーコードを割当てる必要があるた
めである。離鍵チヤンネル経過記憶回路２４７から各チ
ヤンネル時間に対応して出力される３ビツトの離鍵経過
信号は、各ビツト毎にアンドゲート２４８ａ〜２４８ｃ
およびオアゲート２４９ａ〜２４９ｃを介して遅延フリ
ツプフロツプ２５０ａ〜２５０ｃに供給されて記憶され
るようになつている。この場合、各遅延フリツプフロツ
プ２５０ａ〜２５０ｃに記憶された３ビツトの信号（ま
、クロツクパルスφ，で読み込まれてクロツクパルスφ
２で読み出されているために、１クロツクパルス分だけ
遅延されて出力されることになり、この各出力信号は各
アンドゲート２５１ａ〜２５１ｃおよび各オアゲート２
４９ａ〜２４９ｃを介して入力側にもどされて記憶が保
持されるようになつている。したがつて、遅延フリツプ
フロツプ２５０ａ〜２５０ｃは、３ビツト信号を記憶す
る記憶回路を構成していることになる。遅延フリツプフ
ロツプ２５０ａ〜２５０ｃの出力信号は、３ビツトの離
鍵経過信号Ｂとして比戟器２５２に供給される。比較器
２５２は、上記離鍵経過信号Ｂと離鍵チヤンネル経過記
憶回路２４７から供給される新たな離鍵経過信号Ａとを
比戟し、Ａ＞Ｂの場合のみ１１゛出力を発生するように
構成されている。この比較器２５２から出力されだ１゛
信号は、ノアゲート２５３を介して各アンドゲート２５
１ａ〜２５１ｃに６０゛信号として供給されるために、
各遅延フリツプフロツプ２５０ａ〜２５０ｃの出力が入
力側にもどるのを阻止する。また、この比較器２５２か
ら出力されだ１”信号は、アンドゲート２５４に供給さ
れるために、このアンドゲート２５４が前半割当て期間
ＴＰｌにおける比較器２５２の出力送出タイミングにお
いてアンド条件が成立し、その出力によつて記憶回路２
４７からの新たな離鍵経過信号Ａの各ビツト信号がアン
ドゲート２４８ａ〜２４８ｃを介して遅延フリツプフロ
ツプ２５０ａ〜２５０ｃに記憶される。したがつて、こ
れらは各チヤンネルの離鍵経過信号のうち最大のものを
抽出する最大離鍵経過信号抽出回路２５５を構成してい
ることになり、前半割当て期間ＴＰｌの終了時には最大
離鍵経過信号のみが遅延フリツプフロツプ２５０ａ〜２
５０ｃＩこ記憶され、パルス信号Ｓｌ６（第７図ｅ）に
よつて１割当て期間ＴＰの終了とともにりセツトされる
。また、前半割当て期間ＴＰｌにおいて発生されるアン
ドゲート２５４の出力信号は、各アンドゲート２５６ａ
〜２５６ｃに供給され、このタイミングにおいて、第６
図に示すタイミング信号発生部８００のカウンタ８０１
から出力される３ビツトの各チヤンネルをコード化した
信号、すなわちチヤンネルコード信号ＨＣｌ〜ＨＣ３（
チヤンネル時間をバイナリ−コードにしたもの）を各オ
アゲート２５７ａ〜２５７ｃを介して、各遅延フリツプ
フロツプ２５８ａ〜２５８ｃにそれぞれ記憶する。そし
て、この遅延フリツプフロツプ２５８ａ〜２５８ｅの内
容は、前記最大離鍵経過信号抽出回路２５５の場合と同
様に、ノアゲート２５３の出力信号をアンドゲート２５
９ａ〜２５９ｃに供給しているために、前半割当て期間
ＴＰｌ内における最大離鍵経過信号が生ずるチヤンネル
を表わすチヤンネルコード信号ＨＣｌ〜ＨＣ３が記憶さ
れることになる。この各遅延フリツプフロツプ２５８ａ
〜２５８ｃに記憶された最大離鍵経過信号の生じたチヤ
ンネルを表わすチヤンネルコード信号ＨＣ，〜ＨＣ３は
、１割当て期間ＴＰ（第７図）の終了時まで保持される
。ノアゲート２５３を介して供給されるパルス信号Ｓｌ
６（第７図ｅ）によりりセツトされる。また、この遅延
フリツプフロツプ２５８ａ〜２５８ｃに記憶されている
チヤンネルコード信号ＨＣｌ〜ＨＣ３は、比戟器２６０
に供給されて入力チヤンネルコード信号ＨＣｌ〜ＨＣ３
との一致が求められる。両信号が一致すると、そのタイ
ミングにおいて一致信号″１１を出力してキーオン・オ
フ検出回路２０２のアンドゲート２２１にトランケート
信号として供給する。この場合、チヤンネルコード信号
ＨＣｌ〜ＨＣ３は１割当て期間ＴＰ（第７図）の期間に
２回循環するために、第１回目の１循環期間（前半割当
て期間ＴＰｌ）において各遅延フリツプフロツプ２５８
ａ〜２５８ｃへの書き込みが行なわれるために、比軟器
２６０における一致出力信号は、後半割当て期間ＴＰ２
においてあるチヤンネル時間に１回のみ出力されること
になる。したがつて、これらの回路は離鍵最．古チヤン
ネル抽出回路２６１を構成していること（こなり、割当
て期間の後半割当て期間ＴＰ２において、最も古い離鍵
チヤンネル（トランケートが最も進行しているチヤンネ
ル）に対応したチヤンネル時間にトランケート信号とし
てのパルス信号が出力され、キーオン・オフ検出回路２
０２に対して新たなキーコードＫＣを割当てるべきチヤ
ンネルが１回だけ確実に指定される。なお、離鍵チヤン
ネル経過記憶回路２４７において、イニシヤルクリア信
号１Ｃをオアゲート２４２を介してシフトレジスタ２４
５ａのみに書き込むのは、最初にシフトレジスタ２４５
ａの全ステージに６Ｆ゛信号を書き込んで最初の状態に
おけるトランケート動作を確実にするためのものである
。つまり、キーオンオフ検出回路２０２のシフトレジス
タ２１８，２２５は図示しないイニシヤルクリア信号１
Ｃによつて電源投入時の初期状態においてりセツトされ
る。これに伴つて、ナンドゲート２３０の出力信号も最
初は常に゛１”となり、従つて遅延フリツプフロツプ２
３５の出力信号も″０１となつてアンドゲート２３８の
アンド条件は成立しなくなる。このため、シフトレジス
タ２４５ａ〜２４５ｃも全てりセツトされた状態にして
おくと、最大離鍵経過信号抽出回路２５５における比戟
器２５２からＡ＞Ｂなる場合に出力される１Ｆ゛信号が
得られなくなつてしまう。この結果、離鍵最古チヤンネ
ル抽出回路２６１の各遅延フリツプフロツプ２５８ａ〜
２５８ｃにチヤンネルコード信号ＨＣｌ〜ＨＣ３が記憶
されなくなり、各遅延フリツプフロツプ２５８ａ〜２５
８ｃはノアゲート２５３を介して供給されるパルス信号
Ｓｌ６でりセツトされた状態を続ける。その結果比戦器
２６０においてＡ＝Ｂなる条件が得られず、トランケー
ト信号を発生がなされなくなり、最初に発生されるキー
コードＫＣが割当てられなくなつてしまう不都合が生ず
る。このような問題を解決するために、イニシヤルクリ
ア信号１Ｃを用いてシフトレジスタ２４５ａの全ステー
ジに１１゛信号を強制的に書き込んでいるものである。
したがつて、このイニシヤルクリア信号１Ｃによる”１
゛信号の書き込みは、必ずしもシフトレジスタ２４５ａ
に限るものではなく、３段構成によるシフトレジスタ２
４５ａ〜２４５ｃの少なくとも１つに゛ｌ゛信号を強制
的に書き込むように構成されているものであれば十分で
ある。以上の説明が最もトランケートの進んでいるチヤ
ンネルを１個のみ指定するトランケート回路２０３の動
作である。次に押鍵状態メモリ２０４について詳細に説
明する。

第１１図は押鍵状態メモリ２０４の具体的な実施例を示
すものであつて、各アンドゲート２６２ａ〜２６２ｈに
は前述したキーオン・オフ検出回路２０２のシフトレジ
スタ２１８からその出力信号が順次供給されている。

このシフトレジスタ２１８は、前述したようにキーコー
ドＫＣの割当てが行なわれているチヤンネルに対応した
ステージにのみ゛１゛信号が書き込まれており、また離
鍵されたチヤンネル（窒白チヤンネル）に対応するステ
ージは６０゛に書き変えられている。したがつてこのシ
フトレジスタ２１８から各チヤンネル時間に対応して時
分割的に送り出される信号は、現時点における各チヤン
ネルに割当てられた鍵の押鍵状態を表わしているもので
ある。このような状態が記憶されてクロツクパルスφ１
，φ２で順次シフトされながら送り出されたシフトレジ
スタ２１８の出力信号が押鍵状態メモリ２０４に供給さ
れると、その出力信号の゛１゛状態、つまり割当てられ
たキーコードＫＣに対応する鍵が押鍵されているチヤン
ネル時間において、第６図に示すタイミング信号発生部
８００から各チヤンネルに対応して（チヤンネル時間に
対応して）第７図ｊ〜Ｑに示すように順次時分割的に出
力されるチヤンネル信号ＢＴｌ〜ＢＴ８のタイミングが
一致した部分のアンドゲート２６２ａ〜２６２ｈの条件
が成立し、その８Ｆ”出力がオアゲート２６３ａ〜２６
３ｈを介して遅延フリツプフロツプ２６４ａ〜２６４ｈ
に記憶され、その出力がアンドゲート２６５ａ〜２６５
ｈおよびオアゲート２６３ａ〜２６３ｈを介して入力側
にもどされることによつて保持される。したがつて、シ
フトレジスタ２１８（第９図）から供給される押鍵チヤ
ンネルを示ず１゛信号によつて、第１〜第８チヤンネル
を相当する遅延フリツプフロツプ２６４ａ〜２６４ｈの
対応するチヤンネル担当部分にのみ゛１゛信号が記憶さ
れ、時分割的に発生される次の対応するチヤンネル信号
ＢＴｌ〜ＢＴ８がインバータ２２６ａ〜２６６ｈを介し
てアンドゲート２６５ａ〜２６５ｈをインヒビツトする
まで保持し続けられることになる。例えば第７図に示す
第３チヤンネル時間においてシフトレジスタ２１８（第
９図）から”１゛信号が出力されると、この第３チヤン
ネル時間に発生されるチヤンネル信号は第７図１に示す
ようにチヤンネル信号ＢＴ３のみである。この結果、ア
ンドゲート２６２ｃにおいてのみ条件が成立し、その出
力信号がオアゲート２６３ｃを介して遅延フリツプフロ
ツプ２６４ｃに書き込まれる。従つて、これらの回路部
分は、チヤンネル信号ＢＴｌ〜ＢＴ８によつて各チヤン
ネルの押鍵状態を示すシフトレジスタ２１８（第９図）
の出力信号を遅延フリツプフロツプ２６４ａ〜２６４ｈ
に順次書き込むことにより時分割的にシリアルに出力さ
れるシフトレジスタ２１８からの押鍵チヤンネルわ表わ
す信号を８チヤンネルのパラレル信号に変換するシリア
ル・パラレル変換回路２６７を構成していることになる
。そして、このシリアル・パラレル変換回路２６７から
は、各チヤンネルに対応する出力ライン２６８ａ〜２６
８ｈのうち、キーコードＫＣが割当てられており、かつ
そのキーコードＫＣに対応する鍵が押鍵されているチヤ
ンネルのみに゛１゛信号が出力される。例えば上述した
ように第３チヤンネルにおいて、押鍵されている場合に
はライン２６８ｃに゛１”信号が出力される。このよう
に、押鍵チヤンネルに対応して出力されだ１゛信号は、
各ノアゲート２６９ａ〜２６９ｈを介して電界効果型ト
ランジスタ２７０ａ〜２７０ｈのゲート電極に供給され
、この電界効果型トランジスタをオフさせて第１〜第８
チヤンネルに対応して設けられた出力端子２７１ａ〜２
７１ｈに゛１゛信号を送出する。例えば前述したように
、第３チヤンネルだけが押鍵されている場合には、遅延
フリツプフロツプ２６４ｃからライン２６８ｃを介して
ノアゲート２６９ｃに゛１゛信号が供給され、このノア
ゲート２６９ｃの゛０゛出力信号によつてトランジスタ
２７０ｃのみがオフとなる。この結果、出力端子２７１
ｃのみが゛１゛となり、他の出力端子２７１ａ，２７１
ｂ，２７１ｄ〜２７１ｈは゛０゛となる。したがつて、
この出力端子２７１ａ〜２７１ｈのうちで、１１゛信号
が送出された部分が対応するチャンネルにおいて、鍵が
押されていることを示す。そして、この゛１゛すなわち
キーオン信号ＫＯは後述するチヤンネル別音高電圧制御
部５００の対応する音高電圧制御回路５０１ａ〜５０１
ｈを制御する。キーコード変換部３００ 次にキーコード変換部３００について詳細に説明する。

第１２図は第４図に示すキーコード変換部３００の具体
的な実施例を示すものであつて、このキーコード変換部
３００は第２キーコードメモリ３０２、演算回路３０３
および比較回路３０４とによつて構成されている。

キーコードシフト制御端子３０１には第４図に示す上昇
・下降モード制御部９００から各チヤンネル時間毎に発
生される制御信号を入力して音高可変制御（グリツサン
ド効果またはポルタメント効果）の有無を制御する端子
であつて、“１″”信号が供給された場合には音高可変
制御が行なわれず、通常の演奏楽音を発生させ、まだＯ
”信号が供給された場合には音高可変制御を行なつてポ
ルタメント効果またはグリツサンド効果演奏を行なわせ
る。まず、通常の動作について説明する。なお、このキ
ーコード変換部３００は各チヤンネルにおけるキーコー
ドの変換処理をそれぞれ対応するチヤンネル時間におい
て時分割的に行うが、以下では説明をわかり易くするた
めに１つのチヤンネルについての動作を代表して説明す
る。キーコードシフト制御端子３０１に上昇・下降モー
ド選択部９００からあるチヤンネル時間において１１゛
信号が供給されると、この゛１”信号は、キーコード変
換部３００の入力端子３０７ａ〜３０７ｇを介して供給
される第１キーコードメモリ２０１からのキーコードＫ
Ｃの各ビツト信号ＫＮ，〜ＫＢ３をゲートするように演
算回路３０３に設けられたアンドゲート３０８ａ〜３０
８ｇの一方の入力端に供給され、前記各ビツト信号ＫＮ
ｌ〜ＫＮ３はこの各アンドゲート３０８ａ〜３０８ｇお
よびオアゲート３０９ａ〜３０９ｇを介して加算器３１
０の７ビツト入力端子Ａ，〜Ａ７にそれぞれ供給される
。キーコードシフト制御端子３０１に供給されだ１゛信
号は、インバータ３１１においでＯ”信号に反転され、
各アンドゲート３１２ａ〜３１２ｇをインヒビツトし、
ここにおいて加算器３１０の７ビツト加算出力端Ｓ１〜
Ｓ７にそれぞれ接続されたシフトレジスタ３１３ａ〜３
１３ｇの最終段出力信号が加算器３１０の入力端子Ｂ１
〜Ｂ７にもどされて加算されるのを阻止する。この場合
、シフトレジスタ３１３ａ〜３１３ｇはチヤンネル数と
等しい（この実施例では８チヤンネル）記憶ステージ数
を有しており、これがキーコードＫＣの各ビツトＫＮｌ
〜ＫＢ８毎に設けられてクロツクパルスφ１，φ２で順
次シフトしている。したがつて、このシフトレジスタ３
１３ａ〜３１３ｇは、前述した第１キーコードメモリ２
０１のシフトレジスタ２０５ａ〜２０５ｇ（第８図）の
場合と同様に、７ビツト構成によるキーコードＫＣをチ
ヤンネル数だけ記憶して順次シフトするメモリを構成し
ていることになる。加算器３１０は、各入力端子Ａ１〜
Ａ７に供給される信号と入力端子Ｂ，〜Ｂ７に供給され
る信号とを加算してその加算結果を出力端子Ｓ１〜Ｓ７
に供給するわけであるが、加算器３１０の入力端子Ｂ１
〜Ｂ７に供給される入力信号がインバータ３１１の出力
ですべてがインヒビツトされている場合には、加算器３
１０の出力端子Ｓ１〜Ｓ７にはＫＣに対し「０］を加え
たキーコード、すなわち入力キーコードＫＣがそのまま
出力される。そして、この加算器３１０の出力端子Ｓ１
〜Ｓ７から出力される並列７ビツトのキーコードＫＣは
、その各ビツト信号ＫＮ，〜ＫＢ３が各シフトレジスタ
３１３ａ〜３１３ｇに記憶される。したがつて、この７
段のシフトレジスタ３１３ａ〜３１３ｇは８チヤンネル
分のキーコードＫＣが記憶され、クロツクパルスφ１，
φ２でシフトされて最終段から並列７ビツト信号として
順次出力されることになる。この並列７ビツトの出力信
号ＫＮ｛〜ＫＢ′３からなるキーコードＫＣは、次に説
明するキーコード・音高電圧変換部４００において、キ
ーコードＫＣに対応した音高電圧Ｋに変換されてチヤン
ネル別音高電圧制御部５６０に供給される。したがつて
、キーコードシフト制御端子３０１に゛１゛信号が供給
された通常動作時においては、第１キーコードメモリ２
０１から順次供給される７ビツトのキーコードＫＣがそ
のままの状態で順次出力されることになり、これによつ
て通常の演奏楽音が得られる。次に、キーコードシフト
制御端子３０１に゛Ｏ゛信号を供給し、キーコードＫＣ
の変換動作を行う場合について説明する。この場合には
、加算器３１０の入力側の各アンドゲート３０８ａ〜３
０８ｇが上記端子３０１に供給されだＯ゛信号によつて
インヒビツトされて、加算器３０１に供給されるべき前
述した第１キーコードメモリ２０１からのキーコードＫ
Ｃがすべて阻止される。一方、キーコードシフト制御端
子３０１に゛Ｏ”信号が供給されたことによつて、イン
バータ３１１の出力が゛１１となり、これに伴なつて各
アンドゲート３１２ａ〜３１２ｇが開かれて各シフトレ
ジスタ３１３ａ〜３１３ｇの出力信号が加算器３１０の
入力端子Ｂ１〜Ｂ７に供給される。この場合、加算器３
１０の入力端子Ａ１〜Ａ７に第１キーコードメモリ２０
１から供給されるキーコードＫＣは、アンドゲート３０
８ａ〜３０８ｇによつて阻止されるために、加算出力端
子Ｓ１〜Ｓ７には入力端子Ｂ１〜Ｂ７に供給された各シ
フトレジスタ３１３ａ〜３１３ｇの出力信号がそのまま
出力されて各シフトレジスタ３１３ａ〜３１３ｇにもど
されることになり、これによつて各シフトレジスタ３１
３ａ〜３１３ｇの記憶内容が保持し続けられる。この各
シフトレジスタ３１３ａ〜３１３ｇから出力されるキー
コードＫＣ（ＫＮ′１〜ＫＢ！）は比較回路３０４に供
給されて、第１キーコードメモリ２０１から出力される
キーコードＫＣ（ＫＮ，〜ＫＢ３）と比戟される。比較
回路３０４は、Ａ（Ａ１〜Ａ７）がＢ（Ｂ１〜Ｂ７）よ
りも大きな値である場合（Ａ＞Ｂ）には端子３１４に“
１”信号を出力し、逆の場合には端子３１４に“０゛信
号を出力する。また両者が一致した場合（Ａ＝Ｂ）には
、ナンドゲート３１５の出力が６０″となる。そしてこ
の場合、比戟回路３０４は加算器３１６を使用した減算
理論（２′ＳＣＯｍｐＩｅｍｅｎｔ）によつて比較回路
が構成されている。つまり、加算器３１６の入力端子Ａ
，〜Ａ７には第１キーコードメモリ２０１から供給され
るキーコードＫＣの各ビツト信号ＫＮ，〜ＫＢ３が供給
されており、また他の入力端子Ｂ１〜Ｂ７には、第２キ
ーコードメモリ３０２の出力信号が各インバータ３１７
ａ〜３１７ｇを介して供給されている。また、この加算
器３１６の加算出力端子Ｓ，〜Ｓ７は、前述したナンド
ゲート３１５によつて全一致が求められている。更に、
この加算器３１６は、Ａ１〜Ａ７（Ａ）とＢ１〜Ｂ７（
Ｂ）との加算結果が出力ビツト数で表わされる値以上（
この実施例では７ビツト）になると、キャリーアウト端
子ＣＯ７）沁桁上げ信号Ｎ（“１゛）を出力するように
構成されている。そして、この比戟動作は次のようにし
て行なつている。入力端子Ａ，〜Ａ７に供給されるキー
コードＫＣの値をαとし、第２キーコードメモリ３０２
の出力キーコードＫＣ′の値をβとする。この状態にお
いて、入力端子Ｂ１〜Ｂ７はキャリーアウトＮが出る１
つ前の値、つまり入力端子Ｂ，〜Ｂ７がすべで１゛とな
る値としての（Ｎ−１）からインバータ３１７ａ〜３１
７ｇで反転されたβの値を引いた（Ｎ−１一β）となる
。したがつて、加算器３１６の加算結果が出力されるキ
ャリーアウトＣＯおよび各出力端子Ｓ１〜Ｓ７Ｉこは、
入力端子Ａ１〜Ａ７に供給されているαと入力端子Ｂ１
〜Ｂ７に供給されている（Ｎ−１−β）が加算された値
（α＋Ｎ−１−β）が出力されることになる。例えばα
〉βであつた場合には、キャリーアウトＣＯからＮ＝゛
１゛が出力される。またα≦βの場合にはキャリーアウ
トＣＯの出力ばＯ゛となる。更に両者が一致した場合に
は（Ｎ−１）となり、出力端Ｓ，〜Ｓ７がすべて６１゛
となつてこれに伴いナンドゲート３１５の出力が゛０”
となる。また、スピードコントロール端子３０５には後
述する発振器から比戦的周期の長い音高可変スピードコ
ントロール用のスピードコントロールパルスＴＣが供給
されており、このスピードコントロールパルスＴＣはパ
ルス幅調整回路３１９Ｉこおいて、その立上りから８チ
ヤンネル時間分のパルス幅の演算制御パルス０ＰＣに整
形されている。

以下、この動作について説明する。パルス幅調整回路３
１９は、第１３図ａに示すように第１〜第３チヤンネル
時間に発生されるクロツクパルスφＢ′と、第１３図ｂ
に示すように第５〜第７チヤンネル時間に発生されるク
ロツクパルスφＡ′とによつて駆動される遅延フリツプ
フロツプ３２０，３２１と、アンドゲート３２３および
インバータ３２４とから構成されている。このように構
成されたパルス幅調整回路３１９において、第１３図Ｃ
に示すようにその周期がクロツクパルスφＡ′，φｄに
比較して極めて長いスピードコントロールパルスＴＣが
供給されると、遅延フリツプフロツプ３２０はクロツク
パルスφＡ′で読み込んで、クロツタパルスφＢ′で第
１３図ｄに示す信号を出力する。この遅延フリツプフロ
ツプ３２０の出力信号は、遅延フリツプフロツプ３２１
に供給され、ここにおいてクロツクパルスφＡ′で読み
込んでクロツクパルスφＢ′で第１３図ｅに示すＱの出
力信号が取り出される。この両遅延フリツプフロツプ３
２０，３２１の出力信号は、アンドゲート３２３に供給
されて両出力の一致が求められ、第１３図ｆに示すパル
ス信号となる。したがつてこのアンドゲート３２３から
出力される信号は、スピードコントロールパルスＴＣの
立上り時毎に発生され、そのパルス幅は第１〜第８チヤ
ンネル時間の幅となる。そして、このアンドゲート３２
３の出力信号は、インバータ３２４において反転された
後に第１３図ｇに示すように演算制御信号０ＰＣとして
出力される。このような状態において、新たな鍵が操作
されて新たなキーコードＫＣが第１キーコードメモリ２
０１のあるチヤンネルに割当てられ（記憶され）、この
チヤンネルに対応する子ヤンネル時間において第１キー
コードメモリ２０１から各シフトレジスタ３、１３ａ〜
３１９ｇの出力キーコードＫＣ′の値よりも大きな値α
を有する新たなキーコードＫＣが供給されると、前述し
たように加算器３１６のキャリーアウト端子ＣＯから゛
１゛信号が出力され、この゛１゛信号がアンドゲート３
２５，３２６に供給される。

スピードコントロール端子３０５に第１３図ｃに示すス
ピードコントロールパルスＴＣが供給されると、前述し
たパルス幅調整回路３１９から第１３図ｇに示す演算制
御信号０ＰＣが出力され、ノアゲート３２９を介して各
アンドゲート３２５〜３２８に供給される。ところで、
キーコードＫＣを構成するノートコードＮＣは、第１表
に示したようにノートＣ４＃を基準としかつ半音を１単
位とするバイナリ−コードを用いている。つまり１０進
表示すると、ノートＣ≠を「Ｏ］、ノートＤを「１」、
ノートＤ◆を「２」、ノートＥを「４］、ノートＦを「
５］、ノートＦ＋を「６」、ノートＧを「８」、ノート
Ｇ≠を「９］、ノートＡを「１０」、ノートＡ＋を・「
１２」、ノートＢを「１３］、ノートＣを「１４」とす
るバイナリ−コードとして割当てている。すなわち、ノ
ートコードＮＣは各音名のノートコードの差がそのまま
それらの各音名間の音程ｌこ対応するように設定されて
いない。これはノートコードＮＣが４ビツトの信号ＫＮ
ｌ〜ＫＮ４で構成され、６００００゛〜゛１１１「゛ま
での１６通りの値をとり得るのに対して、１オクターブ
中の音名数は１２音であるからである。前述の第１表か
ら明らかなように、ここではビツトＫＮ，とＫＮ２とが
共に゛１゛である４つのコード８００１１”′，″０１
１１１，。１０１１゛，゛１１１Ｆ゛が使用されておら
ず、残りの１２通りのコードがＣ尋〜ｃの１２音に割当
てられている。

この結果、半音を１単位とするとノートコードの差が「
１］と「２］の箇所が存在することになる。なお、プロ
ツクコードＢＣは第１表から明らかなように１オクター
ブ単位で連続したコード構成になつている。

従つて、キーコードＫＣを半音ずつ順次変化させるに当
たつては、キーコードＫＣに［１」（１０進表示）を加
減算する部分と、「２］（１０進表示）を加減算する部
分とが生じる。

具体的に、キーコードＫＣを半音間隔で゛上昇゛゜させ
る場合についてみると、現在のキーコードＫＣのノート
コードＮＣがＣ◆，Ｄ，Ｅ，Ｆ，Ｇ，Ｇ＋，Ａ＋，Ｂの
いずれかの音名を表わす時には「１］の゛加算゛を行な
い、Ｄ＋，Ｆ≠，Ａ，Ｃのいずれかの音名を表わす時に
は「２」の加算を行なつて半音上の音のキーコードＫＣ
を作るようにする。この場合、Ｃ≠，Ｄ，Ｅ，Ｆ，Ｇ，
Ｇ＋，Ａ≠，Ｂの各音のノートコードＮＣの下位２ビツ
トＫＮ２，ＫＮｌは、゛００゛またば０１゛であるため
、これを検出した時には「１」の加算を行ない、それ以
外の時には［２」の加算を行なうようにすれば良いこと
になる。同様に、キーコードＫＣを半音間隔で順次゛下
降゛させる場合についてみると、現在のノートコードＮ
ＣがＤ，Ｄ◆，Ｆ，Ｆ≠，Ｇ◆，Ａ，Ｂ，Ｃのいずれか
の音名を表わす時には「１」の減算を行ない、Ｃ◆，Ｅ
，Ｇ，Ａ＋のいずれかの音名を表わす時には「２］の減
算を行なつて半音下の音のキーコードＫＣを作るように
する。

この場合も、Ｄ，Ｄ◆，Ｆ，Ｆ◆，Ｇ◆，Ａ，Ｂ，Ｃの
各音のノートコードＮＣの下位２ビツトＫＮ２，ＫＮ，
は、″０１″または６１０゛であるため、これを検出し
た時には「１」の減算を行ない、それ以外の時には「２
］の減算を行なうようにすれば良いことになる。このよ
うに、半音間隔で順次上昇（下降）するキーコードＫＣ
を作るためには、現在のノートコードＮＣの下位２ビツ
トＫＮ２，ＫＮｌを判別して現在のキーコードＫＣに対
し「１］の加算（減算）あるいは「２］の加算（減算）
を行なえば良いことになる。

そこで、第１２図のキーコード変換部３００には、ノー
トコードＮＣの下位２ビツトＫＮ２，ＫＮｌを判別する
ためにインバータ３３０、オアゲート３３１，３３２が
設けられている。

すなわち、シフトレジスタ３１３ａの出力ＫＮ／とシフ
トレジスタ３１３ｂの出力ＫＮ！をインバータ３３０を
介して入力とするオアゲート３３１の出力が“１゛とな
つた場合には「１」を加算すれば良いことを表わし、ま
た、シフトレジスタ３１３ａ，３１３ｂの出力ＫＮ！，
ＫＮ４を入力とするオアゲート３３２の出力が６１゛と
なつた場合には「１］を減算すれば良いことを表わして
いる。また、オアゲート３３１および３３２の出力がい
ずれも゛０゛の場合には、［２」を加算あるいは減算す
れば良いことを表わしている。このオアゲート３３１の
出力信号はキーコードＫＣを順次上昇させる時にアンド
ゲート３２５および３２６で利用され、またオアゲート
３３２の出力信号はキーコードＫＣを順次下降させる時
にアンドゲート３２７および３２８で利用される。ここ
で、キーコードＫＣを順次上昇させる上昇モードの場合
について具体例を掲げて説明する。

例えばシフトレジスタ３１３ａ〜３１３ｄから出力され
たビツト信号ＫＮ／〜ＫＮＺがノートＤを表わす″１０
００”であつたとすると、オアゲート３３１から”１゛
信号が出力される。このオアゲート３３１の″１゛信号
はアンドゲート３２６に供給されると共にインバータ３
３３を介してアンドゲート３２５に供給される。この結
果アンドゲート３２６のみが条件が成立して″１゛出力
が送出される。このアンドゲート３２６の゛１ゝ出力は
、オアゲート３０９ａを介して加算器３１０のＡ１端子
のみに供給される。これによつて入力端子Ｂ１〜Ｂ７に
供給されるキーコードＫＣ′に「１］加算が行なわれ、
その加算結果は出力端子Ｓ１〜Ｓ７を介して各シフトレ
ジスタ３１３ａ〜３１３ｇの入力側に供給されることに
よつて記憶される。また、シフトレジスタ３１３ａ〜３
１３ｄから出力されるノートコードＫＮ，゛〜ＫＮ！が
例えばノートＤ尋を表わす”０１００′゛であつた場合
には、オアゲート３３１の出力は８０″となり、この″
０”信号をインバータ３３３で反転した１１”信号によ
つてアンドゲート３２５のみの条件が成立する。アンド
ゲート３２５の出力信号“１゛は、オアゲート３０９ｂ
を介して加算器３１０の入力端子Ａ２のみに供給され、
シフトレジスタ３１３ａ〜３１３ｇの出力キーコードＫ
Ｃ′に「２］を加算したキーコードＫＣ′がシフトレジ
スタ３１３ａ〜３１３ｇの入力側に供給されて記憶され
る。したがつて、ある１つのチヤンネルに関する第２キ
ーコードメモリ３０２の出力キーコードＫＣ′が入力キ
ーコードＫＣの値よりも小さい場合には、そのノートコ
ードＫＮｌ′〜ＫＮＩに対応して「１」または「２」が
順次加算されて再び第２キーコードメモリ３０２に記憶
されることになる。そして、このような動作は、演算制
御信号０ＰＣ（第１３図ｇ）がスピードコントロールパ
ルスＴＣが供給される毎に第１〜第８チヤンネル時間の
間だけ出力される１個のパルス信号であるために、シフ
トレジスタ３１３ａ〜３１３ｇがクロツクパルスφ，，
φ２でシフトされて一順すると停止される。したがつて
、スピードコントロール信号ＴＣが供給される毎に各チ
ヤンネルのキーコードＫＣ′に対してそれぞれｌ回の加
算処理が行なわれることになる。そして、このように「
１］または［２」が加算されたキーコードＫＣ′が次の
周期において読み出されると、キーコードＫＣは一段上
のノートを表わすコードとなつて出力される。この後次
の新たなスピードコントロールパルスＴＣが供給される
と、前述と同様な動作によつて現在のキーコードＫＣに
「１］または「２」が加算されて更に一段上（半音上）
のノートを表わすキーコードＫＣとなる。このように、
スピードコントロールパルスＴＣが供給される毎にキー
コードＫＣ′が段階的に上昇して入力キーコードＫＣの
値αと第２キーコードメモリ３０２から出力されたキー
コードＫＣ′の値βが一致すると、前述したように加算
器３１６のキヤリヤアウトＣＯの出力信号が“Ｏ゛とな
り、これに伴なつて「１］または「２］の加算制御を行
なうためのアンドゲート３２５，３２６がインヒビツト
されて演算処理が終了する。なお、パルス幅調整回路３
１９を設ける理由は、パルスＴＣの発生毎に全てのチヤ
ンネルに関するキーコードＫＣ！の変換のための演算を
それぞれ１回だけ実行させるためである。次に、あるチ
ヤンネル時間において第２キーコードメモリ３０２の出
力キーコードＫＣの値よりも小さな値αを有する入力キ
ーコードＫＣがチヤンネルプロセツサ２００から供給さ
れると、比軟回路３０４のナンドゲート３１５から１１
゛信号が出力され、加算器３１６のキヤリヤアウト端子
ＣＯからは６０゛信号が出力される。

この結果、前述とは逆にインバータ３３５の゛１”出力
信号がアンドゲート３２７，３２８のみに供給される。
この状態において、オアゲート３３２から「１］減算を
指示する″１”信号が出力されると、アンドゲート３２
８のみが条件が成立し、その出力が加算器３１０の全入
力端子Ａ，〜Ａ７に供給される。この場合全入力端子Ａ
１〜Ａ７に”１゛゜信号を供給することは、前述したよ
うに（Ｎ−１）を加算したことであり、その加算結果は
Ｎ−１＋βとなり、出力端子Ｓ１〜Ｓ７にはキャリーア
ウトに相当する値Ｎが除かれた（β−１）が出力され、
キーコードＫＣから「１］を減算した結果が得られる。
一方、オアゲ゛一ト３３２の出力が”Ｏ゛となつた場合
には、インバータ３３４の゛１゛出力信号によつてアン
ドゲート３２７のみが条件が成立して゛１゛信号が出力
される。このアンドゲート３２７の”１”信号は、加算
器３１０の入力端Ａ２〜Ａ７に供給される。つまり、入
力端Ａ１を除いたことによつて（Ｎ−２）が加算された
ことになる。この結果、その加算値はＮ−２＋βとなり
、出力端子Ｓ１〜Ｓ７にはキャリーアウトに相当する値
Ｎが除かれた（β−２）が出力され、キーコードＫＣか
ら「２」を減算した結果が得られる。このような演算処
理を、演算制御パルス０ＰＣが供給される毎に行なうこ
とによつて、第２キーコードメモリ３０２に記憶された
当該チヤンネルに対応するキーコードＫＣが戊階的に順
次減少する。そして、第２キーコードメモリ３０２の出
力キーコードＫＣＶの値βと、新たな入力キーコードＫ
Ｃの値αが一致すると、加算器３１６の各出力端子Ｓ１
〜Ｓ７の信号がすべで１゛となり、ナンドゲート３１５
の出力信号が“Ｏ゛となる。この結果、アンドゲート３
２７，３２８の条件が不成立となつて減算処理動作が中
止される。ところで、チヤンネルプロセツサ２００にお
ける第１キーコードメモリ２０１においては、前述した
ように、空白チヤンネルに対応する全てのステージに対
して新たな入力キーコードＫＣが記憶されるようになつ
ている。

従つて、キーコード変換部３００における第２キーコー
ドメモリ３０２に記憶されたキーコードＫＣ′のうち、
空白チヤンネルに対応するキーコードＫＣ′は新たな入
力キーコードＫＣを目標値としてこの目標値に一致する
まで上述のような演算動作によつて各チヤンネル別に変
化するものとなる。この場合、新たな入力キーコードＫ
Ｃに基づく楽音の発音割当てチヤンネルはキーオンオフ
検出回路２０２のシフトレジスタ２１８の出力信号によ
つて１つだけ指定される。従つて、新たな入力キーコー
ドＫＣを割当てたチヤンネルについてのみ、前回押圧さ
れた鍵に対応する音高から新たに押圧された鍵に対応す
る音高まで自動的にかつ任意のスピードで変化するボル
タメント効果またはグリツサンド効果が得られることに
なる。

例えば、Ｂの音名の鍵が離されて全てのチヤンネルが空
白チヤンネルになつた後に、第１番目にＤの音名の鍵が
押圧されてこの鍵に対応するキーコードＫＣが第１チヤ
ンネルに割当てられ、次にこのＤの音名の鍵に加えてさ
らにＦの音名の鍵が押圧されてこのＦの音名の鍵に対応
するキーコードＫＣが第２チヤンネルに割当てられた場
合についてみると、Ｂの音名の鍵が離されて全てのチヤ
ンネルが空白チヤンネルになつた時には第２キーコード
メモリ３０２の各チヤンネルのステージの記憶内容は全
てＢの音名のキーコードＫＣ′を示している。

そこで、Ｄの音名の鍵が押圧されてこの鍵のキーコード
Ｋ．Ｃが第１チヤンネルに割当てられると、第２キーコ
ードメモリ３０２の全てのステージに記憶されているＢ
の音名に対応するキーコードＫＣ７はＤの音名に対応す
るキーコードＫＣに一致するまで順次変化する。この後
、Ｆの音名の鍵が押圧されてこの鍵のキーコードＫＣが
第２チヤンネルに割当てられると、第１チヤンネルを除
く残りのチヤンネルに対応する第２キーコードメモリ３
０２のステージに記憶されているＤの音名に対応するキ
ーコードＫＣ′が最新のＦの音名に対応するキーコード
ＫＣに一致するまで順次変化するようになる。これによ
つて、第１チヤンネルでは直前の押圧鍵であるＢの音名
の音高から新たな押圧鍵であるＤの音名の音高まで順次
変化するポルタメント効果またはグリツサンド効果が得
られる。

また、第２チヤンネルでは直前の押圧鍵であるＤの音名
の音高から新たな押圧鍵であるＦの音名の音高まで順次
変化するポルタメント効果またはグリツサンド効果が得
られる。ところで、チヤンネルプロセツサ２００におい
ては押圧鍵が離されると、この鍵が割当てられていたチ
ヤンネルに対応するシフトレジスタ２１８におけるステ
ージの記憶内容は空白チヤンネル状態を示ず０１信号に
書き変えられ、離鍵された音は減衰状態に移行するよう
になるが、この減衰途中で新たな押圧鍵のキーコードＫ
Ｃが同じ子ヤンネルに割当てられると、第２キーコード
メモリ３０２には減衰途中の音のキーコードＫＣＶが残
つているために、上述のような演算動作によつて減衰途
中の音の音高は減衰が終了するまで新たな押圧鍵に対応
する音高に向つて変化するようになる。

以上の説明がキーコード変換部３００の詳細説明である
。キーコード・音高電圧変換部４００ 次にキーコード・音高電圧変換部４００について詳細に
説明する。

第１４図および第１５図はキーコード・音高電圧変換部
４００の具体的な実施例を示すものであり、このキーコ
ード・音高電圧変換部４００は、第１４図に示すサンプ
リング制御回路４０２と、第１５図に示すサンプリング
回路４０１およびデジタル・アナログ変換回路４０３と
によつて構成されている。この場合、キーコード・音高
電圧変換部４００においては、基準となるタイミング信
号およびコントロール信号を発生するサンプリング制御
回路４０２から先に説明する。第１４図はサンプリング
制御回路４０２の具体的な回路図を示すものであつて、
アンドゲート４０４には前述した第６図に示すタイミン
グ信号発生部８００から出力されるチヤンネル信号ＢＴ
８およびイニシヤルクリア信号１Ｃが供給されている。
このイニシヤルクリア信号１Ｃは電源投入直後に１回だ
げ１”となるものであり、そのパルス幅（゛１゛の期間
）は第１〜第８チヤンネル時間分に対応している。した
がつて、アンドゲート４０４からは電源投入直後におい
て１回だけタイミング信号ＢＴ８が出力されることにな
る。このアンドゲート４０４の出力信号（タイミング信
号ＢＴ８）はオアゲート４０６を介してクロツクパルス
φ１，φ２で駆動される８ステージのシフトレジスタ４
０５に入力されてクロツクパルスφ１，φ２で順次シフ
トされる。したがつて、このシフトレジスタ４０５の各
ステージからはアンドゲート４０４から出力されたタイ
ミング信号ＢＴ８を順次遅延した信号（“１゛信号）が
第１チヤンネル時間〜第８手ヤンネル時間に同期して出
力される。そして、このシフトレジスタ４０５の第１ス
テージに書き込まれた１個の゛１゛゜信号が最終ステー
ジにシフトされると、ノアゲート４０７ａの出力が６Ｆ
”となつて第１ステージに再び゛１″が書き込まれる。
したがつて、以後は、シフトレジスタ４０５はノγゲー
ト４０７ａから出力される゛１゛信号を入力してこれを
順次シフトすることになる。この結果、シフトレジスタ
４０５は第６図に示すシフトレジスタ８０２と同期して
動作し、シフトレジスタ４０５からはシフトレジスタ８
０２から出力されるチヤンネル信号ＢＴｌ〜ＢＴ８と同
一のチヤンネル信号ＢＴｌ〜ＢＴ８（第１６図ｂ−１）
が出力されることになる。このように同一のチヤンネル
信号ＢＴｌ〜ＢＴ８を得るのに２個のシフトレジスタ４
０５，８０２を用いて同期駆動させる理由は、回路が複
数プロツクに分けられて集積化された場合、あるいは両
者が比較的離れた部分に設けられた場合等において、１
本の同期信号ラインを用いるのみで８個の同期したチヤ
ンネル信号ＢＴｌ〜ＢＴ８を容易に得るためである。ア
ンドゲート４０４の出力信号はオアゲート４１０を介し
てクロツクパルスφ１，φ２で駆動される９ステージの
シフトレジスタ４１１の入力側にも供給されている。し
たがつて、このシフトレジスタ４１１の最終ステージか
らは、アンドゲ゛一ト４０４から出力されたタイミング
信号ＢＴ８を９チヤンネル時間遅延した信号（゛１”信
号）が第１チヤンネル時間に同期して出力される。この
時シフトレジスタ４１１の第１ステージ出力〜第８ステ
ージ出力が゛０１となるので、これらを入力とするノア
ゲート４０７ｂから゛１゛信号が出力されてこの゛１”
信号がオアゲート４１０を介してシフトレジスタ４１１
の第１ステージに書き込まれる。これにより、シフトレ
ジスタ４１１はノアゲート４０７ｂから与えられた゛１
゛信号を順次シフトし、９チヤンネル時間後にその最終
ステージから出力する。すなわち、シフトレジスタ４１
１は、最初はアンドゲート４０４から１回だけ出力され
るタイミング信号ＢＴ８を入力してこれを順次シフトし
、その後はノアゲート４０７ｂから繰返し出力される“
１゛信号を入力してこれを順次シフトする。この結果、
シフトレジスタ４１１の最終ステージからは、第１６図
ｊに示すようにクロツクパルスφ１〜φ２の９カウント
目毎（９チヤンネル時間毎）に゛１”のパルス信号ＳＣ
が出力されることになる。また、インバータ４１２から
は第１６図ｋに示すパルス信号ＳＣの反転信号ＳＣが取
り出されている。更に、シフトレジスタ４１１の第１ス
テージと最終ステージの出力信号は、ノアゲート４１３
を介して、第１６図ｎに示すように第９と第１ステージ
出力時のみ゛０゛となるパルス信号ＳＯＦを出力してい
る。以上がサンプリング制御回路４０２の説明であり、
ここにおいて出力された種々パルス信号は次に説明する
サンプリング回路４０１において利用されるため、その
部分において詳細に説明することにする。

第１５図はサンプリング回路４０１およびデジタル・ア
ナログ変換回路４０３の具体的な実施例を示すものであ
つて、第１２図に示す第２キーコードメモリ３０２の出
力キーコードＫＣ′は、サンプリング制御回路４０２か
ら供給されるパルス信号ＳＣ（第１６図ｊ）によつて、
各ビツト信号ＫＮ／〜ＫＢ３′が各アンドゲート４１４
ａ〜４１４ｇおよびオアゲート４１５ａ〜４１５ｇを介
して遅延フリツプフロツプ４１６ａ〜４１６ｇに供給さ
れて記憶されるようになつている。

そして、この記憶情報（記憶キーコード）は、次のパル
ス信号ＳＣがインバータ４１７に供給され、このインバ
ータ４１７の゛Ｏ゛出力によつて各アンドゲート４１８
ａ〜４１８ｇがインヒビツトされるまで保持される。こ
の場合、第１４図のシフトレジスタ４１１は、前述した
ようにチヤンネル数より１段多い９ステージ構成となつ
ているために、このシフトレジスタ４１１から出力され
るパルス信号ＳＣは、チヤンネル時間の１循環毎に順次
異なるチヤンネル時間と同期したパルス信号となる。し
。たがつて、このシフトレジスタ４１１の最終段出力信
号であるパルス信号ＳＣによつて第２キーコードメモリ
３０２の出力キーコードＫＣをサンプリングすることに
より、順次異なるチヤンネル時間のキーコードＫＣ′を
サンプリングすることがで・きる。つまり、第１６図ｊ
に示すように、パルス信号ＳＣｌは第１チヤンネル信号
ＢＴ，に対応したキーコードＫＣ／をサンプリングして
遅延フリツプフロツプ４１６ａ〜４１６ｇに記憶させる
ことができ、次の周期において発生されるパルス信号Ｓ
Ｃ２は、第２チヤンネル時間ＢＴ２に対応したキーコー
ドＫＣ′をサンプリングして遅延フリツプフロツプ４１
６ａ〜４１６ｇに記憶することができる。したがつて、
この部分におけるサンプリングは、第２キーコードメモ
リ３０２の出力キーコードＫＣ′を１／８に減速して各
チヤンネル毎に順次サンプリングしていることになり、
このサンプリングされたキーコードＫＣ″は、次のサン
プリング時まで記憶状態が保持し続けられる。このよう
な減速サンプリングを行なう理由は、次に説明するデジ
タル・アナログ変換回路４０３が高速動作に追従できな
いとともに、以後の回路系はチヤンネル別に分けられた
並列処理となるために、時分割処理を行なつているキー
コータ１００およびチヤンネルプロセツサ２００等のよ
うな高速性を必要としないためである。したがつて、こ
れらの部分が減速して各チヤンネルに対するキーコード
ＫＣ′を順次取り込むサンプリング回路４０１を構成し
ていることになる。次に、このサンプリング回路４０１
のパルス信号ＳＣによつて、減速サンプリングされて遅
延フリツプフロツプ４１６ａ〜４１６ｇに記憶されたキ
ーコードＫＣ″は、ノートコードＫＮｒ−ＫＮ！とプロ
ツクコードＫＢｒ−ＫＢｚに分けられてそれぞれデコー
ダ４１９，４２０に供給され、ここにおいて並列１０進
信号に変換されてそのコードに対応した出力端にのみ“
１”信号が出力される。

例えば第５プロツクのＢノートを表わすキーコードＫσ
が供給されると、デコーダ４１９の入力端Ａ〜Ｄには″
１０１ｒ゛が供給され、またデコーダ４２０の入力端Ａ
−Ｃには”１０１゛が供給される。したがつて、プロツ
クコードＫＢｒ−ＫＢＩを変換するデコーダ４２０は、
出力端子５のみに６１”信号が出力される。またノート
コードＫＮｒ−ＫＮ：を変換するデコーダ４１９は、出
力端子１３のみに１１１信号が出力されることになる。
この結果、各デコーダ４１９，４２０の出力端にそれぞ
れ接続されたトランジスタ４２０ａ〜４２０１および４
２１ａ〜４２１ｆの内で、出力゛１”信号が出力された
端子１３および端子５に接続されたトランジスタ４２０
ｂとトランジスタ４２１ａのみがオンとなる。この結果
、電源＋Ｖを分圧抵抗ｒ′〜１６ｒ′で分圧するように
構成された第１分圧回路４２２のＡ点の電位がオン状態
にあるトランジスタ４２１ａを介して複数個の抵抗ｒお
よび抵抗Ｒによつて構成される第２分圧回路４２３のａ
点に供給される。一方、デコーダ４１９の出力によつて
前述したようにトランジスタ４２０ｂがオンになると、
ｂ点の電位が取り出されて出力されることになる。この
場合、ａ点の電位はプロツクコードＫＢｒ−ＫＢｚに対
応して選択された第１分圧回路４２２の出力であるため
に、トランジスタ４２０ｂの出力信号は、プロツクコー
ドＫＢｒ−ＫＢＫとノートコードＫＮｒ−ＫＮｚに対応
した電圧値となり、これが後述する電圧制御型可変周波
数発振器を制御する音高電圧ＫＶとなる。キーコード変
換部３００から供給されるキーコードＫＣ′は、減速サ
ンプリングされてデコーダ４１９，４２０に供給される
ために、第１６図１，ｍに示すように、減速サンプリン
グの１周期間にわたつて保持された出力信号となる。こ
の場合、デジタル信号をアナログ音高電圧ＫＶに変換す
る場合、デコーダ４１９，４２０の出力側に接続された
トランジスタ４２０ａ〜４２０１，４２１ａ〜４２１ｆ
等における静電容量およびその回路系における浮遊静電
容量等によつて、変換出力信号（音高電圧ＫＶ）の立上
り部分がＣＲの時定数に沿つて上昇するために、多少の
なまりが生ずるが、これは次に説明する各チヤンネルへ
の音高電圧ＫＶの割当て時に処理することによつて何ら
問題とはならない。サンプリング制御回路４０２におい
て発生されたパルス信号ＳＣは、デジタル・アナログ変
換回．路４０３の各アンドゲート４２４ａ〜４２４ｈに
も供給されている。

そして、この各アンドゲート４２４ａ〜４２４ｈの他方
の入力端には、第１６図ｂ−１に示すチヤンネル信号Ｂ
Ｔ，〜ＢＴ８が供給されているために、パルス信号ＳＣ
（第１６図ｊ）の発生タイミングに同期したチヤンネル
信号が供給されたアンドゲート４２４のみが条件が成立
−して取り込まれ、この信号がオアゲート４２５ａ〜４
２５ｈを介して遅延フリツプフロツプ４２６ａ〜４２６
ｈに記憶される。アンドゲート４２４ａ〜４２４ｈに供
給されるパルス信号ＳＣは、前述したようにクロツクパ
ルスをチヤンネル数よりも１個多くカウントしたシフト
レジスタ４１１（第１４図）の最終段出力信号であるた
めに、チヤンネル信号ＢＴｌ〜ＢＴ８に対して順次１個
ずつずれたチヤンネル信号と一致することになる。した
がつて、このパルス信号ＳＣは、チヤンネル信号ＢＴｌ
〜ＢＴ８を１／８に減速してサンプリングしていること
になり、このサンプリングされたチヤンネル信号ＢＴ／
〜ＢＴ８′の内のいずれか１つが遅延フリツプフロツプ
４２６ａ〜４２６ｈのいずれかに記憶され、次のパルス
信号ＳＣの供給時にインバータ４１７の出力信号でアン
ドゲート４２７ａ〜４２７ｈがインヒビツトされるまで
保持し続けられる。この場合、チヤンネル信号ＢＴｌ〜
ＢＴ８とキーコードＫＣ／の減速サンプリングは同一の
信号、つまりパルス信号ＳＣによつて行なつており、ま
たこのキーコード音高電圧変換部４００に供給されるキ
ーコードＫＣ′は、そのキーコードが割当てられたチヤ
ンネルに対応するチヤンネル時間に供給されるようにな
つている。この結果、サンプリング回路４０１でサンプ
リングされたキーコードＫＣ″をアナログ信号に変換し
た音高電圧ＫＶは、パルス信号ＳＣによつて取り込まれ
て遅延フリツプフロツプ４２６ａ〜４２６ｈに“１゛信
号が記憶保持されているチヤンネルに供給すれば良いこ
とになる。したがつて、この遅延フリツプフロツプ４２
６ａ〜４２６ｈの出力信号でその出力側に接続されてい
るトランジスタ４２８ａ〜４２８ｈをオンさせることに
よつて、音高電圧ＫＶを出力端子４２９ａ〜４２９ｈを
介して目的とするチヤンネル（チヤンネルプロセツサ２
００において割当て処理が行なわれたチヤンネル）にの
み音高電圧ＫＶを供給することができる。この場合、各
遅延フリツプフロツプ４２６ａ〜４２６ｈの出力側には
アンドゲート４３０ａ〜４３０ｈが設けられており、こ
の各ゲート４３０ａ〜４３０ｈは第１４図に示すサンプ
リング制御回路４０２のノアゲート４１３から出力され
る第１６図ｎに示すパルス信号ＳＯＦによつてコントロ
ールされている。このパルス信号ＳＯＦは９ステージシ
フトレジスタ４１１の第１段目の出力と最終段の出力部
分が“０゜゛となる信号であるために、パルス信号ＳＣ
の発生時から２チヤンネル時間だけ”０゛にされた信号
となる。このデジタル・アナログ変換回路４０３から各
チヤンネルに出力される音高電圧ＫＶは、第１６図０，
ｐに示すように始めの２チンネル時間の部分がイソヒビ
ツトされた信号となり、音高電圧ＫＶの立上り時に生ず
るなまり部分が完全に除去されて安全状態となつた音高
電圧ＫＶのみが送り出される。以上の説明が第２キーコ
ードメモリ３０２から供給されるキーコードＫＣ′を減
速サンプリングして各チヤンネル毎に順次取り込むサン
プリング回路４０１と、このサンプリングされたキーコ
ードＫＣ″を対応するアナログ信号に変換して音高電圧
ＫＶを作り、この音高電圧ＫＶをこのキーコードＫＣ７
が割当てられているチヤンネルに供給するデジタル・ア
ナログ変換回路４０３の詳細説明である。

チヤンネル別音高電圧制御部５００、楽音形成部６００
、音高電圧匍脚部７００次に、チヤンネル別音高電圧制
御部５００、楽音形成部６００および音高電圧制御部７
００について説明する。

第１７図はチヤンネル別音高電圧制御部５００、楽音形
成部６００および音高電圧制御部７００の具体的な実施
例を示すものであり、チヤンネル別音高電圧制御部５０
０は、各チヤンネル別に音高電圧制御回路５０１ａ〜５
０１ｈを有している。そして、第１チヤンネルを担当す
る音高電圧制御回路５０１ａは、第１１図に示す押鍵状
態メモリ２０４の出力端子２７１ａから出力されるキー
オン信号ＫＯｌをインバータ５１７を介してゲート入力
とするトランジスタ５０２を有しており、キーオン信号
ＫＯ，の″Ｆ゛出力（このチヤンネルにおいて鍵が押さ
れていることを示す信号）が供給されるとオンとなる。
このように、この第１チヤンネルにキーオン信号ＫＯｌ
ＣＦ”）．が供給されると、前述したようにこのチヤン
ネルに割当てられたキーコードＫＣ″に対応する音高電
圧ＫＶがデジタル・アナログ変換回路４０３からこの第
１チヤンネルに供給される。そして、前記トランジスタ
５０２が反転キーオン信号ＫＯ，によ，つてオンになる
と、このトランジスタ５０２のエミツタ側には抵抗５０
３，５０４とコンデンサ５０５によつて構成される微分
回路が設けられているために、この微分回路によつてト
ランジスタ５０２のオン時における微分出力がインバー
タ５０６を介して正極ペルスとして取り出される。この
インバータ５０６の出力信号は、トランジスタ５０７を
オンさせ、これに伴なつて音高電圧Ｋがコンデンサ５０
８に急速に充電されるようになつている。また、このト
ランジスタ５０７の両端間には、抵抗値が中程度の抵抗
５０９とトランジスタ５１０の直列回路および抵抗値が
大なる抵抗５１１とトランジスタ５１２の直列回路が並
列に接続されており、トランジスタ５０７のオフ時にト
ランジスタ５１０，５１２を選択的にオンさせることに
よつてコンデンサ５０８に対する音高電圧ＫＶの充電時
定数を選択するようにしている。なお、ナンドゲート５
１３、アンドゲート５１４，５１５およびオアゲート５
１６は後で詳細に説明する音高電圧制御部７００の出力
信号によつてコンデンサ５０８に充電される音高電圧Ｋ
Ｖを制御する場合に用いられるものである。以上の説明
が第１チヤンネル部分を担当する音高電圧制御回路５０
１ａの構成であつて、他のチヤンネル部分の音高電圧制
御回路５０１ｂ〜５０１ｈも同一の構成となつている。
次に楽音形成部６００は、各チヤンネル別に設けられた
楽音形成回路６０１ａ〜６０１ｈを有している。

そして、この楽音形成回路６０１ａ〜６０１ｈを第１チ
ヤンネル部分について見ると、前記音高電圧制御回路５
０１ａに設けられている音高電圧ＫＶを充電するコンデ
ンサ５０８の端子電位ＫＶを入力として対応する周波数
の音源信号を発振するＶＣＯ６Ｏ２と、この音源信号を
制御して音色形成するＶＣＦ６Ｏ３と、楽音信号のエン
ベロープを制御するＶＣＡ６Ｏ４とを有し、これらはキ
ーオン信号ＫＯｌでトリガされるエンベロープジェネレ
ータ（ＥＧ）６０５〜６０７によつて制御されている。
なお、このエンベロープジェネレータ（ＥＧ）６０５〜
６０７は、図示しない操作パネルに設けられている調整
ポリユームの制御下におかれていることは言うまでもな
い。このように構成された第１チヤンネルの楽音形成回
路６０１ａの出力信号（楽音信号）はミキシング抵抗６
１０ａを介して出力端６１１に出力され、この出力端６
１１に接続されたスピーカから楽音が発生されるように
なつており、通常用いられている楽音形成回路と同様な
構成である。また、他のチヤンネルを担当する楽音形成
回路６０１ｂ〜６０１ｈも同一の構成となつており、そ
の出力信号（楽音信号）はミキシング抵抗６１０ｂ〜６
１０ｈを介して出力端６１１に出力されるようになつて
いる。以上が楽音形成部６００の構成である。次に音高
電圧制御部７００について説明する。

この音高電圧制御部７００は、ポルタメントまたはグリ
ツサンドのスピードコントロールと、ポルタメントとグ
リツサンドの切替およびサステイン中における楽音信号
の音高変化の有無を制御する部分である。７０１は電圧
制御型可変周波数発振器で構成された発振器（０ＳＣ）
であつて、可変抵抗器７０２の出力電圧に対応した比較
的周期の長いスピードコントロールパルスＴＣを出力す
る。

可変抵抗器７０２の出力電圧は比較器７０３，７０４，
７０５にも供給され、各比較器７０３〜７０５において
基準値ｒ１〜Ｖｒ３と比較されている。そして、この基
準値Ｖｒｌ〜Ｖｒ３は、Ｖｒｌ〉Ｖｒ２〉Ｖｒ３となつ
ている。比較器７０３の出力信号は、上昇・下降モード
制御部９００のオアゲート９１４（第１８図）を介して
音高電圧可変制御信号としてキーコードシフト制御端子
３０１（第１２図）に供給される。７０６はポルタメン
ト（Ｐ）とグリツサンド（（３）を切替えるスイツチ、
７０７はサステイン状態における楽音信号の音高変化の
有無を切替えるスイツチ、７０８はオアゲートである。

以下、上述した構成によるチヤンネル別音高電圧制御部
５００、楽音形成部６００および音高電二圧制御部７０
０の動作を詳細に説明する。

まず、スイツチ７０６をポルタメント側（図示状態）に
切替え、スイツチ７０７をサスデインコントロール無し
側（図示状態）に切替えた状態の動作を説明する。

この状態において、可変抵抗器５７０２の摺動片を最も
アース側に位置させると、基準値Ｖｒ３よりも低い電圧
が出力され、発振器７０１はこの低い電圧に対応した長
い周期の発振出力を送出する。この長い周期の発振出力
はスピードコントロールパルスＴＣとして第１２図に示
３すスピードコントロール端子３０５に供給される。各
比較器７０３，７０４，７０５は、可変抵抗器ＴＯ２か
ら供給される電圧が基準値Ｖｒ３よりも低い信号である
ために、その比較出力はすべて６０″になる。比較器７
０３の出力が６０１とな４つたことによつて、この６０
゛出力はオアゲート９１４（第１８図）を介して第１２
図に示すキーコードシフト制御端子３０１に音高可変制
御信号として供給される。したがつて、演算回路３０３
フは、前述したように各チヤンネルにおいてそれぞれ第
１操作鍵に対応するキーコードＫＣを第２操作鍵に対応
するキーコードＫＣに一致するまで順次前述した加算ま
たは減算処理を行なう。

この場合における演算速度は、前述した説明において詳
記したように、発振器７０１から出力されるスピードコ
ントロールパルスＴＣが供給される毎に行なわれるもの
であり、この場合には極めて遅い速度となる。そして、
このような演算処理が行なわれると、前述したように第
２キーコードメモリ３０２から出力される各チヤンネル
キーコードＫＣ′が階段的に順次上昇または下降するこ
とになる。したがつて、第２キーコードメモリ３０２か
ら出力される各チヤンネルのキーコードＫＣ′は、発振
器７０１から出力される周期の極めて長いスピードコン
トロールパルスＴＣが供給される毎に演算処理が行なわ
れて音高が半音ずつ順次変化するキーコードＫＣ′に変
換されて出力されることになる。

そして、このように遅い速度で変化するキーコードＫＣ
′はサンプリング回路４０１においてサンプリングされ
た後に、デジタル・アナログ変換回路４０３において対
応する音高電圧Ｋに変換されて当該チヤンネルに対応す
る音高電圧制御回路５０１ａ〜５０１ｈに供給される。
以下の説明においては第１チヤンネルについて述べる。
まず、チヤンネルプロセツサ２００において第２操作鍵
に対応するキーコドＫＣが第１チヤンネルに割当てられ
ることにより、押鍵状態メモリ２０４の第１チヤンネル
目を担当する出力端子２７１ａ（第１１図）からキーオ
ン信号ＫＯｉが供給される。このキーオン信号ＫＯ，は
、キーオン時に８ｒ゛となる信号であり、この反転信号
ＫＯｌによつてトランジスタ５０２がオンとなり、この
トランジスタ５０２のオン時にコンデンサ５０５と抵抗
５０４の接続点に微分パルスが発生される。この微分パ
ルスはインバータ５０６において反転されて正パルスと
なり、この正パルスはオアゲート５１６を介して電界効
果型のトランジスタ５０７のゲート電極に加えられてこ
のトランジスタ５０７が一瞬オンとなる。このトランジ
スタ５０７がオンとなつた期間において、トランジスタ
５０７のドレイン電極に供給されている第１チヤンネル
の音高電圧ＫＶ（チヤンネルプロセツサ２００のキーコ
一ドメモリ２０１の第１チヤンネルに第２操作鍵のキー
コードＫＣが記憶される直前までは第１操作鍵のキーコ
ードＫＣが記憶されていたことにより、この音高電圧Ｋ
Ｖは最初は第１操作鍵の音高に対応した電圧値となつて
いる）がこの一瞬の内にコンデンサ５０８に充電され、
その端子電圧ＫＶ′に対応した、つまり第１操作鍵に対
応した楽音信号が発生される。また、押鍵状態メモリ２
０４の端子２７１ａから゛１゛なるキーオン信号ＫＯｌ
が供給されると、ナンドゲート５１３の入力が゛１゛゛
０”となり、その出力ば１゛゜となる。この６Ｆ゛信号
はトランジスタ５１２に供給され、キーオン信号ＫＯｌ
が供給されている間はトランジスタ５１２をオン状態に
保持し続けることになる。土述したトランジスタ５０７
はキーオンの一瞬においてのみオンとなるものであり、
したがつてその後においてはトランジスタ５１２のみが
オン状態を続けることになる。その後、デジタル・アナ
ログ変換回路４０３を介して供給される第１操作鍵の音
高に対応した電圧値から第２操作鍵の音高に対応した電
圧値まで階段状に遅い周期で変化する音高電圧Ｋは、高
抵抗５１１を介してコンデンサ５０８に充電される。し
たがつて、この場合における充電時定数は極めて大きな
ものとなり、階段状に変化する音高電圧ＫＶは連続的に
変化する音高電圧ＫＶ′となつて楽音形成回路６０１ａ
に供給され、これによつて第１操作鍵の音高から第２操
作鍵の音高まで連続的にかつ遅い速度で変化するポルタ
メント効果が得られる。この場合、第２操作鍵を離鍵す
ると、キーオン信号ＫＯｌが６１１から６０”に変化す
るために、これに伴なつてナンドゲート５１３の入力が
６１”１１゛となつてその出力が８０１となる。この結
果、離鍵と同時にコンデンサ５０８に対する充電が停止
されてサステイン部分におけるポルタメント効果は得ら
れなくなる。これに対し、スイツチ７０７をサステイン
コントロール有側（図示と逆）に切替えると、ナンドゲ
ート５１３にば０１信号が供給されることになり、反転
キーオン信号ＫＯｌが６１”となる離鍵時においてもト
ランジスタ５１２のオン状態が続けられて、サステイン
部分に対してもポルタメント効果が得られることになる
。次に、可変抵抗器７０２を少し上側にスライドさせて
基準値Ｖｒ３より大で基準値Ｖｒ２よりも小なる値の電
圧を出力させると、これに伴なつて発振器７０１から出
力されるスピードコントロールパルスＴＣの周期が早く
なり、演算周期も早くなつて音高電圧Ｋの変化も早くな
る。

一方、可変抵抗器７０２から基準値Ｒ３以上の電圧が出
力されたことによつて比較器７０５の出力が“１゛とな
る。この１１゛信号はアンドゲート５１５に供給され、
キーオン信号ＫＯｌの供給期間中は常時出力されるナン
ドゲート５１３の゛１゛出力とによつてアンドゲート５
１５の条件が成立する。このアンドゲート５１５の６Ｆ
”出力は、トランジスタ５１０をオンにし、比較的早い
速度で変化する音高電圧ＫＶを中抵抗５０９を介してコ
ンデンサ５０８に充電する。そして、このコンデンサ５
０８の充電電圧ＫＶは、楽音形成回路６０１ａにおいて
楽音信号に変換され、図示しないスピーカから、比較的
早い速度で連続的に変化するポルタメント効果を有する
楽音が得られる。この場合、音高電圧ＫＶの変化が早く
なつた場合に充電抵抗の値を低くするようにトランジス
タ５１０を選択してオンさせる理由は、充電時定数が大
きな状態では比較的早い音高電圧ＫＶの変化に追従でき
なくなつてしまうためである。次に、可変抵抗器７０２
をスライドして更に高い電圧を出力させると、比較器７
０４，７０５の出力が共に”１゛となる。

そして、この比較器７０４の゛１゛出力は、オアゲート
７０８を介してアンドゲート５１４に供給さへ前述した
キーオン信号ＫＯ，供給時に出力されるナンドゲート５
１３との一致が求められ、その“１゛出力がオアゲート
５１６を介してトランジスタ５０７をオンにする。この
結果、音高電圧ＫＶの変化が早い場合には、この音高電
圧Ｋがトランジスタ５０７を介してコンデンサ５０８に
直接充電されて早い変化のグリツサンド的なポルタメン
ト効果が得られる。

次に可変抵抗器７０２の出力電圧を更に上昇させると、
発振器７０１からは極めて早いスピードコントロールパ
ルスＴＣが出力されることになる。

しかし、可変抵抗器７０２からこのような高い電圧が出
力されると、この電圧は基準値ｒ１より高い電圧となり
、これに伴なつて比較器７０３の出力が６０”から６１
゛に変化する。この場合、比較器７０３の出力信号は、
上昇・下降モード制御部９００のオアゲート９１４（第
１８図）を介して演算回路３０３のキーコードシフト制
御端子３０１（第１２図）に供給されて音高電圧可変制
御信号となつている。したがつて、可変抵抗器７０２の
出力電圧を基準値Ｖｒｌよりも高くなるように制御する
と、比較器７０３の出力信号は″１”となつて演算回路
３０３の動作を停止させて通常の動作となるように制御
する。以上の動作がポルタメント効果を得る場合の動作
である。

次にグリツサンド効果を得る場合の動作について説明す
る。

グリツサンド効果を得る場合には、スイツチ７０６を図
示と逆方向に切替えてオアゲート７０８に″１゛信号を
供給する。

オアゲート７０８に６ｒ”信号を供給すると、この“１
゛信号はアンドゲート５１４に常時供給されることにな
る。一方このアンドゲート５１４の他の入力となるナン
ドゲート５１３の出力は、第１チヤンネルに割当てられ
た鍵が押鍵されていることを表わすキーオン信号ＫＯｌ
が供給されている場合には前述のように常時゛１゛であ
る。したがつて、アンドゲート５１４はキーオン信号Ｋ
Ｏｌが供給されると、常に条件が成立しで１”信号が得
られることになり、この６１７信号はオアゲート５１６
を介してトランジスタ５０７をオン状態にする。この結
果、可変抵抗器７０２の出力が基準値Ｖｒｌ以下であれ
ばいかなる値、つまり音高電圧ＫＶの変化が基準値Ｒ，
で決まるスピード以下で変化する場合には、常にトラン
ジスタ５０７を介して音高電圧充電用のコンデンサ５０
８に直接充電されることになり、このコンデンサ５０８
の充電電圧ＫＶ′を音高電圧ＫＶの階段状変化に対応し
て階段状に変化させることになる。したがつて、楽音形
成回路６０１ａからは音高が階段状に変化する楽音信号
が出力されることになり、例えばピアノの鍵を順次操作
した場合と同様に、音高が階段状に順次変化する楽音が
自動的に得られるようになる。なお、可変抵抗器７０２
の出力を基準値Ｖｒｌ以上にすると、前述したポルタメ
ントの場合と同様に演算回路３０３の演算処理が中止さ
れて、通常の動作となることは言うまでもない。また、
スイツチ７０７をサステインコントロール有（図示とは
逆）に切替えると、ナンドゲート５１３に常時”０゜゛
信号が供給されることになり、サステイン中にはこのナ
ンドゲート５１３の゛１゛出力とスイツチ７０６からオ
アゲート７０８を介して供給される”１゛信号とによつ
てアンドゲート５１４の条件が成立し、その６１゛出力
でトランジスタ５０７がオン状態を続けるために、サス
テイン中においてもグリツサンド効果が得られるように
なる。また、出力電圧調整器としての可変抵抗器７０２
は、ポルタメントまたはグリツサンドのスピードコント
ロールと音高可変制御（グリツサンドまたはポルタメン
ト）のオン・オフ制御との両機能を有していることにな
り、操作部分を少なくして初心者でも比較的容易に操作
できるようにするためには極めて有効な方法である。こ
の場合、基準値Ｖｒｌは、ポルタメント、グリツサンド
の効果が得られなくなるような早い変化となる電圧値に
設定しておく必要があることは言うまでもない。上記実
施例において、チヤンネルプロセツサ２００の第１キー
コードメモリ２０１のシフトレジスタ２０５ｇ（第８図
）の各ステージにイニシャルクリア信号１Ｃによつて強
制的に“１゛信号を書き込むのは、音高電圧充電用コン
デンサ５０８をあらかじめ最初の鍵操作にそなえてある
音高電圧に充電しておくためである。すなわち、第１鍵
目からポルタメント効果（グリツサンド効果）を得よう
とした場合、鍵のいずれかに対応した音高から出発させ
るように出発点を設定するためのものである。上昇・下
降モード制御部９００ 上昇・下降モード制御部９００は、第１８図に示すよう
にチヤンネルプロセツサ２００の第１キーコードメモリ
２０１から各チヤンネル時間に同期して供給されるキー
コードＫＣを順次記憶する第３キーコードメモリ９０３
を有している。

この第３キーコードメモリ９０３はチヤンネル数に等し
い８つの記憶ステージを備えており、この記憶ステージ
はクロツクパルスφ１，φ２によつてシフト制御される
７ビツト（キーコードＫＣのビツト数に対応する）・８
ステージのシフトレジスタによつて構成されている。し
たがつて、この第３キーコードメモリ９０３は、第１キ
ーコードメモリ２０１から供給されるキーコードＫＣを
各チヤンネル毎に記憶してシフトし、次の各チヤンネル
時間に同期して出力して比較器９０４のｂ入力側に供給
している。比較器９０４は第１キーコードメモリ２０１
からａ入力側に供給されるキーコードＫＣと第３キーコ
ードメモリ９０３からｂ入力側に供給されるキーコード
ＫＣとを比較し、つまりあるチヤンネル時間に第１キー
コードメモリ２０１から供給されるキーコードＫＣと１
周期前（８チヤンネル時間前）の同一チヤンネル時間に
第１キーコードメモリ２０１から送出されて第３キーコ
ードメモリ９０３に記憶されていたキーコードＫＣとを
各チヤンネル毎に比較する。この場合、比較器９０４は
ａ入力側の入力キーコードＫＣとｂ入力側の入力キーコ
ードＫＣとを比較し、ａ＞ｂの場合には出力端９０５に
゛１゛信号を送出し、またｂ＞ａの場合には出力端９０
６に１Ｆ”信号を送出するように構成されている。した
がつて、比較器９０４は各チヤンネル時間において第１
キーコードメモリ２０１から送出されるキーコードＫＣ
と１周期前の該チヤンネル時間に第１キーコードメモリ
２０１から送出されたキーコードＫＣとを順次比較する
ことにより、グリツサンド効果演奏あるいはポルタメン
ト効果演奏を行なう場合における音高の変化方向を各チ
ヤンネル別に判別し、上昇方向の場合にはアツプ信号Ｕ
（“１゜”信号）を出力端９０５に送出し、下降方二向
の場合にはダウン信号Ｄ（″１゛信号）を出力端９０６
に送出する。このようにして比較器９０５からの比較結
果信号としてのアツプ信号Ｕとダウン信号Ｄはそれぞれ
各チヤンネル時間に同期して時分割的に送出され、デマ
ルチ回路９０７のセツト入力端Ｓとりセツト入力端Ｒに
それぞれ供給される。デマルチ回路９０７は比較器９０
４からのアツプ信号Ｕとダウン信号Ｄをチヤンネル信号
ＢＴｌ〜ＢＴ８によつて各チヤンネル時間毎に読み込ん
で各チヤンネル毎に設けられたフリツプ５フロツプ９０
８ａ〜９０８ｈを該チヤンネル時間に読み込まれるアツ
プ信号Ｕまたはダウン信号Ｄに対応してセツトまたはり
セツト状態に制御することによりアツプ状態またはダウ
ン状態を並列的に記憶させる。すなわち、フリツプフロ
ツプ９０８ａ〜９０８ｈがセツトされればそのチヤンネ
ルにおけるグリツサンドあるいはポルタメント演奏効果
音は上昇方向になることを示し、またフリツプフロツプ
９０８ａ〜９０８ｈがりセツトされればそのチヤンネル
におけるグリツサンドあるいはボルタメント演奏効果音
は下降方向にあることを示している。そしてこのフリツ
プフロツプ９０８ａ〜９０８ｈのセツト出力信号Ｑは、
各チヤンネル時間に同期して，駆動されるマルチフレッ
クス９０９によつて時分割信号に変換される。このマル
チフレックス９０９の出力信号は、アンドゲート９１０
およびインバータ９１２を介してアンドゲート９１１に
それぞれ供給され、アンドゲート９１０において上昇モ
ード選択スイツチ９０１の出力信号との一致が求められ
、また、アンドゲート９１１において下降モード選択ス
イツチ９０２の出力信号との一致が求められる。そして
、このアンドゲート９１０，９１１の出力信号は、ノア
ゲート９１３をおよびオアゲート９１４を介して第１２
図に示すキーコード変換部３００のキーコードシフト制
御端子３０１へ供給されるようになつている。通常の発
音演奏 このように構成された電子楽器において、通常の発音演
奏を行なう場合には、上昇モード選択スイツチ９０１お
よび下降モード選択スイツチ９０２をオフにする。

これによりアンドゲート９１０，９１１は不動作となつ
てノアゲート９１３からば１゜゜信号が発生され、キー
コード変換部３００のキーコードシフト端子３０１へ直
流的に“１゛信号が供給される。したがつて、キーコー
ド変換部３００は前述したように、第１キーコードメモ
リ２０１から順次供給されるキーコードＫＣの変換動作
を行なわずそのままの状態で出力される。その結果、通
常の発音演奏が行なわれる。上昇あるいは下降ポルタメ
ント効果演奏（グリツサンド効果演奏）前述したように
、比較器９０４において、第１キーコードメモリ２０１
から出力されるキーコードＫＣと第３キーコードメモリ
９０４から出力されるキーコードＫＣ（第１キーコード
メモリ２０１から１周期前に出力されたキーコードＫＣ
）とが各チヤンネル時間においてそれぞれ比較され、キ
ーコードＫＣが高音側に変化したチヤンネル時間におい
ては出力端９０５から０Ｆ”のアツプ信号Ｕが送出され
、キーコードＫＣが低音側に変化したチヤンネル時間に
おいては出力端９０６から”１゛のダウン信号Ｄが送出
される。

この比較器９０４から時分割出力される各チヤンネルの
アツプ信号Ｕまたはダウン信号Ｄはデマルチ回路９０７
を介して各チヤンネルに対応するフリツプフロツプ９０
８ａ〜９０８ｈに供給されて該フリツプフロツプ９０８
ａ〜９０８ｈをセツトまたはりセツトする。これにより
、マルチフレックス９０９からは、比較器９０４からア
ツプ信号Ｕが送出されたチヤンネルに関しては当該チヤ
ンネル時間に同期して″１１信号が出力され、一方比較
器９０５からダウン信号Ｄが送出されたチヤンネルに関
しては当該チヤンネル時間に同期して１０１信号が出力
されることになる。このマルチフレックス９０９の出力
信号はアンドゲート９１０およびインバータ９１２を介
してアンドゲート９１１にそれぞれ供給される。ここで
、音高が土昇する方向のみに変化するポルタメント効果
またはグリツサンド効果等の音高変化を得たい場合には
、まず上昇モード選択スイツチ９０１のみをオンにする
。

上昇モード選択スイツチ９０１をオンすると、゛１゛信
号がアンドゲート９１０に供給されてアンドゲート９１
０が動作可能となる。なお、アンドゲート９１１は下降
モード選択スイツチ９０２がオフになつているので不動
作となつている。したがつて、アンドゲート９１０は、
マルチフレックス９０９から″１１信号が出力されたチ
ヤンネル時間においてのみ”１”信号を出力する。すな
わち、比較器９０４からアツプ信号Ｕが送出されたチヤ
ンネル、つまり第１キーコードメモリ２０１から出力さ
れるキーコードＫＣが高音側に変化したチヤンネルのチ
ヤンネル時間においてのみアンドゲート９１０から゛１
”信号が出力されることになり、この６ｒ゛信号はノア
ゲート９１３およびオアゲート９１４を介して６０”信
号に変換されてキーコード変換部３００のキーコードシ
フト制御端子３０１に供給される。キーコード変換部３
・００は前述したようにキーコードシフト制御端子３０
１に００７信号が供給されたときにのみキーコードＫＣ
のシフト制御を行なうように構成されているために、こ
の上昇モード選択スイツチ９０１のみをオンした状態に
おいては、第１キーコードメモリ２０１から出力される
キーコードＫＣが高音側に変化したチヤンネルのチヤン
ネル時間においてのみキーコード変換部３００が動作し
て、このキーコード変換部３００から出力される該チヤ
ンネルのキーコードＫＣ／を変化前のキーコードＫＣ（
第１操作鍵のキーコードＫＣｌ）から変化後のキーコー
ドＫＣ（第２操作鍵のキーコードＫＣ２）まで順次変化
させるようになる。これによつて、上昇方向に音高変化
するポルタメント効果音またはグリツサンド効果音が得
られる。なお、この場合、第１キーコードメモリ２０１
から出力されるキーコードＫＣが低音側に変化したチヤ
ンネルに関してはキーコードシフト制御端子３０１に″
ｒ゛信号が供給されるので、キーコード変換部３００は
キーコードシフト動作を行なわず、これにより前述の通
常発音演奏となつてポルタメント演奏音、グリツサンド
演奏音は得られない。次に下降方向の音高変化のみを得
たい場合には、下降モード選択スイツチ９０２のみをオ
ンする。

下降モード選択スイツチ９０２をオンすると、゛１゛信
号がアンドゲート９１１に供給されてアンドゲート９１
１が動作可能となる。なお、アンドゲート９１０は上昇
モード選択スイツチ９０１がオフになつているので不動
作となつている。したがって、アンドゲート９１１は、
インバータ９１２から゛１”゜信号が出力されたチヤン
ネル時間においてのみ“１゛信号を出力する。すなわち
、比較器９０４からダウン信号Ｄが送出されたチヤンネ
ル、つまり第１キーコードメモリ２０１から出力される
キーコードＫＣが低音側に変化したチヤンネルのチヤン
ネル時間においてのみアンドゲート９１１から゛１゛信
号が出力されることになり、この゛１゛信号はノアゲー
ト９１３およびオアゲート９１４を介して”Ｏ”信号に
変換されてキーコードシフト制御端子３０１へ供給され
る。この結果、キーコード変換部３００は、第１キーコ
ードメモリ２０１から出力されるキーコードＫＣが低音
側に変化したチヤンネルに関してのみキーコードシフト
動作を行なうことになり、これによつて下降方向に音高
変化するポルタメント演奏音またはグリツザンド演奏音
のみが得られる。次に、上昇および下降変化する音高変
化を得たい場合には、上昇モード選択スイツチ９０１お
よび下降モード選択スイツチ９０２の両方をオンにする
。このように両スイツチ９０１，９０２をオンにすると
、すべてのチヤンネル時間においてノアゲート９１３か
ら゛０７信号が送出されることになり、この結果、キー
コード変換部３００は、第１キーコードメモリ２０１か
ら出力されるキーコードＫＣが高音側および低音側に変
化した全てのチヤンネルに関してキーコードシフト動作
を行なうことになる。これによつて、上昇方向および下
降方向の両方向に音高変化するポルタメント演奏音また
はグリツサンド演奏音が同時に得られる。以上説明した
ように、上昇モード選択スイツチ９０１、および下降モ
ード選択スイツチ９０２を適宜投入することにより上昇
モードまたは下降モードあるいは上昇および下降モード
のグリツサンドまたはポルタメント演奏効果音が得られ
る。なお、土述した第２実施例においては、コード化し
て鍵情報を取り出すようにしたキーコータを用いた場合
について説明したが、キースイツチを走査して鍵情報を
取り出すように構成してもよい。また、楽音形成回路は
上述したシンセサイザ方式に限定されるものではなく、
例えば波形メモリを読み出して楽音信号を得る方式等の
楽音形成回路を用いても良い。更に実施例においては、
上昇モード選択スイツチおよび下降モード選択スイツチ
を互いに独立して設けた場合につき説明したが、１個の
ロータリー型スイツチ等の複数の切替設定位置を有する
スイツチを用いて各切替設定位置に対応して各モードを
設定しても良い。

以上説明したように、この発明による電子楽器は先に操
作された鍵（第１操作鍵）に対応する鍵情報と次に操作
された鍵（第２操作鍵）に対応する鍵情報とを比較し、
この比較結果および音高変化モード選択スイツチ手段の
状態にもとずき、ポルタメント効果演奏あるいはグリツ
サンド効果演奏を行なわせるように構成したもので、上
昇または下降あるいは両方のうちのいずれかに音高変化
するポルタメント効果音あるいはグリツサンド効果音を
自由に選択して発音させることができ、極めて簡単な操
作で演奏性が向上する優れた効果を有する。

【図面の簡単な説明】

第１図は従来用いられているポルタメント演奏機能を備
えた電子楽器の概要を示すプロツク図、第２図は第１図
に示すコンデンサの端子電圧の変化を示す電圧波形図、
第３図はこの発明に係る電子楽器の一実施例を示すプロ
ツク図、第４図はこの発明による他の実施例を示す全体
構成図、第５図はこの実施例において用いられる論理素
子の表現図法を説明するための図、第６図は第４図に示
すタイミング信号発生部の一例を示す詳細回路図、第７
図は第６図に示すタイミング信号発生部において作られ
た各種タイミングパルスを示す波形図、第８図は第４図
に示す第１キーコードメモリの一例を示す詳細回路図、
第９図は第４図に示すキーオン・オフ検出回路の一例を
示す詳細回路図、第１０図は第４図に示すトランケート
回路の一例を示す詳細回路図、第１１図は第４図に示す
押鍵状態メモリの一例を示す詳細回路図、第１２図は第
４図に示すキーコード変換部の一例を示す詳細回路図、
第１３図は第１２図に示すパルス幅調整回路の動作を説
明するための各部動作波形図、第１４図は第４図に示す
サンプリング制御回路の一例を示す詳細回路図、第１５
図は第４図に示すサンプリング回路およびアナログデジ
タル変換回路の一例を示す詳細回路図、第１６図はサン
プリング制御回路、サンプリング回路およびアナログデ
ジタル変換回路の動作を説明するための各部波形図、第
１７図は第４図に示すチヤンネル別音高電圧制御部、楽
音形成部および音高電圧制御部の一例を示す詳細回路図
、第１８図は第４図に示す上昇・下降モード制御部の一
例を示す詳細回路図である。 １・・・・・・鍵盤部、２・・・・・・電圧保持時定数
回路、７・・・・・・電圧制御型発振器、８・・・・・
・電圧制御型フイルタ、９・・・・・・電圧制御型増幅
器、１０・・・・・・増輻器、１１・・・・・・スピー
カ、１２・・・・・・制御装置、１４・・・・・・比較
器、１５，９０１・・・・・・上昇モード選択スイツチ
、１６，９０２・・・・・・下降モード選択スイツチ、
１７，１８・・・・・・アンドゲート、２０・・・・・
・オアゲート、１９，２１・・・・・・インバータ、１
００・・・・・・キーコータ、２００・・・・・・チヤ
ンネルプロセツサ、２０１・゛・・・・第１キーコード
メモ１八 ３００・・・・・・キーコード変換部、３０
１・・・・・・キーコードシフト制御端子、３０２・・
・・・・第２キーコードメモリ、３０３・・・・・・演
算回路、３０４・・・・・・比較回路、４００・・・・
・・キーコード音高電圧変換部、５００・・・・・・チ
ヤンネル別音高電圧制御部、６００・・・・・・楽音形
成部、７００・・・・・・音高電圧制御部、８００・・
・・・・タイミング信号発生部、９００・・・・・・上
昇・下降モード制御部、９０３・・・・・・第３キーコ
ードメモリ、９０４・・・・・・比較器、９０７・・・
・・・デマルチ回路、９０８ａ〜９０８ｈ・・・・・・
フリツプフロツプ、９０９・・・・・・マルチフレック
ス、９１０，９１１・・・・・・アンドゲート、９１２
・・・・・・インバータ、９１３・・・・・・ノアゲー
ト。

Claims (1)

【特許請求の範囲】
1. １ 発生される楽音の音高が第１操作鍵の音高から第２
   操作鍵の音高に向つて連続的または階段的に変化してポ
   ルタメント効果演奏またはグリッサンド効果演奏を行な
   い得るようにした電子楽器において、前記第１操作鍵に
   対応した第１鍵情報と前記第２操作鍵に対応した第２鍵
   情報とを比較して、前記第２鍵情報に対応した音高が前
   記第１鍵情報に対応した音高より高い場合にはアップ信
   号を送出し、前記第２鍵情報に対応する音高が前記第１
   鍵情報に対応する音高よりも低い場合にはダウン信号を
   送出する比較器と、この比較器から送出される前記アッ
   プ信号または前記ダウン信号を選択して出力する選択ス
   イッチ手段と、この選択スイッチ手段で選択された前記
   アップ信号または前記ダウン信号にもとづいて発生楽音
   の音高を前記第１操作鍵の音高から前記第２操作鍵の音
   高に向つて上昇変化または下降変化させるように制御す
   る制御回路とを備えたことを特徴とする電子楽器。