JPS6337397B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は発音割当て回路を用いた複音式の電
子楽器に関する。 １ 従来技術の説明 押鍵等にもとずいて選択された音を発音割当て
回路において特定数の発音チヤンネルのいずれか
に割当て、そのチヤンネルのトーンジエネレータ
を使用して割当て音を発生させる電子楽器は既に
知られている。発音割当て回路からトーンジエネ
レータに対して割当て音に関する情報を伝送する
場合、大別して、各チヤンネルに割当てられた音
に関する情報を各チヤンネルに対応するトーンジ
エネレータに並列的に伝送する方式と、各チヤン
ネルに割当てられた音に関する情報をチヤンネル
順に時分割多重化してトーンジエネレータ側に伝
送する方式、の２通りが考えられる。前者の方式
は、発音割当て回路側とトーンジエネレータ側を
接続する配線数が多くなり、発音割当て回路とト
ーンジエネレータを別チツプの集積回路によつて
構成する場合にピン数が増える、という欠点があ
る。後者の方式では、各チヤンネルの情報が多重
化されるので発音割当て回路部分とトーンジエネ
レータ部分を接続する配線数が少なくなり、集積
回路化する上で有利である。しかし、そこで問題
となるのは、多重化された情報を個々のトーンジ
エネレータで利用するための制御である。各チヤ
ンネルに対応する個々のトーンジエネレータが静
的に動作する場合、時分動多重化された情報をそ
のままの形で各トーンジエネレータで利用するこ
とはできない。 ２ この発明の目的およびこの発明の概要説明 そこで、この発明では、各発音チヤンネルに
個々に対応する各別のトーンジエネレータを具え
る電子楽器において、各チヤンネルに割当てられ
た音に関連する情報を時分割多重化してトーンジ
エネレータ側に伝送することにより発音割当て回
路とトーンジエネレータを結ぶ配線数を少数化
し、トーンジエネレータ側において受入した時分
割多重化された情報をそのチヤンネルに対応して
個々のトーンジエネレータに各別に振分けること
により、所定チヤンネルの割当て音情報を所定ト
ーンジエネレータにおいて確実に利用できるよう
にした電子楽器を提供しようとするものである。 時分割多重化された割当て音に関する情報を各
トーンジエネレータに振分けるにあたつて、各チ
ヤンネルの時分割割当て時間を表わすデータをも
発音割当て回路側からトーンジエネレータ側に各
チヤンネル毎に個々に伝送するようにしたので
は、その分だけ配線数が増し、集積回路化した場
合にピン数が増える原因となり、好ましくない。 そこで、この発明では、分割された時間列にお
ける基準タイミングを表わす単一の基準データ
（基準パルス）を使用し、この基準データ（基準
パルス）をトーンジエネレータ側において順次シ
フトすることにより、時分割多重化された割当て
音の情報を各トーンジエネレータに振分けるため
のタイミングを形成するようにしている。トーン
ジエネレータ側における時分割多重化情報の振分
け制御のために発音割当て回路からトーンジエネ
レータ側に伝送する情報は、単一の基準データ
（基準パルス）だけでよいので、この点に関して
も集積回路化した場合にピン数を節約することが
できる。更にこの発明によれば、この基準データ
（基準パルス）を時分割多重化して送出される各
チヤンネルの割当て音情報の間に挿入して伝送す
るようにすることができ、基準データ（基準パル
ス）専用のピンが不要となる。 ３ この発明の全体構成の説明 以下この発明を添付図面の実施例に基いて説明
しよう。 第１図において、鍵盤部１０には上鍵盤、下鍵
盤、ペダル鍵盤、及び制御用の各種スイツチ類を
具えており、キーコーダ１１は鍵盤部１０におけ
る各鍵及びスイツチ類のオン・オフを検出し、押
圧鍵を表わす情報及び各種制御情報を出力する。
チヤンネルプロセツサ１２は発音割当て回路部１
３、データ多重回路１４、上記割当て及び多重化
のためのタイミング信号発生回路１５を具えてい
る。発音割当て回路部１３は押圧された鍵（もし
くは発生すべき音）を特定数（例えば16）の発音
チヤンネルのいずれかに割当てるためのもので、
キーコーダ１１から供給される押圧鍵を表わす情
報（キーコード）にもとづいて割当て動作が行な
われる。発音割当て回路部１３において、キーコ
ード記憶回路１７は発音チヤンネル数に対応する
特定数の記憶位置を具えており、入力側にゲート
を含んでいる。割当て動作の結果、キーコード記
憶回路１７のいずれか１つの記憶位置にキーコー
ダ１１から入力されるキーコードN₁〜B₃が記憶
される。発音割当て回路１３における割当て動作
の基本的な条件は、 (A) 未だ記憶がなされていないチヤンネル（空白
チヤンネル）に割当てること、 (B) 現在発音中（押鍵中）である鍵と同じ鍵を表
わすキーコードが重複して複数のチヤンネルに
記憶されないようにする（押圧鍵の発音が複数
チヤンネルに割当てられないようにする）こ
と、 である。 ただし、上記条件(B)に関しては、発音中でない
（押鍵中でない）チヤンネルに記憶されている古
い（発音のために使用されない）キーコードと同
じキーコードが押鍵にもとづいて新たに供給され
た場合は、その新たなキーコードが別のチヤンネ
ルに割当てられることを妨げない。このような割
当て制御は後述の「キーオンアゲイン」の場合に
見られる。 キーコード比較回路１８はキーコーダ１１から
のキーコードN₁〜B₃と記憶回路１７に記憶して
いる割当て済みのキーコードN₁ ^*〜B₃ ^*とを比較
し、一致もしくは不一致に応じて比較出力EQを
生じる。割当て制御部１９は、前記条件(A)(B)など
の割当て条件が満足されるか否かを確認し、満足
される場合にロード信号LDを発生し、キーコー
ド記憶回路１７に入力キーコードN₁〜B₃を記憶
させる。また、割当て制御部１９においては、各
チヤンネルに割当てられた鍵が押圧中であること
を表わすキーオン信号KO₁またはKO₂を発生す
る。 アタツク系キーオン信号発生回路２０は、楽音
の振幅エンベロープとしてアタツク系のエンベロ
ープ波形を用いる場合に動作する回路であり、割
当て制御部１９から発生されるキーオン信号KO₁
またはKO₂の発生時間幅を比較的短い時間（10ｍ
ｓ程度）にするように作用する。トランケート回
路２１は、最も古く（早く）離鍵された鍵が割当
てられているチヤンネルを検出するための回路で
あり、この検出にもとずいてトランケートチヤン
ネル指定信号TRを発生する。割当て制御部１９
では、トランケートチヤンネル指定信号TRが表
わすチヤンネルの古い割当てを解消し、そのチヤ
ンネルに新たに押圧された鍵を割当てる制御を行
なう。 自動コード音用キーオン信号発生回路２２は、
自動コード音（和音）の発音タイミングを表わす
信号CGにもとずいて所定時間幅のキーオン信号
KO₃を発生する。自動アルペジオ回路２３は、キ
ーコード記憶回路１７に記憶されたキーコード
N₁ ^*〜B₃ ^*を例えば下鍵盤のものに限つて順番に
検出し、自動アルペジオ音として発生すべき音の
キーコードAN₁〜AB₂を発生する。この自動ア
ルペジオ音のキーコードAN₁〜AB₂は割当て制
御部１９の制御にもとずいてキーコード記憶回路
１７のアルペジオ専用チヤンネルに読み込まれ
る。楽音制御信号発生回路１２８は、鍵盤部１０
における押鍵操作に同期して各種楽音制御信号を
発生させるための回路である。 タイミング信号発生回路１５は、発音割当て回
路部１３における発音割当て動作を制御するため
のタイミング信号を発生すると共に、データ多重
回路１４における各種情報の時分割多重動作を制
御するためのタイミング信号を発生する。データ
多重回路１４は、発音割当て回路部１３から与え
られる割当て済みのキー情報（キーコードN₁ ^*〜
B₃ ^*やキーオン信号KO₁，KO₂，KO₃など）、及
びキーコーダ１１（あるいはその他適宜の制御ス
イツチ類）から与えられる制御情報を、タイミン
グ信号発生回路１５から供給されるタイミング信
号にもとづいて時分割多重化する。 データ多重回路１４に入力された多数ビツトの
キー情報や制御情報類は該回路１４にて少数ビツ
トのデータラインに多重化される（例えば４ビツ
トのデータKC₁、KC₂、KC₃、KC₄として出力さ
れる）。このデータ多重回路１４から出力される
多重データKC₁、KC₂、KC₃、KC₄がチヤンネル
プロセツサ１２の出力としてデジタルトーンジエ
ネレータ部１６に送出される。デジタルトーンジ
エネレータ部１６では、供給された多重データ
KC₁、KC₂、KC₃、KC₄から各種情報（キーコー
ドN₁ ^*〜B₃ ^*やキーオン信号KO₁，KO₂，KO₃や
制御情報類）を各発音チヤンネル毎に振分けて、
これらの情報にもとづいて各チヤンネル別に楽音
信号を発生する。デジタルトーンジエネレータ部
１６においては、デジタル情報にもとづいて該情
報に対応した所望音高の楽音信号を発生し得るよ
うなタイプのトーンジエネレータを具えている。
尚、第１図の例では、キーコーダ１１及びチヤン
ネルプロセツサ１２が１チツプの集積回路によつ
て構成され、デジタルトーンジエネレータ部１６
はこれらとは別チツプの集積回路によつて構成さ
れる。デジタルトーンジエネレータ部１６の概略
構成は第１０図に示されている。 ４ 各部の構成および動作の詳細説明 図面における各種回路素子の図示方法の説明
およびタイミング信号の説明 第２図は本願添付図面で採用した各種回路素
子の図示方法の一例を示したもので、同図ａは
多入力型のアンド回路、同図ｂは多入力型のオ
ア回路、同図ｃは遅延フリツプフロツプ、同図
ｄはシフトレジスタを示す。多入力型の論理回
路素子（第２図ａまたはｂ）においては、回路
の入力側に１本の入力線をえがき、複数の信号
線をこの入力線に交叉させ、同回路に入力され
るべき信号の信号線と入力線との交叉点を丸印
で囲むようにしている。例えば、同図ａの論理
式はＱ＝Ａ・Ｂ・Ｄであり、同図ｂの論理式は
Ｑ＝Ａ＋Ｂ＋Ｃである。第２図ｃに示すよう
に、遅延フリツプフロツプのブロツク内に記さ
れた数字「１」は、入力データが１ビツトタイ
ム（１ステージ）遅延されることを表わしてい
る。第２図ｄに示すように、シフトレジスタの
ブロツク中に記された分数の分子はそのシフト
レジスタの全ステージ数を示し、分母はステー
ジのビツト数を示す。遅延フリツプフロツプ及
びシフトレジスタの駆動用クロツクパルスを特
に図示していない場合は、主クロツクパルス
φ₁（例えば1μs周期の２相クロツクパルス）に
よつて駆動されるものとする。また、シフトレ
ジスタの途中のステージから出力をとり出す場
合はブロツク中にそのステージの順位を数字で
示し、その位置から出力ラインを導き出す。 発音割当て回路部１３においては各発音チヤ
ンネルが時分割的に形成されるようになつてお
り、この各チヤンネルの時分割タイムスロツト
は主クロツクパルスφ₁のタイミングで順次区
切られる。この実施例では主クロツクパルス
φ₁の周期を1μsとする。第３図ａは発音割当て
回路部１３における各チヤンネルのタイムスロ
ツト（チヤンネル時間）を示したもので、1μs
幅の16個のタイムスロツトが第１乃至第16チヤ
ンネルに夫々順次対応している。 この実施例では、鍵盤別に予じめ発音チヤン
ネルが定められており、発音割当て回路部１３
は予じめ定められた発音チヤンネルのいずれか
に当該鍵盤の押鍵音を割当てる。例えば、上鍵
盤音は第３、第４、第６、第７、第10、第13、
及び第16チヤンネルに割当てられ、下鍵盤音は
第２、第５、第８、第９、第11、第12及び第15
チヤンネルに割当てられるようになつている。
また、ペダル鍵盤音は第１チヤンネルに割当て
られる。また、自動アルペジオ音のための専用
チヤンネルとして第14チヤンネルが使用される
ようになつている。これらの鍵盤別及び機能別
の専用チヤンネルを表わす信号はタイミング信
号発生回路１５から発生される。 タイミング信号発生回路１５の説明 第４図はタイミング信号発生回路１５の詳細
例を示したもので、1/2分周用のフリツプフロ
ツプを４段縦続接続したカウンタ２４は主クロ
ツクパルスφ₁を1/16分周するためのものであ
る。このカウンタ２４はイニシヤルクリア信号
ICによつて電源投入時に一旦リセツトされ、
それ以後は計数入力に加わる直流信号“１”を
主クロツクパルスφ₁（図示せず）のタイミング
で1μs毎に逐次計数する。このカウンタ２４の
計数値が“1111”になるとアンド回路２５が動
作して1μs幅の信号“１”を出力する。かくし
てアンド回路２５は16μs毎に信号“１”を出力
し、この出力は第16チヤンネル時間に対応す
る。アンド回路２５の出力“１”は16ステー
ジ／１ビツトのシフトレジスタ２６に読み込ま
れ、主クロツクパルスφ₁（図示せず）に従つて
順次シフトされる。従つてシフトレジスタ２６
には常に単一の信号“１”が保有されており、
この信号“１”が第１ステージから第16ステー
ジに向けて順次シフトされ、第３図ａに示した
ような時分割的なチヤンネル時間が形成され
る。このシフトレジスタ２６の第３、第４、第
６、第７、第10及び第13ステージ目の出力はオ
ア回路２７でまとめられ、上鍵盤専用チヤンネ
ル信号YUKとして利用される。シフトレジス
タ２６の第２、第５、第８、第９、第11、第
12、及び第15ステージ目の出力はオア回路２８
でまとめられ、下鍵盤専用チヤンネル信号
YLKとして利用される。シフトレジスタ２６
の第１ステージ目の出力はペダル鍵盤専用チヤ
ンネル信号YPKとして利用される。また、シ
フトレジスタ２６の第14ステージ目の出力は自
動アルペジオ専用チヤンネル信号YARとして
利用される。これらのチヤンネル信号YUK，
YLK，YPK，YARの発生状態を第３図ｂ乃
至ｅに示す。 チヤンネルプロセツサ１２における処理動作
の１サイクルは、第３図ａに示した時分割チヤ
ンネル時間が３循環する時間（48μs）をかけて
実行される。第３図ｆに示す信号Ｈ１は、48μs
の１動作サイクルのうち最初の16μsの期間（第
１処理期間）を示す信号、同図ｇの信号Ｈ２は
２番目の16μsの期間（第２処理期間）を示す信
号、同図ｈの信号Ｈ３は３番目の16μsの期間
（第３処理期間）を示す信号、である。第４図
のカウンタ２４から出力される16μs周期の分周
信号を1/3分周回路２９に入力し、16μs毎に
“00”、“01”、“10”の３通りに変化し、かつこ
の変化を48μs毎に繰り返す２ビツトの出力を該
分周回路２９から得る。この1/3分周回路２９
の出力をデコーダ３０に加え、“00”に対応し
て第１処理期間信号Ｈ１、“01”に対応して第
２処理期間信号Ｈ２、“10”に対応して第３処
理期間信号H3を夫々得る。 また、タイミング信号発生回路１５からは上
記処理期間信号Ｈ１〜Ｈ３及びシフトレジスタ
２６の内容にもとづいて第３図ｉ，ｊに示すよ
うな48μs周期の２相クロツクパルスφ_A，φ_Bが
発生される。この２相クロツクパルスφ_A，φ_B
は、上記第１処理期間信号Ｈ１乃至第３処理期
間信号Ｈ３が発生する48μsの期間に同期してキ
ーコーダ１１（第１図）から各種データ類を送
出するために該キーコーダ１１において使用さ
れる。 キーコーダ１１の説明 キーコーダ１１としては特願昭50−99152号
（特開昭52−23324号）・発明の名称「キーコー
ダ」の明細書中に記載されたような形式のもの
を採用すると好都合である。そのように構成さ
れたキーコーダ１１は、鍵盤部１０で押圧され
た鍵を表わすキーコードN₁〜B₃を出力するよ
うになつている。キーコードN₁〜B₃は各押圧
鍵毎に一定時間幅で時分割的に出力される。こ
の時間幅は前述のクロツクパルスφ_A，φ_Bによ
つて規制されており、パルスφ_Aの立上りから
パルスφ_Bの立下りに至る期間に同期した48μs
の幅である。例えば或る押圧鍵のキーコード
N₁〜B₃がクロツクパルスφ_Aの立上りからクロ
ツクパルスφ_Bの立下りに至る時間に同期した
48μsの時間幅でキーコーダ１１からチヤンネル
プロセツサ１２に供給されると、次のクロツク
パルスφ_Aの立上りからクロツクパルスφ_Bの立
下りに至る48μsの期間では別の押圧鍵のキーコ
ードN₁〜B₃が供給される。キーコーダ１１か
ら１つのキーコードN₁〜B₃が送出される時間
幅を第３図ｋに示す。 キーコードN₁〜B₃は音名を表わすノートコ
ードN₁，N₂，N₃，N₄とオクターブ音域を表
わすブロツクコードB₁，B₂，B₃とから成る７
ビツトのデータである。ノートコードN₁〜N₄
の内容と音名との関係の一例を第１表に示す。

【表】 ここでＣ音のノートコードN₄〜N₁は
“1100”（10進数の12）であるが、楽音発生のた
めに実際にＣ音のノートコードN₄〜N₁が利用
されるときは“1111”（10進数の15）に変換さ
れるようになつている。Ｃ音のノートコード
N₄〜N₁を初めから“1111”にしなかつた理由
は、後述のように多重化されたデータを元に戻
すために使用される基準データが“1111”とい
う内容でデータ多重回路１４から発生されるよ
うになつているためであり、これとの重複を避
けるようにしたためである。 ブロツクコードB₁〜B₃の内容とオクターブ
音域との関係の一例を下記第２表に示す。

【表】 第２表から明らかなように、ブロツクコード
B₁〜B₃とオクターブ音域との関係は鍵盤種類
別に異なつている。例えば、上鍵盤の鍵域は
C₃からC₇音までであり、C₃音よりも低い音
（B₂以下の音）及びC₇音よりも高い音（C₇#以
上の音）は使用されない。これに対して下鍵盤
の鍵域はC₂からC₆音まであり、同じ値のブロ
ツクコードB₁〜B₃でもその実際のオクターブ
音域は上鍵盤と下鍵盤とでは１オクターブ異な
る。また、同一のブロツクコードB₁〜B₃が適
用されるオクターブ音域は通常のＣからＢ音の
音域でなく、C#から高音側のＣ音までの音域
としている。従つて“000”という最低音域の
ブロツクコードB₁〜B₃が適用される音は最低
音のＣ音１音だけである。なお、第２表の「ア
ルペジオ」の欄には、自動アルペジオ回路２３
（第１図）から発生される自動アルペジオ音用
のキーコードAN₁〜AB₂に含まれるブロツク
コードAB₁，AB₂の内容に対応する音域を示し
た。これは下鍵盤のブロツクコードB₁〜B₃と
ほぼ同じであるが、最低音域のC₂音が自動ア
ルペジオにおいては使用されない。従つて、ア
ルペジオ用のブロツクコードAB₁，AB₂におい
ては第３ビツト目B₃に対応するビツトが不要
である。ペダル鍵盤の鍵域はC₁からC₃音まで
であるので、この場合も第３ビツト目B₃のデ
ータは不要である。 キーコーダ１１からは、キーコードN₁〜B₃
に同期してそのキーコードN₁〜N₃が表わす鍵
の所属する鍵盤を表わす鍵盤信号Ｕ，Ｌ，Ｐが
48μs幅で出力される。信号Ｕは上鍵盤、信号Ｌ
は下鍵盤、信号Ｐはペダル鍵盤を表わす。 押圧鍵のキーコードN₁〜B₃及びその鍵盤信
号ＵまたはＬまたはＰは適当な時間間隔で繰返
しキーコーダ１１から発生される。そして、離
鍵されるとそのキーコードN₁〜B₃はもう発生
されなくなる。今まで発生されていたキーコー
ドN₁〜B₃のうちどのキーコードに関する鍵が
離鍵されたのかということを調べるために、キ
ーオフ検査信号Ｘがキーコーダ１１から定期的
に発生される。このキーオフ検査信号Ｘの発生
タイミングは第３図ｋに示した１キーコード送
出時間と同じ48μsであり、この信号Ｘが発生さ
れているときキーコードN₁〜B₃及び鍵盤信号
Ｕ，Ｌ，Ｐは発生されない。また、キーオフ検
査信号Ｘの発生間隔は例えば５ｍｓ程度であ
り、デジタルシステムにとつては比較的長い時
間であると共に人間の聴感覚にとつてはほぼ同
時と感じる程の短い時間である。発音割当て回
路部１３内の割当て制御部１９においては、今
までチヤンネルプロセツサ１２に供給されてい
たキーコードN₁〜B₃がキーオフ検査信号Ｘの
１発生間隔の間に１度も供給されなくなつたこ
とを条件にそのキーコードN₁〜B₃に関する鍵
が離鍵されたことを判断するようになつてい
る。 この実施例において、キーコーダ１１は上述
のような鍵に関する情報N₁〜B₃，Ｕ，Ｌ，Ｐ，
Ｘを送出するばかりでなく、楽音制御用あるい
は各種機能選択用のスイツチ類によつて選択さ
れたデータも送出するようになつている。自動
アルペジオ演奏が選択されている場合は自動ア
ルペジオ選択信号ARPを第３図ｋに示す１キ
ーコード送出時間に同期した48μs幅で出力す
る。この自動アルペジオ選択信号ARPが送出
されているとき、鍵に関する情報類N₁〜B₃，
Ｕ，Ｌ，Ｐ，Ｘは送出されないようになつてい
る。エンベロープコントロール信号ECは発生
音の振幅エンベロープ波形を持続音系エンベロ
ープ波形もしくはアタツク系エンベロープ波形
のどちらかに切替えるための信号で、エンベロ
ープコントロールスイツチ（図示せず）の設定
位置に応じた“１”もしくは“０”の直流的な
信号である。ダンパ信号DUは離鍵後も減衰波
形として残つている楽音エンベロープ波形を急
激に消滅させる場合に使用される信号で、ダン
パスイツチ（図示せず）のオン・オフに応じた
“１”もしくは“０”の直流的な信号である。 また、この実施例のキーコーダ１１では自動
ベース・コード演奏のための処理も行ない得る
ようになつており、自動ベース・コード演奏が
選択されている場合に鍵盤部１０で押圧されて
いる鍵にもとづいて自動ベース音のキーコード
N₁〜B₃及び自動コード音（chord）のキーコ
ード（key code）N₁〜B₃を適宜のタイミング
で発生する。また、自動ベース・コード演奏を
行なう場合は、自動ベース・コード選択信号
ABCをキーコーダ１１から直流的に出力する。
スローロツク選択信号SRはスローロツクのリ
ズムが選択されている場合に直流的に“１”と
なる。また、コード音タイミング信号CGは自
動コード音を発音すべきタイミングにおいてキ
ーコーダ１１から出力される。これらの信号
ABC，SR，CGは自動コード音の振幅エンベ
ロープ波形を制御するためにチヤンネルプロセ
ツサ１２を経てデジタルトーンジエネレータ１
６で使用される。 なお、「自動ベース・コード演奏」とは、一
般に、鍵盤部においてコード（和音）形式で鍵
を押圧し、この押圧された鍵の状態からコード
名（和音名）を検出し、該コードの根音及び従
音に相当する音をベースパターンに従つてベー
ス音として自動的に発音すると共に、各コード
構成音をコード音発音タイミングに従つて自動
的に発音するものである。自動的に作り出され
たベース音はペダル鍵盤のキーコードとしてチ
ヤンネルプロセツサ１２に供給され、コード音
は下鍵盤のキーコードとしてチヤンネルプロセ
ツサ１２に供給される。この実施例に係る電子
楽器においては、特願昭51−100354号（発明の
名称・電子楽器）の明細書中に「自動ベースコ
ード演奏制御装置」として記載されたような装
置を自動ベース・コード演奏のために採用する
ことができる。このような「自動ベースコード
演奏制御装置」はキーコーダ１１の出力側すな
わちキーコーダ１１とチヤンネルプロセツサ１
２との間に設けられる。しかし、第１図では、
「自動ベースコード演奏制御装置」がキーコー
ダ１１内に包含されるものとして図示してあ
る。事実、前記特願昭51−100354号よりも一歩
進んで、キーコーダ１１内部に自動ベースコー
ド演奏機能を取り込んで回路の共用化を計るこ
とができるが、この実施例では、キーコーダ１
１内部に自動ベースコード演奏機能を積極的に
取り込んだ構成を採用してもよいし、また図示
の便宜上一体ブロツクで示したキーコーダ１１
内において本来のキーコーダ部分と自動ベース
コード演奏制御装置部分とが区別されるような
構成を採用してもよい。尚、自動ベース・コー
ド演奏制御に関する詳細説明は省略する。 また、キーコーダ１１からは、押圧鍵を表わ
す情報をその鍵の離鍵後も記憶して楽音発生の
ために使用すべきことを表わすメモリ信号MM
や、自動アルペジオ音の音高上昇パターンもし
くは上昇と下降の繰返しパターンを選択するア
ツプ／ターン選択信号UT、及び自動アルペジ
オ演奏の演奏音程パターンを選択するアルペジ
オパターン選択信号AP₁，AP₂，AP₃，AP₄な
どが必要に応じて送出されるが、これらの詳細
説明は省略する。 発音割当て回路部１３の説明 発音割当て回路部１３の詳細例について説明
する。 Γキーコード記憶回路１７および比較回路１８ 第５図においてキーコード記憶回路１７は
16ステージ／１ビツトのシフトレジスタ３
１、データ読み込み用のアンド回路３２、自
己保持用のアンド回路３３、及びシフトレジ
スタ３１の第１ステージに入力データを供給
するオア回路３４をキーコードN₁〜B₃の各
ビツトに対応して夫々具えている。これらの
シフトレジスタ３１は主クロツクパルスφ₁
に従つて1μs毎にシフト動作を行なう。シフ
トレジスタ３１のステージ数は発音チヤンネ
ル数に対応しており、各シフトレジスタ３１
の各ステージには各チヤンネルに割当てられ
た音のキーコードN₁ ^*〜B₃ ^*が夫々時分割的
に記憶されている。これらのキーコードN₁ ^*
〜B₃ ^*は第３図ａに示す1μs幅の各チヤンネ
ル時間に同期してキーコード記憶回路１７か
ら順次出力され、キーコード比較回路１８内
のデジタルコンパレータ３５の一方入力側に
加わる。デジタルコンパレータ３５の他方入
力側にはキーコーダ１１から送出された48μs
幅のキーコードN₁〜B₃がオア回路群３６を
経由して加えられる。 デジタルコンパレータ３５では、48μsの間
変化しない或る押圧鍵のキーコードN₁〜B₃
と1μs毎に変化する割当て済みのキーコード
N₁ ^*〜B₃ ^*とを比較し、キーコードN₁〜B₃と
同一のキーコードN₁ ^*〜B₃ ^*が記憶回路１７
に既に記憶されている場合はそのチヤンネル
時間に同期して一致検出信号EQ₁が“１”と
なる。デジタルコンパレータ３５においては
キーコードN₁〜B₃の鍵盤に無関係に比較動
作が行なわれ、一致検出信号EQ₁が発生され
る。そこで、一致検出信号EQ₁をアンド回路
３７，３８，３９に入力し、キーコーダ１１
から供給されたキーコードN₁〜B₃の所属鍵
盤と同一の鍵盤のチヤンネル時間に発生され
る一致検出信号EQ₁のみを選択する。そのた
め、キーコードN₁〜B₃に同期してキーコー
ダ１１から送出される上鍵盤信号Ｕまたは下
鍵盤信号Ｌまたはペダル鍵盤信号Ｐをアンド
回路３７，３８または３９に夫々入力する。
また、キーコードN₁ ^*〜B₃ ^*は各鍵盤の専用
チヤンネルに夫々割当てられているため、第
３図ｂ，ｃ，ｄに示した各鍵盤の専用チヤン
ネルを表わす信号YUK，YLK，YPKをア
ンド回路３７，３８，３９に夫々入力する。
各アンド回路３７〜３９の出力はオア回路４
０でまとめられ、アンド回路４１及びライン
４２を介して比較出力EQとして割当て制御
部１９のアンド回路４３及び４４（第６図）
に加わる。アンド回路４１は自動アルペジオ
選択信号ARPが供給されている間は比較出
力EQを割当て制御部１９に加えないように
するためのものであり、信号ARPがインバ
ータ４５で反転されて該アンド回路４１を不
動作にする。前述のように、自動アルペジオ
選択信号ARPが送出されているときは各鍵
盤信号Ｕ，Ｌ，Ｐは送出されないので、アン
ド回路４１を特に設けずにオア回路４０の出
力をライン４２に導くようにしてもよい。
尚、自動アルペジオ選択信号ARPが生じて
いる48μsの間、自動アルペジオ回路２３（第
１図）からは自動アルペジオ音のキーコード
AN₁〜AB₂がオア回路群３６に加えられ、
アルペジオ専用チヤンネルである第14チヤン
ネルに対応するタイミングでキーコード記憶
回路１７に記憶されるようになつている。ま
た、キーコード記憶回路１７の出力のうちノ
ートコードN₁ ^*〜N₄ ^*が自動アルペジオ回路
２３へ供給されるようになつている。 Γ割当て制御部１９ 第６図において、割当て制御部１９はキー
オンメモリ４６、下鍵盤キーオンメモリ４
７、キーオン一時メモリ４８、キーオフメモ
リ４９、及びこれらメモリ類のデータ読み込
みあるいは記憶解消などを制御する回路を具
えている。各メモリ４６，４７，４８，４９
には16ステージ／１ビツトのシフトレジスタ
が用いられており、各チヤンネルのデータを
時分割的に記憶するようになつている。キー
オンメモリ４６は、キーコード記憶回路１７
に割当て記憶されたキーコードN₁ ^*〜B₃ ^*に
関わる鍵が押圧中である場合に当該割当てチ
ヤンネルに同期して信号“１”（キーオン信
号KO）を記憶する。従つて、キーオンメモ
リ４６の出力が“１”のチヤンネルでは既に
音の割当てがなされており、しかもその音の
鍵が押圧中であることを表わしている。 アンド回路４３には前記比較出力EQのほ
か、キーオンメモリ４６の出力KO及び第５
図のオア回路５０からのキーコード検出信号
KONが加えられる。４入力型のオア回路５
０にはキーコーダ１１から供給されるノート
コードN₁〜N₄（もしくは自動アルペジオ音
のノートコードAN₁〜AN₄）が入力されて
いる。従つて、何らかのキーコードN₁〜B₃
（またはAN₁〜AB₂）がキーコード記憶回路
１７に供給されているときこのキーコード検
出信号KONは“１”となる。 従つて、アンド回路４３は、 現在、キーコードN₁〜B₃（またはAN₁〜
AB₂）が供給されていること（KON＝
“１”）、 そのキーコードN₁〜B₃がいずれかのチ
ヤンネルに既に割当てられていること
（EQ＝“１”）、 そのチヤンネルに割当てられた音が押鍵
中であること（キーオンメモリ４６の出力
が“１”）、 以上３つの条件が満足されるときに信号
“１”を出力する。このアンド回路４３の出
力“１”を割当て済みキーオン信号AKON
ということにする。 この割当て済みキーオン信号AKONはオ
ア回路５１及びアンド回路５２を介して遅延
フリツプフロツプ５３に記憶され、この記憶
がオア回路５１、アンド回路５２を介して自
己保持される。アンド回路５２の他の入力に
加わる信号４８は１サイクル終了信号Ｙ４
８（第３図ｌ）を反転した信号である。１サ
イクル終了信号Ｙ４８はタイミング信号発生
回路１５のアンド回路５４（第４図参照）か
ら得られる。アンド回路５４には、デコーダ
３０から第３処理期間信号Ｈ３（第３図ｈ）、
及びアンド回路２５から、第16チヤンネル時
間に同期したパルスが加わつており、第３図
ｌに示すように処理動作サイクルの最終チヤ
ンネル時間において１サイクル終了信号Ｙ４
８が発生される。信号４８はアンド回路５
４の出力をインバータ５５で反転して得られ
るので、第１処理期間Ｈ１及び第２処理期間
Ｈ２の全域及び第３処理期間Ｈ３の始めから
15ビツトタイム目までの合計47ビツトタイム
の間、信号“１”となる（第３図ｍ参照）。
信号４８によつて動作可能となる第６図の
アンド回路５２は１サイクル終了信号Ｙ４８
の発生タイミングで不動作となるので、遅延
フリツプフロツプ５３の自己保持は第３処理
期間Ｈ３の最終チヤンネル時間においてクリ
アされる。 キーコーダ１１から供給されたキーコード
N₁〜B₃が既に割当て済みのものである場合
は、第１処理期間信号Ｈ１が発生している16
ビツトタイムの間の当該割当てチヤンネル時
間において割当て済みキーオン信号AKON
が発生される。この信号AKONは直ちに遅
延フリツプフロツプ５３に記憶されるので、
第２処理期間信号Ｈ２が発生している16ビツ
トタイムの間は遅延フリツプフロツプ５３の
出力が持続的に“１”となる。この遅延フリ
ツプフロツプ５３の出力“１”はインバータ
５６で反転されて“０”となり、第２処理期
間Ｈ２における新たな割当て動作は行なわれ
ない。 逆に、キーコーダ１１から供給されたキー
コードN₁〜B₃が未だ割当てられていない場
合（あるいは自動アルペジオのキーコード
AN₁〜AB₂が供給されている場合）は、第
１処理期間信号Ｈ１及び第２処理期間信号Ｈ
２が発生している間はアンド回路４３の出力
AKONが必らず“０”である。従つて、遅
延フリツプフロツプ５３に“１”が記憶され
ず、その出力は持続的に“０”である。この
場合、第２処理期間信号Ｈ２が発生している
間、インバータ５３の出力は必らず“１”に
なつている。このインバータ５６の出力
“１”はオア回路５７を介してアンド回路５
８に加わり、新たに鍵が押されたことを表わ
すニユーキーオン信号NKOを発生させる。
アンド回路５８には第５図のオア回路５０か
らキーコード検出信号KONが加わるように
なつており、前記インバータ５６の出力が
“１”でこのキーコード検出信号KONも
“１”のときは未だ割当てられていない新た
なキーコードN₁〜B₃が供給されていること
を意味する。このような新たなキーコード
N₁〜B₃はいずれかのチヤンネルに割当てら
れるべきである。そのため、キーオンメモリ
４６の出力をインバータ５９で反転してアン
ド回路５８に入力し、離鍵されているチヤン
ネル時間において該アンド回路５８を動作可
能にし、そのチヤンネル時間においてニユー
キーオン信号NKOを発生させる。 アンド回路５８から出力されるニユーキー
オン信号NKOはアンド回路６０，６１，６
２及び６３に加わり、これらアンド回路６０
〜６３のいずれか一つにおいて単一のチヤン
ネル時間に同期して選択され、オア回路６４
及び６５を介してキーオンメモリ４６に記憶
される。また、オア回路６４の出力“１”は
ロード信号LDとなる。アンド回路６０〜６
３にはキーコーダ１１から上鍵盤信号Ｕ、下
鍵盤信号Ｌ、ペダル鍵盤信号Ｐ、及び自動ア
ルペジオ選択信号ARPが夫々加わり、現在
供給されているキーコードN₁〜B₃，AN₁〜
AB₂の所属鍵盤（もしくは機能）に対応する
単一のアンド回路（６０〜６３のいずれか）
が動作可能となる。また、各アンド回路６０
〜６３には各鍵盤及び自動アルペジオの専用
割当てチヤンネルを示す信号YUK２，YLK
２，YPK２，YAR２が夫々加わる。これら
の信号YUK２，YLK２，YPK２、及び
YAR２は第３図ｇに示す第２処理期間の間
でのみ発生する専用チヤンネル信号YUK，
YLK，YPK，YAR（第３図ｂ〜ｅ参照）で
あり、第４図のアンド回路６６乃至６９から
夫々発生される。アンド回路６６乃至６９の
一方入力側にはデコーダ３０から第２処理期
間信号Ｈ２が加わり、他の入力にはオア回路
２７，２８，７０，７１から上鍵盤専用チヤ
ンネル信号YUK、下鍵盤専用チヤンネル信
号YLK、ペダル鍵盤専用チヤネル信号
YPK、自動アルペジオ専用チヤンネル信号
YARが夫々加わる。かくて、第２処理期間
の各専用チヤンネル時間において信号YUK
２，YLK２，YPK２，YAR２が夫々発生
される。 ペダル鍵盤音及び自動アルペジオ音の専用
チヤンネルは夫々１チヤンネルであるから、
ペダル鍵盤信号Ｐもしくは自動アルペジオ選
択信号ARPが供給されているときにニユー
キーオン信号NKOが発生すると信号YPK２
もしくはYAR２に応じて第２処理期間の第
１チヤンネル時間もしくは第14チヤンネル時
間においてアンド回路６２もしくは６３から
信号“１”が出力される。上鍵盤音及び下鍵
盤音の専用チヤンネルは夫々７チヤンネル有
るので、ニユーキーオン信号NKOを単一の
チヤンネルに割当てるためにトランケートチ
ヤンネル指定信号TRが使用される。トラン
ケートチヤンネル指定信号TRは後述のよう
にしてトランケート回路２１（第７図）から
発生される。このトランケートチヤンネル指
定信号TRは、現在割当て中の音のうち上鍵
盤で最も古く離鍵された鍵の割当てチヤンネ
ル時間及び下鍵盤で最も古く離鍵された鍵の
割当てチヤンネル時間に同期して夫々発生さ
れる。トランケートチヤンネル指定信号TR
は第６図のアンド回路７２及び７３に加わ
り、上鍵盤専用チヤンネル信号YUK及び下
鍵盤専用チヤンネル信号YLKに応じて上鍵
盤トランケートチヤンネル指定信号TRUと
下鍵盤トランケートチヤンネル指定信号
TRLに分けられる。信号TRUはアンド回路
６０に、信号TRLはアンド回路６１に加わ
り、当該鍵盤に関する単一のチヤンネル時間
においてニユーキーオン信号NKOを選択さ
せる。アンド回路６０もしくは６１から信号
“１”が１度出力されると、この信号“１”
はオア回路７４または７５及びアンド回路７
６または７７を介して遅延フリツプフロツプ
７８または７９に記憶される。この記憶はア
ンド回路７６及び７７に加わる信号４８に
よつて１サイクル終了信号Ｙ４８が発生する
まで自己保持される。遅延フリツプフロツプ
７８または７９の出力“１”はインバータを
介してアンド回路７２または７３を不動作に
よる。従つて、同一鍵盤に関する別チヤンネ
ルで２回以上トランケートチヤンネル指定信
号TRが発生したとしても、上鍵盤もしくは
下鍵盤のトランケートチヤンネル指定信号
TRUまたはTRLは第２処理期間（第３図
ｇ）において１度だけしか発生されない。 アンド回路６０乃至６３から出力“１”が
生じたときに新たな割当てが行なわれる。す
なわち、第２処理期間における単一のチヤン
ネル時間においてアンド回路６０乃至６３の
いずれから出力された信号“１”はオア回路
６４を経てロード信号LDとしてキーコード
記憶回路１７（第５図）に加わる。第５図に
おいて、ロード信号LDはキーコード記憶回
路１７の各ビツトのデータ読み込み用アンド
回路３２を動作可能にし、かつノア回路８０
で反転されて自己保持用アンド回路３３を不
動作にする。従つて、ロード信号LDが発生
したチヤンネルの記憶キーコードN₁ ^*〜B₃ ^*
はクリアされ、新たなキーコードN₁〜B₃ま
たはAN₁〜AB₂が当該チヤンネル時間に同
期してキーコード記憶回路１７に記憶され
る。 オア回路６４の出力“１”はオア回路６５
を経てキーオンメモリ４６に加わり、キーコ
ード記憶回路１７における新たなキーコード
N₁〜B₃の記憶に同期してキーオン信号KOを
記憶する。このキーオンメモリ４６の出力
KOはアンド回路８１及びオア回路６５を介
して自己保持される。アンド回路８１は後述
のように、離鍵されたキーコードN₁ ^*〜B₃ ^*
が割当てられているチヤンネルの時間におい
て不動作となる。 オア回路６５の出力はライン８２を経てア
ンド回路８３に加わる。従つて、キーオンメ
モリ４６に押鍵中を表わす信号“１”を入力
するときアンド回路８３が動作可能となる。
アンド回路８３の他の入力には、下鍵盤で新
たに鍵が押されたことを表わす下鍵盤ニユー
キーオン信号LNKが加わる。前記オア回路
５７の出力及びキーコード検出信号KONが
アンド回路８４に加わり、該アンド回路８４
の他の入力には下鍵盤信号Ｌ及び第２処理期
間における下鍵盤専用チヤンネル信号YLK
２が加わる。従つて、下鍵盤で或る鍵が押圧
されると、その押し始めにおいて１度だけ第
２処理期間の下鍵盤専用チヤンネル時間に同
期してアンド回路８４の出力LNKは“１”
となる。そのとき、オア回路６５からは下鍵
盤で押鍵中の音の割当てチヤンネルに同期し
て信号“１”が出力されるから、アンド回路
８３の出力は下鍵盤で押鍵中の音の割当てチ
ヤンネルに同期して“１”となり、この出力
“１”はオア回路８５を経て下鍵盤キーオン
メモリ４７に記憶される。このメモリ４７の
記憶はアンド回路８６及びオア回路８５を介
して自己保持される。アンド回路８６にはノ
ア回路８７の出力が加わり、イニシヤルクリ
ア信号ICが発生しているときあるいは下鍵
盤専用チヤンネル以外のチヤンネル時間のと
き（信号が“１”）あるいはアンド回路
８４から下鍵盤ニユーキーオン信号LNKが
発生しているときに該アンド回路８６は不動
作となる。また、アンド回路８６の他の入力
には下鍵盤で何らかの鍵が押されている場合
に持続的に“１”となる下鍵盤押鍵記憶信号
LKMが第７図のライン１６６を介して加わ
つており、下鍵盤で何らかの鍵が押されてい
るときに下鍵盤キーオンメモリ４７の自己保
持が可能となる。押鍵中の下鍵盤音が割当て
られているチヤンネル時間に同期して時分割
的に下鍵盤キーオンメモリ４７から出力され
る下鍵盤キーオン信号LKOは自動アルペジ
オ回路２３（第１図）で利用されるが、詳し
くは説明しない。 （キーオフ検出） 新たに押圧された鍵を割当てるべきチヤン
ネルを表わすロード信号LDはオア回路６４
からライン８８（第６図）を経てオア回路８
９に加わり、キーオン一時メモリ４８に記憶
される。キーオン一時メモリ４８は、キーオ
フ検査信号Ｘの１発生周期の間に１度でも鍵
が押されるとその鍵の割当てチヤンネルに信
号“１”を記憶するもので、その記憶はアン
ド回路９０を介して自己保持されるようにな
つている。キーコーダ１１からキーオフ検査
信号Ｘが供給されると、アンド回路９０は不
動作となる。従つてキーオフ検査信号Ｘが供
給される毎にキーオン一時メモリ４８の記憶
がクリアされる。キーオフ検査信号Ｘは第６
図のアンド回路１０７に加わり、信号Ｈ１に
よつて第１処理期間（第３図ｆ）の間だけ選
択される。第１処理期間に同期して選択され
たキーオフ検査信号Ｘ１はインバータ９１で
反転されてアンド回路９０に加わる。これに
より、アンド回路９０は第１処理期間の間だ
け不動作となり、この間にキーオン一時メモ
リ４８の全チヤンネルの記憶がクリアされ
る。 未だ割当てられていない新たな鍵の押圧に
もとづいてキーコードN₁〜B₃またはAN₁〜
AB₂が供給された場合は、前記ロード信号
LDがライン８８及びオア回路８９を経てキ
ーオン一時メモリ４８に加わり、当該キーコ
ードN₁〜B₃またはAN₁〜AB₂が割当てられ
るチヤンネル時間に同期して該メモリ４８に
信号“１”が記憶される。既に割当て済みの
鍵が押圧されている場合は、その鍵のキーコ
ードN₁〜B₃が供給されるとその割当てチヤ
ンネル時間に同期してアンド回路４３から割
当て済みキーオン信号AKONが発生され、
ライン９２を介してアンド回路９３に加わ
る。アンド回路９３の他の入力には第２処理
期間同期信号YH２が加わつているので、該
割当て済みキーオン信号AKONは第２処理
期間の間だけ該アンド回路９３を通過し、オ
ア回路８９を経てキーオン一時メモリ４８に
記憶される。従つて、キーオン一時メモリ４
８の記憶はキーオフ検査信号Ｘによつて一旦
クリアされるが、鍵が押されている限り、次
にキーオフ検査信号Ｘが供給されるときまで
には当該鍵の割当てチヤンネルに信号“１”
が記憶される。尚、第２処理期間同期信号
YH２は第４図のアンド回路１０８から発生
されるもので、シフトレジスタ２６の全16ス
テージからの出力を入力したオア回路１０９
からの出力とデコーダ３０からの第２処理期
間信号Ｈ２とのアンド論理にもとづいて発生
される。従つて、信号YH２は第２処理期間
の第１チヤンネル時間から第16チヤンネル時
間までの全チヤンネル時間に確実に同期して
いる。 キーオフ検査信号Ｘの発生周期は例えば約
５ｍｓ程度であり、今まで押圧されていた鍵
のキーコードN₁〜B₃がこの信号Ｘの１発生
周期の間に１度もキーコーダ１１から供給さ
れなかつた場合に、当該鍵が離鍵されたと判
定する。この判定を行なうのがアンド回路９
５である。キーオフ検査信号Ｘが供給される
直前において、キーオン一時メモリ４８に信
号“１”を記憶しているチヤンネルでは押鍵
中であり、信号“０”を記憶しているチヤン
ネルでは鍵が離されたと判断することができ
る。そこで、キーオン一時メモリ４８の出力
をインバータ９４で反転してアンド回路９５
に加えて、離鍵されているチヤンネル時間に
おいて該アンド回路９５を動作可能にする。
また、アンド回路９５には第１処理期間に同
期した16ビツトタイム幅のキーオフ検査信号
Ｘ１がアンド回路１０７から加わる。更に、
キーオン一時メモリ４８の記憶内容“０”の
チヤンネルにおいて今まで鍵が押圧されてい
たか否かを調べるために、キーオンメモリ４
６から出力されるキーオン信号KOも該アン
ド回路９５に加えられる。従つて、今まで押
圧されていた鍵が離鍵されたときすなわち離
鍵操作を行なつたときだけ当該鍵の割当てチ
ヤンネル時間においてアンド回路９５の条件
が成立する。このアンド回路９５の出力
“１”がキーオフ信号KOFである。 キーオフ信号KOFはアンド回路９６、オ
ア回路９７を介してインバータ９８に加わ
り、キーオンメモリ４６の自己保持用アンド
回路８１を不動作にする。これにより、キー
オフ信号KOFが発生したチヤンネルに対応
してキーオンメモリ４６に記憶されているキ
ーオン信号KOがクリアされる。従つて、キ
ーオンメモリ４６には鍵が押されている間だ
けキーオン信号KOが記憶される。ところ
で、キーコード記憶回路１７はキーオフ信号
KOFによつてはクリアされないので、離鍵
後においても当該チヤンネルの割当ては持続
されており、離鍵されたキーコードN₁ ^*〜
B₃ ^*の記憶は維持される。 また、キーオフ信号KOFはオア回路９９
を介してキーオフメモリ４９に加わる。キー
オフメモリ４９は、各チヤンネルに割当て中
の鍵の中で現在離鍵されている鍵の割当てチ
ヤンネル時間に同期して信号“１”を記憶す
るもので、最終ステージから出力されるキー
オフ記憶信号KOFMはアンド回路１００及
びオア回路９９を介して自己保持される。こ
のアンド回路１００の他の入力にはオア回路
６４の出力がライン８８及びインバータ１０
１を介して加わる。従つて、或るチヤンネル
時間においてロード信号LDが発生し、新た
な割当てがなされるとき、キーオフメモリ４
９の当該チヤンネルの記憶がクリアされる。
このキーオフ記憶信号KOFMはインバータ
１０２を介してアンド回路１０３に加わる。
アンド回路１０３の他入力にはキーオフ信号
KOFが加わる。或るチヤンネルにおいて初
めてキーオフ信号KOFが発生したとき、キ
ーオフメモリ４９の当該チヤンネルの記憶は
“０”である。従つて、信号KOFMを反転し
たインバータ１０２の出力は“１”であり、
アンド回路１０３の出力が“１”となる。こ
のアンド回路１０３の出力“１”は離鍵操作
が行なわれたことを表わすニユーキーオフ信
号NKFとして第７図の回路で利用される。
このニユーキーオフ信号NKFは離鍵当初に
おいて当該鍵が割当てられたチヤンネル時間
において１度だけ発生される。 尚、キーオフ信号KOFが入力されるアン
ド回路９６は、通常は動作可能となつている
が、「メモリ機能」を働かせた場合は下鍵盤
専用チヤンネル時間において不動作となる。
「メモリ機能」を働かせるためのスイツチ
（図示せず）が操作されると、キーコーダ１
１からメモリ信号MMが発生され、第６図の
アンド回路１０４に加わる。アンド回路１０
４の他入力には下鍵盤専用チヤンネル信号
YLKが加わつており、このアンド回路１０
４の出力がインバータ１０５で反転されてア
ンド回路９６に加わる。従つて、「メモリ機
能」を働かせた場合は下鍵盤専用チヤンネル
時間（第３図ｃ参照）においてアンド回路９
６が不動作となり、これらのチヤンネル時間
においてキーオフ信号KOFが発生されたと
してもキーオンメモリ４６の自己保持用アン
ド回路８１は不動作とならない。従つて、実
際には下鍵盤で鍵が離されてもキーオンメモ
リ４６のキーオン信号KOはクリアされず、
あたかも下鍵盤の当該鍵が押され続けている
かのように取扱われる。これにより、当該鍵
が離鍵された後も当該鍵に関する音が発生さ
れる。このような「メモリ機能」は自動演奏
効果を高める上で有利であり、特にこの実施
例では下鍵盤専用チヤンネルを自動コード音
のためにも使用し得るようにしているので、
離鍵後も自動コード音を発生することができ
る。 アンド回路１０４の出力はアンド回路１０
６にも加わる。「メモリ機能」によつて離鍵
後も保持されていたキーオンメモリ４６のキ
ーオン信号KOはこのアンド回路１０６の出
力“１”にもとづいてクリアされる。アンド
回路１０６の他入力にはキーオン一時メモリ
４８の出力をインバータ９４で反転した信号
及びアンド回路８４の出力が加わつている。
インバータ９４の出力は離鍵されているチヤ
ンネルにおいて“１”となり、そのチヤンネ
ルが下鍵盤専用チヤンネルであればアンド回
路１０４の出力も“１”となるので、当該チ
ヤンネル時間においてアンド回路１０６が動
作可能となる。そのとき、アンド回路８４か
ら下鍵盤ニユーキーオン信号LNKが発生さ
れると、アンド回路１０６の出力が“１”と
なる。アンド回路１０６の出力“１”はオア
回路９７、インバータ９８を経てアンド回路
８１を不動作にし、キーオンメモリ４６の当
該チヤンネルの記憶をクリアする。従つて、
「メモリ機能」によつて離鍵後も保持されて
いたキーオン信号KOは、下鍵盤で何らかの
鍵が新たに押されたとき（下鍵盤ニユーキー
オン信号LKNが発生したとき）にクリアさ
れる。 （キーオンアゲイン） 鍵が一旦離鍵されて、その後直ちに同じ鍵
が押された場合はアンド回路４４からキーオ
ンアゲイン信号KAGが発生され、その鍵が
今まで割当てられていたのとは別のチヤンネ
ルにその鍵の割当てが行なわれる。アンド回
路４４にはライン４２を介してキーコード比
較回路１８からの比較出力EQと、キーコー
ドN₁〜B₃、AN₁〜AB₂が供給されているこ
とを表わすキーコード検出信号KONと、キ
ーオフメモリ４９の出力信号とが加わつてい
る。従つて、現在供給されているキーコート
N₁〜B₃またはAB₁〜AB₂がいずれかのチヤ
ンネルに割当てられているキーコードN₁ ^*〜
B₃ ^*と同一（かつ同一鍵盤）であり、かつそ
のキーコードN₁ ^*〜B₃ ^*が割当てられている
チヤンネルにおけるキーオフメモリ４９の記
憶が“１”である（つまり一致を生ぜしめた
キーコードN₁ ^*〜B₃ ^*に係る鍵が一旦離鍵さ
れた）ことを条件に、アンド回路４４から信
号“１”が出力される。このアンド回路４４
の出力“１”は、一旦離鍵された鍵が直ちに
押し直されたことを表わすキーオンアゲイン
信号KAGとしてオア回路１１０に加わり、
アンド回路１１１を経て遅延フリツプフロツ
プ１１２に記憶される。遅延フリツプフロツ
プ１１２の出力は前記オア回路５７に加わ
り、ニユーキーオン信号KNOの発生のため
に利用される。 （キーオン信号KO₁，KO₂の発生） キーオンメモリ４６の最終16ステージから
時分割的に出力される各チヤンネルのキーオ
ン信号KOはアンド回路１１３及び１１４に
加わる。アンド回路１１３及び１１４からは
キーオン信号KOにもとづいて第１キーオン
信号KO₁及び第２キーオン信号KO₂が発生さ
れる。第１キーオン信号KO₁は、そのチヤン
ネルに割当てられた鍵の押圧及び離鍵通りに
“１”または“０”となる信号で、通常の鍵
盤演奏時においてはキーオン信号KOと同一
の信号である。アンド回路１１３の他の入力
にはライン１１５を介してアタツク系キーオ
ン信号発生回路２０から信号が加わつてお
り、このライン１１５の信号は上鍵盤もしく
は下鍵盤もしくはペダル鍵盤を用いて通常の
演奏操作を行なつている場合は常に“１”で
ある。これにより、アンド回路１１３が常に
動作可能となつてキーオン信号KOがそのま
ま第１キーオン信号KO₁として出力される。
従つて、この場合、第１キーオン信号KO₁は
当該チヤンネルに割当てられた鍵の押鍵操作
通りに発生される。ライン１１５にはアタツ
ク系キーオン信号発生回路２０のナンド回路
１１６の出力信号が供給される。このナンド
回路１１６の１つの入力には自動ベース・コ
ード選択信号ABCが加わるようになつてい
るので、自動ベース・コード演奏が選択され
ていない場合すなわち通常の鍵盤演奏の場合
は該信号ABCが“０”であり、ナンド回路
１１６が不動作となつている。従つてライン
１１５の信号は常に“１”となる。 自動ベース・コード演奏が選択されている
場合は、ペダル鍵盤音の第１キーオン信号
KO₁が押鍵当初の一定時間だけ“１”となる
微分性の信号に変換される。自動ベース・コ
ード演奏の場合は自動ベース音がペダル鍵盤
のチヤンネルで発音されるようになつている
ため、実際は、自動ベース音のための第１キ
ーオン信号KO₁が微分性の信号となる。これ
は、前記ナンド回路１１６にペダル鍵盤専用
チヤンネル信号YPKを加えることにより達
成される。これにより、キーコーダ１１から
自動ベース・コード選択信号ABCが供給さ
れている場合においてのみ、かつ、ペダル鍵
盤の専用チヤンネル時間（第１チヤンネル時
間）でのみナンド回路１１６が動作可能とな
る。ナンド回路１１６の残りの３入力には、
３ビツトのハーフアダーから或る加算器１１
７と16ステージ／３ビツトのシフトレジスタ
１１８とによつて構成されたカウンタからの
３ビツトの計数データが加わる。このカウン
タは、16ステージのシフトレジスタ１１８で
16チヤンネル時間遅延したデータを加算器１
１７に帰還して積算計数を行なうようになつ
ており、各チヤンネルに関して時分割的に計
数動作を行なう。加算器１１７にはアンド回
路１１９を介してカウントパルスＴが加わ
る。このカウントパルスＴは第４図に示した
タイミング信号発生回路１５で発生される。 第４図において、アンド回路５４から出力
される１サイクル終了信号Ｙ４８を分周用カ
ウンタ１２０の計数入力に加え、このカウン
タ１２０の５ビツトの出力がすべて“１”に
なつたときアンド回路１２１が動作し、アン
ド回路１２２、オア回路１２３を介して48μs
幅のカウントパルスＴが発生される。このカ
ウントパルスＴは48μs周期の信号Ｙ４８を1/
３２分周したものであるから、約1500μs（48×
32）の周期をもつ。なお、オア回路１２３に
加わるテスト信号TESTは回路の動作チエツ
クを行なう場合にのみ直流的に“１”となる
信号であり、本来の回路動作とは無関係であ
る。 第６図のアンド回路１１９においては、前
記カウントパルスＴが第２処理期間同期信号
YH２によつて第２処理間の16μsの間でだけ
選択される。従つて、カウントパルスＴが１
回発生すると各チヤンネル時間において夫々
１度だけカウントパルスが供給される。加算
器１１７とシフトレジスタ１１８との間に設
けられたアンド回路群１２４は、キーオンメ
モリ４６からのキーオン信号KOによつて動
作可能となる。従つて、当該チヤンネルにお
いて鍵が押されていない場合はシフトレジス
タ１１８の当該チヤンネルの内容はクリアさ
れており、鍵が押されたときからカウントパ
ルスの計数が実行される。或るチヤンネルに
割当てられた鍵の押圧開始時から数えて７個
のカウントパルスＴが供給されたとき、当該
チヤンネル時間におけるシフトレジスタ１１
８の３ビツト出力は“111”（10進数の７）と
なる。そのチヤンネル時間がペダル鍵盤専用
チヤンネルであれば、信号YPKも“１”と
なり、このとき信号ABCも“１”であれば
ナンド回路１１６の条件が成立して、その出
力が“０”となる。ナンド回路１１６の出力
が“０”となるとアンド回路１２５の出力が
“０”となり、アンド回路１１９が不動作と
なる。従つて、当該チヤンネル時間において
からカウントパルスＴが阻止され、当該チヤ
ンネルのシフトレジスタ１１８の記憶内容
“111”が保持される。 鍵の押し始めからナンド回路１１６の出力
が“０”になるときまでの時間は約10ｍｓ
（1.5ｍｓ×７）である。この押鍵当初の約10
ｍｓの間は当該鍵が割当てられたチヤンネル
時間におけるナンド回路１１６の出力は
“１”であり、アンド回路１１３が動作可能
となる。従つてキーオンメモリ４６から出力
されるキーオン信号KOはその押鍵当初の約
10ｍｓの間だけ選択され、第１キーオン信号
KO₁として出力される。かくして自動ベー
ス・コード演奏を行なう場合は、ペダル鍵盤
専用チヤンネルに割当てられた音（自動ベー
ス音）のための第１キーオン信号KO₁は約10
ｍｓの間だけ発生される。この短かい第１キ
ーオン信号KO₁は、自動ベース音（ペダル鍵
盤音）の振幅エンベロープをアタツク系のエ
ンベロープにするために使用される。 上鍵盤専用チヤンネル時間及び下鍵盤専用
チヤンネル時間及び自動ベース・コードを行
なわない場合のペダル鍵盤専用チヤンネル時
間においてはナンド回路１１６の出力は常に
“１”であり、これらのチヤンネル時間にお
いて発生される第１キーオン信号KO₁は必ら
ず押鍵操作通りに（キーオン信号KOと同じ
ように）発生される。この第１キーオン信号
KO₁は押鍵操作に対応した持続系の振幅エン
ベロープを楽音に付与するために使用され
る。 アンド回路１１４から出力される第２キー
オン信号KO₂は、上鍵盤音及び下鍵盤音の振
幅エンベロープをアタツク系のエンベロープ
にするために使用される。ここで、アタツク
系エンベロープとは、鍵の押ししめの所定の
短い時間（例えば約10ｍｓ程度）だけ楽音を
発音させる場合に使用されるエンベロープ波
形のことをいう。アンド回路１１４の他の入
力にはアタツク系キーオン信号発生回路２０
内のナンド回路１２６の出力信号が加わる。
このナンド回路１２６はオア回路１２７を介
して上鍵盤専用チヤンネル信号YUKもしく
は下鍵盤専用チヤンネル信号YLKが与えら
れるときだけ動作可能となる。ナンド回路１
２６の残りの３入力には前記ナンド回路１１
６と同様にシフトレジスタ１１８の出力が加
わる。従つて、上鍵盤もしくは下鍵盤の盤の
押圧開始時から約10ｍｓ経過して当該鍵の割
当てチヤンネル時間においてシフトレジスタ
１１８の出力が“111”となつたとき、ナン
ド回路１２６が動作してその出力が“０”と
なる。これにより、アンド回路１１４が当該
チヤンネル時間において不動作となる。従つ
て、第２キーオン信号KO₂は上鍵盤もしくは
下鍵盤の鍵の押鍵開始時から約10ｍｓの間だ
け発生される。上鍵盤音及び下鍵盤音に関し
ては、デジタルトーンジエネレータ部１６に
おいて、第１キーオン信号KO₁と第２キーオ
ン信号KO₂の使い分けが適宜なされる。キー
コーダ１１から供給されるエンベロープコン
トロール信号ECによつてこれら信号KO₁ま
たはKO₂の使い分けが制御される。 Γトランケート回路２１ （トランケート制御） 第６図のアンド回路１０３から出力される
ニユーキーオフ信号NKF及びキーオフメモ
リ４９から出力されるキーオフ記憶信号
KOFMは第７図のトランケート回路２１に
加わる。トランケート回路２１は、最も古く
離鍵されたチヤンネルを上鍵盤専用チヤンネ
ルと下鍵盤専用チヤンネルにおいて別々に検
出し、そのチヤンネル時間に同期してトラン
ケートチヤンネル指定信号TRを発生する。
４個のハーフアダーから成る４ビツトの加算
器１２９と16ステージ／４ビツトのシフトレ
ジスタ１３０とを用いたカウンタは、各チヤ
ンネルに割当てられた鍵の離鍵後において離
鍵された他の鍵の離鍵回数を各チヤンネル別
に時分割的に計数するためのものである。従
つて、シフトレジスタ１３０において最大値
を保有しているチヤンネルに割当てられた鍵
が最も古く離鍵されたものであるということ
ができる。 ニユーキーオフ信号NKFは、或る鍵の離
鍵時においてその鍵が割当てられたチヤンネ
ル時間に同期して１度だけ発生される。従つ
て、加算器１２９及びシフトレジスタ１３０
から成るカウンタにおいてこのニユーキーオ
フ信号NKFの数を計数することにより、離
鍵回数を計数することができる。第７図にお
いて、ニユーキーオフ信号NKFはアンド回
路１３１及び１３２に加わる。アンド回路１
３１及び１３２の他の入力には第１処理期間
用上鍵盤専用チヤンネル信号YUK１及び第
１処理期間用下鍵盤専用チヤンネル信号
YLK１が夫々加わる。信号YUK１は第１処
理期間（第３図ｆ）における上鍵盤専用チヤ
ンネル時間（第３図ｂ）に同期して発生され
る信号であり、信号YLK１は第１処理期間
における下鍵盤専用チヤンネル時間（第３図
ｃ）に同期して発生される信号である。従つ
て、ニユーキーオフ信号NKFが上鍵盤のチ
ヤンネル時間で発生した場合はアンド回路１
３１が動作して、オア回路１３３を経て遅延
フリツプフロツプ１３５に信号“１”が読み
込まれる。また、ニユーキーオフ信号NKF
が下鍵盤のチヤンネル時間で発生した場合
は、アンド回路１３２が動作して、オア回路
１３４を介して遅延フリツプフロツプ１３６
に信号“１”が読み込まれる。遅延フリツプ
フロツプ１３５または１３６の記憶はアンド
回路１３７または１３８を介して自己保持さ
れる。アンド回路１３７及び１３８には信号
Ｙ４８が加えられているので、第３処理期間
（第３図ｈ）の最終チヤンネル時間において
上記自己保持が解除される。かくして、上鍵
盤もしくは上鍵盤において今まで押圧されて
いた鍵が離されると、第１処理期間において
ニユーキーオフ信号NKFが遅延フリツプフ
ロツプ１３５もしくは１３６に読み込まれ、
第２処理期間及び第３処理期間の間、当該遅
延フリツプフロツプ１３５または１３６の出
力が直流的に“１”となる。この遅延フリツ
プフロツプ１３５，１３６の出力はアンド回
路１３９，１４０に加わる。アンド回路１３
９には第２処理期間用上鍵盤専用チヤンネル
信号YUK２が加わり、アンド回路１４０に
は第２処理期間用下鍵盤専用チヤンネル信号
YLK２が加わる。従つて、上鍵盤で離鍵さ
れた場合はアンド回路１３９が、また、下鍵
盤で離鍵された場合はアンド回路１４０が、
いずれの場合も第２処理期間における当該鍵
盤の専用チヤンネル時間において動作可能と
なる。アンド回路１３９及び１４０の残りの
入力にはキーオフ記憶信号KOFMが加わつ
ている。キーオフ記憶信号KOFMは既に離
鍵されているチヤンネル時間に同期して
“１”となるので、これらのチヤンネル時間
においてのみアンド回路１３９または１４０
から信号“１”が出力される。このアンド回
路１３９及び１４０の出力はオア回路１４１
を介して加算器１２９の最下位ビツトに加わ
る。加算器１２９においては、シフトレジス
タ１３０に記憶されている当該チヤンネルに
関する前回の加算結果に対してオア回路１４
１から加えられる“１”を加算する。加算器
１２９の加算結果はアンド回路群１４２及び
オア回路１４３、アンド回路１５７を介して
シフトレジスタ１３０に記憶される。 アンド回路群１４２の他の入力にはキーオ
フ記憶信号KOFMが加わつており、当該チ
ヤンネルに押圧鍵の割当てがなされると該信
号KOFMが“０”となつて、シフトレジス
タ１３０の記憶がクリアされる。 シフトレジスタ１３０の出力は比較器１４
４の一方入力Ａに加わる。比較器１４４の他
方入力Ｂには最大値メモリ１４５または１４
６からの最大値記憶データが加わる。各最大
値メモリ１４５及び１４６は４ビツトの遅延
フリツプフロツプによつて構成されている。
上鍵盤用最大値メモリ１４５の記憶データは
アンド回路群１４７を介して上鍵盤専用チヤ
ンネル時間において出力され、下鍵盤最大値
メモリ１４６の記憶データはアンド回路群１
４８を介して下鍵盤専用チヤンネル時間にお
いて出力される。これらアンド回路群１４５
または１４６の出力はオア回路群１４９を介
して比較器１４４に入力される。従つて、比
較器１４４は上鍵盤と下鍵盤とによつて時分
割共用される。シフトレジスタ１３０の出力
が最大値メモリ１４５または１４６の記憶デ
ータより大きい場合（Ａ＞Ｂ）、比較器１４
４の出力ライン１５０に信号“１”が出力さ
れ、アンド回路１５１及び１５２に加わる。
アンド回路１５１には第１処理期間用上鍵盤
専用チヤンネル信号YUK１が加わり、アン
ド回路１５２には第１処理期間用下鍵盤専用
チヤンネル信号YLK１が加わる。従つて、
ライン１５０の信号“１”が上鍵盤に関する
比較結果である場合は第１処理期間において
アンド回路１５１が動作し、また下鍵盤に関
する比較結果である場合は第１処理期間にお
いてアンド回路１５２が動作する。アンド回
路１５１もしくは１５２の出力“１”はアン
ド回路群１５３もしくは１５４を制御して、
最大値メモリ１４５または１４６の古い記憶
をクリアし、シフトレジスタ１３０から与え
られる新たな最大値データを該メモリ１４５
または１４６に読み込ませる。 こうして、第１処理期間の間に最大値デー
タすなわち最も多い離鍵回数が最大値メモリ
１４５または１４６に記憶される。この記憶
は第２処理期間及び第３処理期間の間自己保
持される。第３処理期間の最終チヤンネル時
間になると、１サイクル終了信号Ｙ４８が発
生し、ノア回路１５５及び１５６に加わる。
これにより、ノア回路１５５及び１５６の出
力が“０”となり、アンド回路群１５３及び
１５４の自己保持用アンド回路を不動作にす
る。 比較器１４４は、入力Ａに加わるデータと
入力Ｂに加わるデータの値が一致すると一致
出力を生じる。この一致出力がトランケート
チヤンネル指定信号TRとして、第６図のア
ンド回路７２及び７３に加わる。すなわち、
最大値メモリ１４５または１４６に記憶した
最大値データと同じ値のデータがシフトレジ
スタ１３０から出力されると、そのチヤンネ
ル時間に同期してトランケートチヤンネル指
定信号TRが発生される。 尚、電源投入時においては発生されるイニ
シヤルクリア信号ICはノア回路１５５及び
１５６に加わり、最大値メモリ１４５及び１
４６を一旦クリアする。また、イニシヤルク
リア信号ICは第６図のオア回路９９に加わ
り、キーオフメモリ４９の全ステージに
“１”を記憶させる。これによつて、電源投
入当初は全チヤンネルのキーオフ記憶信号
KOFMが“１”となる。また、イニシヤル
クリア信号ICはオア回路１４３（第７図）
を経てシフトレジスタ１３０の最下位ビツト
に加わり、該シフトレジスタ１３０の全チヤ
ンネルの計数値を“0001”にする。これは、
押圧されている鍵は有るが、離鍵されたこと
がまだ１度もない、という場合に、現在押鍵
中の鍵が割当てられているチヤンネルにトラ
ンケートチヤンネル指定信号が発生されるこ
とを防ぐためである。すなわち、電源投入当
初においては未だ割当てられていないチヤン
ネルにおいて必らずトランケートチヤンネル
指定信号TRが発生するようになつている。 Γ自動コード音用キーオン信号発生回路２２ （自動コード音用のキーオン信号KO₃の発
生） 自動ベース・コード演奏を選択している場
合にキーコーダ１１から供給されるコード音
発音タイミング信号CGは、第７図に示す自
動コード音用キーオン信号発生回路２２内の
遅延フリツプフロツプ１５８，１５９、イン
バータ１６０及びアンド回路１６１から成る
微分回路に加わり、48μs幅の微分パルスに整
形される。アンド回路１６１から出力される
この微分パルスは1/4分周用の２ビツトバイ
ナリカウンタ１６２のリセツト端子Ｒに加わ
り、該カウンタ１６２の内容を“00”にリセ
ツトする。カウンタ１６２の出力に“０”が
現われると、ナンド回路１６３の出力が
“１”となり、アンド回路１６４が動作可能
となる。アンド回路１６４の他の入力には第
４図のオア回路１２３を経てカウントパルス
Ｔが加えられており、このカウントパルスＴ
が１サイクル終了信号Ｙ４８の発生タイミン
グで該アンド回路１６４で選択される。アン
ド回路１６４の出力はカウンタ１６２の計数
入力端に加わる。コード音発音タイミング信
号CGによつてカウンタ１６２がリセツトさ
れたときから数えて、カウントパルスＴが３
個発生されると、カウンタ１６２の内容は
“11”となる。これによりナンド回路１６３
の出力が“０”となり、アンド回路１６４が
不動作となる。従つて、カウンタ１６２にお
いてカウントパルスＴはそれ以上計数されな
い。こうして、ナンド回路１６３の出力は、
コード音発音タイミング信号CGが発生した
ときから数えて、カウントパルスＴの約３周
期分の時間の間だけ“１”となる。このナン
ド回路１６３の出力“１”はアンド回路１６
５を介して自動コード音用キーオン信号KO₃
として出力される。カウントパルスＴの周期
は約1500μsであるから、キーオン信号KO₃の
発生幅は約4.5ｍｓ（1.5ｍｓ×３）である。
アンド回路１６５の他の入力には下鍵盤押鍵
記憶信号LKMが加わつており、下鍵盤で何
らかの鍵が押されている場合もしくはコード
音に関するキーコードN₁〜B₃が定期的にキ
ーコーダ１１から供給されている場合に、該
信号LKMが持続的に“１”となつてアンド
回路１６５を動作可能にする。これは、コー
ド音は下鍵盤音として処理されるようになつ
ているためである。 下鍵盤押鍵記憶信号LKMは、キーオンメ
モリ４６（第６図）から時分割的に出力され
るキーオン信号KOのうち下鍵盤専用チヤン
ネルに対応するものを選択して記憶すること
により得ることができる。第７図のアンド回
路１６７には下鍵盤専用チヤンネル信号
YLKが加わつており、下鍵盤専用チヤンネ
ル時間（第３図Ｃ）においてのみ動作可能と
なる。このアンド回路１６７の他の入力には
キーオン信号KOが加わるようになつてお
り、下鍵盤に関するキーオン信号KOだけが
このアンド回路１６７で選択され、オア回路
１６８を介して遅延フリツプフロツプ１６９
に加わる。遅延フリツプフロツプ１６９の出
力はアンド回路１７０を介して自己保持され
る。アンド回路１７０はノア回路１７１の出
力“０”によつて不動作となる。ノア回路１
７１にはイニシヤルクリア信号IC及び最終
チヤンネル信号C₁₆が加つている。最終チヤ
ンネル信号C₁₆は第４図のアンド回路２５か
ら出力される信号であり、時分割タイムスロ
ツト列の最終チヤンネル時間すなわち第16チ
ヤンネルのタイムスロツト（第３図ａ参照）
に同期して繰返し発生される。従つて、最終
チヤンネル信号C₁₆が発生する第16チヤンネ
ル時間においてアンド回路１７０が不動作と
なり、遅延フリツプフロツプ１６９の自己保
持が解除される。 遅延フリツプフロツプ１６９の出力はアン
ド回路１７２に加えられており、このアンド
回路１７２は前記最終チヤンネル信号C₁₆に
よつて動作可能とされる。従つて、遅延フリ
ツプフロツプ１６９の記憶は、自己保持解除
の直前にアンド回路１７２及びオア回路１７
３を経由して遅延フリツプフロツプ１７４に
読み込まれる。遅延フリツプフロツプ１７４
の出力はアンド回路１７５及びオア回路１７
３を介して自己保持される。アンド回路１７
５はノア回路１７１の出力“０”によつて不
動作にされる。従つて、最終チヤンネル信号
C₁₆が発生する第16チヤンネル時間毎に遅延
フリツプフロツプ１７４の自己保持が解除さ
れる。第16チヤンネルのタイムスロツトにお
いて遅延フリツプフロツプ１６９から信号
“１”が与えられていれば、再び遅延フリツ
プフロツプ１７４に記憶され、次の最終チヤ
ンネル信号C₁₆が発生するまで自己保持され
る。従つて、下鍵盤で何らかの鍵が押されて
いれば（すなわち下鍵盤専用チヤンネルに何
らかの音が割当てられていれば）、遅延フリ
ツプフロツプ１７４の出力は直流的に“１”
となる。この遅延フリツプフロツプ１７４の
出力“１”が下鍵盤押鍵記憶信号LKMとし
て利用される。 Γ自動アルペジオ回路２３ 自動アルペジオ回路２３は、前述のキーコ
ーダ１１から送出される自動アルペジオ選択
信号ARPにもとずき動作するもので、キー
コード記憶回路１７の各チヤンネルに記憶さ
れているキーコードN₁ ^*〜B₃ ^*のうち特定の
鍵盤（例えば下鍵盤）で押鍵されている複数
の鍵に対応したキーコードN₁ ^*〜B₃ ^*（シフト
レジスタ２６の第２、第５、第８、第９、第
11、第12及び第15ステージに記憶されてい
る）を音高順にアルペジオ音発音タイミング
にしたがつて順次１つづつ選択する。選択さ
れたキーコードN₁ ^*〜B₃ ^*は自動アルペジオ
選択信号ARPが生じている期間（48μs）に
自動アルペジオ音キーコードAN₁〜AB₂と
してキーコード記憶回路１７に送出し、該回
路１７のアルペジオ用専用チヤンネル（第14
チヤンネル）に記憶させる。さらに、この自
動アルペジオ回路２３は下鍵盤に関する記憶
キーコードN₁ ^*〜B₃ ^*を一通り選択し終ると
（下鍵盤で押圧された鍵の音を一通り発音し
終ると）、再び前述の記憶キーコードＮ１^*〜
B₃ ^*の選択動作を行なう。この場合には選択
されたキーコードN₁ ^*〜B₃ ^*に対応して発音
されるアルペジオ音の音高を前回より１オク
ターブ上昇（または下降）させるように該キ
ーコードN₁ ^*〜B₃ ^*のオクターブコードB₁ ^*
〜B₃ ^*を変更してアルペジオ音キーコード
AN₁〜AB₂を送出する。このような動作を
数回繰り返えすことにより下鍵盤における複
数鍵に応答して１音づつ所定間隔で順番にア
ルペジオ音が所定オクターブ音域にわたつて
繰返し発音されるような制御が行なわれる。
尚、この自動アルペジオ回路２３の詳細説明
は省略する。 Γ楽音制御信号発生回路１２８ 第７図に示す楽音制御信号発生回路１２８
において、遅延フリツプフロツプ１７６と１
７７、及び１７８と１７９は前記遅延フリツ
プフロツプ１６９及び１７４と同様の記憶動
作を行なうよう制御される。ただし、遅延フ
リツプフロツプ１７６にキーオン信号KOを
読み込ませるためのアンド回路１８０には上
鍵盤専用チヤンネル信号YUKが加わつてお
り、上鍵盤に関するキーオン信号KOが直流
化されて遅延フリツプフロツプ１７７から出
力される。また、遅延フリツプフロツプ１７
８にキーオン信号KOを読み込ませるための
アンド回路１８１にはペダル鍵盤専用チヤン
ネル信号YPKが加わつており、ペダル鍵盤
に関するキーオン信号KOが直流化されて遅
延フリツプフロツプ１７９から出力される。
従つて、上鍵盤で何らかの鍵が押されていれ
ば遅延フリツプフロツプ１７７の出力は常に
“１”を保持しており、また、ペダル鍵盤で
何らかの鍵が押されていれば遅延フリツプフ
ロツプ１７９の出力も常に“１”を保持す
る。遅延フリツプフロツプ１７７の出力
“１”は上鍵盤楽音制御信号UR１として、
例えばデジタルトーンジエネレータ部１６か
ら出力される上鍵盤楽音信号の入力される電
圧制御形増幅器VCA（図示せず）に供給され
る。この上鍵盤楽音制御信号UR１によつ
て、上鍵盤で鍵が押圧されている間、該
VCAが駆動される。遅延フリツプフロツプ
１７９の出力はアンド回路１８２に加わり、
ペダル鍵盤で鍵が押されている間中、該アン
ド回路１８２が動作可能となる。 ２ビツトのバイナリカウンタ１８３，１８
４及び１８５は上鍵盤、下鍵盤、及びペダル
鍵盤に夫々対応して設けられており、第６図
のアンド回路６０，６１及び６２から出力さ
れる上鍵盤ニユーキーオンデータUN、下鍵
盤ニユーキーオンデータLN及びペダル鍵盤
ニユーキーオンデータPNが各カウンタ１８
３〜１８５のリセツト端子Ｒに夫々加えられ
る。これらのニユーキーオンデータUN，
LN，PNは新たな割当てを行なう場合に発
生されるロード信号LDと同じタイミングで
発生されるもので、概ね当該鍵盤において鍵
を押圧した瞬間に発生される。すなわち上鍵
盤（もしくは下鍵盤もしくはペダル鍵盤）で
新たに鍵が押圧されると、その鍵を割当てる
べきチヤンネル時間においてアンド回路６０
（もしくは６１もしくは６２）から１度だけ
上鍵盤ニユーキーオンデータUN（もしくは
下鍵盤ニユーキーオンデータLNもしくはペ
ダル鍵盤ニユーキーオンデータPN）が発生
される。これらのニユーキーオンデータUN
またはLNまたはPNがオア回路６４を経て
ロード信号LDとなる。 ニユーキーオンデータUNまたはLN，PN
によつてカウンタ１８３または１８４，１８
５がリセツトされると、このカウンタ１８３
または１８４，１８５の出力“00”を入力し
たナンド回路１８６または１８７，１８８の
出力が“１”となり、アンド回路１８９また
は１９０，１９１を動作可能にする。アンド
回路１８９〜１９１にはアンド回路１９２を
介してカウントパルスＴが加えられる。第４
図のオア回路１２３を経由して第７図のアン
ド回路１９２に加えられるカウントパルスＴ
は１サイクル終了信号Ｙ４８によつて1μs幅
に整形され、アンド回路１８９〜１９１を介
してカウンタ１８３〜１８５の計数入力端に
加えられる。カウントパルスＴが３個加えら
れると、カウンタ１８３または１８４，１８
５の計数値は“11”となり、ナンド回路１８
６または１８７，１８８が動作してその出力
が“０”となる。これにより、アンド回路１
８９または１９０，１９１が不動作となり、
もうそれ以上カウンタ１８３または１８４，
１８５の計数は行なわれない。従つて、ナン
ド回路１８６または１８７，１８８の出力
は、ニユーキーオンデータUNまたはLN，
PNによつてカウンタ１８３または１８４，
１８５がリセツトされたときから数えてカウ
ントパルスＴが３個与えられるまでの間だけ
“１”となり、それ以後は“０”となる。前
述の通り、カウントパルスＴの周期は約
1500μsであるから、ナンド回路１８６乃至１
８８の出力が“１”となる時間は約4.5ｍｓ
（1.5ｍｓ×３）である。上鍵盤（もしくは下
鍵盤もしくはペダル鍵盤）で別の鍵が新たに
押圧されるとニユーキーオンデータUNまた
はLN，PNによつてカウンタ１８３または
１８４，１８５がリセツトされるので、ナン
ド回路１８６または１８７，１８８の出力は
“１”に復帰し、再び計数が行なわれる。 かくして、新たに鍵が押圧される毎に、そ
の押し始めから約4.5ｍｓの間だけナンド回
路１８６または１８７，１８８の出力が
“１”となる。これらナンド回路１８６，１
８７の出力“１”が上鍵盤または下鍵盤に関
するアタツク性楽音制御信号UR₂，LR₂とし
て、例えばハープシコード、ギター等の特殊
音色形成回路部（図示せず）に供給され該回
路を駆動する。また、これら制御信号UR₂，
LR₂は楽音信号に各種効果を付与する効果回
路（例えば、デイレイビブラート回路）に供
給され、該回路を駆動して楽音信号に効果を
付与するために使用される。ナンド回路１８
８の出力はアンド回路１８２に加わり、該ア
ンド回路１８２からペダル鍵盤に関連する楽
音制御信号PR１が出力される。 ところで、カウンタ１６２，１８３，１８
４及び１８５のセツト端子Ｓにはイニシヤル
クリア信号ICが加えられるようになつてお
り、電源投入時に各カウンタ１６２，１８３
〜１８５の内容を“11”にセツトしてナンド
回路１６３，１８６〜１８８の出力を“０”
にして、計数動作が行なわれないようにして
いる。 以上が発音割当て回路部１３の詳細であ
る。上述のような割当て動作の結果、上鍵盤
で押圧された鍵の発音は第３、第４、第６、
第７、第10、第13または第16チヤンネルのい
ずれかに割当てられ、下鍵盤で押圧された鍵
もしくは自動コード音の発音は第２、第５、
第８、第９、第11、第12、または第15チヤン
ネルのいずれかに割当てられ、ペダル鍵盤で
押圧された鍵もしくは自動ベース音の発音は
第１チヤンネルに割当てられ、自動アルペジ
オ音の発音は第14チヤンネルに割当てられ
る。各チヤンネルに割当てられた音のキーコ
ードN₁ ^*〜B₃ ^*は夫々のチヤンネル時間（第
３図ａ〜ｅ参照）に同期してキーコード記憶
回路１７（第５図）から時分割的に出力さ
れ、データ多重回路１４に加わる。また、第
１キーオン信号KO₁及び第２キーオン信号
KO₂も各チヤンネル別に時分割的に発生さ
れ、割当て制御部１９（第６図）からデータ
多重回路１４に供給される。 データ多重回路１４の説明 第５図のデータ多重回路１４において、キー
コードN₁ ^*〜B₃ ^*及びキーオン信号KO₁，KO₂
などチヤンネル別に時分割的に発音割当て回路
部１３から供給されるキー情報を多重化するた
めに多重化制御信号BOが使用される。また、
キーコーダ１１から供給されるエンベロープコ
ントロール信号EC、ダンパー信号DU、自動ベ
ース・コード選択信号ABC、スローロツク選
択信号SRなどの制御情報類及び自動コード音
用キーオン信号KO₃の多重化を制御するために
タイミングパルスY₃₀，Y₃₁，Y₃₃，Y₃₄，Y₃₆が
使用される。 多重化制御信号BOは第３図ｎに示すよう
に、1μsのパルス幅をもつ、3μs周期のパルス信
号である。第３図ｎによれば、多重化制御信号
BOは、第１処理期間Ｈ１において第３、第
６、第９、第12、第15チヤンネル時間に同期し
て発生し、第２処理期間Ｈ２においては第２、
第５、第８、第11、第14チヤンネル時間に同期
して発生し、第３処理期間Ｈ３においては第
１、第４、第７、第10、第13、第16チヤンネル
時間に同期して発生する。この多重化制御信号
BOは第４図に示すタイミング信号発生回路１
５のオア回路１９９から発生される。第４図の
デコーダ３０から出力される第１処理期間信号
Ｈ１によつてアンド回路１９３が動作可能とな
り、このアンド回路１９３の他の入力にはオア
回路１９４を経てシフトレジスタ２６の第３、
第６、第９、第12、及び第15ステージの出力が
加わる。アンド回路１９５には第２処理期間信
号Ｈ２が加わつており、更に、オア回路１９６
を介してシフトレジスタ２６の第２、第５、第
８、第11、及び第14ステージの出力が加わる。
また、アンド回路１９７には第３処理期間信号
Ｈ３が加わり、更に、オア回路１９８を介して
シフトレジスタ２６の第１、第４、第７、第
10、第13及び第16ステージの出力が加わる。ア
ンド回路１９３，１９５、及び１９７の出力は
オア回路１９９でまとめられ、多重化制御信号
BOとして出力される。かくして、多重化制御
信号BOは第３図ｎに示すように１処理サイク
ルの間に全チヤンネルに対応して発生される。 データ多重回路１４においては、１つのチヤ
ンネルに関するキー情報類及び制御情報類を３
回に分けて送出する。１回のデータ送出時間を
１ビツトタイム（1μs）とすると、１チヤンネ
ル分のキー情報類及び制御情報類を送出するた
めに要する時間は３ビツトタイム（3μs）であ
る。そのため、多重化制御信号BOの発生周期
が３ビツトタイム（3μs）となつている。デー
タ多重回路１４において、この多重化制御信号
BOは３ビツトタイム内で１ビツトタイムづつ
順次ずらされ、３通りに使い分けられるように
なつている。すなわち、多重化制御信号BOを
２個の遅延フリツプフロツプ２０１及び２０６
によつて順次遅延し、該信号BOを１ビツトタ
イム遅延した信号BO₁及び２ビツトタイム遅延
した信号BO₂を得て、これら３つの信号BO，
BO₁，BO₂によつて１チヤンネル分のキー情報
類を分割して順次選択する。これら３つの信号
BO，BO₁，BO₂の発生タイミングを拡大して
第８図ａ，ｂ，ｃに示す。 遅延されていない多重化制御信号BOはアン
ド回路２００に加えられ、第６図のアンド回路
１１４から該アンド回路２００に加えられる第
２キーオン信号KO₂を選択するために使用され
る。１ビツトタイム遅延された信号BO₁は遅延
フリツプフロツプ２０１からアンド回路２０２
〜２０４及び２０５に加えられ、ブロツクコー
ドB₁ ^*〜B₃ ^*及び第１キーオン信号KO₁を選択
するために使用される。２ビツトタイム遅延さ
れた信号BO₂はアンド回路２０７〜２１０に加
えられ、ノートコードN₁ ^*〜N₄ ^*を選択するた
めに使用される。これらの多重化制御信号
BO，BO₁，BO₂によつて同一チヤンネルのキ
ー情報類KO₂，B₁ ^*〜B₃ ^*，KO₁，N₁ ^*〜N₄ ^*を
選択するようにしている。そのため、キーコー
ド記憶回路１７から出力されたブロツクコード
B₁ ^*〜B₃ ^*は遅延フリツプフロツプ２１５〜２
１７で夫々１ビツトタイム遅延された後アンド
回路２０２〜２０４に加えられ、第６図のアン
ド回路１１３から出力された第１キーオン信号
KO₁は遅延フリツプフロツプ２１８で１ビツト
タイム遅延された後アンド回路２０５に加えら
れる。また、キーコード記憶回路１７から出力
されたノートコードN₁ ^*〜N₄ ^*は、遅延フリツ
プフロツプ２１９〜２２２及び２２３〜２２６
で夫々２ビツトタイム遅延された後アンド回路
２７０〜２１０に加えられる。 その結果、多重化制御信号BOが発生した或
るチヤンネル時間においてキーコード記憶回路
１７から出力されるキーコードN₁ ^*〜N₄ ^*，
B₁ ^*〜B₃ ^*及びアンド回路１１３，１１４から
出力されるキーオン信号KO₁，KO₂が３ビツト
タイムの間に１ビツトタイムづつ時間をずらし
て３回に分けて順次選択される。こうして時分
割で選択されたキー情報類N₁ ^*〜N₄ ^*，B₁ ^*〜
B₃ ^*，KO₁，KO₂（合計９ビツトのデータ）は
オア回路２１１〜２１４でまとめられ、４ビツ
トのデータKC₁〜KC₄としてチヤンネルプロセ
ツサ１２から出力される。詳しくは、多重化制
御信号BOによつてアンド回路２００で選択さ
れた第２キーオン信号KO₂がオア回路２１４を
経てデータKC₄として出力され、信号BO₁によ
つてアンド回路２０２〜２０４及び２０５で選
択されたブロツクコードB₁ ^*〜B₃ ^*及び第１キ
ーオン信号KO₁がオア回路２１１〜２１４を経
てデータKC₁〜KC₄として出力され、信号BO₂
によつてアンド回路２０７〜２１０で選択され
たノートコードN₁ ^*〜N₄ ^*がオア回路２１１〜
２１４を経てデータKC₁〜KC₄として出力され
る。このチヤンネルプロセツサ１２の出力デー
タKC₁〜KC₄の状態を第８図ｄに示す。第８図
ｅはデータKC₁〜KC₄の形でチヤンネルプロセ
ツサ１２から出力されているキー情報類N₁ ^*〜
N₄ ^*，B₁ ^*〜B₃ ^*，KO₁，KO₂のチヤンネルを示
したもので、第３チヤンネルに関する時間帯に
対応して示したデータKC₁〜KC₄の状態が典型
例である。この典型例によれば、既に説明して
きたことから明らかなように、第２キーオン信
号KO₂（最初の送出タイミング）、ブロツクコー
ドB₁ ^*〜B₃ ^*及び第１キーオン信号KO₁（２回目
の送出タイミング）、ノートコードN₁ ^*〜N₄ ^*
（最後の送出タイミング）、という順で時分割多
重化されている。 遅延された多重化制御信号BO₁及びBO₂が発
生しているときに発音割当て回路部１３から出
力されるキー情報類N₁ ^*〜B₃ ^*，KO₁，KO₂は
データ多重回路１４において利用されない。そ
れらの利用されなかつたキー情報類N₁ ^*〜B₃ ^*，
KO₁，KO₂は、当該チヤンネル時間において多
重化制御信号BOが発生したときにデータ多重
回路１４で利用される（多重化して送出され
る）。例えば、第１処理期間Ｈ１の第４チヤン
ネル時間及び第５チヤンネル時間（第３図参
照）において発音割当て回路部１３から出力さ
れたキー情報類N₁ ^*〜B₃ ^*，KO₁，KO₂は、そ
の時間帯においてはデータ多重回路１４におい
て第３チヤンネルに関する多重処理が行なわれ
ているため、データ多重回路１４において利用
されない。何故なら、アンド回路２００，２０
５〜２０５，２０７〜２１０がこれら第４及び
第５チヤンネルのキー情報類N₁ ^*〜B₃ ^*，KO₁，
KO₂を選択し得るように動作しないからであ
る。しかし、第３図ｎに示すように、第２処理
期間の第５チヤンネル時間及び第３処理期間の
第４チヤンネル時間において多重化制御信号
BOが発生するので、その際にこれら第４及び
第５チヤンネルのキー情報類の時分割多重処理
が行なわれる。第３図Ｏは、多重化制御信号
BOにもとずいてデータ多重回路１４において
実行される各チヤンネルのキー情報類の時分割
処理時間帯を示したもので、数字は処理チヤン
ネル名を表わしている。第８図ｅは第３図Ｏの
一部を拡大して示したものである。説明の便宜
上、第８図においては、第６チヤンネルから第
11チヤンネルに至る時分割処理時間帯及び第７
チヤンネルから第16チヤンネルに至る時分割処
理時間帯（第３図Ｏ参照）を省略してあるが、
これら省略した時分割処理時間帯におけるデー
タKC₁〜KC₄の状態は第８図ｄに示した第３チ
ヤンネルに関する状態と同じである。 第１処理期間から第３処理期間に至る１処理
サイクルにおいて多重化制御信号BOはすべて
のチヤンネル時間に関して夫々１回づつ発生さ
れる（第３図ｎ参照）。従つて、１処理サイク
ル（48μs）の間には、すべてのチヤンネルに関
する時分割多重処理がデータ多重回路１４にお
いて遂行される。すなわち、１チヤンネルに関
して３ビツトタイム（3μs）の処理時間を要す
るので、16チヤンネルでは丁度48ビツトタイム
（48μs）の処理時間が有ればよい。尚、第３図
Ｏに示す各チヤンネルの時分割処理時間帯は、
該チヤンネルに割当てられた鍵もしくは楽音の
キー情報類N₁ ^*〜B₃ ^*，KO₁，KO₂をチヤンネ
ルプロセツサ１２からデジタルトーンジエネレ
ータ部１６に向けて送出する時間帯にほかなら
ない。この送出時間帯は、第３図ａに示す発音
割当て回路部１３内の時分割チヤンネル時間と
は全く異るものとなつている。 ところで、第２キーオン信号KO₂がデータ
KC₄として送出されるタイミングにおいては、
データKC₁〜KC₃は使用されていない。また、
ペダル鍵盤ではブロツクコードは２ビツト
（B₁ ^*、B₂ ^*）だけであり（第２表参照）、３ビ
ツト目のB₃ ^*は発生されない。またアタツク性
の第２キーオン信号KO₂もペダル鍵盤音では使
用されない（第６図のナンド回路１２６参照）。
従つて、ペダル鍵盤の専用チヤンネルである第
１チヤンネルに割当てられたキー情報類を送出
する場合に、最初の送出タイミングではデータ
KC₁〜KC₄がすべて使用されず、次の送出タイ
ミングではデータKC₃（ビツトB₃ ^*に対応）が
使用されない。また、自動アルペジオ音におい
てもブロツクコードの３ビツト目B₃ ^*は発生さ
れず、第１及び第２キーオン信号KO₁，KO₂は
使用されないようになつている。従つて、自動
アルペジオ音の専用チヤンネルである第14チヤ
ンネルに割当てられたキー情報類を送出する場
合に、最初のタイミングではデータKC₄がすべ
て使用されず、次のタイミングではデータKC₃
及びKC₄が使用されない。 以上のような各チヤンネルのキー情報類の時
分割多重送出のために使用されないタイミング
を利用して、エンベロープコントロール信号
ECやダンパ信号DUなどその他の制御情報類の
時分割多重送出が行なわれる。 アンド回路２２７及び２２８（第５図）にお
いて自動コード音用キーオン信号KO₃及び自動
ベース・コード選択信号ABCを選択するため
に使用されるタイミングパルスY₃₀は、第１処
理期間の第１チヤンネル時間から数えて30ビツ
トタイム目（すなわち第２処理期間の第14チヤ
ンネル時間）において第４図のアンド回路２２
９から発生されるパルスである（第３図ｐ参
照）。このタイミングパルスY₃₀が発生すると
き、データ多重回路１４においては自動アルペ
ジオ専用の第14チヤンネルのキー情報類の時分
割多重化のための最初のタイミングとなつてい
る。しかし前述のように第２キーオン信号KO₂
は自動アルペジオのために使用されないものと
するので、タイミングパルスY₃₀をインバータ
２３０で反転し、該インバータ２３０の出力
“０”をアンド回路２００に加えて該アンド回
路２００を不動作にする。これにより、アンド
回路２００から第２キーオン信号KO₂は出力さ
れない。それに代わつて、タイミングパルス
Y₃₀によつてアンド回路２２７及び２２８を動
作可能にし、第７図のアンド回路１６５からア
ンド回路２２７に加えられる自動コード音用キ
ーオン信号KO₃を選択してオア回路２１４に加
えると共に、アンド回路２２８に加えられる自
動ベース・コード選択信号ABCを選択してオ
ア回路２１３に加えるようにしている。これに
より、第14チヤンネルのための時分割処理時間
帯の最初のタイミング（パルスY₃₀の発生タイ
ミング）においてデータKC₃として信号ABC
を送出し、データKC₄としてキーオン信号KO₃
を送出する（第８図ｄ参照）。 タイミングパルスY₃₁は、タイミングパルス
Y₃₀の次のチヤンネル時間すなわち第２処理期
間の第15チヤンネル時間において第４図のアン
ド回路２３１を介して発生されるもので（第３
図ｐ参照）第５図のアンド回路２３２に加わ
る。該アンド回路２３２の他の入力に加わつて
いるスローロツク選択信号SRはタイミングパ
ルスY₃₁のタイミングで選択され、オア回路２
１４に加えられ、データKC₄として出力され
る。タイミングパルスY₃₁が発生するのは、ア
ルペジオ専用チヤンネルのデータを送出するた
めの２番目のタイミングである。通常の送出に
おいてはこの２番目のタイミングでは、データ
KC₄のラインに第１キーオン信号KO₁が送出さ
れることは前述した通りである。しかし、自動
アルペジオにおいては第１キーオン信号KO₁を
使用しないものとしたので、タイミングパルス
Y₃₁をインバータ２３３（第５図）で反転して
アンド回路２０５に加え、第１キーオン信号
KO₁を選択するためのアンド回路２０５を不動
作にする。従つて、タイミングパルスY₃₁の発
生タイミングでは、第１キーオン信号KO₁では
なくスローロツク選択信号SRがデータKC₄と
して送出される。また、２番目の送出タイミン
グではブロツクコードB₁ ^*〜B₃ ^*がデータKC₁
〜KC₃として送出されるが、自動アルペジオ用
のブロツクコードは２ビツト（AB₁、AB₂）だ
けであるので、ビツトB₃ ^*に対応するデータ
KC₃のラインに信号は現われない。従つて、ア
ルペジオ専用チヤンネル（第14チヤンネル）の
データの２番目の送出タイミングにおいては第
８図ｄに示すように、データKC₁，KC₂として
ブロツクコードB₁ ^*，B₂ ^*が、データKC₄とし
てスローロツク選択信号SRが送出される。 タイミングパルスY₃₃は、第３処理期間H₃の
第１チヤンネル時間において第４図のアンド回
路２３４を介して発生される（第３図ｐ参照）。
このとき、多重化制御信号BOも発生し（第３
図ｎ）、第１チヤンネルすなわちペダル鍵盤専
用チヤンネルのデータを送出するための最初の
タイミングとなる。しかし、ペダル鍵盤音に関
しては第２キーオン信号KO₂を使用しないもの
とするので、この最初のタイミングパルスY₃₃
のタイミング）において第２キーオン信号KO₂
を送出する必要がない。そこで、このペダル鍵
盤専用チヤンネルに関する時分割処理時間帯の
最初のタイミングを、基準データ送出のために
利用するようにしている。すなわち、タイミン
グパルスY₃₃をオア回路２１１〜２１４に加
え、データKC₁〜KC₄をすべて“１”にする
（第８図ｄ参照）。このようにデータKC₁〜KC₄
の内容が“1111”となつたものが基準データで
ある。この基準データ“1111”は、データ多重
回路１４において時分割多量化された各種デー
タ類の所在タイミングを判別するための基準タ
イミングを示す情報としてデジタルトーンジエ
ネレータ部１６において利用される。 前記第１表及び第２表から判かるように、ノ
ートコードN₁〜N₄，N₁ ^*〜N₄ ^*には、“1111”
という内容を使用しない（少くともキーコード
記憶回路１７に記憶する段階では使用しない）
ことになつており、またブロツクコードB₁〜
B₃，B₁ ^*〜B₃ ^*にも“111”という内容を使用し
ないようになつている。従つて、基準データ
“1111”が他のキー情報類もしくは制御情報類
と混同されることはない。 タイミングパルスY₃₄はタイミングパルス
Y₃₃の１ビツトタイム後に発生されるもので
（第３図ｐ参照）、第４図のアンド回路２３５を
介して発生される。このタイミングパルスY₃₄
は第５図のアンド回路２３６に加わり、該アン
ド回路２３６の他の入力に加わつているダンパ
信号DUを選択してオア回路２１３に加える。
また、タイミングパルスY₃₄はインバータ２３
７で反転されてアンド回路２０４に加わり、該
アンド回路２０４を不動作にする。従つて、ブ
ロツクコードの３ビツト目のデータB₃ ^*が阻止
され、ダンパ信号DUがデータKC₃として出力
される。このときアンド回路２０２〜２０４に
与えられるブロツクコードB₁ ^*〜B₃ ^*はペダル
鍵盤のものであるため、３ビツト目のデータ
B₃ ^*は不要である（第２表参照）。従つて、ペ
ダル鍵盤専用チヤンネル（第１チヤンネル）に
関する２番目のタイミングにおいては第８図ｄ
に示すように、データKC₁〜KC₄として、B₁ ^*，
B₂ ^*，DU，KO₁が夫々送出される。 タイミングパルスY₃₆は、第３図ｐに示すよ
うに第３処理期間H₃の第４チヤンネル時間に
おいて第４図のアンド回路２３８から発生さ
れ、第５図のアンド回路２３９に加わる。該ア
ンド回路２３９の他の入力にはエンベロープコ
ントロール信号ECが加わつており、タイミン
グパルスY₃₆のタイミングで選択された該エン
ベロープコントロール信号ECはオア回路２１
３を経てデータKC₃として送出される。タイミ
ングパルスY₃₆の発生時には多重化制御信号
BOも発生し（第３図参照）、第４チヤンネル
に割当てられたデータの最初の送出タイミング
となつている。従つて、データKC₃として送出
すべきキー情報類はなく、エンベロープコント
ロール信号ECがそのタイムスロツトに割当て
られる。かくして、第４チヤンネルに関する時
分割処理時間帯の最初のタイミングにおいて
は、第８図ｄに示すようにデータKC₃，KC₄と
して信号EC，KO₂が送出される。 制御情報類ABC，SR，DU，EC，KO₃及び
基準データ“1111”の送出は第８図に示したよ
うに第14チヤンネル（アルペジオ専用チヤンネ
ル）、第１チヤンネル（ペダル鍵盤専用チヤン
ネル）、及び第４チヤンネルの時分割処理時間
帯（第３図Ｏ及び第８図ｅ参照）でのみ行なわ
れる。以後順次実行される第７、第10、第13、
第16チヤンネルの時分割処理時間帯、及び更に
繰返し順次実行される第３、第６、第９、第
12、第15、第２、第５、第８、第11チヤンネル
の時分割処理時間帯においては第８図の第３チ
ヤンネルの時間帯に示したようにキー情報類
KO₂，B₁ ^*〜B₃ ^*、KO₁，N₁ ^*〜N₄ ^*だけが時分
割的に送出される。こうして、第３図Ｏに示す
順序で各チヤンネルに割当てられたキー情報類
の時分割送出及び制御情報類の時分割送出が繰
返し実行される。その繰返し周期は１処理サイ
クルに相当する48usである。 データ多重回路１４から出力される多重化さ
れたデータKC₁〜KC₄のタイムスロツトは合計
48であり、基準データ“1111”が発生するタイ
ムスロツトを１として各タイムスロツト１〜４
８におけるデータKC₁〜KC₄の状態を第９図に
示す。今までの説明及び第３図及び第８図から
データKC₁〜KC₄の状態は容易に予測できる
が、念のためすべて列挙して第９図に示した。
第９図においては簡単化のため、ノートコード
N₁ ^*〜N₄ ^*、ブロツクコードB₁ ^*〜B₃ ^*の「＊」
記号を省略して示した。第９図において「Ｕ」
は上鍵盤、「Ｌ」は下鍵盤、「Ｐ」はペダル鍵
盤、「ARP」は自動アルペジオ、の音が割当て
られるチヤンネルであることを示す。尚、第５
図には特に図示していないが、回路動作のテス
トを行なう場合にエンベロープコントロール信
号ECを送出するのと同じタイミングにおいて
（第９図のタイムスロツト４において）、データ
KC₂のラインにテスト信号TESTを送出するよ
うになつている。このテスト信号TESTは、電
子楽器の通常動作時には発生されず、回路動作
テストを行なう場合にのみ発生される。 デジタルトーンジエネレータ部１１の説明 （デジタルトーンジエネレータ部１６における
時分割多重データの分析） ４ビツトのデータKC₁〜KC₄の形に時分割多
重化されたキー情報類及び制御情報類は、チヤ
ンネルプロセツサ１２の出力としてデータ多重
回路１４からデジタルトーンジエネレータ部１
６に供給される。 第１０図はデジタルトーンジエネレータ部１
６の概略を示すもので、多重データ分析回路２
４０はデータ多重回路１４から送出されたデー
タKC₁〜KC₄からキー情報類N₁ ^*〜N₄ ^*，B₁ ^*〜
B₃ ^*，KO₁，KO₂及び制御情報類ABC，SR，
EC，DU，KO₃を各別に取り出す。トーンジエ
ネレータ主要部２４１においては、各チヤンネ
ルに対応する16個のトーンジエネレータ２４２
〜２５７が夫々設けられている。更に、トーン
ジエネレータ主要部２４１においては、多重デ
ータ分析回路２４０で得た各チヤンネルのキー
情報類N₁ ^*〜N₄ ^*，B₁ ^*〜B₃ ^*，KO₁，KO₂を当
該チヤンネルに対応するトーンジエネレータ２
４２〜２５７に夫々振分けるためのシフトレジ
スタ２５８〜２７３及びラツチ回路２７４〜２
８９，２９０〜３０５を具えている。要する
に、多重データ分析回路２４０においては１つ
のチヤンネルに関する時分割処理時間帯（３ビ
ツトタイム）において時分割多重化されている
データを夫々各別に取り出し、この多重データ
分析回路２４０で得たデータは各チヤンネルの
ものが時分割多重化されているので、これをト
ーンジエネレータ主要部２４１において各チヤ
ンネル別に振分けてスタテイツク化する。この
ような、時分割多重データの分析、振分けのタ
イミングを制御するために基準データ“1111”
が利用される。 第１１図は多重データ分析回路２４０の詳細
例を示す図で、データ多重回路１４から与えら
れるデータKC₁〜KC₄をアンド回路３０６に加
え、基準データ“1111”が送出されるタイミン
グ（基準タイミング、第９図のタイムスロツト
１）をまず検出する。基準データの送出タイミ
ングにおいて、アンド回路３０６の出力が
“１”となる。基準データにもとづいてアンド
回路３０６から出力される信号“１”を基準パ
ルスSPということにする（第１２図ａ参照）。
基準パルスSPはシフトレジスタ３０７に読み
込まれると共にオア回路３０８を介してシフト
レジスタ３０９に読み込まれる。１ビツトタイ
ム後にシフトレジスタ３０７の１ステージ目か
ら出力される基準パルスSPはラツチ回路３１
０のストローブ端子ｓに加わり、該ラツチ回路
３１０のデータ入力に加わるデータKC₃を読み
込む。基準データの次の送出タイミング（第９
図のタイムスロツト２）ではデータKC₃として
ダンパ信号DUが送出されているので、ラツチ
回路３１０にはダンパ信号DUが記憶される。
この記憶は次にダンパ信号DUがデータKC₃と
して送出されるタイミングまで保持される。シ
フトレジスタ３０７の３ステージ目からは基準
パルスSPを３ビツトタイム遅延したパルスSP₂
が得られる（第１２図ｂ）。このパルスSP₂は
ラツチ回路３１１のストローブ端子Ｓに加わ
り、入力データを読み込ませる。２ビツトのラ
ツチ回路３１１にはデータKC₂及びKC₃が入力
されており、第９図に示すタイムスロツト４の
ときに該データKC₂，KC₃として送出されるテ
スト信号TEST及びエンベロープコントロール
信号ECがパルスSP₂にもとづいてラツチされ
る。 ２ステージのシフトレジスタ３０９は、両ス
テージの出力をノア回路３１２、オア回路３０
８を介して入力側に帰還している。シフトレジ
スタ３０９の１ステージ目からはまず基準パル
スSPを１ビツトタイム遅延した信号が出力さ
れる。このときノア回路３１２の出力は“０”
である。次にシフトレジスタ３０９の１ステー
ジ目の信号“１”は２ステージ目に移行する。
このときもノア回路３１２の出力は“０”であ
る。そして、基準パルスSPの発生タイミング
から３ビツトタイム目（第９図のタイムスロツ
ト４）にシフトレジスタ３０９の両ステージの
出力は共に“０”になり、ノア回路３１２の出
力が“１”となる。これにより、シフトレジス
タ３０９の１ステージ目に信号“１”が読み込
まれ、基準パルスSPの発生タイミングから４
ビツトタイム目に１ステージ目の出力が“１”
となる。このように、シフトレジスタ３０９の
各ステージには３ビツトタイム毎に信号“１”
が入る（第１２図ｃ参照）。基準パルスSPは時
分割処理時間帯（３ビツトタイム）の最初の送
出タイミングで発生するので、シフトレジスタ
３０９の１ステージ目の出力BO₁ ^*は２番目の
送出タイミングに対応して発生し、２ステージ
目の出力BO₂ ^*は最後の送出タイミングに対応
して発生する。従つて、シフトレジスタ３０９
の両ステージの出力信号BO₁ ^*，BO₂ ^*は、第８
図ｂ，ｃに示した信号BO₁，BO₂の発生タイミ
ングに夫々同期して繰返し（３ビツトタイム毎
に）“１”となる（第１２図ｄ，ｅ参照）。 信号BO₁ ^*はラツチ回路３１３のストローブ
端子Ｓに加わり、２番目の送出タイミングで送
出されるデータ類（主としてブロツクコード
B₁ ^*〜B₃ ^*及び第１キーオン信号KO₁）を該ラ
ツチ回路３１３に記憶させる働きをする。他
方、信号BO₂ ^*はラツチ回路３１４のストロー
ブ端子Ｓに加わり、最後の送出タイミングで送
出されるノートコードN₁ ^*〜N₄ ^*を該ラツチ回
路３１４に記憶させる働きをする。 ラツチ回路３１３は５ビツトラツチ位置を有
し、ブロツクコードB₁ ^*，B₂ ^*、自動ベースコ
ード選択信号ABC、第１キーオン信号KO₁、
第２キーオン信号KO₂を夫々ラツチするように
なつている。また、スローロツク選択信号SR
は第１キーオン信号KO₁と同じ位置にラツチさ
れ、自動コード音用キーオン信号KO₃は第２キ
ーオン信号KO₂と同じ位置にラツチされるよう
になつている。ブロツクコードB₁ ^*〜B₃ ^*の３
ビツト目のデータB₃ ^*はラツチ回路３１３にラ
ツチされないようになつているがこれはデジタ
ルトーンジエネレータ部１６において上鍵盤の
C₃音と下鍵盤のC₂音は発生しないようにした
ためである。すなわち前記第２表から明らかな
ようにブロツクコードB₁ ^*〜Ｂ３^*が“000”の
音は上鍵盤及び下鍵盤においてはこれらの１音
（C₃、C₂）しかない。そこで、これらの音
（C₃、C₂）をキヤンセルして上鍵盤の音域を
C₃#〜C₇の範囲にし、下鍵盤の音域をC₂#〜
C₆音の範囲にしている。このようにすればブ
ロツクコードのビツトB₃ ^*は不要であり、ビツ
トB₁ ^*とB₂ ^*の内容によつて上鍵盤、下鍵盤、
ペダル鍵盤、自動アルペジオ音のすべてのオク
ターブの判別ができる。これを第３表に示す。
従つて、ラツチ回路３１３ではビツトB₃ ^*のデ
ータをラツチしないのである。ビツトB₃ ^*も使
用する場合はラツチ回路３１３のラツチ位置を
１個増せばよい。

【表】 ラツチ回路３１３のラツチ位置３１３−１，
３１３−２にはデータKC₁及びKC₂が夫々入力
される。信号BO₁ ^*によつて２番目の送出タイ
ミングのデータKC₁，KC₂がラツチされるの
で、ラツチ位置３１３−１にはブロツクコード
のビツトB₁ ^*がラツチされ、ラツチ位置３１３
−２にはビツトB₂ ^*がラツチされる。ラツチ回
路３１３のラツチ位置３１３−３には遅延フリ
ツプフロツプ３１５を介してデータKC₃が入力
される。このラツチ位置３１３−３には自動ベ
ース・コード選択信号ABCをラツチするよう
になつている。しかし、自動ベース・コード選
択信号ABCは１番目の送出タイミング（第９
図のタイムスロツト４６参照）で送出されるの
で、そのままでは信号BO₁ ^*の発生タイミング
と一致しない。そのため、データKC₃を遅延フ
リツプフロツプ３１５で１ビツトタイム遅延
し、自動ベース・コード選択信号ABCと信号
BO₁ ^*のタイミングを一致させるようにしてい
る。 ラツチ回路３１３のラツチ位置３１３−４に
はデータKC₄が入力される。信号BO₁ ^*によつ
て２番目の送出タイミングのデータKC₄がラツ
チされるので、ラツチ位置３１３−４には第１
キーオン信号KO₁がラツチされる。しかし、こ
れは第１〜第13チヤンネル及び第15、第16チヤ
ンネルの場合であつて、第14チヤンネルに関し
ては２番目の送出タイミングのデータKC₄はス
ローロツク選択信号SR（第９図のタイムスロツ
ト４７参照）であるので第14チヤンネルの時分
割処理時間帯においてのみラツチ位置３１３−
４にスローロツク選択信号SRがラツチされる。 ラツチ回路３１３のラツチ位置３１３−５に
はデータKC₄が遅延フリツプフロツプ３１６を
介して入力される。このラツチ位置３１３−５
には第２キーオン信号KO₂もしくは自動コード
音用キーオン信号KO₃をラツチするようになつ
ている。これらのキーオン信号KO₂，KO₃は各
チヤンネルの時分割処理時間帯における最初の
送出タイミングで送出されるため、遅延フリツ
プフロツプ３１６でデータKC₄を１ビツトタイ
ム遅延し、キーオン信号KO₂またはKO₃と信号
BO₁ ^*のタイミングを一致させるようにしてい
る。第９図から明らかなように第２〜第13、第
15、第16チヤンネルの時分割処理時間帯におい
ては第２キーオン信号KO₂がラツチ位置３１３
−５にラツチされ、第14チヤンネルの時分割処
理時間帯においては自動コード音用キーオン信
号KO₃がラツチ位置３１３−５にラツチされ
る。 シフトレジスタ３０９の２ステージ目から出
力される信号BO₂ ^*はラツチ回路３１４のスト
ローブ端子Ｓに加わる。４ビツトのラツチ回路
３１４にはデータKC₁〜KC₄が入力される。こ
こで、データKC₁，KC₂はオア回路３１７，３
１８を経てラツチ回路３１４に入力される。ま
た、データKC₁，KC₂はノア回路３１９に加わ
り、データKC₃をインバータ３２０で反転した
信号がノア回路３１９に加わる。このノア回路
３１９はＣ音のノートコードN₁ ^*〜N₄ ^*（0011）
が送出されたことを検出するための回路であ
り、ビツドN₁ ^*、N₂ ^*、N₃ ^*に対応するデータ
KC₁，KC₂，KC₃が“001”となつたときノア
回路３１９が動作して信号“１”を出力する。
ノア回路３１９の出力信号“１”はオア回路３
１７，３１８を介してラツチ回路３１４に加わ
る。従つて、Ｃ音のノートコードN₁ ^*〜N₄ ^*は
“0011”という値から本来の値“1111”に変換
されてラツチ回路３１４にラツチされる。デジ
タルトーンジエネレータ部１６の前段における
Ｃ音のノートコードN₄，N₃，N₂，N₁を
“1100”とした理由は基準データ“1111”との
混同を避けるためである。 ラツチ回路３１３及び３１４の内容は信号
BO₁ ^*，BO₂ ^*によつて各チヤンネルの時分割処
理時間帯毎に（３ビツトタイム毎）に逐次書替
えられる。従つて、ラツチ回路３１３，３１４
の出力をみてみると、各チヤンネルに割当てら
れた音のノートコードN₁ ^*〜N₄ ^*、ブロツクコ
ードB₁ ^*，B₂ ^*、キーオン信号KO₁，KO₂が時
分割的に（３ビツトタイム幅で）順次出力され
ている。また第14チヤンネルのための時間帯に
おいては自動ベース・コード選択信号ABC、
スローロツク選択信号SR、自動コード音用キ
ーオン信号KO₃が、ラツチ回路３１３から夫々
同時に出力される。 また、ラツチ回路３１３から出力されるデー
タB₁ ^*〜KO₂，KO₃のタイミングとラツチ回路
３１４から出力されるデータN₁ ^*〜N₄ ^*のタイ
ミングを比較してみると、第１２図ｆ，ｇに示
すように、ラツチ回路３１４の方が１ビツトタ
イム遅れている。第１２図ｆ，ｇはラツチ回路
３１３及び３１４から出力されるデータB₁ ^*〜
KO₂，KO₃，N₁ ^*〜N₄ ^*のタイミングを示した
もので、数字はチヤンネルを示している。チヤ
ンネルの順序は第９図に示したものと同じであ
る。 ラツチ回路３１３及び３１４の出力は遅延フ
リツプフロツプ群３２１及び３２２で夫々１ビ
ツトタイム遅延される。遅延されたタイミング
を第１２図ｆ，ｇに破線で示す。遅延フリツプ
フロツプ群３２１で遅延された後、ブロツクコ
ードB₁ ^*，B₂ ^*はデコーダ３２３に加わり、各
オクターブ毎のデータOS₁，OS₂，OS₃，OS₀
にデコードされる。デコーダ３２３の入出力の
関係を第４表に示す。

【表】 各鍵盤においてオクターブセレクトデータ
OS₁，OS₂，OS₃，OS₀が如何なる音域を示す
かは前記第３表と第４表を参照すれば明らかで
あろう。 また、遅延フリツプフロツプ群３２２で遅延
された後、上位３ビツトのノートコードN₁ ^*，
N₂ ^*，N₃ ^*は、デコーダ３２４に加わり、６種
類のノートセレクトデータn₁〜n₆にデコードさ
れる。デコーダ３２４の入出力関係を第５表に
示す。

【表】 第５表から判かるようにノートセレクトデー
タn₁〜n₆は夫々２個の音名に対応している。各
ノートセレクトデータn₁〜n₆が２個の音名のう
ちどちらに対応するものかは、同時に与えられ
る４ビツト目のノートコードデータN₄ ^*の値に
よつて判別できる。その理由は前記第１表と第
５表から明らかであろう。すなわち、データ
N₄ ^*，N₄が“０”の場合はC#〜F#のいずれ
かであり、“１”の場合はＧ〜Ｃのいずれかで
ある。勿論、Ｃ音のノートコードN₁ ^*〜N₄ ^*は
“1111”に変換されているものとしている。 ノートコードN₁ ^*〜N₄ ^*とブロツクコード
B₁ ^*，B₂ ^*をノートセレクトデータn₁〜n₆，N₄ ^*
とオクターブセレクトデータOS₁〜OS₀に夫々
デコードするようにした理由は、各トーンジエ
ネレータ２４２〜２５７（第１０図）におい
て、これらのセレクトデータn₁〜n₆，N₄ ^*，
OS₁〜OS₀にもとづいて当該チヤンネルの割当
て音の音源信号を直接選択できるようにしたた
めである。 （各トーンジエネレータに対するキー情報類の
振分け） ノートセレクトデータn₁〜n₆，N₄ ^*はデータ
バス３２８を経て各チヤンネルのトーンジエネ
レータ２４２〜２５７に対応するノートセレク
ト用のラツチ回路２９０〜３０５に並列的に加
わる。また、オクターブセレクトデータOS₁，
OS₂，OS₃，OS₀はデータバス３２９を経て各
トーンジエネレータ２４２〜２５７に対応する
ラツチ回路２７４〜２８９に並列的に加わる。
尚、第１１図のデータバス３２８，３２９は第
１０図のデータバス３２８，３２９と同一であ
る。オクターブセレクトデータOS₁〜OS₀と同
じタイミングでデータバス３２９に出力される
キーオン信号KO₁や制御情報類ABC，……は
これらの情報が使用される鍵盤が限られている
ので、すべてのトーンジエネレータ２４２〜２
５７に供給されるとは限らない。 この点について説明すると、まず、ラツチ回
路３１３のラツチ位置３１３−４から遅延フリ
ツプフロツプ群３２１を介してライン３２６に
導き出される第１キーオン信号KO₁はペダル鍵
盤及び下鍵盤のチヤンネルで使用される。ま
た、ラツチ回路３１３のラツチ位置３１３−
３，３１３−４，３１３−５から遅延フリツプ
フロツプ群３２１を介してライン３２５，３２
６，３２７に同時に導き出される自動ベース・
コード選択信号ABC、スローロツク選択信号
SR、自動コード音用キーオン信号KO₃は自動
コード音の振幅エンベローブエンロールのため
に使用される。このため第１０図のトーンジエ
ネレータ主要部２４１において自動コード音用
エンベロープコントロール部３３０が設けられ
ており、上記信号ABC，SR，KO₃はラツチ回
路３３１に並列的にラツチされて上記自動コー
ド音用エンベロープコントロール部３３０に供
給されるようになつている。 また、上鍵盤においては第１キーオン信号
KO₁と第２キーオン信号KO₂の使い分けがエン
ベロープコントロール信号ECに応じて行なわ
れるようになつている。このような使い分け
は、この実施例においてはペダル鍵盤及び下鍵
盤では行なわれない。また、ダンパ信号DUは
上鍵盤音に関してのみ使用される。そこで、上
鍵盤に関するキーオン信号KO₁，KO₂は多重デ
ータ分析回路２４０の側でエンベロープコント
ロール信号ECまたはダンパ信号DUに応じて予
じめ加工されてからトーンジエネレータ主要部
２４１に供給されるようになつている。 ラツチ回路３１３のラツチ位置３１３−４か
ら遅延フリツプフロツプ群３２１を介して出力
される第１キーオン信号KO₁はアンド回路３３
２に加わると共に、インバータ３３３で反転さ
れてアンド回路３３４に加わる。アンド回路３
３４の他の入力にはラツチ回路３１０に記憶さ
れたダンパ信号DUが加わる。従つて、アンド
回路３３４の出力は「₁・DU」のとき
“１”となる。上鍵盤専用チヤンネルにおいて
第１キーオン信号KO₁は押鍵操作通りに発生さ
れるので、₁が“１”とは、KO₁が“０”す
なわち離鍵されたことを意味している。従つ
て、ダンプ・モードが選択されている場合に
（DUが“１”）、上鍵盤の鍵が離されると、ア
ンド回路３３４の出力信号₁，DUが“１”
となる。この信号₁，DUは、離鍵によつて
減衰状態となつた音の発音を急速に終了させる
べきことを指示する。 ラツチ回路３１３のラツチ位置３１３−５か
ら遅延フリツプフロツプ群３２１を介して出力
される第２キーオン信号KO₂はアンド回路３３
５に加わる。アンド回路３３５の他の入力には
ラツチ回路３１１に記憶されたエンベロープコ
ントロール信号ECが加わる。この信号ECはイ
ンバータ３３６で反転されてアンド回路３３２
に加わる。両アンド回路３３２，３３５の出力
はオア回路３３７でまとめられる。従つて、オ
ア回路３３７の出力の条件式は「KO₁・＋
KC₂・EC」となる。このオア回路３３７の出
力信号「KO₁・＋KC₂・EC」は、上鍵盤音
の押鍵時間を表わす上鍵盤キーオン信号として
利用される。すなわち、エンベロープコントロ
ール信号ECが“０”のときは第１キーオン信
号KO₁と同じ信号がオア回路３３７から上鍵盤
キーオン信号として出力される。これは実際に
押鍵している時間だけ上鍵盤音が発音されるこ
とを意味する。エンベロープコントロール信号
ECが“１”のときは第２キーオン信号KO₂と
同じ時間幅の信号がオア回路３３７から出力さ
れる。第２キーオン信号KO₂は約10ｍｓ程度の
アタツク性の（短い）信号であるため、上鍵盤
音は押し始めの短い時間（約10ｍｓ）の間だけ
発音されることになる。 ところが、第１０図のトーンジエネレータ２
４２〜２５７と発音チヤンネル及び鍵盤の対応
関係は第６表のようになつているものとする。

【表】

【表】 なお、第１０図においてはトーンジエネレー
タ２４４〜２４８，２５１〜２５５の図示は省
略した。上述の説明及び第６表から明らかなよ
うに、多重データ分析回路２４０からデータバ
ス３２９を経て制御情報類ABC，……やキー
オン信号KO₁……が加えられるラツチ回路２７
４〜２８９，３３１は第７表の通りである。

【表】 データバス３２８及び３２９に時分割的に送
出される各チヤンネルのデータ類を対応するト
ーンジエネレータ２４２〜２５７に振分けるた
めに、基準パルスSPをシフトレジスタ３０７
及び２５８乃至２７３で順次シフトして用いる
ようにしている。基準パルスSPにもとづいて
第１１図のシフトレジスタ３０７の３ステージ
目から出力される基準パルスSP₂（第１２図ｂ）
はライン３４０を経て第１０図のシフトレジス
タ２５８に加わると共に、ラツチ回路２７４の
ストローブ端子Ｓに加わる。データバス３２９
に供給されるデータのチヤンネル関係（タイミ
ング）は第１２図ｆの破線に示す通りである。
第１２図ｂとｆから明らかなように、パルス
SP₂が発生したときは第１チヤンネルの時間帯
（３ビツトタイム幅）の真中のタイムスロツト
となつている。従つて、パルスSP₂のタイミン
グでは第１チヤンネルに関するオクターブセレ
クトデータOS₁〜OS₀とキーオン信号KO₁がラ
ツチ回路２７４に確実に入力されており、この
パルスSP₂によつてこれらのデータOS₁〜OS₀，
KO₁がラツチ回路２７４にラツチされる。 このパルスSP₂を３ステージのシフトレジス
タ２５８，２５９……２６５，２６６……２７
２によつて３ビツトタイムづつ順次遅延して得
られるパルスSP₅，SP₈，SP₂₃，SP₂₆，……
SP₄₄，SP₄₇は、各トーンジエネレータ２４３
〜２５７に対応するラツチ回路２７５〜２８９
及び３３１のストローブ端子Ｓに夫々加わる。
この３ビツトタイム間隔のパルスSP₅，SP₈，
……SP₂₃，SP₂₆，……SP₄₄，SP₄₇はデータバ
ス３２９に送り出される各チヤンネルのデータ
OS₁〜OS₀，KO₁，……の送出タイミングに
夫々対応している。従つて、データバス３２９
上で時分割多重化されている各チヤンネルのオ
クターブデータOS₁〜OS₀やキーオン信号KO₁，
……がチヤンネル別に（トーンジエネレータ２
４３〜２５７に）別々に振分けられ、当該チヤ
ンネルに対応するラツチ回路２７５〜２８９に
夫々記憶される。また、自動コード音関係の信
号ABC，SR，KO₃も第14チヤンネルのタイミ
ングでパルスSP₄₇にもとづいてラツチ回路３
３１に記憶される。 また、各シフトレジスタ２５８〜２７３の１
ステージ目から出力されるパルスSP₃，SP₆，
SP₉……SP₂₄，SP₂₇，……SP₄₅，SP₄₈は各チヤ
ンネルに対応するラツチ回路２９０〜３０５の
ストローブ端子Ｓに夫々加わる。これらのパル
スSP₃，SP₆，SP₉，……SP₂₄，SP₂₇，……
SP₄₅，SP₄₈も３ビツトタイムずつずれて順次
発生するが、前記パルスSP₂，SP₅，SP₈……
SP₂₈，SP₂₆，……SP₄₄，SP₄₇よりも夫々１ビ
ツトタイム遅れている（第１２図ｂ参照）。ラ
ツチ回路２９０〜３０５にはノートセレクトデ
ータバス３２８を介してノートセレクトデータ
n₁〜n₆，N₄ ^*が夫々入力される。このノートセ
レクトデータバス３２８に供給されるデータn₁
〜n₆，N₄ ^*のチヤンネル関係（タイミング）は
第１２図ｇの破線に示す通りである。従つて、
各チヤンネルにおいてシフトレジスタ２５８〜
２７３の１ステージ目からパルスSP₃，SP₆，
……SP₂₄，SP₂₇，……SP₄₅，SP₄₈が発生する
タイミングと当該チヤンネルに関するノートセ
レクトデータn₁〜n₆，N₄ ^*がデータバス３２８
を経てラツチ回路２９０乃至３０５に加わるタ
イミングは一致する。従つて、データバネ３２
８上で、時分割多重化されている各チヤンネル
のノートセレクトデータn₁〜n₆，N₄ ^*がチヤン
ネル別に（トーンジエネレータ２４２〜２５７
に）各別に振分けられ、当該チヤンネルに対応
するラツチ回路２９０〜３０５に夫々記憶され
る。 結局、各トーンジエネレータ２４２〜２５７
に対応するラツチ回路２７４〜２８９，２９０
〜３０５には、当該チヤンネルに割当てられた
音に関するオクターブセレクトデータOS₁，
OS₂，OS₃，OS₀及びノートセレクトデータn₁
〜n₆，N₄ ^*が夫々記憶保持される。更に、ペダ
ル鍵盤及び下鍵盤に関するトーンジエネレータ
２４２，２５０〜２５６に対応するラツチ回路
２７４，２８２〜２８８には、当該チヤンネル
に割当てられた音の第１キーオン信号KO₁が
夫々記憶保持される（各ラツチ回路２７４，２
８２〜２８８には第１１図のライン３２６が接
続され、ライン３３８及び３３９は接続されて
いない）。尚、ペダル鍵盤専用チヤンネルに自
動ベース音が割当てられている場合は、ペダル
鍵盤専用チヤンネルに関するラツチ回路２７４
にはアタツク系の（約10ｍｓの）キーオン信号
KO₁が記憶されることになることは前述の説明
から明らかであろう。 また、上鍵盤に関するトーンジエネレータ２
４３〜２４９に対応するラツチ回路２７５〜２
８１には、当該チヤンネルに割当てられた音の
キーオン信号「KO₁・＋KO₂・EC」及びダ
ンプ指令信号「₁・DU」が夫々記憶保持さ
れる。（各ラツチ回路２７５〜２８１には第１
１図のライン３３８及び３３９が接続され、ラ
イン３２６は接続されない）。 各ラツチ回路２７４〜２８９，２９０〜３０
５に記憶保持されたオクターブセレクトデータ
OS₁〜OS₀、キーオン信号KO₁、「KO₁・＋
KO₂・EC」、あるいはダンプ指令信号「₁・
DU」及びノートセレクトデータn₁〜n₆，N₄ ^*
は、当該チヤンネルに割当てられた音を対応す
るトーンジエネレータ２４２〜２５７から夫々
発生させるために、該トーンジエネレータ２４
２〜２５７で利用される。また、ラツチ回路３
３１に記憶保持された自動ベース・コード選択
信号ABC、スローロツク選択信号SR、及び自
動コード音用キーオン信号KO₃は自動コード音
用エンベロープコントロール部３３０で利用さ
れる。この自動コード音用エンベロープコント
ロール部３３０の出力は下鍵盤用のトーンジエ
ネレータ２５０〜２５６で発生される音のエン
ベロープを制御するために使用される。すなわ
ち、自動コード音は下鍵盤音として発音される
からである。下鍵盤用のトーンジエネレータ２
５０〜２５６においては、自動コード音用エン
ベロープコントロール部３３０の制御にもとづ
いて、自動コード音のエンベロープに減衰特性
をもたせる。 各トーンジエネレータ２４２〜２５７は、
夫々に対応するラツチ回路２９０〜３０５に記
憶されているノートセレクトデータn₁〜n₆，
N₄ ^*によつて指示される音名の楽音信号（音源
信号）を発生する。それらの楽音信号（音源信
号）は、夫々に対応するラツチ回路２７４〜２
８９に記憶されているオクターブセレクトデー
タOS₁〜OS₀によつて指示されるオクターブ音
域で発生される。ここで、各トーンジエネレー
タ２４２〜２５７は複数のフイート系に関する
楽音信号を夫々同時に発生し得るようになつて
いる。 例えば、ペダル鍵盤専用チヤンネルのトーン
ジエネレータ２４２からは８フイート系のペダ
ル鍵盤楽音信号Ｐ８′と16フイート系のペダル
鍵盤楽音信号Ｐ１６′を夫々発生する。また、
上鍵盤専用チヤンネルの７個のトーンジエネレ
ータ２４３〜２４９では、２フイート系、４フ
イート系、８フイート系及び16フイート系の上
鍵盤楽音信号Ｕ２′，Ｕ４′，Ｕ８′，Ｕ１６′を
夫々発生する。各トーンジエネレータ２４３〜
２４９の出力楽音信号は同一フイート系毎にミ
キシングされてデジタルトーンジエネレータ部
１６から出力される。また、下鍵盤用トーンジ
エネレータ２５０〜２５６では、２フイート
系、４フイート系及び８フイート系の下鍵盤楽
音信号Ｌ２′，Ｌ４′，Ｌ８′が夫々発生される
と共に、４フイート系及び８フイート系の自動
コード音信号Ａ４′，Ａ８′が夫々発生される。
通常の下鍵盤演奏の場合は下鍵盤楽音信号Ｌ
２′，Ｌ４′，Ｌ８′が発生され、自動ベース・
コード演奏を行なつている場合は自動コード音
信号Ａ４′，Ａ８′が発生される。これらの楽音
信号Ｌ２′，Ｌ４′，Ｌ８′及び自動コード信号
Ａ４′，Ａ８′は夫々同一フイート系毎にミキシ
ングされてデジタルトーンジエネレータ部１６
から出力される。自動アルペジオ専用チヤンネ
ルに対応するトーンジエネレータ２５７から
は、２フイート系及び４フイート系の自動アル
ペジオ用楽音信号AR２′，AR４′が夫々発生
される。 各トーンジエネレータ２４２〜２５７は、
各々が独自に汎ゆる音高の楽音信号を発生し得
るように構成してもよいが、それでは各トーン
ジエネレータ２４２〜２５７の構成が複雑化し
かつコスト高になる。そこで、第１０図に示す
ように別途に分周信号発生部３４１を設け、こ
の分周信号発生部３４１においてこの実施例に
おいて発生可能な汎ゆる音高の楽音信号（音源
信号）を分周方式によつて夫々発生し、この分
周信号発生部３４１で発生した分周信号を各ト
ーンジエネレータ２４２〜２５７に供給し、ラ
ツチ回路２７４〜２８９，２９０〜３０５に記
憶したオクターブセレクトデータOS₁〜OS₀及
びノートセレクトデータn₁〜n₆，N₄ ^*の内容に
対応した分周信号を選択するようにするとよ
い。第１０図においては図示の簡単化のため
に、分周信号発生部３４１から各トーンジエネ
レータ２４２〜２５７に各種周波数の分周信号
（音源信号）を供給する接続図は省略した。 （トーンジエネレータの詳細） 分周信号発生部３４１は、第１３図に示すよ
うに12音名C#、Ｄ、D#、……Ｂ、Ｃに個々
に対応してデジタル式分周信号発生回路３４１
−１乃至３４１−１２を具えている。個々のデ
ジタル式分周信号発生回路３４１−１乃至３４
１−１２としては、特願昭52−71822号（発明
の名称・周波数信号発生装置）明細書中に記載
された「多重分周信号発生部」のような回路を
用いることができる。そのようなタイプのデジ
タル式分周信号発生回路においては、回路３４
１−１中に略示したように、モジユロ数を可変
設定できるマキシマム・レングス・カウンタ３
４３によつてマスタクロツクパルスφ_Mを計数
し、当該音名(C)に対応する高い周波数のパルス
を発生し、このパルスを直列シフトレジスタ３
４４及び１ビツト加算器３４５から成る直列分
周回路によつて直列的に複数段に分周する。こ
うして分周データライン３４２−１を介してＣ
音の周波数に対応する複数段の分周データを直
列的に出力する。各分周データは少なくとも最
高周波数に対応するビツトの分周値が“１”も
しくは“０”に反転する毎に分周データライン
３４２−１に出力されるようになつている。つ
まり、最高周波数に対応する分周値が反転する
タイミングが、分周データの変化の最小単位で
あるからである。他の音名C#〜Ｂの回路３４
１−２乃至３４１−１２も同様の構成である
が、マキシマム・レングス・カウンタ３４３の
モジユロ数が夫々その音名の楽音周波数に応じ
て異なつている。第１４図は、分周信号発生回
路３４１−１，３４１−２乃至３４１−１２か
ら分周データライン３４２−１，３４２−２乃
至３４２−１２に直列的に出力される分周デー
タの状態の一例を示したもので、各分周データ
列D₁，D₂……に先行してタイミングパルスTP
が送り出されるようになつている。このタイミ
ングパルスTPにもとづいて分周データ列D₁，
D₂，……が存在するタイミングが判かるよう
になつている。分周データ列D₁，D₂……にお
いては、タイミングパルスTPに引き続いて、
１／２分周結果（最高周波数）に対応する分周デ
ータQ₂、1/4分周結果に対応する分周データ
Q₃、1/8分周結果に対応する分周データQ₄、1/
１６分周結果に対応する分周データQ₅、1/32分
周結果に対応する分周データQ₆、及び1/64分
周結果に対応する分周データQ₇が順次直列的
に並んでいる。 各音名別に分周データライン３４２−１乃至
３４２−１２に送出された分周データQ₂〜Q₇
は上鍵盤用トーンジエネレータ２４３〜２４９
及び下鍵盤用トーンジエネレータ２５０〜２５
６、及び自動アルペジオ用トーンジエネレータ
２５７に夫々供給される。ペダル鍵盤用トーン
ジエネレータ２４２には分周データライン３４
２−１乃至３４２−１２の分周データは加わら
ず、独自のクロツクパルスを用いて独自に分周
動作を行なう。これは、この実施例では、ビブ
ラートをかける場合にマスタクロツクパルス
φ_Mそのものを周波数変調するようにしている
ためである。つまり、上鍵盤及び下鍵盤系にの
みビブラートをかけてペダル鍵盤にはビブラー
トがかからないようにするために、ペダル鍵盤
用トーンジエネレータ２４２で独自のクロツク
パルスを分周して独自に分周信号を得るように
しているのである。 （上鍵盤用トーンジエネレータ） 上鍵盤用トーンジエネレータ２４３〜２４９
の一例として第４チヤンネルに関するトーンジ
エネレータ２４３の詳細を第１５図に示した
が、他のトーンジエネレータ２４４〜２４９も
同一構成である。 第１５図において、ライン３４２−１乃至３
４２−１２の分周データはノートセレクト回路
３４６に加わる。ラツチ回路２９１に記憶され
た当該チヤンネルに関するノートセレクトデー
タn₁〜n₆，N₄ ^*にもとづいて単一のライン３４
２−１乃至３４２−１２の１つの分周データ
Q₂〜Q₇が、該ノートセレクト回路３４６で選
択される。例えば第４チヤンネルにＣ音が割当
てられている場合は、ノートセレクトデータn₁
〜n₆，N₄ ^*は、n₆とN₄ ^*が“１”で他のn₁〜n₅
は“０”である（第５表参照）。従つて、ノー
トセレクト回路３４６内のアンド回路３４７が
動作可能となり、ライン３４２−１のＣ音の分
周データQ₂〜Q₇が選択される。 ノートセレクト回路３４６で選択された単一
音名の分周データQ₂〜Q₇はライン４６３を介
して７ステージのシフトレジスタ３４８に加わ
る。第１４図に示したように分周データQ₂〜
Q₇の直前にタイミングパルスTPが存在する。
このタイミングパルスTPがシフトレジスタ３
４８の第１ステージに入つたとき、それに先行
する第２ステージから第７ステージの内容はす
べて“０”である。すなわち、タイミングパル
スTPが分周データ列の先頭に有るからであり、
そのパルスTPの前の少なくとも６ビツトタイ
ムの間は何のデータも存在しないからである。
シフトレジスタ３４８の第２ステージから第７
ステージの出力はノア回路３４９にそのまま加
わり、第１ステージの出力はインバータ３５０
で反転された後ノア回路３４９に加わる。従つ
て、タイミングパルスTPがシフトレジスタ３
４８の第１ステージに入つたときノア回路３４
９の出力が“１”となる。このノア回路３４９
の出力“１”によつてセツト・リセツト型のフ
リツプフロツプ３５１がセツトされ、そのセツ
ト出力は遅延フリツプフロツプで１ビツトタイ
ム遅延された後アンド回路３５３に加わる。一
方、シフトレジスタ３４８の第１ステージのタ
イミングパルスTPが６ビツトタイム後に第７
ステージに入ると、その第７ステージの出力
“１”によつてフリツプフロツプ３５１がリセ
ツトされると共にアンド回路３５３の条件が成
立する。このアンド回路３５３の出力“１”は
ラツチ回路３５４のストローブ端子Ｓに加わ
る。その１ビツトタイム後に遅延フリツプフロ
ツプ３５２の出力は“０”に立下るので、アン
ド回路３５３の出力は１ビツトタイムだけ
“１”となる。そのとき、シフトレジスタ３４
８の第６ステージには分周データQ₂が、第５
ステージには分周データQ₂が、第４乃至第１
ステージにはQ₄乃至Q₇が入つているので、こ
れらの分周データQ₂〜Q₇が６ビツトのラツチ
回路３５４に並列的に読み込まれる。こうし
て、直列的な分周データQ₂〜Q₇が並列データ
に変換され、ホールドされる。従つて、ラツチ
回路３５４の各ラツチ位置から出力される分周
信号Q₂′〜Q₇′はデユーテイ比略50％の方形波信
号であり、最高周波数の分周信号Q₂′に対して、
Q₃′は1/2、Q₄′は1/4、Q₅′は1/8、Q₆′は1/16、
Q₇′は1/32の周波数をもつ分周信号である。す
なわち各分周信号Q₂′〜Q₇′は夫々オクターブ関
係にある。 ラツチ回路３５４から出力される方形波状の
分周信号Q₂′〜Q₇′は開閉回路３５５に加わる。
分周信号Q₂′〜Q₇′のレベルが“０”のときは、
インバータ３５６〜３６１を介して一方の電界
効果トランジスタ３６２〜３６７がオンして、
音源信号ライン３６８〜３７３に対してアース
ライン３７４のアース電位０が導通される。分
周信号Q₂′〜Q₇′のレベルが“１”のときは他方
の電界効果トランジスタ３７５〜３８０がオン
して、ライン３８１のエンベロープ電圧が音源
信号ライン３６８〜３７３に対して導通され
る。従つて、開閉回路３５５において、分周信
号Q₂′〜Q₇′はライン３８１に現われるエンベロ
ープ電圧波形の特性に従つて開閉制御された
後、音源信号ライン３６８〜３７３に導き出さ
れる。 （エンベロープコントロール） ライン３３９（第１１図参照）を経てラツチ
回路２７５に記憶されたキーオン信号「KO₁・
EC＋KO₂・EC」は、エンベロープコントロー
ル信号ECが“０”のとき第１キーオン信号
KO₁と同じ信号となり、またエンベロープコン
トロール信号ECが“１”のとき第２キーオン
信号KO₂と同じ信号となる。 まず、エンベロープコントロール信号ECが
“０”に設定されている場合、ラツチ回路２７
５の出力ライン３３９′に現われるキーオン信
号「KO₁・＋KO₂・EC」は第１キーオン信
号KO₁と同じものである。すなわち、実際にそ
の割当て鍵が押圧されている間だけ“１”とな
る。このライン３３９′の信号“１”によつて、
電界効果トランジスタ３８２がオンし、−5Vの
負電圧が抵抗３８３，３８４を介してコンデン
サ３８５に充電される。このコンデンサ３８５
の端子間電圧がエンベロープ電圧波形としてラ
イン３８１を介してトランジスタ３７５〜３８
０に与えられる。抵抗３８３及び３８４はライ
ン３８１のエンベロープ電圧波形にアタツク特
性を付けるためのもので、比較的小さい抵抗値
をもつ。アタツクをより急峻にする場合はアタ
ツクデータATによつて電界効果トランジスタ
３８６をオンにし、抵抗３８４を短絡する。ア
タツクデータATはスイツチ操作等によつて持
続的に与えるものとする。離鍵によつて、第１
キーオン信号KO₁が“０”に立下ると、ライン
３３９′の信号が“０”になりトランジスタ３
８２がオフとなる。これにより、コンデンサ３
８５に蓄えられていた−5Vの電圧は抵抗３８
７を介して放電される。抵抗３８７は抵抗３８
３，３８４よりも大きな抵抗値を示すもので、
緩やかに減衰するデイケイ特性をライン３８１
の電圧波形に付けるために役立つ。 エンベロープコントロール信号ECが“１”
のときは、押鍵開始後約10ｍｓの間だけ“１”
となるアタツク系の第２キーオン信号KO₂がラ
イン３３９′に現われる。従つて、まだ鍵が押
されていてもその鍵に関する第２キーオン信号
KO₂が“０”になれば、トランジスタ３８２が
オフし、ライン３８１のエンベロープ電圧波形
は減束する。こうして、発音信号が短かい（10
ｍｓ程度）、アタツク系のエンベロープが得ら
れる。 ダンパ信号DUが“１”のときは、離鍵後に
信号₁，DUが“１”となり、ライン３３８
（第１１図）を介してラツチ回路２７５に記憶
される。この記憶にもとづいて電界効果トラン
ジスタ３８８がオンとなる。トランジスタ３８
８がオンとなると、一端が接地された抵抗３８
９がコンデンサ３８５に接続され、抵抗３８７
と３８９の並列回路を介してコンデンサ３８５
の放電が行なわれることになる。従つて、時定
数が小さくなり、急速な放電が行なわれ、ライ
ン３８１のエンベロープ電圧波形のデイケイ時
間が短くなる。こうして、ダンパ信号DUが
“１”のときは、離鍵後に急速に音が消滅する
効果を得る。 （オクターブセレクト） 開閉回路３５５から音源信号ライン３６８〜
３７３を経て出力される開閉制御済みの音源信
号（分周信号Q₂′〜Q₇′）はオクターブセレクト
回路３９０に加わる。オクターブセレクト回路
３９０においては、２フイート、４フイート、
８フイート、16フイートの夫々に関して所定オ
クターブ音域の音源信号Q₂′〜Q₇′を選択するよ
うになつており、ラツチ回路２７５にラツチさ
れているオクターブセレクトデータOS₁，
OS₂，OS₃，OS₀に応じて４オクターブの範囲
で選択が行なえるようになつている。オクター
ブセレクト回路３９０においては、２フイート
系、４フイート系、８フイート系及び16フイー
ト系の夫々に対応して電界効果トランジスタ群
３９０−２′，３９０−４′，３９０−８′，３
９０−１６′を具えており、“１”となつている
単一のオクターブセレクトデータ（OS₁〜OS₀
のうち１つ）にもとづいて各フイート系の電界
効果トランジスタが１個づつオンされる。尚、
最高オクターブであるデータOS₀に対応する音
源信号は２フイート系においては存在しないの
で、２フイート系においてはデータOS₀が
“１”の場合はデータOS₁が“１”のときと同
じ周波数の音源信号Q₂′を選択するようになつ
ている。 例えば上鍵盤でC₄音の鍵が押され、それが
このトーンジエネレータ２４３に相当する第４
チヤンネルに割当てられているとすると、前記
第２表及び第３表から明らかなようにオクター
ブセレクトデータOS₁だけが“１”で、他のデ
ータOS₂〜OS₀は“０”であり、このデータ
OS₁にもとづいてC₄音に対応する各フイートの
音源信号Q₂′〜Q₇′が選択される。 オクターブセレクト回路３９０の出力はソー
スフオロワの電界効果トランジスタ群３９１を
介してトーンジエネレータ２４３から出力され
る。オクターブセレクト回路３９０における２
フイート系の電回効果トランジスタ３９０−
２′の出力はすべてライン３９２に接続され、
電界効果トランジスタ群３９１を経て２フイー
ト系楽音信号Ｕ２′として出力される。４フイ
ート系の第４オクターブ音域の音源信号はライ
ン３９３を介して４フイート系第４オクターブ
楽音信号Ｕ４′４として出力される。ここで、
オクターブセレクトデータOS₁によつて選択さ
れるオクターブ音域を第１オクターブ音域、デ
ータOS₂によつて選択される音域を第２オクタ
ーブ音域、データOS₃によつて選択される音域
を第３オクターブ音域、データOS₀によつて選
択される音域を第４オクターブ音域ということ
にする。 ４フイート系の第３オクターブ音域の音源信
号はライン３９４を介してオクターブセレクト
回路３９０から出力され、４フイート系第３オ
クターブ楽音信号Ｕ４′３となる。８フイート
系の第４オクターブ音域の音源信号はライン３
９５を介してオクターブセレクト回路３９０か
ら出力され、８フイート系第４オクターブ楽音
信号Ｕ８′４となる。８フイート系の第３オク
ターブ音域の音源信号はライン３９６を介して
オクターブセレクト回路３９０から出力され、
８フイート系第３オクターブ楽音信号Ｕ８′３
となる。16フイート系の第４オクターブ音域の
音源信号及び第３オクターブ音域の音源信号は
夫々ライン３９７及び３９９を介してオクター
ブセレクト回路３９０から出力され、16フイー
ト系第４オクターブ楽音信号Ｕ１６′４及び16
フイート系第３オクターブ楽音信号Ｕ１６′３
となる。 ４フイート系の第２オクターブ音域及び第１
オクターブ音域の音源信号はライン３９８に共
通接続され、４フイート系低音域楽音信号Ｕ
４′２として出力される。８フイート系の第１
及び第２オクターブ音域の音源信号もライン４
００に共通接続され、８フイート系低音域楽音
信号Ｕ８′２として出力される。また16フイー
ト系の第１及び第２オクターブ音域の音源信号
もライン４０１に共通接続され、16フイート系
低音域楽音信号Ｕ１６′２として出力される。 オクターブセレクト回路３９０の各出力ライ
ン３９２〜４０１の楽音信号Ｕ２′〜Ｕ１６′２
はソースフオロワの電界効果トランジスタ群３
９１を経由して、他のトーンジエネレータ２４
４〜２４９（第１０図）からのフイート系及び
オクターブ音域が対応する楽音信号とミキシグ
されてデジタルトーンジエネレータ部１６から
出力される。尚、ソースフオロワの電界効果ト
ランジスタ群３９１においてはＰチヤンネル・
デプレツシヨン型電界効果トランジスタを用い
ている。他の電界効果トランジスタはＰチヤン
ネル・エンハンスメント型である。従つて、オ
クターブセレクト回路３９０からライン３９２
乃至４０１を介して出力される負の振幅電圧の
楽音信号が極性反転されずに電界効果トランジ
スタ群３９１から出力される。 各フイート系の楽音信号を音域別に出力する
ようにした理由は、上鍵盤音に関してはデジタ
ルトーンジエネレータ部１６の後段回路（図示
せず）において音域別音量レベル補正を行なう
ようにしたためである。つまり、たとえば高音
域の音の音量レベルは相対的に大きく、低音域
の音の音量レベルは相対的に小さくするような
音量レベル補正を行なうことによつて、低音域
と高音域の聴感上の音量のバランスがとれるよ
うにする制御が後段回路（図示せず）において
行なわれる。そのため、各フイート系の楽音信
号Ｕ２′，Ｕ４′，Ｕ８′，Ｕ１６′を第４オクタ
ーブ音域Ｕ４′４，Ｕ８′４，Ｕ１６′４、第３
オクターブ音域Ｕ４′３，Ｕ８′３，Ｕ１６′３
及び低音域Ｕ４′２，Ｕ８′２，Ｕ１６′２に分
けて出力し、後段回路（図示せず）における音
域別音量レベル補正に備えた。 尚、オクターブセレクト回路３９０と電界効
果トランジスタ群３９１との間に設けられた回
路４０２は、オクターブセレクトデータOS₁〜
OS₀によつて選択されていない音源信号の出力
ライン３９３〜４０１をすべてアース電位にす
るための回路である。すなわち、オクターブセ
レクトデータOS₁乃至OS₀が“０”のとき、イ
ンバータ４０３または４０４またはノア回路４
０５を介して回路４０２内の所定の電界効果ト
ランジスタがオンされ、所定の（“０”のデー
タOS₁乃至OS₀に対応する）ライン３９３乃至
４０１がオン状態の電界効果トランジスタを介
してアースライン３７４に接続される。尚、ラ
イン３９２には２フイート系のすべてのオクタ
ーブ音域の音源信号が加わり、必らずいずれか
のデータOS₁〜OS₀によつて選択された音源信
号が該ライン３９２に現われるので、上記のよ
うな処置は不要である。 （下鍵盤用トーンジエネレータ） 下鍵盤用トーンジエネレータの一例として第
９チヤンネルに関するトーンジエネレータ２５
０の詳細を第１６図に示す。他のトーンジエネ
レータ２５１〜２５６も同一構成である。 第１６図において、ノートセレクト回路４０
６は第１５図のノートセレクト回路３４６と同
一構成であり、ライン３４２−１乃至３４２−
１２の分周データを選択するようになつてい
る。開閉回路及びオクターブセレクト回路も第
１５図と同じものを用いることができるが、こ
の例では、分周データQ₂〜Q₇が直列的に与え
られることを利用して第１５図の場合とは異な
つたオクターブセレクト回路を構成している。 ノートセレクト回路４０６で選択された当該
チヤンネルの割当て音の音名に対応する分周デ
ータQ₂〜Q₇が入力される７ステージのシフト
レジスタ４０７、ノア回路４０８、セツト−リ
セツト型フリツプフロツプ４０９、遅延フリツ
プフロツプ４１０及びアンド回路４１１は、第
１５図のシフトレジスタ３４８、ノア回路３４
９、フリツプフロツプ３５１、遅延フリツプフ
ロツプ３５２及びアンド回路３５３とほぼ同様
な動作をする。シフトレジスタ４０７に入つた
分周データQ₂〜Q₇を並列的に記憶するラツチ
回路４１２は、第１５図のラツチ回路３５４と
は異なり、３ビツトのものである。ラツチ回路
４１２の各ラツチ位置は２フイート系、４フイ
ート系、８フイート系（Ｌ２′，Ｌ４′，Ｌ８′）
に夫々対応している。 ラツチ回路４１２にはシフトレジスタ４０７
の第１ステージ、第２ステージ及び第３ステー
ジの出力が読み込まれるようになつている。ラ
ツチ回路２８２に記憶されているオクターブセ
レクトデータOS₀〜OS₁がアンド回路４１３〜
４１６に加わり、当該チヤンネルに割当てられ
ている音のオクターブ音域に対応する単一のア
ンド回路４１３乃至４１６のうち１つ）が動作
可能となる。これらアンド回路４１３〜４１６
の他の入力にはシフトレジスタ４０７の第４乃
至第７ステージの出力が夫々加わる。 分周データQ₂〜Q₇に先行するタイミングパ
ルスTP（第１４図参照）がシフトレジスタ４０
７の第１ステージに入つたときノア回路４０８
が動作してフリツプフロツプ４０９がセツトさ
れる。このタイミングパルスTPが第４乃至第
７ステージに入つたときアンド回路４１３乃至
４１６が動作して、オア回路４６４を介してフ
リツプフロツプ４０９をリセツトすると同時
に、アンド回路４１１を介してストローブパル
スをラツチ回路４１２に加える。第１４図に示
すように、分周データ列D₁，D₂……では周波
数の高い（分周比の小さい）順にデータQ₂，
Q₃，……Q₇が並んでいる。従つて、例えば第
４オクターブ音域に対応するデータOS₀によつ
てアンド回路４１３が動作可能となつている場
合は、タイミングパルスTPがシフトレジスタ
４０７の第４ステージに入つたとき該シフトレ
ジスタの第１ステージ乃至第３ステージに入つ
ている分周データは、Q₄，Q₃，Q₂であり、こ
れらの分周データQ₄，Q₃，Q₂がラツチ回路４
１２に読み込まれる。オクターブセレクトデー
タOS₃が“１”の場合はアンド回路４１４が動
作可能となるので、ラツチ回路４１２に読み込
まれる分周データはQ₅，Q₄，Q₃である。 シフトレジスタ４０７の第３ステージ目の分
周データをラツチしたラツチ回路４１２の出力
ライン４１７に現われる方形波信号は２フイー
ト系音源信号Ｌ２′に相当し、第２ステージ分
周データをラツチしたラツチ回路４１２の出力
ライン４１８に現われる方形波信号は４フイー
ト系音源信号Ｌ４′に相当し、第１ステージの
分周データをラツチしたラツチ回路４１２の出
力ライン４１９に現われる方形波信号は８フイ
ート系音源信号Ｌ８′に相当する。各ライン４
１７〜４１９に現われる方形波信号のオクター
ブ音域はオクターブセレクトデータOS₁〜OS₀
の状態に応じて異なる。オクターブセレクトデ
ータOS₁〜OS₀とラツチ回路４１２にラツチさ
れる分周データQ₂〜Q₇及びそれらの周波数比
の関係を第８表に示す。分周データQ₂にもと
づいて得られる音源方形波信号の周波数を１と
した。

【表】 （下鍵盤音の開閉） ライン３２６（第１１図）を経由してラツチ
回路２８２にラツチされた第１キーオン信号
KO₁は、開閉回路４２０及び４２１内のアンド
回路４２２〜４２９に加わる。従つて、鍵が押
圧されているときのみ該開閉回路４２０及び４
２１が動作する。 ラツチ回路４１２から各ライン４１７〜４１
９に与えられる音源信号はデユーテイ比50％の
方形波信号である。このライン４１７〜４１９
の音源信号は第１の開閉回路４２０で第１キー
オン信号KO₁の通りに開閉制御され、ライン４
３０，４３１，４３２を介して出力される。す
なわち、音源方形波信号のレベルが“０”のと
きはアースライン４３３のアース電位がライン
４３０〜４３２に導き出され、音源方形波信号
のレベルが“１”のときはライン４３４の負電
圧−5Vがライン４３０〜４３２に導き出され
る。第１キーオン信号KO₁の通りに開閉制御さ
れるので、ライン４３０乃至４３２に供給され
る各フイート系の音源信号Ｌ２′，Ｌ４′，Ｌ
８′は音の立上りも立下りも急な直接キーイン
グ系の振幅エンベロープをもつ。 （音域別音量レベル補正） ライン４３０〜４３２の各音源信号は音量レ
ベル補正回路４３５に加わり、その音域に応じ
て音量レベル補正が行なわれる。前述の上鍵盤
用トーンジエネレータ２４３〜２４９において
は音量レベル補正を行なわずにその後段回路に
おいて音量レベル補正が行なえるように音域別
に楽音信号Ｕ２′〜Ｕ１６′２を出力している
が、この下鍵盤用トーンジエネレータ２５０〜
２５６においてはライン４３０〜４３２の各フ
イート系音源信号の音域別音量レベル補正を行
なつた後各フイート系下鍵盤楽音信号Ｌ２′，
Ｌ４′，Ｌ８′として出力するようにしている。 ライン４３０〜４３２に与えられる音源信号
のオクターブ音域は、ラツチ回路２８２にラツ
チされているオクターブセレクトデータOS₁〜
OS₀が指示している。そこで、ラツチ回路２８
２にラツチされているオクターブセレクトデー
タOS₁〜OS₀の内容に応じて音量レベル補正回
路４３５の抵抗を切換えるようにしている。音
量レベル補正は、ライン４３１及び４３２の４
フイート系及び８フイート系の楽音信号にだけ
施される。ライン４３０の２フイート系の楽音
信号は総じて高音域であるので、音域別のレベ
ル補正は行なわないものとしている。 ライン４３１及び４３２の楽音信号が、オク
ターブセレクトデータOS₁またはOS₂によつて
選択された低音域の楽音信号である場合、ライ
ン４３１及び４３２に夫々直列に設けられてい
る抵抗R₁，R₂，R₃及びR₁₁，R₁₂，R₁₃がすべて
直列に接続されて楽音信号の減衰量が最大にな
る。従つて、低音域の楽音信号の音量レベルは
相対的に小さくなる。ライン４３１及び４３２
の楽音信号がオクターブセレクトデータOS₃に
よつて選択された第３オクターブ音域の楽音信
号である場合は、電界効果トランジスタ４３６
及び４３７がラツチ回路２８２から出力される
データOS₃によつてオンとなり、抵抗R₁及び
R₁₁が夫々短絡される。従つて、楽音信号は直
列抵抗R₂，R₃及びR₁₂，R₁₃によつて夫々減衰
されるので、第３オクターブ音域の楽音信号の
音量レベルは前記低音域のそれに比べて相対的
に大きくなる。最高オクターブ（第４オクター
ブ）音域の楽音信号の場合は、ラツチ回路２８
２から出力されるデータOS₀によつてトランジ
スタ４３８及び４３９がオンとなり、抵抗R₁，
R₂間及びR₁₁，R₁₂間が夫々短絡される。従つ
て、ライン４３１及び４３２に現われる最高オ
クターブ音域の楽音信号は抵抗R₃及びR₁₃のみ
によつて減衰されるので音量レベルは相対的に
最も大きくなる。 （自動コード音の開閉） 自動コード用の音源信号は、ラツチ回路４１
２からライン４１７〜４１９に供給される各フ
イート系の下鍵盤音源方形波信号にもとづいて
得られる。すなわち、自動コード音は、下鍵盤
で押圧されているすべての鍵の音を自動コード
音用キーオン信号KO₃のタイミングで同時に発
音することにより発生されるからである。 ライン４１８及び４１９のデユーテイ比50％
の４フイート系及び８フイート系の方形波信号
を夫々アンド回路４４０に加え、このアンド回
路４４０からデユーテイ比１／４の８フイート
系の方形波信号Ａ８′を得る。またライン４１
７及び４１８のデユーテイ比50％の２フイート
系及び４フイート系の方形波信号をアンド回路
４４１に夫々加え、デユーテイ比１／４の４フ
イート系の方形波信号Ａ４′を得る。ライン４
１０〜４１９に現われる各フイート系の方形波
信号は分周によつて得られるものであるので、
各信号の位相は同期している。従つて、正確に
デユーテイ比１／４の方形波信号がアンド回路
４４０，４４１から得られる。このアンド回路
４４０及び４４１から出力されるデユーテイ比
１／４の４フイート系及び８フイート系の方形
波信号が、自動コード音用音源信号として第２
の開閉回路４２１に入力される。 第２の開閉回路４２１には自動コード音用エ
ンベロープコントロール部３３０から信号が加
わるようになつている。このコントロール部３
３０に制御されて、第２の開閉回路４２１は自
動ベース・コード演奏を行なわない場合は事実
上の開閉動作を行なわないようになつている。
つまり、自動ベース・コード演奏を行なわない
場合はラツチ回路３３１にラツチされる自動ベ
ース・コード選択信号ABCが“０”であり、
また自動コード音用キーオン信号KO₃は“０”
であるので（自動ベース・コード演奏を選択し
ない場合は前述のように信号KO₃は発生しな
い）、ノア回路４４２の出力が“１”となり、
電界効果トランジスタ４４３が常時オンとな
る。これにより、アースライン４３３のアース
電位がライン４４４に導き出され、開閉回路４
２１では常にアース電位を出力する。従つて、
自動コード音用の楽音信号Ａ４′及びＡ８′は発
生されない。 自動ベース・コード演奏を行なう場合は、信
号ABCが“１”であるので、ノア回路４４２
の出力が“１”となり、電界効果トランジスタ
４４３は常時オフとなる。同時に、ラツチ回路
３３１にラツチされた自動コード音用キーオン
信号KO₃の発生タイミングに対応して電界効果
トランジスタ４４５がオンされる。トランジス
タ４４５がオンすると、ライン４３４の負電圧
−5Vがコンデンサ４４６に充電される。キー
オン信号KO₃の立下りによつてトランジスタ４
４５がオフとなると、コンデンサ４４６の電荷
が抵抗４４７を介して放電される。従つて、ラ
イン４４４には、キーオン信号KO₃の発生・消
滅に対応して充放電されるコンデンサ４４６の
電圧波形が現われる。キーオン信号KO₃のパル
ス幅は約５ｍｓと、短かい。そこで、抵抗４４
７の抵抗値を比較的大きくとれば、デイケイ時
間の長い、パーカツシヨン系のエンベロープ電
圧波形がライン４４４に得られる。 開閉回路４２１においてはこのライン４４４
のエンベロープ電圧波形に従つて開閉制御を行
なう。すなわち、アンド回路４４０及び４４１
から出力される方形波信号のレベルが“０”の
ときはアースライン４３３のアース電位が出力
ライン４４８及び４４９に導き出され、方形波
信号のレベルが“１”のときはライン４４４の
エンベロープ電圧波形がライン４４８及び４４
９に導き出される。従つて、ライン４４４に与
えられるエンベロープ電圧波形によつて振幅変
調された８フイート系及び４フイート系の音源
方形波信号がライン４４８及び４４９に導き出
される。このライン４４８及び４４９の音源信
号はソースフオロワの電界効果トランジスタ４
５０，４５１を介して８フイート系自動コード
音信号Ａ８′及び４フイート系自動コード音信
号Ａ４′として出力される。 尚、スローロツクのリズムが選択されている
場合は、ライン３２６を介してラツチ回路３３
１にラツチされたスローロツク選択信号SRに
よつて電界効果トランジスタ４５２がオンさ
れ、一端が接地された抵抗４５３がライン４４
４に接続される。従つて、抵抗４４７と４５３
によつて並列回路が形成され、コンデンサ４４
６の電荷を放電する際の時定数が短かくなる。
これにより、スローロツクのリズムが選択され
ている場合は、自動コード音の振幅エンベロー
プのデイケイ時間が短かくなる。 以上のような自動コード音のための開閉制御
はすべての下鍵盤用トーンジエネレータ２５０
〜２５６で同時に行なわれる。 （ペダル鍵盤用トーンジエネレータ） 第１７図はペダル鍵盤用トーンジエネレータ
２４２の一例を示すもので、マキシマム・レン
グス・カウンタ４５４、一致検出回路４５５、
リードオンリイメモリ４５６から成る独自のデ
ジタルトーンジエネレータを具えている。マキ
シマム・レングス・カウンタ４５４を駆動する
ためのクロツクパルスφ_Pは、分周信号発生部
３４１（第１０図、第１３図）で使用するマス
タクロツクパルスφ_Mと別系統で発振されるも
のである。従つて、上鍵盤及び下鍵盤のビブラ
ートのためにマスタクロツクパルスφ_Mを周波
数変調しても、クロツクパルスφ_Pは変化せず、
ペダル鍵盤にビブラートはかからない。 ラツチ回路２９０にラツチされたノートセレ
クトデータn₁〜n₆，N₄ ^*の内容にもとづいてリ
ードオンリイメモリ４５６からはペダル鍵盤専
用チヤンネル（第１チヤンネル）に割当てられ
たペダル鍵盤音の音名に対応する10ビツトのデ
ジタルデータを読み出す。排他オア回路によつ
て構成された一致検出回路４５５は、マキシマ
ム・レングス・カウンタ４５４の内容とリード
オンリイメモリ４５６から読出されたデジタル
データの内容とを比較し、両者が一致する毎に
一致検出パルスCONを発生する。この一致検
出パルスCONはマキシマム・レングス・カウ
ンタ４５４の内容をすべて“１”にセツトする
と共にアンド回路４５７を介して６ビツトバイ
ナリカウンタ４５８の計数入力に加わる。この
一致検出パルスCONは、当該チヤンネルに割
当てられた音（音名）の最高周波数の信号に相
当する。カウンタ４５８はこの信号を分周して
各オクターブ音域の音源信号を作る。 カウンタ４５８から並列的に出力される各オ
クターブ音域の音源信号（デユーテイ比50％の
方形波信号）はオクターブセレクト回路４５９
に加わり、ラツチ回路２７４にラツチされてい
るオクターブセレクトデータOS₀，OS₁，OS₂
に応じて所要オクターブの音源信号が選択され
る。尚、ペダル鍵盤に関してはデータOS₃を使
用していないので（第３表、第４表参照）、デ
ータOS₃をラツチする必要はない。また、ペダ
ル鍵盤においてはデータOS₀は最低音域を表わ
す（第３表、第４表参照）。 オクターブセレクト回路４５９の出力はフイ
ート系別にアンド回路４６０及び４６１に夫々
加えられる。アンド回路４６０は16フイート系
のペダル鍵盤音源信号Ｐ１６′をデユーテイ比
１／４の方形波信号として作り出す回路であ
る。また、アンド回路４６１は８フイート系の
ペダル鍵盤音源信号Ｐ８′をデユーテイ比１／
４の方形波信号として作り出す回路である。つ
まり、オクターブセレクト回路４５９において
は、オクターブセレクトデータOS₀または
OS₁，OS₂によつて３オクターブの範囲の音源
信号（デユーテイ比50％の方形波信号）を夫々
選択するようになつている。この３つの音源信
号のうち、隣合う２つの音源信号（すなわち周
波数が１：２の関係にある分周信号）を夫々ア
ンド回路４６０及び４６１に入力するようにな
つている。そのため、一方のアンド回路４６０
からはデユーテイ比１／４の16フイート系の方
形波信号が得られ、他方のアンド回路４６１か
らはそれよりも１オクターブ上のデユーテイ比
１／４の８フイート系の方形波信号が得られ
る。 アンド回路４６０及び４６１から出力される
各音源信号は開閉回路４６２に加わり、ラツチ
回路２７４にラツチされている第１キーオン信
号KO₁に従つて開閉制御される。こうして、８
フイート系及び16フイート系のペダル鍵盤楽音
信号Ｐ８′，Ｐ１６′が発生される。 尚、上記実施例でデジタルトーンジエネレー
タ部１６を集積回路化した場合、開閉回路内の
コンデンサ及び放電用抵抗は外付け部品として
集積回路外に設けられる。 ５ この発明の効果の説明 以上説明したようにこの発明によれば、各発音
チヤンネルに対応して別個にデジタルトーンジエ
ネレータを設け、これらのデジタルトーンジエネ
レータ部分を１チツプの集積回路で構成し、これ
とは別チツプの集積回路によつて構成された発音
割当て回路（チヤンネルプロセツサ）から各チヤ
ンネルの割当て音に関するキー情報類をトーンジ
エネレータ部に送る際にこれら各チヤンネルのキ
ー情報類を時分割多重化して送出し、デジタルト
ーンジエネレータ部側においてこれらの時分割多
重化されたキー情報類を各チヤンネルのトーンジ
エネレータに夫々振分けるようにしているため、
両集積回路間を接続するためのピン数を少なくす
ることができ、回路装置の小型化に役立つ。ま
た、時分割多重化されたキー情報類を各トーンジ
エネレータに振分ける場合に、１個の基準パルス
を使用し、この基準パルスを時分割時間帯に同期
して順次シフトすることにより各トーンジエネレ
ータに対する振分けタイミングを形成するように
したため、各時分割チヤンネル時間帯に同期した
各別の（16チヤンネルならば16個の）振分け用パ
ルスをデジタルトーンジエネレータ集積回路外か
ら供給する必要がなく、この点で集積回路のピン
数の削減に役立つ。また、基準パルス（基準デー
タ）を時分割多重化されたキー情報類の時間列の
中に挿入してトーンジエネレータ側に供給してい
るため、基準パルス専用のピンも不要である。

【図面の簡単な説明】

第１図はこの発明に係る電子楽器の一実施例を
示すブロツク図、第２図は各種回路素子の図示方
法を説明する図、第３図は第１図のチヤンネルプ
ロセツサにおける各種回路動作を制御するための
信号類のタイミングチヤート、第４図は第１図の
タイミング信号発振回路の詳細例を示す回路図、
第５図は第１図のキーコード記憶回路、キーコー
ド比較回路及びデータ多重回路の詳細回路図、第
６図は第１図の割当て制御部及びアタツク系キー
オン信号発生回路の詳細回路図、第７図は第１図
のトランケート回路、自動コード音用キーオン信
号発生回路及び楽音制御信号発生回路の詳細回路
図、第８図は第５図に示すデータ多重回路の動作
を説明するためのタイミングチヤート、第９図は
第５図に示すデータ多重回路から送出されるデー
タKC₁〜KC₄における各タイムスロツト毎のデー
タ内容を示す説明図、第１０図はこの発明の要部
である第１図に示すデジタルトーンジエネレータ
部の一構成例を示すブロツク図、第１１図は第１
０図の多重データ分析回路の詳細例を示す回路
図、第１２図は第１１図に示す多重データ分析回
路の動作を説明するためのタイミングチヤート、
第１３図は第１０図に示す分周信号発生部の概略
を示すブロツク図、第１４図は第１３図に示すデ
ジタル式分周信号発生回路から直列的に発生され
る分周データの状態を示すタイミングチヤート、
第１５図は第１０図に示す上鍵盤用トーンジエネ
レータの一例を示す詳細回路図、第１６図は第１
０図に示す下鍵盤用トーンジエネレータ及び自動
コード音用エンベロープコントロール部の一部を
示す詳細回路図、第１７図は第１０図に示すペダ
ル鍵盤用トーンジエネレータの一例を示す詳細回
路図、である。 １２……チヤンネルプロセツサ、１３……発音
割当て回路部、１４……データ多重回路、１５…
…タイミング信号発生回路、１６……デジタルト
ーンジエネレータ部、２４０……多重データ分析
回路、２４２〜２５７……トーンジエネレータ、
３３０……自動コード音用エンベロープコントロ
ール部、３４１……分周信号発生部。

Claims (1)

1. 【特許請求の範囲】 １ 押鍵によつて選択された音の発生を特定数の
   発音チヤンネルのいずれかに割当てる割当て手段
   と、前記各発音チヤンネルに対応して設けられ、
   当該チヤンネルに割当てられた音を夫々発生する
   複数のトーンジエネレータからなるトーンジエネ
   レータ部とを具える電子楽器において、 前記割当て手段において前記各発音チヤンネル
   に割当てられた音に関するＭビツトからなるデー
   タの各ビツト情報をｍ（２≦ｍ＜Ｍ）ビツト・ｎ
   （ｎ≧２、ｍ×ｎ≧Ｍ）タイムスロツトからなる
   データ空間の所定の位置に夫々割当てることによ
   つて前記各発音チヤンネル毎のＭビツトのデータ
   をｍビツトのデータに時分割多重化し、この時分
   割多重化したデータを基準タイミングを表わす基
   準データとともに前記トーンジエネレータ部に送
   出する第１の手段と、 前記トーンジエネレータ部に設けられ、前記第
   １の手段から供給される前記基準データを前記時
   分割多重化の時分割タイミングに同期して順次シ
   フトする第２の手段と、 前記トーンジエネレータ部に設けられ、前記第
   ２の手段で得られる順次シフトされた基準データ
   にもとづいて前記各トーンジエネレータに対して
   前記第１の手段から供給される時分割多重化され
   た各発音チヤンネルのデータを振分けるととも
   に、この振分けた各発音チヤンネルのデータを前
   記各トーンジエネレータに対応して夫々記憶保持
   する第３の手段と を具え、前記各トーンジエネレータは前記第３の
   手段に記憶保持された各発音チヤンネル別のデー
   タにもとづき音を発生するようにしたことを特徴
   とする電子楽器。 ２ 前記第１の手段は、前記基準データを前記時
   分割多重化したデータの時間列の中に挿入して送
   出するものである特許請求の範囲第１項記載の電
   子楽器。