JPS6114518B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器に関し、特にタツチレスポ
ンス制御の改善に関する。 電子楽器においては、キーの押下げ速度（イニ
シヤルタツチ）がキー押圧中の圧力（アフタタツ
チ）等のタツチを検出し、このタツチに対応して
楽音の音色や音量を制御するタツチレスポンス制
御が行なわれている。しかし、従来のタツチレス
ポンス制御は、検出したタツチに対応するタツチ
情報により直接楽音を制御しているために次のよ
うな不都合があつた。 すなわち、一般に、ピアノやハープシコード等
の自然楽器においては、楽器の種類が異なれば、
同じタツチで演奏しても楽音に与える影響は異な
るもので、同じではない。従つて、このような自
然楽器のタツチレスポンス特性を電子楽器のタツ
チレンポンス制御において実現しようとすると、
楽音の音色に応じてキー操作時のタツチ状態を変
える必要があり、高度の演奏テクニツクが要求さ
れるため初心者には効果的なタツチレスポンス制
御を行なうことはできなかつた。 この発明は、上記のような点に鑑みてなされた
もので、初心者であつても常に効果的なタツチレ
スポンス制御を行ない得るようにした新規な電子
楽器を提供することを目的とする。 この発明は、上記目的を達成するために、キー
のタツチに対応したタツチ情報を音色指定手段で
選択指定された音色に応じて変更制御するタツチ
情報変更手段を設け、このタツチ情報変更手段に
より変更制御された変更タツチ情報に基づき楽音
制御を行なうようにしたことを特徴とする。 以下図面を参照しながら、この発明を88鍵の手
鍵盤を有する電子楽器に適用した場合の実施例に
ついて詳述する。 まず、この実施例の電子楽器は、特開昭50−
126406号（特願昭49−41602号）の公開公報に記
載開示されているような周波数変調方式に従つて
楽音信号を形成するようにしている。この周波数
変調方式による楽音信号の形成は、基本的には、 ｅ＝Asin〔ωct＋Ｉ（ｔ）sinωct〕 ……(1) の式を演算することにより行なうものであるが、
この実施例では、さらに自然楽器音により近似し
た高品質の楽音を発生するために、上記(1)式の楽
音信号形成演算を複数系列で行ない、各系列の楽
音信号を加算合成するようにしている。すなわ
ち、この実施例の電子楽器は、上記(1)式をさらに
発展させて次の(2)式に基づいてｎ＝１からｎ＝ｓ
までの複数系列の楽音信号形成演算を実行するこ
とにより、楽音を発生するものである。 ここで、Kn（K₁〜Ks）は各系列の総合音量定
数で、これにより全系列の混合比率が決まり、こ
れを選定変更すれば楽音全体としての音量、音色
を変更できる。Tna（ｔ）〔Ｔ_1a（ｔ）〜Ｔ_sa
（ｔ）〕は押鍵操作の仕方によつて音量を制御する
ための音量選択用変数で、押鍵の際の押下げ速度
情報に重みづけをするためのイニシアル定数βｉ
と、押鍵の際の押下げ圧力情報に重みづけをする
ためのアフタ定数βａとに基づいて決められる。 An（ｔ）〔A₁（ｔ）〜Ａ_s（ｔ）〕は振幅レベル
ないしエンベロープを付与するための変数で、第
１６図に示すような振幅波形ENVを得るにつ
き、アタツク波形部ENV₁のアタツク速度を決め
るために選択されるアタツク速度定数AR_A1〜
AR_Asと、第１デイケイ波形部ENV₂のデイケイ速
度を決めるために選択される第１デイケイ速度定
数1DR_A1〜1DR_Asと、第２デイケイ波形部ENV₃
のデイケイ速度を決めるために選択される第２デ
イケイ速度定数2DR_A1〜2DR_Asと、第１デイケイ
波形部ENV₂から第２デイケイ波形部ENV₃へ移
る際のレベルIDLを決めるため選択されるデイケ
イ遷移レベル定数1DL_A1〜1DL_Asと、第２デイケ
イ波形部ENV₃の途中の時点t₂₄で離鍵したとき減
衰波形部ENV₄を形成させる場合にその減衰速度
を決めるために選択される減衰速度定数DR_A1〜
DR_Asとに基づいて決められる。 かかる内容をもつ(2)式の変数Kn・Tna（ｔ）・
An（ｔ）は(1)式の振幅定数Ａに相当する。 また、Bn〔B₁〜Ｂ_s〕は楽音周波数すなわち音
高を決めるために選択される音高定数で、基準の
角周波数ωに対する各系列の楽音信号の周波数の
変更量を表わす。 かかる内容をもつ(2)式の変数Bn・ωは(1)の搬
送波角速度ωｃに相当する。 さらに、Tni（ｔ）〔Ｔ_1i（ｔ）〜Ｔ_si（ｔ）〕は
押鍵操作の仕方によつて音色を制御するための音
色選択用変数で、押鍵の際の押下げ速度情報に重
みづけをするためのイニシアル定数αｉと、押鍵
の際の押下げ圧力情報に重みづけをするためのア
フタ定数αａとに基づいて決められる。 In（ｔ）〔I₁（ｔ）〜Ｉ_s（ｔ）〕は音色の時間
的変化を決めるための音色変数で、楽音の出始め
の音色を設定するために選択される初期音色定数
Ｉ_L1〜Ｉ_Lsと、音色の時間的変化についてその変
化速度を決めるために選択される音色変化定数
DR_I1〜DR_Isと、その音色変化の終了レベルを意
味する音色変化停止レベルSL₁を決めるために選
択される音色変化停止レベル定数SL_I1〜SL_Isと
に基づいて決められる。 かかる内容をもつ(2)式の変数Tni（ｔ）・In
（ｔ）は(1)式の変調度Ｉ（ｔ）に相当する。 Dn〔D₁〜Ｄ_s〕は変調周波数を決めるために選
択される部分音定数で、これを変更することによ
り楽音信号に含まれる部分音成分（調和成分、非
調和成分でなる）の構成が変化する。 かかる内容をもつ(2)式の変数Dn・ωは(1)式の
周波数変調角速度ωｍに相当する。 ところで(2)式は一般式として表現されている
が、以下に述べる実施例は、Ｓ＝２とした場合、
すなわち、 ｅ＝K₁・Ｔ_1a（ｔ）・A₁（ｔ）・sin〔B₁・ωｔ＋Ｔ_1i(t)・I₁（ｔ）・sinD₁・ωｔ〕 ＋K₂・Ｔ_2a（ｔ）・A₂（ｔ）・sin〔B₂・ωｔ＋Ｔ_2i（ｔ）・I₂（ｔ）・sinD₂・ωｔ〕 ……………(3) の式に基づき、２系列分の楽音信号を得、これら
の楽音信号を混合することにより楽音を発生させ
るようにしたものである。 この発明の一実施例に係る電子楽器は第１図に
示すように次の要素を含んで構成されている。 １は鍵盤情報発生部で、鍵盤に関連して操作さ
れたキーに関する鍵情報として、押鍵されたキー
番号を内容とするキー情報IFKと、押鍵操作の強
弱、速度を内容とするタツチ情報IFTとを送出す
る。 ５Ａ及び５Ｂは第１及び第２系列パラメータ発
生回路で、演奏者によつて操作される音色選択ス
イツチ６の出力に対応して楽音信号波形に関する
パラメータ出力PA１及びPA２を送出する。しか
るにこの発生回路５Ａ及び５Ｂで発生されるパラ
メータ情報は上述の鍵盤情報発生部１のタツチ情
報IFT以外の音色に関する情報を送出するものと
する。 ７Ａ及び７Ｂは第１及び第２系列楽音信号形成
部で、鍵盤情報発生部１からのキー情報IFK、タ
ツチ情報IFTを受けると共に、パラメータ発生回
路５Ａ及び５Ｂからのパラメータ情報PA１及び
PA２を受け、これらの情報に基づいて(3)式の第
１項の式及び第２項の式でそれぞれ表わされる２
系列の楽音信号e₁及びe₂をそれぞれ発生する。 ８は楽音発生部で、スピーカ、増幅器などのサ
ウンドシステムでなり、第１及び第２系列楽音信
号形成部７Ａ及び７Ｂの出力e₁及びe₂を合成して
(3)式で表わされる楽音信号ｅに相当する楽音をス
ピーカから発生する。 しかるにこのような構成によつて楽音発生部８
から発生される楽音は、鍵盤情報発生部１から送
出されるキー情報IFKに応じた音高をもち、かつ
音色選択スイツチ６によつて選択された音色をも
ち、しかも鍵盤情報発生部１から送出されるタツ
チ情報IFTに応じたタツチコントロールないしア
フターコントロールを受けたものとなるが、その
楽音波形は周波数変調信号の式を基礎とした(3)式
に基づいて形成される。 一方この楽音は、ダンパペダル９によつて発生
されるダンパペダル信号POが楽音信号形成部７
Ａ及び７Ｂに制御信号として与えられることによ
り制御される。 この実施例の場合、第１図の各構成要素は以下
に述べる詳細構成をもつ。 〔1〕鍵盤情報発生部 鍵盤情報発生部１は第２図に示すように、鍵
盤の各キーに対応してその操作状態を検出する
キー操作検出回路１１と、その出力を受けて押
圧操作されたキー信号を判別して対応する２進
化コード信号でなるキーコード信号KCを送出
するキーコーダ１２と、このキーコーダ１２の
出力信号を任意数の発音チヤンネルのいずれか
に対して割当て処理することによりキー情報
IFKを送出するチヤンネルプロセツサ１３と、
このチヤンネルプロセツサ１３の出力に基づい
て押鍵操作速度を判別してこれを２進化コード
信号でなるイニシアルタツチデータITDとして
送出するイニシアルタタツチコントロール回路
１４と、キー操作検出回路１１の出力に基づい
て押鍵強さを判別してこれを２進化コード信号
でなるアフタタツチデータATDとして送出す
るアフタタツチコントロール回路１５とを有す
る。 (1‐1)キー操作検出回路１１は、鍵盤（この実施例
の場合88鍵）の各キーに対してそれぞれ設け
られた例えば機械的接点構成の２個のキース
イツチＫ１及びＫ２でなるキースイツチ群１
１Ａと、各キーに対してそれぞれ設けられた
例えば圧電素子構成の押下圧力検出素子DT
でなる圧力検出素子群１１Ｂとを具える。キ
ースイツチＫ１及びＫ２は例えば第３図Ａ，
Ｂに示すようにキー１１Ｃの後端部１１Ｄに
対向して並設され、キー１１Ｃが押下げられ
たとき後端部１１Ｄに設けられた係合子１１
Ｅが可動接点１１Ｆ及び１１Ｈに係合するこ
とにより両スイツチＫ１及びＫ２を閉じるよ
うになされている。ここで各スイツチＫ１及
びＫ２の可動接点１１Ｆ及び１１Ｈが係合子
１１Ｅに接触する面には第３図Ｃに示すよう
にそれぞれ長さの異なる段部１１Ｉ及び１１
Ｊが付され、従つてキー１１Ｃが操作された
とき係合子１１Ｅの上方への動きに応じて先
ず第１のキースイツチＫ１が長い段部１１Ｉ
に係合して接点を閉じ、その後第２のキース
イツチＫ２が短い段部１１Ｊに係合して接点
を閉じるようになされている。 一方キー１１Ｃの操作端部１１Ｋの下側位
置には押下圧力検出素子DTが設けられ、キ
ー１１Ｃの押下動作の際、第２のキースイツ
チＫ２が閉じた後に、検出素子DTに該端部
１１Ｋの下面が圧接することよりその押下圧
力に応じた検出出力dtを発生するようになさ
れている。 かくしてキー操作検出回路１１に得られた
第１及び第２のキースイツチＫ１及びＫ２の
接点出力k₁，k₂は、操作されたキー番号と操
作速度とを含む88対のキー操作検出出力とし
てキーコーダ１２に送出され、また押下圧力
検出素子DTの検出出力dtは押下圧力を含む
88個のキー操作検出出力としてアフタタツチ
コントロール回路１５へ送出される。 なお第３図Ａ，Ｂにおいて、１１Ｌは上限
ストツパ用フエルト、１１Ｍは圧力検出素子
DTの受け台、１１Ｎは案内子、１１Ｐは支
点具、１１Ｑは重りである。 (1‐2)キーコーダ キーコーダ１２は第４図Ａ〜Ｃに示すよう
に、キースイツチＫ１及びＫ２を含んでなる
キースイツチ回路１２Ａと、ブロツク検出回
路１２Ｂ及びその一時記憶回路１２Ｃと、ノ
ート検出回路１２Ｄと、ステツプコントロー
ル回路１２Ｅとを有する。 ブロツク検出回路１２Ｂは、鍵盤（この実
施例の場合１段88キーでなる）のキーを例え
ば１オクターブを１単位のブロツクとして区
分し、操作されたキーが属するブロツクを検
出記憶すると共に（複数のキーが同時操作さ
れたときは複数のブロツクに亘ることもあり
得る）、この記憶したブロツクを表わすブロ
ツク番号を３ビツトの２進コード信号として
一時記憶回路１２Ｃに記憶させる。またブロ
ツク検出回路１２Ｂはブロツクの記憶状態を
鍵盤の操作されているキースイツチを通じて
ノート検出回路１２Ｄへ送る。 この実施例の場合、88鍵のキーを第１表の
ように第０ブロツク〜第７ブロツクの８ブロ
ツクに分ける。

【表】 これに対してノート検出回路１２Ｄは鍵盤
のキースイツチを介してブロツク検出回路１
２Ｂから受けた信号に基づいて操作されたキ
ーがどのノート（すなわち音名）であるか検
出記憶すると共に（この場合も同一ブロツク
に属する複数のキーが同時操作されたときは
複数のノートを記憶することもあり得る）、
この記憶したノートを表わすノート番号を４
ビツトの２進コード信号として送出するよう
になされている。 ここで、ブロツク検出回路１２Ｂに複数の
ブロツクが記憶された場合各ブロツクの読出
しは所定の優先順位をもつて順次実行され、
この読出動作がされるブロツクごとにそのブ
ロツクに所属する操作キーのノート番号がノ
ート検出回路１２Ｄに記憶される。 ノート検出回路１２Ｄにおける記憶ノート
の読出しも同様に所定の優先順位をもつて順
次実行される。 このようにして一時記憶回路１２Ｃに記憶
されたブロツク番号コード信号BCと、ノー
ト検出回路１２Ｄに記憶されたノート番号コ
ード信号NCとは、組合されて７ビツトのキ
ーコード信号KCとして送出される。 ブロツク検出回路１２Ｂ及びノート検出回
路１２Ｄは以下の詳細構成をもつ。 ブロツク検出回路１２Ｂは第０〜第７オク
ターブに対応する第０〜第７ブロツクの８個
の検出回路本体BL０〜BL７を有し、その信
号入出力端子L₀〜L₇がそれぞれ対応するブ
ロツク（オクターブ）に属する一対のキース
イツチK₁及びK₂（第３図）の各固定接点に
共通に接続されている。 ブロツク検出回路本体BL０〜BL７は読出
回路の構成が異なることを除いて同様に構成
されており、それぞれ記憶回路１１１と、優
先ゲート回路１１２と、読出回路１１３と、
信号入出力回路１１４とを具える。 今例えば信号入出力端子L₀をもつ第０ブ
ロツクの検出回路本体BL０について述べる
に、記憶回路１１１は信号入出力端子L₀に
論理「１」信号が到来したときこれをステツ
プコントロール回路１２Ｅから到来する
「１」ステート信号１ST₁を開制御信号とす
る入力アンドゲート１１５を通じ、さらにオ
アゲート１１６を通じて遅延フリツプフロツ
プ回路１１７にて受ける。フリツプフロツプ
回路１１７はこの「１」信号を読込用クロツ
クφ_Cによつて読込み、その後到来する読出
用クロツクφ_Dによつて読出す。しかるにこ
のように読出された「１」信号は帰還用アン
ドゲート１１８を通じ、さらにオアゲート１
１６を通じて入力端にフイードバツクされ、
これが次のクロツクφ_C，φ_Dで読込み、読出
され、かくしてフリツプフロツプ回路１１７
はφ_C及びφ_Dの到来ごとにデータを記憶更新
する。この記憶は帰還用アンドゲート１１８
が閉じたときその「０」出力をクロツクφ
_C，φ_Dによつて読込み、読出すことによりリ
セツトされる。 このようにしてブロツク検出回路本体BL
０〜BL７の記憶回路１１１に対して「１」
信号が到来するとこれがオアゲート１１９に
与えられ、エニーブロツク信号AB（いずれ
かのブロツクに属するキーが操作されている
ことを表わす）としてステツプコントロール
回路１２Ｅに与えられる。 記憶回路１１１のフリツプフロツプ回路１
１７の出力は優先ゲート回路１１２のアンド
ゲート１２０に与えられる。このアンドゲー
ト１２０には開制御信号として１オクターブ
高音域を受持つブロツク検出回路本体（この
場合BL１）から到来する読出条件信号BCS
がインバータ１２１を介して与えられる。こ
の前段から到来した読出条件信号RCSは、
フリツプフロツプ回路１１７の出力と共にオ
ア回路１２２を介して後段に対する読出条件
信号RCS′として送出される。なお今の説明
の場合第０番目のブロツクBL０は最後段で
あるので読出条件信号RCSは外部へ送出さ
れる。 しかるに最高音域のオクターブのブロツク
検出回路本体BL７に対する前段からの読出
条件信号RCSとしては「０」レベル（この
場合接地レベル）に接続されたライン１２３
からの入力を用い、また最低音域のオクター
ブのブロツク検出回路本体BL０から後段へ
の読出条件信号RCSは、メモリブロツク信
号MB（いずれかのブロツクに記憶があるこ
とを表わす）としてステツプコントロール回
路１２Ｅに送出される。 このようにして優先ゲート回路１１２はよ
り高音域のオクターブのブロツクに記憶があ
るとき、そのブロツクの記憶回路１１１から
の記憶の読出しを優先的になし得るようにな
され、いずれかのブロツク検出回路本体に記
憶がある限り、メモリブロツク信号MBを送
出し続ける。 優先ゲート回路１１２を通つた記憶回路１
１１の記憶出力は読出回路１１３のアンドゲ
ート１２４に与えられる。アンドゲート１２
４にはステツプコントロール回路１２Ｅから
到来する「２」ステート信号２ST₁が開制御
信号として与えられ、優先ゲート回路１１２
から記憶出力を受けているときこれを「２」
ステート信号２ST₁のタイミングで出力線１
２５に与える。 しかるに各ブロツク検出回路本体BL０〜
BL７の出力線１２５は３つのコード変換用
オアゲート１２６の入力端に予定の組合せを
もつて接続され、これにより各ブロツク検出
回路本体BL０〜BL７に記憶があるときその
記憶ブロツク番号が３ビツト２進化コード信
号BC₁として「２」ステート信号２ST₁のタ
イミングで一時記憶回路１２Ｃへ送出され
る。 一時記憶回路１２Ｃはブロツク検出回路１
２Ｂから到来するブロツク番号コード信号
BC₁の各ビツトを並列に受ける記憶回路BM
１〜BM３を有し、それぞれブロツク番号コ
ード信号BC₁の各ビツトを入力オアゲート１
３０を通じて受ける遅延フリツプフロツプ回
路１３１と、その記憶をダイナミツクに維持
する帰還用アンドゲート１３２と、出力用ア
ンドゲート１３３とを有する。 帰還用アンドゲート１３２は、「１」又は
「３」ステート時にステツプコントロール回
路１２Ｅから到来する「１」、「３」ステート
信号１・３ST₁を受けて、「１」、「３」ステ
ートの期間遅延フリツプフロツプ回路１３１
の内容を保持し「２」ステート時にブロツク
検出回路１２Ｂにて送出されるブロツク番号
コード信号BC₁を新たに遅延フリツプフロツ
プ回路１３１に記憶させるために該記憶を解
除する。また出力アンドゲート１３３は後述
するようにノート検出回路１２Ｄからこれに
ノートの記憶がある場合に到来するメモリノ
ート信号MNを受け、かくしてノート検出回
路１２Ｄからノート番号コード信号NCが送
出されたときこれと同時に一時記憶していた
ブロツク番号コード信号BCを並列にキーコ
ード信号KCとして送出するようになされて
いる。 ブロツク検出回路１２Ｂの信号入出力回路
１１４は、キースイツチ回路１２Ａから操作
されたキーに関する情報をブロツク検出回路
１２Ｂに取込み、この取込んだ情報に基づい
てノート検出回路１２Ｄに情報を与えもの
で、各出力回路本体BL０〜BL７の信号入出
力端子Ｌ０〜Ｌ７に接続された充放電コンデ
ンサCB１と、この入出力端子Ｌ０〜Ｌ７及
び論理「１」レベルの電源１３５間に接続さ
れた充電用トランジスタ１３６と、入出力端
Ｌ０〜Ｌ７及び接地（その論理レベルは
「０」である）間に接続された放電用トラン
ジスタ１３７とを含む。 放電用トランジスタ１３７は、上述のよう
にステツプコントロール回路１２Ｅの「２」
ステート信号２ST₁によつて開く読出回路１
１３のアンドゲート１２４から記憶回路１１
１の記憶が読出されたときこれをオアゲート
１３８を介して受けてオンし、これによりコ
ンデンサCB１を放電させて端子Ｌ０〜Ｌ７
のレベルを「０」にリセツトする。また同様
にオアゲート１３８を介してステツプコント
ロール回路１２Ｅから「０」ステート信号０
ST₁を受けてオンしてコンデンサCB１を放
電させる。 これに対して充電用トランジスタ１３６
は、インバータ１３９を通じ、さらに「２」
ステート信号２ST₁を開制御信号として受け
るアンドゲート１４０を通じて優先ゲート回
路１１２のアンド回路１２０の出力を受け、
これにより記憶回路１１１が記憶状態にない
ときオンしてコンデンサCB１を論理「１」
レベルに充電し、かくして入出力端子Ｌ０〜
Ｌ７のレベルを「１」に維持させる。 なお実際上充放電用コンデンサCB１とし
ては、入出力端子Ｌ０〜Ｌ７に接続されてい
るコードの配線容量を利用し得る。 かかる構成を有する信号入出力回路１１４
は、後述するようにステツプコントロール回
路１２Ｅのステート信号に応じて、ノート検
出回路１２Ｄの信号入出力回路１４９との間
でキースイツチ回路１２Ａを介して信号の授
受をする。 これに対してノート検出回路１２Ｄは次の
詳細構成をもつ。 ノート検出回路１２Ｄは１オクターブに属
するノートＣ〜Ｃ#に対応する12個のノート
検出回路本体NT１〜NT１２を有し、その一
対の入出力端TC₁#及びTC₂#〜TC₁及び
TC₂が、それぞれ対応するノートの附された
キーごとに設けられた一対のキースイツチ
K₁及びK₂の可動接点に、ダイオードd₁及び
d₂を通じて接続されている。 ノート検出回路本体NT１〜NT１２は記憶
回路１４８部分の構成が異なることを除いて
同様に構成されており、それぞれ第１のキー
スイツチK₁に対応する第１の記憶回路１４
５と、第２のキースイツチK₂に対応する第
２の記憶回路１４６と、優先ゲート回路１４
７と、読出回路１４８と、信号入出力回路１
４９とを具える。 今例えば入出力端子TC₁#及びTC₂#をも
つノート「Ｃ#」のノート検出回路本体NT
１について述べるに、第１の記憶回路１４５
は入出力端子TC₁#に「０」の状態が生じた
とき（キースイツチK₁が閉じたときこの状
態が生ずる）これをインバータ１５０によつ
て「１」信号に反転した後、ステツプコント
ロール回路１２Ｅから到来する「２」ステー
ト信号２ST₂を開制御信号とする入力アンド
ゲート１５１を通じ、さらにオアゲート１５
２を通じて遅延フリツプフロツプ回路１５３
にて受ける。このフリツプフロツプ回路１５
３は、ブロツク検出回路１２Ｂの記憶回路１
１１について上述したと同様にして、設けた
「１」信号を読込用クロツクφ_Cによつて読込
み、その後読出用クロツクφ_Dによつて読出
し、帰還用アンドゲート１５４を通じさらに
オアゲート１５２を通じてその入力端にフイ
ードバツクし、これを次のクロツクφ_C，φ_D
で再度読込み、読出し、かくしてダイナミツ
クに記憶する。 この記憶状態は、「１」の読出条件信号
RDSが帰還用アンドゲート１５４に与えら
れている限り維持され、この読出条件信号
RDSが到来しなくなつたとき（すなわち
「０」のとき）、ゲート１５４の「０」出力を
クロツクφ_C，φ_Dによつて読込み、読出すこ
とによりリセツトされる。 これに対して第２の記憶回路１４６は入出
力端子TC₂#に「０」の状態が生じたとき
（すなわちキースイツチK₂が閉じたとき）、
記憶動作をすることを除いて、第１の記憶回
路１４５と同様に構成されている。 なおこの実施例の場合、第１の記憶回路１
４５のインバータ１５０及び入力用アンドゲ
ート１５１間にオアゲート１６５が介挿さ
れ、このオアゲート１６５を通じて第２の記
憶回路１４６のインバータ１６０の出力を第
１の記憶回路１４５のフリツプフロツプ回路
１５３に入力するようになされ、かくして何
らかの原因で、第１のキースイツチK₁の動
作時に第１の記憶回路１４５に記憶されなか
つたとき、第２のキースイツチK₂の信号を
利用してこの誤動作をバツクアツプするよう
になされている。 しかるに回路本体NT１〜NT１２の第１の
記憶回路１４５において、ブリツプフロツプ
回路１５３の入力端がオアゲート１６６に接
続され、これにより、帰還用ゲート１５４を
通じて「１」信号をダイナミツクに記憶して
いる遅延フリツプフロツプ回路１５３が１つ
でもあればエニーノート信号AN（いずれか
の回路本体NT１〜NT１２にノートの記憶が
あることを表わす）を送出する。 一方記憶回路１４５及び１４６のフリツプ
フロツプ回路１５３及び１６３の出力は優先
ゲート回路１４７のアンドゲート１７０及び
１７１にそれぞれ与えられる。このアンドゲ
ート１７０及び１７１には開制御信号として
１オクターブの音名配列に従つて１音分高い
音名のノート検出回路本体NT１２〜NT２か
ら到来する読出条件信号RDSがインバータ
１７２を介して与えられる。この前段から到
来した読出条件信号RDSは、上述の如く第
１及び第２の記憶回路１４５及び１４６の帰
還用アンドゲート１５４及び１６４の開制御
信号としても用いられるほか、第１の記憶回
路１４５のフリツプフロツプ回路１５３の出
力と共にオア回路１７３を介して後段に付す
る読出条件信号RDSとして送出される。 しかるに最高音名Ｃのノート検出回路本体
NT１２に対する前段からの読出条件信号
RDSとして「０」レベル（この場合接地レ
ベル）に接続されたライン１７４からの入力
を用い、かくしてこの最高音名Ｃのノート検
出回路本体NT１２が最優先で記憶データの
読出しを行うようになされている。 また最低音名Ｃ#のノート検出回路本体
NT１から後段への読出条件信号RDSがメモ
リノート信号MNとして一時記憶回路１２Ｃ
の出力ゲート１３３に与えられ、これにより
ノート検出回路１２Ｄの回路本体NT１〜NT
１２のいずれかに読出すべきデータがあると
き、一時記憶回路１２Ｃに記憶されているブ
ロツク番号データを送出できるようになされ
ている。 優先ゲート回路１４７のアンドゲート１７
０及び１７１をそれぞれ通つた記憶出力は出
力線１７５及び１７６に送出される。ノート
記憶回路本体NT１〜NT１２の一方の出力線
１７５は、４つのコード変換用オアゲート１
７７の入力端に所定の組合せをもつて接続さ
れ、これにより回路本体NT１〜NT１２の記
憶が読出されたときその記憶ノート番号が４
ビツト２進化コード信号のノートコード信号
NCとしてノート番号出力端子TN１〜TN４
に出力される。これに対して記憶回路本体
NT１〜NT１２の他方の出力線１７６がオア
ゲート１７８の入力端に接続され、これによ
りキースイツチK₂が閉じたこと及びそのキ
ースイツチK₁からの遅れのタイミングを表
わす第２キースイツチ動作信号KA₂として出
力端子TKA２に出力される。 信号入力回路１４９は、ブロツク検出回路
１２Ｂの信号入出力回路１１４からキースイ
ツチ回路１２Ａを介して送られて来る情報を
取込むもので、信号入出力端子TC₁#及び
TC₂#〜TC₁及びTC₂にそれぞれ接続された
充放電コンデンサCN１及びCN２と、第１の
端子TC₁#〜TC₁及び論理「１」レベルの電
源１７９間に接続された第１の充電用トラン
ジスタ１８０と、第２の端子TC₂#〜TC₂及
び論理「１」レベルの電源１８１間に接続さ
れた第２の充電用トランジスタ１８２とを含
む。 この実施例の場合コンデンサCN１及びCN
２は、コンデンサCB１と同様に、ノート検
出回路１２Ｄ及びキースイツチ回路１２Ａ間
の配線容量を利用する。 これらのトランジスタ１８０及び１８２は
ステツプコントロール回路１２Ｅから送出さ
れる「１」、「３」ステート信号１・３ST₁に
よつてオンしてコンデンサCN１及びCN２を
論理「１」レベルに充電する。 以上がブロツク検出回路１２Ｂ及びノート
検出回路１２Ｄの一例構成であるが、これら
は、キースイツチ回路１２Ａを介しかつステ
ツプコントロール回路１２Ｅのステート信号
に同期して次のように動作する。なお今例え
ば、音階音C₁，C₂，E₂のキーが同時操作さ
れているとする。従つて音階音C₁のキーは
第０ブロツクに属し、また音階音C₂，E₂の
キーは第１ブロツクに属する。 「０」ステートは待機状態で、「０」ステ
ート信号０ST₁はブロツク検出回路１２Ｂの
すべての検出回路本体BL０〜BL７について
信号入出力回路１１４の放電用トランジスタ
１３７をオンにしてこれを通じてコンデンサ
CB１を放電させる。従つて入出力端子Ｌ０
〜Ｌ７のレベルはすべて「０」レベルとな
る。 なおこのとき、音階音C₁のキースイツチ
が閉じていることにより第０ブロツクのブロ
ツク検出回路１２Ｂの端子Ｌ０はキースイツ
チK₁，K₂を通じてノート検出回路１２Ｄの
「Ｃ」ノート検出回路本体NT１２の端子
TC₁，TC₂に接続され、同様にして第１ブロ
ツクのブロツク検出回路BL１の端子Ｌ１は
「Ｃ」ノート検出回路本体NT１２の端子
TC₁，TC₂と、「Ｅ」ノート検出回路本体NT
４の端子TE₁，TE₂とに接続されている。従
つて端子TC₁，TC₂及びTE₁，TE₂に接続さ
れたコンデンサCN１，CN２もまたダイオー
ドd₁，d₂、キースイツチＫ１，Ｋ２を通じて
トランジスタ１３７により放電されて「０」
レベルになつている。 この状態から「１」ステート状態になる
と、ステツプコントロール回路１２Ｅから
「１」ステート信号１ST₁及び「１」、「３」
ステート信号１・３ST₁が送出される。 この「１」、「３」ステート信号１・３ST₁
はノート検出回路１２Ｄの「Ｃ#」〜「Ｃ」
ノート検出回路本体NT１〜NT１２に与えら
れ、そのトランジスタ１８０及び１８２がオ
ンとなる。従つてこれを通じてコンデンサ
CN１及びCN２が一斉に充電される。これと
共にダイオードd₁及びd₂を通じ、さらに操作
された「C₁」、「C₂」、「E₂」キーのキースイ
ツチＫ１及びＫ２を通じてブロツク検出回路
１２Ｂの端子Ｌ０及びＬ１に接続されたコン
デンサCB１が充電される。しかし操作され
ていないキーに対応するキースイツチＫ１及
びＫ２は閉じていないのでそのコンデンサ
CB１は充電されない。 そこで、操作されたキーが属するブロツク
（すなわち「C₁」キーが属する第０ブロツク
及び「C₂」、「E₂」キーが属する第１ブロツ
ク）の入出力端子Ｌ０及びＬ１に論理「１」
入力が与えられる。従つてブロツク検出回路
１２Ｂからステツプコントロール回路１２Ｅ
に対するエニーブロツク信号ABが送出され
る。 一方「１」ステート信号１ST₁がブロツク
検出回路１２Ｂのブロツク検出回路BL０〜
BL７に与えられ、その記憶回路１１１の入
力ゲート１１５を一斉に開く。したがつて
「１」入力が与えられている第０及び第１ブ
ロツク検出回路本体BL０及びBL１の記憶回
路１１１が記憶状態になり、かくして操作さ
れたキーが属するブロツク番号（この場合第
０及び第１ブロツク）がブロツク検出回路１
２Ｂに記憶される。 この状態から「２」ステートになると、ス
テツプコントロール回路１２Ｅから「２」ス
テート信号２ST₁が送出される。 この「２」ステート信号２ST₁はブロツク
検出回路１２Ｂのブロツク検出回路本体BL
０〜BL７に与えられ、その読出回路１１３
の出力ゲート１２４に一斉に開制御信号とし
て与えられる。しかるにこのとき、第０及び
第１ブロツクの検出回路本体BL０及びBL１
のみが記憶状態にあるから、より優先順位の
高い第１ブロツクの検出回路本体BL１の優
先ゲート回路１１２のアンドゲート１２０の
みに読出条件信号RCSが与えられる。従つ
て第１ブロツクの検出回路本体BL１の記憶
回路１１１からの記憶内容が優先ゲート回路
１１２及び読出回路１１３を通じて２進コー
ド信号「100」がブロツク番号コード信号
BC₁として送出される。この３ビツトのブロ
ツク番号コード信号BC₁は一時記憶回路１２
Ｃに与えられ、その各ビツト記憶回路BM１
〜BM３の入力オアゲート１３０を通じて記
憶させる。 なおブロツク検出回路１２Ｂの第１ブロツ
クの検出回路本体BL１の記憶データが読出
され、これによつて読出回路１１３の出力用
ゲート１２４の出力が「１」になると、これ
がインバータ１２８を介して帰還用ゲート１
１８を閉じる。従つてフリツプフロツプ回路
１１７は、次の周期のクロツクφ_C，φ_Dによ
つて「０」を読込み、読出す。かくして第１
ブロツクの記憶回路BL１がリセツトされ
る。このとき次段への読出条件信号RCSは
「０」となることにより、優先順位の次に低
いブロツク（この場合第０ブロツク）の読出
条件が整うことになる。 一方優先ゲート回路１１２を介して読出回
路１１３から読出された論理「１」の第１ブ
ロツク番号記憶出力は、そのブロツク検出回
路本体BL１の放電用トランジスタ１３７に
与えられてこれをオンにする。従つて第１ブ
ロツクのコンデンサCB１はトランジスタ１
３７を通じて放電される。これにとどまら
ず、キースイツチＫ１及びＫ２を通じさらに
ダイオードｄ１及びｄ２を通じてノート検出
回路１２Ｄの回路本体のうち第１ブロツクに
属しかつ現在操作されているキーの音名に対
応する回路本体（この場合「Ｃ」及び「Ｅ」
ノート検出回路本体NT１２及びNT４）のコ
ンデンサCN１，CN２をもブロツク検出回路
本体BL１のトランジスタ１３７を通じて放
電する。かくして操作されたキーの音名に対
応する「Ｃ」及び「Ｅ」ノート検出回路本体
NT１２及びNT４に論理「０」入力が与えら
れる。 一方第２の「２」ステート信号２ST₂がス
テツプコントロール回路１２Ｅから各ノート
検出回路本体NT１〜NT１２に与えられ、第
１及び第２の記憶回路１４５及び１４６の入
力ゲート１５１及び１６１を一斉に開くこと
により、「０」入力が与えられている「Ｃ」
及び「Ｅ」ノート検出回路本体NT１２及び
NT４の記憶回路１４５及び１４６が記憶状
態になり、かくして操作されたキーのうち第
１ブロツクに属するキーのノート（この場合
「Ｃ」及び「Ｅ」）がノート検出回路１２Ｄに
記憶される。 しかるにこのとき、「Ｃ」及び「Ｅ」ノー
ト検出回路本体NT１２及びNT４のうち、よ
り優先順位の高い「Ｃ」検出回路本体NT１
２の優先ゲート回路１４７に論理「０」の読
出条件信号RDSが与えられていることによ
り、第１及び第２の記憶回路１４５及び１４
６の記憶が読出され、従つて読出回路１４８
のゲート１７７を通じてノート番号を表わす
２進コード信号「0111」が第１の記憶回路１
４５からノートコード信号NCとして出力端
子TN１〜TN４に送出され、また読出回路１
４８のゲート１７８を通じて第２のキースイ
ツチＫ２が動作したことを表わす第２キース
イツチ動作信号「１」が第２の記憶回路１４
６から出力端子TKA₂に送出される。 なお実際上キースイツチＫ１及びＫ２は、
第３図について上述したように、第１のキー
スイツチＫ１が動作した後、第２のキースイ
ツチＫ２が動作することになり、その動作時
間差はキーの操作速さに対応したものにな
る。しかるに、この動作時間差は、後述する
ようにクロツクφ_C，φ_Dの周期と比較して充
分大きくなるようにクロツクφ_C，φ_Dの周期
が選定されている。従つてノート検出回路本
体NT１〜NT１２の第１及び第２の記憶回路
１４５及び１４６の記憶、読出動作は実際上
同時になされることはなく、時間差をもつて
実行される。 これに対して「Ｃ」及び「Ｅ」ノート検出
回路本体NT１２及びNT４に記憶がされたこ
とにより最低順位のノート検出回路本体NT
１から送出されるメモリノート信号MNによ
つて一時記憶回路１２Ｃの出力ゲート１３３
が開かれ、これに記憶されていたブロツク番
号コード信号BC１「100」が出力端子TB１
〜TB３に送出される。 従つて出力端子TN１〜TN４及びTB１〜
TB３には、操作されたキーのうち、最も高
音域のオクターブ（この場合第１オクター
ブ）に属し、かつそのうちでも最も高音の音
名をもつキー（今の場合「C₂」キー）のキ
ー番号を内容とする７ビツトのキーコード信
号「0111 100」がキーコード信号KCとして
送出される。 このようにしてノート検出回路本体NT１
〜NT１２のうち１以上の記憶回路１４５が
記憶動作をすると、ステツプコントロール回
路１２Ｅに対してエニーノート信号ANが送
出され、これを条件として「２」ステートに
続いて「３」ステートに入り、ステツプコン
トロール回路１２Ｅから「１」、「３」ステー
ト信号１・３ST₁が再度送出される。 この「１」、「３」ステート信号１・３ST₁
はノート検出回路本体NT１〜NT１２の充電
用トランジスタ１８０及び１８２を再度オン
とし、これによりコンデンサCN１及びCN２
を再度充電する。 一方「１」、「３」ステート信号１・３ST₁
が一時記憶回路１２Ｃの帰還用ゲート１３２
に与えられることにより、その第１番目のク
ロツクφ_C，φ_Dが到来するときフリツプフロ
ツプ回路１３１の出力が再度入力端に帰還さ
れ、従つて一時記憶回路１２Ｃは同じブロツ
ク番号コード信号BC１を記憶し直す。 これに対して「Ｃ」ノート検出回路本体
NT１２においては第１番目のクロツクφ_C，
φ_Dによつて記憶回路１４５の記憶はリセツ
トされ（ライン１７４からの論理「０」信号
により帰還用ゲート１５４が閉じているた
め）、一方「Ｅ」ノート検出回路NT４におい
て論理「１」信号を再度記憶する（帰還用ゲ
ート１５４「Ｃ」ノート検出回路本体NT１
２からの「１」の読出条件信号RDSによつ
て開いているため）。 そこでこのクロツクφ_C，φ_Dの第１番目の
周期において「Ｃ」ノート検出回路本体NT
１２の記憶がリセツトし、これにより「Ｅ」
ノート検出回路本体NT４の優先ゲート回路
１４７への読出条件信号RDSが「０」にな
ることにより「Ｅ」ノート検出回路本体NT
４の「１」出力が出力用ゲート１７０を通じ
て読出回路１４８に読出され、かくして読出
回路１４８から「Ｅ」ノートコード「0010」
が読出される。 この様にして出力端子TN１〜TN４及び
TB１〜TB３には、第１ブロツクに属しかつ
ノートが「Ｅ」のキー、すなわち「E₂」キ
ーが操作されたことを表わすキーコード信号
「0010100」が送出されることになる。 かくしてノート検出回路１２Ｄに記憶され
ていたノートがすべて読出されると、クロツ
クφ_C，φ_Dの第２周期目によつて「Ｅ」ノー
ト検出回路NT４の記憶がリセツトされ、エ
ニーノート信号ANが「０」となる。このと
きステツプコントロール回路１２Ｅは、ブロ
ツク検出回路１２Ｂからメモリブロツク信号
MBがあることを条件として、次に再度
「２」ステートへ戻す。 すなわち再度「２」ステート信号２ST₁が
ステツプコントロール回路１２Ｅからブロツ
ク検出回路１２Ｂ本体BL０〜BL７の読出回
路１１３へ与えられる。このとき未だ読出さ
れずに残つている第０ブロツクの記憶が読出
回路１１３を通じて読出されることを除いて
上述の第１ブロツクの場合と同様にして、一
時記憶回路１２Ｃへ第０ブロツク番号をコー
ド信号「000」として読出すと共に、放電用
トランジスタ１３７をオンにしてコンデンサ
CB１と、「C₁」キーのキースイツチＫ１，Ｋ
２を介して「Ｃ」ノート検出回路本体NT１
２のコンデンサCN１及びCN２を放電してこ
の「Ｃ」ノート検出回路本体NT１２の記憶
回路１４５及び１４６を記憶状態にセツトす
る。 このとき再度「３」ステートへ移り、記憶
回路１４５及び１４６の記憶データは直ちに
読出されて読出回路１４８から「Ｃ」ノート
コード信号「0111」として送出され、かくし
て出力端子TN１〜TN４及びTB１〜TB３に
は第０ブロツクに属する「Ｃ」ノートコード
のキー、すなわち「C₁」ノートのキーが操
作されたことを表わすキーコード信号
「0111000」が送出されることになる。 ところでかかる動作が終つたとき、「Ｃ」
ノート検出回路本体NT１２の記憶回路１４
５において、帰還用ゲート１５４が閉じてい
る（ライン１７４からの読出条件信号RDS
が「０」であるから）ので、ノート検出回路
１２Ｄからエニーノート信号ANが発生せ
ず、しかもブロツク検出回路１２Ｂにもメモ
リブロツク信号MBが発生しておらず、従つ
て「０」ステートすなわち待機状態にもど
る。 ブロツク検出回路本体BL０〜BL７の記憶
動作の開始、及びブロツク回路本体BL０〜
BL７からノート検出回路本体NT１〜NT１
２への信号の出力などのキーコーダ１２の各
部の動作はステツプコントロール回路１２Ｅ
にてマスタクロツクに同期して発生されるス
テツプコントロール信号によつて制御され
る。 ステツプコントロール回路１２Ｅは起動パ
ルス発生回路１２Ｆにて発生される起動パル
スTCによつて起動され、以後データ転送ク
ロツクφ_C，φ_Dに同期しながら上述のステツ
プコントロール信号０ST₁，１ST₁，２
ST₁，２ST₂，１・３ST₁を発生する。 この実施例の場合、起動パルス発生回路１
２Ｆは、例えば矩形波発生回路構成の低周波
クロツク発振器１８１と、その出力端に接続
された遅延フリツプフロツプ回路１８２とを
有し、発振器１８１の出力を２入力アンド回
路１８３にその一方の条件入力として与え、
かつフリツプフロツプ回路１８２の出力をイ
ンバータ１８４によつて反転してアンド回路
１８３にその他方の条件入力として与え、か
くしてアンド回路１８３にて発振器１８１の
出力が論理「１」レベルになつたときその後
フリツプフロツプ回路１８２が論理「１」信
号をクロツクφ_Cで読込んだ後クロツクφ_Dで
読出した時までの間論理「１」となる起動パ
ルスTCを送出する。 ここで低周波クロツク発振器１８１の発振
周波数は主として鍵盤が操作されたときこれ
を検出する際の条件、例えばチヤタリングの
影響を受けないように考慮して決められ、例
えば周期が200μｓ〜１ｍｓ程度に選定され
る。 これに対してデータ転送クロツクφ_C，φ_D
は同時最大発音数に対応してその各音のデー
タを一巡転送するに都合の良い十分短かい周
期をもつており、チヤンネルプロセツサ１３
に配設される第７図Ｃに示すような同期信号
発生回路１３Ａによつて発生される。 同期信号発生回路１３Ａは４段の全加算器
１８５と、その各段に接続された４個の遅延
フリツプフロツプ回路１８６とを具える。フ
リツプフロツプ回路１８６の各段には、別途
マスタクロツク発振器（図示せず）において
発生される１μｓの周期τをもつマスタクロ
ツクφ_１（第５図φ_１）が読込クロツクとし
て与えられ、かつこのマスタクロツクφ_１に
対して1/2周期遅れのマスタクロツクφ_２
（第５図φ_２）が読出クロツクとして与えら
れる。従つて全加算器１８５はマスタクロツ
クφ_１，φ_２の周期τごとにフリツプフロツ
プ回路１８６が動作したとき応動動作、かく
してフリツプフロツプ回路１８６の各段の出
力端から、マスタクロツクφ_１，φ_２の周期
τで歩進する２進化16進のコード出力
（「１」「２」「４」「８」ビツトをもつ）を送
出する。 このようにして発生された２進化16進のコ
ード出力はそれぞれ適宜組合せることによつ
てクロツクパルスφ_１の１周期τ分のパルス
幅で周期16τのタイミングパルスを形成させ
ることができ、かつ、この実施例の場合同期
信号発生回路１３Ａは第５図１Y₁₆，２Y₁₆，
９Y₁₆，１６Y₁₆に示すように、第１、第２、
第９、第16番目のタイミングパルス１Y₁₆，
２Y₁₆，９Y₁₆，１６Y₁₆をアンド回路１８
８，１８９，１９０，１９１によつて発生さ
せ、このうち第16、第２番目のタイミングパ
ルス１６Y₁₆，２Y₁₆をキーコーダ１２のデー
タ転送クロツクφ_C，φ_Dとして用いるように
なされている。 ここで周期16τのタイミング信号を発生さ
せるのは、同時に発音すべき音の数を16音に
選定したことに基づくものである。すなわち
この実施例の電子楽器はピアノの様に88キー
の一段鍵盤構造とされているので、両手10指
分のキーが同時操作される可能性があり、し
かもすでに操作の終つたキーのうちいくつか
はデイケイ波形をもつ可能性があることを考
慮して合計16音の同時発音を可能ならしめた
ものである。 しかるにマスタクロツクφ_１，φ_２を16周
期ずつ区分して、その16周期内の各周期をタ
イムスロツトとしてそれぞれ同時発音すべき
各音のデータを割当て、かくして割当てられ
たタイムスロツト内において対応するデータ
（以下当該データともいう）の転送、処理を
する。そこで以下、第５図においてマスタク
ロツクφ_１の第１、第２………第16周期区間
T₁，T₂………T₁₆をそれぞれ第１、第２……
…第16チヤンネルと称するとにする。 このような考え方の下にチヤンネルプロセ
ツサ１３はマスタクロツクφ_１，φ_２に同期
して各音についてのデータの処理を行う。従
つてこれに協調して、操作されたキーがどれ
かの判別動作をキーコーダ１２に行わせるべ
く、ステツプコントロール回路１２Ｅが同期
信号発生回路１３Ａにおいてマスタクロツク
φ_１，φ_２に同期して発生されたタイミング
信号φ_C，φ_Dを利用するのである。 このようにして発生された同期信号１６
Y₁₆及び２Y₁₆は、キーコーダ１２における各
遅延フリツプフロツプ回路の読込み及び読出
しクロツクφ_C及びφ_Dとして利用され、かく
してすべての遅延フリツプフロツプ回路がマ
スタクロツクφ_１，φ_２の16周期ごとに１回
ずつ絶えず読込み、読出し動作を繰返すこと
になる。 ステツプコントロール回路１２Ｅは読込み
クロツクφ_C及び読出しクロツクφ_Dを受ける
２個の遅延フリツプフロツプ回路２０１及び
２０２でなるステツプカウンタ２０３と、そ
の歩進動作を制御しかつその歩進状態に基づ
いて各ステート信号を形成するゲート回路２
０４とを具える。 ゲート回路２０４は起動パルス発生回路１
２Ｆから到来する起動パルスTCによつて起
動し、ブロツク検出回路１２Ｂにて発生され
るエニーブロツク信号AB及びメモリブロツ
ク信号ABと、ノート検出回路１２Ｄにて発
生されるエニーノート信号ANとを受けて、
４つの状態を生じさせる。すなわち「０」ス
テート（待機状態）、「１」ステート（操作さ
れたキーが属するブロツクの検出動作状
態）、「２」ステート（操作されたキーのうち
検出されたブロツクに属するキーのノートを
検出する動作状態）、「３」ステート（ブロツ
ク、ノートの検出結果に基づいてキーコード
を送出する動作状態）の合計４つの状態を生
じさせる。 これらのステートは第２表に示すように、
フリツプフロツプ回路２０１及び２０２の出
力Ｑと、これをインバータ２０５及び２０６
を通じて得られる反転出力とによつて次の
ようにして確立される。

【表】 ステツプコントロール回路１２Ｅが「０」
ステート（すなわち待機状態でフリツプフロ
ツプ回路２０１及び２０２のＱ出力は「０」
及び「０」である）のときステート信号入力
回路２１４のアンドゲート２１５から「０」
ステート信号OST₁が送出されている。この
「０」ステートのとき起動パルスTCが到来す
ると、これがゲート回路２０４のステート制
御回路２０６のアンドゲート２０７に与えら
れる。このときフリツプフロツプ回路２０１
及び２０２の出力「１」及び「１」が他の
条件として与えられているので、アンドゲー
ト２０７の入力条件が整い「１」出力が発生
されて第２フリツプフロツプ回路２０２にそ
の入力オアゲート２１２を介して与えられ
る。 従つて読込み及び読出クロツクφ_C及びφ_D
によつてフリツプフロツプ回路２０１及び２
０２には「０」及び「１」が記憶され「１」
ステート状態になる。このとき回路２０１の
出力及び回路２０１のＱ出力がステート信
号出力回路２１４のアンドゲート２１７に与
えられることにより、このゲート２１４から
「１」ステート信号１ST₁が送出される。 そこで上述のようにこの「１」ステート信
号１ST₁によつてブロツク検出回路１２Ｂが
動作してキースイツチ回路１２Ａの操作され
たキースイツチの属するブロツクを検出記憶
する。しかるにいずれかのブロツクのキーが
操作されていればエニーブロツク信号ABが
ステツプコントロール回路１２Ｅに送り返さ
れ、またいずれかのブロツク検出回路本体Ｌ
０〜BL７が記憶動作をすれば、メモリブロ
ツク信号MBがステツプコントロール回路１
２Ｅに送り返される。 エニーブロツク信号ABはステート制御回
路１２Ｅのアンドゲート２１１（回路２０１
の出力及び回路２０２のＱ出力がすでに与
えられている）に与えられ、このゲート２１
１から回路２０１の入力オアゲート２１３に
「１」出力が入力される。これに対してステ
ート制御回路２０６のアンドゲート２０７に
はすでに起動パルスTCが与えられていない
ので、回路２０２の入力オアゲート２１２に
は「０」出力が入力される。 従つて回路２０１及び２０２には次の周期
の読込み及び読出しクロツクφ_C及びφ_Dによ
つて「１」及び「０」が記憶され「２」ステ
ート状態となる。 従つてステート信号出力回路２１４のアン
ドゲート２１６から第１の「２」ステート信
号２ST₁が送出され、またこのときブロツク
検出回路１２Ｂからメモリブロツク信号MB
が到来していることを条件としてアンドゲー
ト２１８から第２の「２」ステート信号２
ST₂が送出される。 この第１の「２」ステート信号２ST₁はブ
ロツク検出回路１２Ｂの読出回路１１３に与
えられ、記憶されているブロツクのうち最も
優先順位の高いブロツク番号をコード化して
一時記憶回路１２Ｃに読出すと共に、信号入
出力回路１１４を通じさらにキースイツチ回
路１２Ａを通じてノート検出回路１２Ｄに操
作されているキーのノートの信号を送る。一
方このとき第２の「２」ステート信号２ST₂
がノート検出回路１２Ｄの第１及び第２記憶
回路１４５及び１４６に与えられ、送られて
来たノートを記憶する。 しかるに「２」ステート時においてノート
検出回路１２Ｄにノートの記憶がされると、
エニーノート信号ANがステツプコントロー
ル回路１２Ｅに送り返され、これがステート
制御回路２０６のアンドゲート２０８に与え
られる。一方アンドゲート２１０はメモリブ
ロツク信号MB及び回路２０１のＱ出力が与
えられているので「１」信号を発生してい
る。従つて回路２０１及び２０２には次の周
期のクロツクφ_C，φ_Dによつて入力オアゲー
ト２１２及び２１３を通じて「１」及び
「１」信号が記憶され、かくして「３」ステ
ートになる。 しかるにこのときノート検出回路１２Ｄに
おいては、記憶しているノートのうち優先順
位の最も高いノート番号を読出回路１４８を
通じてコード化して出力端子TN１〜TN４に
送出する。 このとき一時記憶回路１２Ｃの出力端にブ
ロツク番号が読出されてこれが出力端子TB
１〜TB３に与えられる。従つて端子TN１〜
TN４，TB１〜TB３にキーコード信号KCが
送出されることになる。 一方「３」ステートにおいてはステツプコ
ントロール回路１２Ｅの回路２０２のＱ出力
が「１」、「３」ステート信号１・３ST₁とし
て再度発生され、これがノート検出回路１２
Ｄの信号入出力回路１４９に与えられ、かく
してブロツク検出回路１２Ｂからノート検出
回路１２Ｄへのノート検出信号伝送状態をリ
セツトする。これと共に「１」、「３」ステー
ト信号１・３ST₁が一時記憶回路１２Ｃに与
えられ、その記憶を更新する。 ここで、ノート検出回路１２Ｄに記憶され
たノートが１個であつた場合には、第１及び
第２記憶回路１４５及び１４６の記憶は
「３」ステート時にリセツトされるので、エ
ニーノート信号ANが到来しなくなる。従つ
てステツプコントロール回路１２Ｅのステー
ト制御回路２０６においてゲート２０８，２
０９の出力が「０」となる。 ここでブロツク検出回路１２Ｂに１つのブ
ロツクしか記憶されていなかつたときには、
「３」ステートにおいてメモリブロツク信号
MBが「０」となるのでステート制御回路２
０６のアンドゲート２１０には「１」出力が
出ず、従つて回路２０１及び２０２には
「０」信号が入力される。 そこで回路２０１及び２０２は次の周期の
読込及び読出クロツクφ_C及びφ_Dによつて
「０」及び「０」記憶状態となり、かくして
「０」ステート状態すなわち待機状態にもど
ることになる。 これに対してブロツク検出回路１２Ｂにて
以上のブロツクが記憶されていたときは、１
つのブロツクについての「３」ステート時に
なおもメモリブロツク信号MBが到来し続け
ているのでステート制御回路２０６のゲート
２１０に「１」出力が得られ、これが回路２
０１に与えられる。 従つて回路２０１及び２０２は次の周期の
読込クロツクφ_C及び読出クロツクφ_Dで
「１」及び「０」の記憶状態となり、ステー
ト信号出力回路２１４のゲート２１６から再
度「２」ステート信号２ST₁を送出する。か
くして「２」ステート状態になると、その後
上述したと同様にして次の読込及び読出クロ
ツクφ_C及びφ_Dによつて「３」ステート状態
になる。 このような繰返し動作は、ブロツク検出回
路１２Ｂに記憶されたブロツクがなくなるま
で繰返されるが、その結果記憶されたブロツ
クがなくなると、「３」ステート時にブロツ
ク検出回路１２Ｂからのメモリブロツク信号
MBが到来しなくなり、その次の周期のクロ
ツクφ_C，φ_Dで「０」ステートに戻る。 上述においては、検出されたブロツクが複
数の場合について述べたが、１ブロツクに含
まれる検出ノートが複数の場合は、ノート検
出回路１２Ｄにおいてすべての検出ノートに
ついての読出しが終るまで「３」ステートの
状態を維持する。 すなわち「３」ステート状態において、ノ
ート検出回路１２Ｄからのエニーノート信号
ANが依然として到来し続けているので、ス
テート制御回路２０６のゲート２０９に引き
続き「１」出力が得られ、従つて「３」ステ
ート状態が次の周期のクロツクφ_C，φ_Dの到
来時においても維持されるからである。 以上のようにステツプコントロール回路１
２Ｅは次のように歩進動作をする。 (a) １つのキーが操作されたとき。 「０」→「１」→「２」→「３」→
「０」ステートの一巡動作を１回行う。 (b) １つのブロツクのキーについて複数のノ
ートのキーが操作されたとき。 「０」→「１」→「２」→「３」………
「３」→「０」ステートのようにすべての
ノートの読出しが終るまで「３」ステート
を維持する。 (c) 複数のブロツクについてそれぞれ１つの
キーが操作されたとき。 「０」→「１」→「２」→「３」→
「２」→「３」………「２」→「３」→
「０」ステートのように、すべてのブロツ
クについての読出しが終るまで「２」→
「３」→「２」ステートの歩進を繰返す。 (d) 複数のブロツクについて、それぞれ複数
のノートが記憶されたとき。 「０」→「１」→「２」→［「３」→
「３」………「３」］→「２」→［「３」→
「３」………「３」］→「２」………「２」
→［「３」→「３」………「３」］→「０」
ステートのように、［「３」→「３」………
「３」］でなる「３」ステートの維持動作の
繰返しと、「２」→「３」→「２」ステー
トの歩進動作の繰返しとが組合される。 ステツプコントロール回路１２Ｅは以上の
構成に加えて、キーオフ検出タイミング信号
出力回路２２０を有する。こでキーオフ検出
タイミング信号Ｘはキーコーダ１２における
キーコード信号KCの発生動作に関連してキ
ーの離鍵操作がされたか否かの目安とするた
めチヤンネルプロセツサ１３に供給される。 キーオフ検出タイミング信号出力回路２２
０は起動パルス発生回路１２Ｆから到来する
起動パルスTCを受けるアンドゲート２２１
及び２２２を有し、フリツプフロツプ回路２
０１及び２０２の出と、16進カウンタ構成
のタイミングカウンタ１２Ｇのカウント終了
出力端からの出力TM０とを受けて「０」ス
テート時に起動パルスTCが到来したときア
ンドゲート２２２からパルス状の「１」出力
を発生し、これを信号Ｘとして出力端子TX
に送出すると共に、オア回路２２３を介して
タイミングカウンタ１２Ｇへカウント開始パ
ルスTMIとして与える。このときカウンタ
１２Ｇはクロツクφ_C及びφ_Cが到来するごと
に「１」加算動作をし、かかる加算動作時に
は出力TM０を「０」とする。すなわち、出
力TM０はカウンタ１２Ｇが最大値に達する
までは「０」である。 信号出力回路２２０はこの「０」の出力
TM０をインバータ２２４で反転してアンド
ゲート２２１に入力し、これにより起動パル
ス発生回路１２Ｆから起動パルスTCが到来
したときオアゲート２２３を通じて「１」出
力をカウンタ１２Ｇに与えることにより
「１」加算動作をさせる。このカウント動作
は起動パルス発生回路１２Ｆに起動パルス
TCが発生するごとに繰返され、かくして低
周波発振器１８１の出力の16周期の期間が経
過したときカウンタ１２Ｇの全ビツト出力が
「１」となり、出力TM０が「１」になるこ
とにより以後アンドゲート２２１を介しての
カウント動作を停止し、次の「０」ステート
における起動パルスの到来を持つようになさ
れている。 なお、タイミングカウンタ１２Ｇにおい
て、２２６は４段の全加算器、２２７はその
各段に接続され読込及び読出クロツクφ_C，
φ_Dによつて記憶動作する遅延フリツプフロ
ツプ回路、２２８は４段のフリツプフロツプ
回路２２７の出力を入力条件としすべて
「１」のとき「１」出力TM０を送出する出
力アンドゲートである。 上述の構成のキーコーダ１３の動作を要約
してフローチヤートとして示せば、第６図の
ようになる。 すなわちステツプ２３５は「０」ステート
状態を得るステツプで、ステツプコントロー
ル回路１２Ｅからの「０」ステート信号０
ST₁によつてブロツク検出回路１２Ｂのコン
デンサCB１が放電状態に維持され、全体と
して待機状態にある。 次にステツプ２３６においてTC＝１か否
か、換言すれば起動パルス発生回路１２Ｆか
らの起動パルスTCの発生の有無が確認さ
れ、発生していなければなおも「０」ステー
ト状態を維持する。しかし発生していること
の確認が得られたら次のステツプ２３７に進
む。 このステツプ２３７は「１」ステート状態
を得るステツプで、「１」、「３」ステート信
号１・３ST₁によつてノート検出回路１２Ｄ
のコンデンサCN１，CN２が充電され、これ
が現に操作されているキースイツチＫ１，Ｋ
２を通じてブロツク検出回路１２Ｂのコンデ
ンサCB１の充電を行う。一方これと同時に
ブロツク検出回路１２Ｂの該キースイツチＫ
１，Ｋ２の属するブロツクに対応する記憶回
路１１１への入力ゲート１１５が「１」ステ
ート信号１ST₁によつて開かれ、コンデンサ
CB１の充電状態が記憶回路１１１に読込ま
れ、かくして現に操作されているキーが属す
るブロツクに操作状態が記憶されている。 この結果はエニーブロツク信号ABが送出
されたか否か（AB＝１か）をステツプ２３
８において確認することにより行う。その結
果AB＝１（すなわちいずれかのブロツクに
操作されているキーがあることを意味する）
であれば次のステツプ２３９に進み、そうで
なければステツプ２３５の「０」ステートの
待機状態にもどる。 ステツプ２３９は「２」ステート状態を得
るステツプで、ステツプコントロール回路１
２Ｅの「２」ステート信号２ST₁によつてブ
ロツク検出回路１２Ｂの読出回路１１３を動
作させる。しかるに読出回路１１３は記憶さ
れているブロツクのうち最も優先順位の高い
ものを読出してその内容のブロツクコード信
号BC₁を送出する。これと同時に読出動作を
したブロツク検出回路本体に接続されたコン
デンサCB１を放電させる。このときこのコ
ンデンサCB１にキースイツチＫ１，Ｋ２を
通じて接続されているノート検出回路のコン
デンサCN１，CN２もこの接続ループを通じ
て放電される。一方ノート検出回路１２Ｄの
第１、第２記憶回路１４５，１４６がステツ
プコントロール回路１２Ｅからの「２」ステ
ート信号２ST₂によつてコンデンサCN１，
CN２の放電状態を読込む。 次にステツプ２４０においてブロツク検出
回路１２Ｂからメモリブロツク検出信号MB
がステツプコントロール回路１２Ｅに与えら
れていること（すなわちいずれかのブロツク
が記憶されたこと）を確認すると共に、ステ
ツプ２４１においてノート検出回路１２Ｄか
らエニーノート検出信号ANがステツプコン
トロール回路１２Ｅに与えられていること
（すなわちいずれかのノートが記憶されたこ
と）を確認し、次のステツプ２４２に移る。
ここでステツプ２４０においてMB＝１でな
いときは処理すべきブロツクはないので、待
機状態のステツプ２３５にもどる。 ステツプ２４２は「３」ステート状態を得
るステツプで、このときノート検出回路１２
Ｄは記憶したノートを優先順位の高いものか
ら順次読出す。これと共にステツプコントロ
ール回路１２Ｅの「１」、「３」ステート信号
１・３ST₁によつてノート検出回路１２Ｄの
コンデンサCN１，CN２を充電させ、かくし
てノート検出回路１２Ｄに対する入力を阻止
する。そしてこのタイミングでノート検出回
路１２Ｄの記憶回路１４５，１４６が読出し
動作をして、優先順位の高いノートから読出
回路１４８を通じて記憶内容をノートコード
化して送出する。 しかるにかかる動作状態はステツプ２４３
においてエニーノート信号ANの有無を確認
している限り繰返される（すなわちステツプ
２４３からステツプ２４２にもどる）。これ
に対してAN＝１でなくなつたとき、ノート
検出回路１２Ｄに記憶されているノートのす
べてについて記憶の読出しが終つたことにな
るので、次のステツプ２４４に進む。 このステツプ２４４はMB＝１か否かを確
認するステツプで、肯定されれば未だ処理す
べきブロツクのデータがブロツク検出回路１
２Ｂに残つていることを意味しているので再
度ステツプ２３９にもどつてこの残るブロツ
クのデータの処理を行う。これに対して否定
結果が得られればステツプコントロール回路
１２Ｅは「０」ステート信号０ST₁を送出す
るに至り、かくしてすべての動作が終つてス
テツプ２３５の待機状態にもどる。 以上の動作は、起動パルス発生回路１２Ｆ
から起動パルスTCが発生されるごとに繰返
される。 しかるに起動パルスTCに関連してキーオ
フ検出タイミング信号Ｘは、以下に述べるス
テツプによつて起動パルスTCに基づき、し
かも上述のキーコード信号KCの送出動作と
関連して次のようにして送出される。 先ずステツプ２４５において起動パルス発
生回路１２Ｆで発生された起動パルスTCが
カウンタ１２Ｇでカウントされ、オーバーフ
ロー出力TM０が出たときステツプ２４６に
おいてこれを検出してステツプ２４７に進
む。 このときステツプコントロール回路１２Ｅ
はカウンタ１２Ｇに対する「１」加算信号
TMIの送出を停止させる。 この状態でステツプコントロール回路１２
Ｅが「０」ステート信号０ST₁を送出する状
態になるとこれがステツプ２４８で検出さ
れ、次のステツプ２４９において起動パルス
TCが送出されたタイミングを確認する。こ
の確認が得られると次のステツプ２５０にお
いてステツプコントロール回路１２Ｅからキ
ーオフタイミング信号Ｘを送出する。 しかるにこの信号Ｘの送出が終了するとス
テツプ２４５にもどり、再度起動パルスTC
のカウントを開始する。 かくしてキーオフタイミング信号Ｘはキー
コード信号KCの送出が終つた後に発生する
起動パルスTCをカウントし、そのカウント
数が「15」になつたとき、そのとき実行され
ているキーコード信号KCの送出動作が終る
のを待つて送出されることになる。 (1‐3)チヤンネルプロセツサ チヤンネルプロセツサ１３は同時に発音す
べき各音のデータを第１〜第16チヤンネルに
割当て記憶し、これらの記憶データをマスタ
クロツクφ_１，φ_２に同期して順次送出する
もので第７図Ａ〜Ｃの構成を有する。ここで
記憶チヤンネル数（この実施例の場合16個）
は前述したように同時最大発音数と一致した
値に決められ、全チヤンネルのうち記憶デー
タがないチヤンネル（以後空チヤンネルとい
う）がある場合にこの空チヤンネルにキーコ
ード１２からの新らしいキーコードデータを
読み込みセツトする。かくして記憶されたキ
ーコードデータは鍵盤の対応するキーが押鍵
されている限りリセツトされず、また離鍵さ
れた後もその音についてデイケイが必要な場
合はデイケイ部分の振幅が所定値にならない
限りリセツトされない。 チヤンネルプロセツサ１３のキーコードデ
ータの記憶は、第１〜第16チヤンネルのデー
タをマスタクロツクφ_１，φ_２によつて直列
に繰返し循還させることによりダイナミツク
に行う。かくしてダイナミツクに循還する第
１〜第16チヤンネルのデータは循還ループの
１点において監視され、16個のチヤンネルの
１巡ごとに順次各チヤンネルのデータが読出
される。従つて各チヤンネルの内容はマスタ
クロツクφ_１，φ_２の16周期分の長さの周期
で読出しチエツクされることになる。 チヤンネルプロセツサ１３は、キーコーダ
１２から到来する７ビツトのキーコード信号
KC、キーオフ検出タイミング信号Ｘおよび
第２キースイツチ動作信号KA₂を取込み一時
記憶するサンプルホールド回路１３Ｂと、取
込んだキーコード信号KCを16個のチヤンネ
ルのいずれかに割当て記憶するキーコード記
憶回路１３Ｃと、サンプルホールド回路１３
Ｂに一時記憶されたキーコード信号KCとキ
ーコード記憶回路１３Ｃの各チヤンネルの記
憶内容とを比較してその比較結果に基づいて
制御条件信号を送出するキーコード比較制御
回路１３Ｄと、キー操作のタツチに関するデ
ータを得るためのキー操作判別回路１３Ｅ
と、これらの要素によりデータの取込み、記
憶、比較などを実行するタイミングを指令制
御するタイミングコントロール回路１３Ｆ
と、16個のチヤンネルデータのすべてに空チ
ヤンネルがないとき新しいキーコードが到来
した場合に古いキーコードデータを新しいキ
ーコードデータとを入れ替えるためのトラン
ケート回路１３Ｇとを具える。 サンプルホールド回路１３Ｂはキーコーダ
１２から到来するキーコード信号KC（ノー
トコード信号NCの各ビツトＮ１〜Ｎ４及び
ブロツクコード信号BCの各ビツトＢ１〜Ｂ
３でなる）と、キーオフ検出タイミング信号
Ｘと、第２キースイツチ動作検出信号KA２
とを、それぞれに対応して設けられたゲート
回路２３１を介して記憶要素２３２に記憶す
る。 この実施例の場合ゲート回路２３１は電界
効果トランジスタでなり、同期信号発生回路
１３Ａ（第７図Ｃ）の第１チヤンネルのタイ
ミング信号１Y₁₆（第５図１Y₁₆）によつて一
斉に開かれたとき、入力された論理「１」又
は「０」レベルをコンデンサ構成の記憶要素
２３２に記憶する。 かくして記憶要素２３２に記憶されたデー
タは次のサイクルのタイミング信号１Y₁₆が
到来するまでの間記憶要素２３２に保持さ
れ、このとき同じデータがキーコーダ１２か
ら到来していれば記憶要素２３２の記憶をそ
のまま残し、これに対して到来したキーコー
ドの内容が変化すれば、これに応じて内容が
変化したビツトの記憶要素の記憶状態を変更
するようになされている。 しかるにキーコード信号KCの各ビツトに
対する記憶要素２３２の記憶内容は、並列に
キーコード記憶回路１３Ｃの入力データ一時
記憶回路２３３に与えられる。一時記憶回路
２３３は同期信号発生回路１３Ａの第９チヤ
ンネルのタイミング信号９Y₁₆（第５図９
Y₁₆）によつて読込み動作し、その後到来する
第１チヤンネルのタイミング信号１Y₁₆（第
５図１Y₁₆）によつて読出動作する遅延フリツ
プフロツプをもつて構成されている。 このようにして一連記憶回路２３３には、
最初のタイミング信号１Y₁₆によつてサンプ
リングホールド回路１３Ｂに読込まれたデー
タの保持状態が安定した後、タイミング信号
９Y₁₆によつてこの安定したデータを読込み
かつ次の第２サイクル目のタイミング信号１
Y₁₆で読出す。従つてこの第２サイクル目の
タイミング信号１Y₁₆によつてサンプリング
ホールド回路１３Ｂに逆の論理レベルが記憶
されたとしても、以後第３サイクル目のタイ
ミング信号１Y₁₆が得られまでの１周期の間
は少くとも記憶状態を変更しないようになさ
れている。 しかるにかくして一時記憶回路２３３に記
憶されたデータはタイミング信号１Y₁₆の１
周期の間に必要に応じて入力ゲート回路２３
４のアンド16ゲート２３５、及びオアゲート
２３６を介して記憶回路本体２３７の第１〜
第16チヤンネルのうちの空チヤンネルに記憶
される。 記憶回路本体２３７はキーコード信号KC
の各ビツトにそれぞれ対応する７個の16ステ
ージシフトレジスタRG１〜RG７でなり、各
ステージにおいて第１のマスタクロツクφ_１
によつて前ステージの内容を読込み、第２の
マスタクロツクφ_２によつて読込んだ内容を
読出すようになされている。従つて７個のレ
ジスタRG１〜RG７の内容はマスタクロツク
φ_１，φ_２によつて同時に１ステージづつシ
フトして行く。しかるに第16ステージ目の出
力は入力ゲート回路２３４の循還用アンドフ
ゲート２３８及びオアゲート２３６を介して
第１ステージの入力端に帰還され、従つて各
ステージの記憶を失わずにダイナミツクに記
憶する。そこでレジスタRG１〜RG７につい
て任意の時点における特定ステージ（すなわ
ち第１ステージ〜第16ステージ）の内容が１
チヤンネル分、７ビツトのキーコードKCを
表わすことになる。例えば第１チヤンネルの
タイミング信号１Y₁₆の到来時におけるレジ
スタRG１〜RG７の第１ステージ目の内容が
１音７ビツト分のキーコードKCを表わすこ
とになる。従つて記憶回路本体２３７は同時
最大発音数、16音分のキーコードKCを記憶
する。 シフトレジスタRG１〜RG７の第16ステー
ジ目の出力は出力端WN１〜WN３に導出さ
れ、従つて第１〜第16チヤンネルのデータが
第16ステージ目を通過することにキーコード
出力端子WN１〜WB３に読出される。かく
して出力端子WN１〜WB３に読出された記
憶データは、同時発音すべき音のキーコード
KGを時分割多重方式でコード化された同時
発音キーコード信号KCとして送出される。 一方レジスタRG１〜RG７のうちノートコ
ードNCを記憶するレジスタRG１〜RG４の
出力がオアゲート２３９を通じて第１キース
イツチキーオン検出信号TK１として出力端
子WTK１に送出される。またこのオアゲー
ト２３９に「１」出力が得られたときこれを
ビジー信号Ａ１（第16ステージ目を通過した
チヤンネルに記憶データがあること、換言す
れば空チヤンネルではないことを表わす）と
して利用する。 一時記憶回路２３３のデータを記憶回路本
体２３７のどのチヤンネルに割当て記憶させ
るべきかは、入力ゲート回路２３４のアンド
ゲート２３５及び帰還用アンドゲート２３８
を、タイミングコントロール回路１３Ｆのセ
ツト信号Ｓ、リセツト信号によつて開閉制
御することにより実行される。しかるにタイ
ミングコントロール回路１３Ｆはキーコーダ
１２から到来したキーコード信号KCの内容
と、記憶回路本体２３７の各チヤンネルに記
憶されているキーコードKCの内容とに基づ
き、一致したものの有無によりセツト信号Ｓ
又はリセツト信号を送出し、又は送出しな
いように動作する。 キーコーダ１２からのデータと記憶回路本
体２３７の記憶データとの比較はキーコード
比較制御回路１３Ｄにおいて行なわれる。こ
の比較制御回路１３Ｄはキーコード比較回路
２４０と一致チヤンネル記憶回路２４１とを
含んでなる。 キーコード比較回路２４０はサンプルホー
ルド回路１３Ｂにホールドされたキーコード
信号KCの各ビツトＮ１〜Ｂ３を一方の入力
信号とし、かつ対応するレジスタRG１〜RG
７の出力を他方の入力信号とする排他的オア
回路２４２を有し、これらオア回路２４２の
出力を一致検出出力用ノアゲート２４３に与
える。 ここで排他的オア回路２４２はキーコード
信号KCの全てのビツトがレジスタRG１〜
RG７のいずれかのチヤンネルの記憶内容と
一致したとき（ただし後述のように共に論理
「１」のときのみを利用する）、論理「０」出
力を送出し、従つてノアゲート２４３が論理
「１」の一致検出出力EQ₁を一致チヤンネル
記憶回路２４１に入力する。 一致チヤンネル記憶回路２４１は上述のレ
ジスタRG１〜RG７と同様にマスタクロツク
φ_１，φ_２によつて駆動される16ステージの
シフトレジスタをもつて構成されている。た
だし第16ステージ目の出力を第１ステージ目
に帰還するループは持たず、従つて一旦入力
されたデータはマスタクロツクφ_１，φ_２の
16周期の時間（これはタイミング信号１Y₁₆
〜１６Y₁₆の１周期の時間に等しい）経過後
オーバーフローして失われる。 しかるにサンプリングホールド回路１３Ｂ
はタイミング信号１Y₁₆によつてその１周期
の間キーコーダ１２からの出力信号を記憶し
ているのに対して、レジスタRG１〜RG７は
タイミング１Y₁₆の１周期の間に16チヤンネ
ル全てのデータを一巡させるから、結局一致
チヤンネル記憶回路２４１は新たに到来した
キーコードデータと同じキーコードデータを
記憶しているチヤンネルがあればこれをレジ
スタRG１〜RG７のシフト動作と同期してシ
フトさせながら記憶することになる。 このようにキーコード比較回路２４０はキ
ーコード信号KCが到来したときその内容と
同じ内容のデータが記憶回路本体２３７にす
でに記憶されているか否かを検出する目的を
もつ。この場合キーコード信号KCが到来し
ていないとき一致検出出力EQ₁を送出しない
ようにこれを禁止する。すなわちキーコード
記憶回路２４４によつてキーコード信号KC
が到来していないとき「０」となるキーコー
ド検出出力DEQを得、これをインバータ２
４６を介して一致検出出力用ノアゲート２４
３に与え、かくしてキーコード信号KCが到
来しないときはノアゲート２４３の出力を常
に「０」とするようになされている。 ここで、キーコード検出回路２４４は、サ
ンプルホールド回路１３Ｂからの出力のうち
ノートコードビツトＮ１〜Ｎ４を受けるオア
ゲート２４５でなり、キーコード信号KCが
サンプルホールド回路１３Ｂにホールドされ
たとき論理「１」の確認出力DEQを送出す
る。 一致検出出力EQ₁はキーコード記憶回路本
体２３７へのデータの読込みを禁止するため
に用いられる読込禁止信号RE，Ｇを発生さ
せるべく読込禁止回路２４７に与えられる。
読込禁止回路２４７は一致記憶回路２４８
と、読込終了信号回路２４９とでなる。 一致記憶回路２４８はタイミング信号１
Y₁₆の１周期の間に「１」の一致検出出力
EQ₁が得られたときこれを記憶し、その記憶
出力によつて一時記憶回路２３３から記憶回
路本体２３７へのデータの読込みを禁止する
目的で設けられている。かくするのは到来し
た新たなキーコードデータの内容が記憶回路
本体２３７のいずれかのチヤンネルに記憶さ
れていれば、この新たなキーコードを読込ま
せる必要がないからである。 一致記憶回路２４８は出力端にスイツチン
グトランジスタ２５０及びコンデンサ２５１
でなる出力保持回路２５２を接続した遅延フ
リツプフロツプ回路構成の記憶要素２５３を
具え、一致検出出力EQ₁を入力アンドゲート
２５４を介し、さらにオアゲート２５５を介
して受け、これをマスタクロツクφ_１，φ_２
で読込み、読出す。出力端に読出された
「１」出力は帰還用アンドゲート２５６を介
し、さらにオアゲート２５５を介して入力端
に帰還され、かくしてダイナミツクに記憶さ
れる。 スイツチングトランジスタ２５０は第１チ
ヤンネルに対応するタイミング信号１Y₁₆に
よつてそのパルス幅の間だけ開かれ、このと
きの記憶要素２５３の記憶状態によつてコン
デンサ２５１に論理レベル「１」又は「０」
が保持される。一方同じタイミング信号１
Y₁₆によつてインバータ２５７を介して帰還
用ゲート２５６が閉じられ、これにより記憶
要素２５３の記憶がリセツトされる。 かくして１つのタイミング信号１Y₁₆が到
来して記憶要素２５３がリセツトされた後第
２番目のタイミング信号１Y₁₆が到来するま
での間に、記憶回路本体２３７の第１〜第16
チヤンネルについての比較結果としてそのい
ずれかのチヤンネルに一致検出出力EQ１が
得られれば、記憶要素２５３がセツトされる
ことにより当該第２番目のタイミング信号１
Y₁₆によつてコンデンサ２５１が論理「１」
レベルに充電される。そしてこの状態は、そ
の後第３番目のタイミング信号１Y₁₆が到来
するまで保持される。 この保持レベル信号は出力オアゲート２５
８を介して読込禁止信号REGとしてタイミ
ングコントロール回路１３Ｆに与えられる。 なお一致記憶回路２４８の入力ゲート２５
４には後述するキーオフ記憶回路２９３から
のキーオフ検出信号Ｄ１がインバータ２５９
を介して与えられ、キーオフ記憶回路２９３
がキーオフされたチヤンネルを記憶したと
き、当該チヤンネルが読出されてその出力Ｄ
１が「１」となつたとき入力ゲート２５４を
閉じるようになされている。 一方読込終了信号回路２４９は一時記憶回
路２３３から記憶回路本体２３７へのデータ
の読込みが済んだ後は直ちに入力ゲート回路
２３５を閉動作させて以後誤動作が生じない
ようにする目的で設けられている。すなわち
読込終了信号回路２４９は遅延フリツプフロ
ツプ回路構成の記憶要素２６０を有し、タイ
ミングコントロール回路１３Ｆからセツト信
号Ｓが送出されたときこれを入力アンドゲー
ト２６１を介し、さらにオアゲート２６２を
介して受け、マスタクロツクφ_１，φ_２によ
つて読込み、読出す。出力端に読出された
「１」出力は帰還用アンドゲート２６３を介
し、さらにオアゲート２６２を介して記憶要
素２６０の入力端に帰還され、かくしてダイ
ナミツクに記憶される。かかる記憶状態は、
アンドゲート２６１及び２６３にインバータ
２６４を介してタイミング信号１６Y₁₆（第
16チヤンネルに対応する最後のタイミング信
号である）が与えられたとき、クリアされ
る。 このようにして記憶要素２６０に記憶され
た「１」出力はオアゲート２５８を介して読
込禁止信号REGとしてタイミングコントロ
ール回路１３Ｆに与えられる。 以上のようなサンプルホールド回路１３Ｂ
からキーコード記憶回路本体２３７へのキー
コードデータの入力動作ないし記憶データの
書換え動作は、タイミングコントロール回路
１３Ｆのセツト信号Ｓ及びリセツト信号に
よつて実行される。 タイミングコントロール回路１３Ｆは３つ
の制御モードをもつ。第一の制御モードはキ
ーコード記憶回路１３Ｃに空チヤンネルがあ
る状態で新しいキーコードデータが到来した
ときこのキーコードデータを空チヤンネルに
割当てることを内容とする。以下この制御モ
ードをニユーキーオン制御モードという。 第二の制御モードはキーコード記憶回路１
３Ｃが満杯状態（換言すれば空チヤンネルが
ない状態）で新らしいキーコードデータが到
来したとき、すでに離鍵されたキーのキーコ
ードデータが記憶されているチヤンネルにつ
いて、その記憶データに基づいて発生されて
いる音が消えかかつているとき、当該チヤン
ネルの記憶データを新たに到来したキーコー
ドデータと置き換えることを内容とする。以
下この制御モードをトランケート制御モード
という。 第三の制御モードはすでに離鍵されてデイ
ケイ過程に入つている音についてのキーコー
ドデータを記憶しているチヤンネルについ
て、このデイケイ波形部の振幅が所定値以下
になつたとき当該チヤンネルの記憶状態をリ
セツトすることを内容とする。以下この制御
モードをリセツト制御モードという。 ニユーキーオン制御モードの制御信号を得
るため、タイミングコントロール回路１３Ｆ
はニユーキーオン制御モード用アンド回路２
７１を有する。このアンド回路２７１は第１
の入力条件信号としてキーコード記憶回路１
３Ｃの出力用オアゲート２３９から送出され
るビジー信号Ａ１をインバータ２７２を介し
て受け、第２の入力条件信号として読込禁止
回路２４７の読込禁止信号REGをインバー
タ２７３を介して受け、第３の入力条件信号
としてキーコード検出回路２４４のキーコー
ド到来確認出力DEQを受ける。 かくしてニユーキーオン制御モード用アン
ド回路２７１は、新らしいキーコード信号
KCがサンプルホールド回路１３Ｂにホール
ドされたとき（オア回路２４５の出力が
「１」となる）、読込禁止回路２４７から読込
禁止信号REGが送出されていないことを条
件とし（すなわちキーコード記憶回路１３Ｃ
の記憶コードデータの１回の循還動作の間に
キーコード比較回路２４０から一致が得られ
なかつたことになる）、キーコード記憶回路
１３Ｃの出力ゲート２３９からビジー信号Ａ
１が発生しないタイミングで（空チヤンネル
が記憶回路本体２３７の最終ステージにシフ
トして来たことになる）、「１」の出力を送出
する。このニユーキーオン制御モード用アン
ド回路２７１の「１」出力はセツト信号出力
用オアゲート２７４を通じてキーコード記憶
回路１３Ｃの入力アンドゲート２３５に開制
御信号として与えられると共に、リセツト信
号出力用オアゲート２７５を介し、さらにイ
ンバータ２７６を介して帰還用アンドゲート
２３８に閉制御信号として与えられる。 かくして入力アンドゲート２３５が開きか
つ帰還用アンドゲート２３８が閉じた状態と
なり、従つて記憶回路本体２３７の最終ステ
ージに位置しているチヤンネルについてその
内容を帰還用アンドゲート２３８で阻止しか
つ一時記憶回路２３３の記憶内容を一斉に記
憶回路本体２３７の第１ステージに読込む。 しかるにこのようにして１度セツト信号出
力用ゲート２７４からセツト信号Ｓが送出さ
れて記憶回路本体２３７の第１ステージに新
たなデータの読込みがなされると、読込終了
信号回路２４９がセツト動作をし、従つて記
憶回路本体２３７へのデータの読込みが終了
したとき読込禁止信号REGが発生されるこ
とによりニユーキーオン制御用アンド回路２
７１の出力が「０」となり、これによりキー
コード記憶回路１３Ｃの入力用アンドゲート
２３５が閉じかつ帰還用アンドゲート２３８
が開いて次のチヤンネルの到来に備える。か
くして記憶回路本体２３７は新たに到来した
キーコードデータを空チヤンネルに割当て記
憶したことになる。 次にタイミングコントロール回路１３Ｆは
トランケート制御モード時のタイミング信号
を得るためトランケート制御モード用アンド
回路２７７を有する。このアンド回路２７７
は第１の入力条件信号としてトランケート回
路１３Ｇから送出されるトランケート信号
MTCHを受け、第２の入力条件信号として
読込禁止回路２４７の読込禁止信号REGを
インバータ２７３を介して受け、第３の入力
条件信号としてキーコード検出回路２４４の
キーコード到来確認出力DEQを受ける。 ここでトランケート回路１３Ｇはキーコー
ド記憶回路１３Ｃの記憶容量（すなわちチヤ
ンネル数16）以上の数のキーコード信号KC
が到来したとき、新らしく到来したキーコー
ド信号KCをすでに消えかえている音のキー
コードデータを記憶しているチヤンネルに入
れ替え記憶させ、かくして新たに到来したキ
ーコードデータを確実に記憶できるようにす
る目的で設けられている。 トランケート回路１３Ｇは最小値記憶比較
回路２８０を有し、後述するエンベロープ発
生器からマスタクロツクφ_１，φ_２に同期し
て時分割で順次到来する各チヤンネルについ
てのエンベロープ信号ΣKAの値Ｅを順次比
較し、より小さい値のエンベロープ信号Σ
KAを最小値Ｑとして記憶するもので、新た
に到来するエンベロープ信号ΣKAの値Ｅが
記憶最小値Ｑより小さいとき（すなわちＥ＜
Ｑのとき）、論理「１」の最小値検出信号Ｚ
を出力用アンドゲート２８１を介して送出す
る。 このアンドゲート２８１にはキー操作判別
回路１３Ｅにて発生されるキーオフ検出信号
Ｄ１が開制御信号として与えられ、かくして
離鍵されたキーのキーコードが割当てられた
チヤンネルのデータがキーコード記憶回路１
３Ｃの記憶回路本体２３７から読出されたタ
イミングで、そのエンベロープ値Ｅが最小値
Ｑより小さいとき最小値検出信号Ｚを送出す
るようになされている。 この最小値検出信号Ｚは最小値記憶比較回
路２８０の取込指令端子FETCHに与えら
れ、このとき回路２８０は現に到来している
エンベロープ信号ΣKAの内容を最小値Ｑと
して記憶更新し、かくして第１〜第16チヤン
ネルに記憶されているキーコードに対する音
のうちの最小エンベロープ値を常に記憶する
ようになされている。 「１」の最小値検出信号Ｚは最小エンベロ
ープ値チヤンネル記憶回路２８２に記憶され
る。この記憶回路２８２は上述した記憶回路
本体２３７のシフトレジスタRG１〜RG７と
同様に、マスタクロツクφ_１，φ_２によつて
読込み、読出し動作する16ステージのシフト
レジスタをもつて構成され、最終ステージの
「１」出力を出力用アンドゲート２８３を介
してトランケート信号MTCHとして送出す
る。 この出力用アンドゲート２８３には開制御
信号として第１〜第15ステージの出力を受け
るノアゲート２８４の出力が与えられ、かく
して第１〜第15ステージの内容が「０」（す
なわち第１〜第15ステージに記憶されている
チヤンネルのキーコードに対応する音のエン
ベロープは最小値ではないことを意味する）
のとき、換言すれば第16ステージの記憶のみ
が「１」のときトランケート信号MTCHを
出力用アンドゲート２８３を通じてトランケ
ート制御モード用アンド回路２７７に対して
与える。 従つてトランケート制御モード用アンド回
路２７７は、新しいキーコードデータがサン
プルホールド回路１３Ｂにホールドされたと
き、読込禁止回路２４７から読込禁止信号
REGが送出されていないことを条件とし
て、トランケート信号MTCHが到来したタ
イミングで「１」の出力を送出し、これをセ
ツト用オアゲート２７４を介してキーコード
記憶回路１３Ｃの入力用アンドゲート２３５
に与えてこれを開き、かつリセツト用オアゲ
ート２７５を介し、さらにインバータ２７６
を介して帰還用アンドゲート２３８に与えて
これを閉じる。 そこで、トランケート信号MTCHが発生
されたチヤンネルの内容（現在第16ステージ
に記憶されている）が、次のマスタクロツク
φ_１，φ_２によつて今まで記憶されていたエ
ンベロープ最小のキーコードデータから、一
時記憶回路２３３に記憶されている新たなキ
ーコードデータに置き換えられ、第１ステー
ジに記憶される。 最小値記憶比較回路２８０の出力条件とし
て用いられるキーオフ検出信号Ｄ１は、キー
操作制御回路１３Ｅにおいて発生される。 キー操作判別回路１３Ｅは、第１及び第２
キースイツチキーオン記憶回路２９１及び２
９２と、キーオフ記憶回路２９３とを有す
る。こらの記憶回路２９１，２９２及び２９
３は上述の記憶回路本体２３７と同様に、マ
スタクロツクφ_１，φ_２によつてシフト動作
をする16ステージのシフトレジスタで構成さ
れ、各チヤンネルの記憶内容が帰還用アンド
ゲート２９４，２９５，２９６を介して巡還
し、かくしてダイナミツクに記憶を保持する
ようになされている。 第１キースイツチキーオン記憶回路２９１
はサンプルホールド回路１３Ｂに到来したキ
ーコードデータが割当てられたチヤンネルの
記憶を、押鍵操作されている間保持する目的
で設けられている。 しかるに押鍵操作された場合のキーコード
記憶回路１３Ｃの応動動作としては、新たな
キーコードデータの内容と一致する内容をす
でに記憶しているチヤンネルがある第１の場
合と、このようなチヤンネルがない第２の場
合とがあり、第１の場合当該一致内容をもつ
チヤンネルの記憶内容の更新はせず、これに
対して第２の場合は空チヤンネルに新たなデ
ータを記憶する（又は満杯の場合はトランケ
ート制御モードにより最小エンベロープのチ
ヤンネルのデータと入れ換える）。 いずれの場合にしろキーの操作はされてい
るのであるからこれに対応するチヤンネルに
押圧操作中であることを表わす「１」信号を
記憶しなければならない。 このため第１キースイツチキーオン記憶回
路２９１は、タイミングコントロール回路１
３Ｆのキーコード記憶回路１３Ｃへのデータ
のチヤンネル割当て動作に同期してキーオン
データを当該チヤンネル位置に記憶する。 すなわち、記憶回路２９１は第一にタイミ
ングコントロール回路１３Ｆのセツト信号出
力用オアゲート２７４のセツト信号Ｓを入力
オアゲート２９７を介して受ける。かくして
新しく到来したデータを空チヤンネルに記憶
させる場合そのチヤンネル、又はトランケー
トモード時に新データを旧データと入れ換え
た場合そのチヤンネルに論理「１」信号が記
憶される。 また記憶回路２９１は、第二にタイミング
コントロール回路１３Ｆの第１キースイツチ
オン記憶用アンド回路２９８の出力を入力オ
アゲート２９７を介して受ける。しかるにこ
のアンド回路２９８はキーコード検出回路２
４４のオアゲート２４５の出力DEQと、一
致チヤンネル記憶回路２４１の一致記憶出力
EQとを受け、新キーコードデータと一致す
る記憶内容をもつチヤンネルが記憶回路本体
２４７の第１ステージに帰還されたときこれ
と同期して記憶回路２９１に論理「１」信号
を読込み記憶させる。 ここで第１キースイツチキーオン記憶回路
２９１の帰還用アンドゲート２９４にはタイ
ミングコントロール回路１３Ｆのクリア用ア
ンド回路２９９の出力がインバータ３００を
介して与えられる。このクリア用アンド回路
２９９にはキーオフ検出タイミング信号Ｘが
与えられ、これにより信号Ｘが「１」となつ
たとき記憶回路２９１のすべてのチヤンネル
の記憶をクリアさせるようになされている。 かくして記憶回路２９１は信号Ｘが到来す
るごとに第〜第16チヤンネルに割当てられた
キーコードのキーが未だに押鍵操作されてい
るか否かを間欠的にチエツクすることにな
る。 第２キースイツチキーオン記憶回路２９２
は、キーコード記憶回路１３Ｃの第１〜第16
チヤンネルにキーコードデータが記憶された
場合に、このキーコードに対応するキーの第
２のキースイツチＫ２（第３図）のオン動作
状態を記憶する。しかるに記憶回路２９２の
第１〜第16チヤンネルの記憶内容は、マスタ
クロツクφ_１，φ_２の16周期で一巡される
が、このとき出力端から読出されたデータを
第２キースイツチオン動作信号TK２として
出力端子WTK２から送出する。 記憶回路２９２への記憶信号の入力はタイ
ミングコントロール回路１３Ｆの第２キース
イツチキーオン記憶用アンド回路３０１の出
力を入力オアゲート３０２を介して入力する
ことにより行う。このアンド回路３０１はキ
ーコード１２から到来する第２キースイツチ
動作検出信号KA２と、一致チヤンネル記憶
回路２９１の出力EQとを入力条件として、
サンプルホールド回路１３Ｂに到来したキー
コードデータと、キーコード記憶回路本体２
３７のチヤンネルのいずれかについてその記
憶データとが一致したとき、第２キースイツ
チ動作検出信号KA２の到来時に「１」出力
を送出する。 従つて記憶回路２９２はキーコード記憶回
路１３Ｃの第１〜第16チヤンネルのうち到来
データと同じデータを記憶しているチヤンネ
ルが記憶回路本体２３７の第１ステージ目に
帰還された時、そのタイミングで「１」信号
を記憶し、かくして第２のキースイツチＫ２
がオン動作した後オフ動作するまでの間この
操作キーについての「１」信号をダイナミツ
クに記憶する。なお記憶回路２９２の帰還用
アンドゲート２９５にはタイミングコントロ
ール回路１３Ｆのリセツト信号が与えられ
る。 しかるに前述したように、サンプルホール
ド回路１３Ｂに到来したキーコードデータ
は、第１のキースイツチＫ１の動作によつて
形成されるのに対して、検出信号KA２は第
２のキースイツチＫ２の動作によつて形成さ
れる。従つてキーコード記憶回路１３Ｃに新
たなキーコードデータが記憶されることによ
り、この記憶チヤンネルに関して出力端子
WTK１に「１」出力が送出されたことは第
１のキースイツチＫ１がオン動作した時点を
表わしているのに対して、記憶回路２９２の
出力端子WTK２に「１」出力が送出された
ことは第２のキースイツチＫ２がオン動作し
た時点を表わしている。そこで、出力端子
WTK１に信号TK１が送出された時点か
ら、出力端子WTK２に信号TK２が送出さ
れた時点間の時間は、対応するキーの押鍵動
作についてその押し下げ速度に相当する大き
さになる。かくしてキーの操作速度に関する
データを信号TK１，TK２の型でチヤンネ
ルプロセツサ１３から送出できることにな
る。 キーオフ記憶回路２９３はキーコード記憶
回路１３Ｃの各チヤンネルに記憶されている
キーコードに対応するキーが離されて該キー
コードと同一のキーコードがキーコーダ１２
から出力されなくなつたとき（すなわちキー
オフの状態となつたとき）そのチヤンネルを
記憶する。 キーオフ記憶回路２９３は上述の第１キー
スイツチ記憶回路２９１の出力に基づいてタ
イミングコントロール回路１３Ｆにおいて形
成されるコントロール信号によつて記憶動作
する。すなわちタイミングコントロール回路
１３Ｆはキーオフ記憶制御用アンド回路３０
５を有し、その第１の入力信号として第１キ
ースイツチキーオフ記憶回路２９１の出力
TA１をインバータ３０６を介して受け、第
２の入力信号としてキーコード記憶回路１３
Ｃのビジー信号Ａ１を受け、第３の入力信号
として前述したキーコーダ１２のステツプコ
ントロール回路１２Ｅのキーオフ検出タイミ
ング信号Ｘを受ける。 従つてキーオフ記憶制御用アンド回路３０
５はキーオフ検出タイミング信号Ｘが到来し
ている場合に、第１キースイツチオン記憶回
路２９１に「１」信号が記憶されていないチ
ヤンネルが入力端へ帰還された時（このとき
記憶出力TA１は「０」となる）、ビジー信
号Ａ１が到来していることを条件として
「１」信号を送出し、これをキーオフ記憶回
路９３にその入力オアゲート３０８を介して
記憶させる。 このようにしてキーオフ記憶回路２９３は
タイミング信号Ｘが到来するごとに、記憶回
路本体２３７の空チヤンネルではないチヤン
ネルについて当該キーコードに対応するキー
が離鍵されているか否かをチエツク記憶する
ことになる。 なおキーオフ記憶回路２９３の記憶はタイ
ミングコントロール回路１３Ｆからリセツト
信号Ｒが送出されるごとに、これがインバー
タ２７６を介して帰還用アンドゲート２９６
に与えられることによりクリアされる。 キーコード記憶回路１３Ｃの各チヤンネル
の記憶は、その内容であるキーコードの音に
ついて離鍵操作後デイケイ波形部が減衰し切
つたときタイミングコントロール回路１３Ｆ
のクリア用アンド回路３０９の出力によつて
クリアされる。 クリア用アンド回路３０９にはその第１の
条件信号として楽音信号形成部７Ａ及び７Ｂ
において発生されるデイケイ終了信号２DF
が与えられ、また第２の条件信号としてキー
オフ記憶回路２９３のキーオフ検出信号Ｄ１
が与えられ、その論理「１」出力がリセツト
用ゲート２７５を介し、さらにインバータ２
７６を介してキーコード記憶回路１３Ｃの帰
還用アンドゲート２３８を閉じる。 しかるにデイケイ終了信号２DFはキーコ
ード記憶回路１３Ｃの第16ステージ目に現に
存在するチヤンネルに記憶されているキーコ
ードの音についてデイケイの終了を検出して
いるから、このチヤンネルについてのデータ
の帰還ができなくなり、結局そのチヤンネル
についてクリアされることになる。かくして
このチヤンネルはいわゆる空チヤンネルとし
て次のデータの割当てを待つ状態となる。 以上のようにして、チヤンネルプロセツサ
１３はキーコーダ１２から順次送られて来る
複数のキーコードデータを、同時発音の必要
に応じて第１〜第16チヤンネルのいずれかに
割当て記憶すると共に、各チヤンネルの内容
（すなわち同時発音すべき複数の音のキーコ
ード）を時分割方式で多重化された情報信号
として出力端子WN１〜WB３から出力す
る。 しかるにこの出力情報信号の内容は第２図
に示すように、キーコードに関するキー情報
IFKである。その第１情報KCで、キーコー
ド記憶回路１３Ｃの記憶回路本体２３７から
得られるノートコードNOTE及びブロツクコ
ードOCTでなる。また第２情報はキースイ
ツチ動作情報で、キーコード記憶回路１３Ｃ
の出力オアゲート２３９から得られる第１キ
ースイツチＫ１についてのキーオン検出信号
TK１と、第２キースイツチキーオン記憶回
路２９２から得られる第２キースイツチＫ２
についてのキーオン検出信号TK２とでな
る。第３情報はキーオフの情態を表わすキー
オフ情報で、キーオフ記憶回路２９３から得
られるキーオフ検出信号TDOでなる。 これらのキー情報は第１図に示す如く、第
１及び第２系列パラメータ発生回路５Ａ及び
５Ｂにパラメータ発生信号として送出される
と共に、キーの押鍵操作に関する情報、いわ
ゆるタツチ情報IFTを形成させるために、イ
ニシアルコントロール回路１４及びアフター
タツチコントロール回路１５に与えられる
（第２図）。 (1‐4)イニシアルコントロール回路 イニシアルコントロール回路１４は押鍵操
作の際に降下しつつある押し下げ速度を判定
して、冒頭で述べた(2)式における振幅に関す
る変数Tmi（ｔ）及びTna（ｔ）の制御定数
を発生させるための条件信号を発生する目的
で設けられ、測時論理回路１４Ａと、変換回
路１４Ｂとを有する（第２図）。 測時論理回路１４Ａは第１が押鍵操作され
たとき第１キースイツチＫ１がオンしてから
第２キースイツチＫ２がオンするまでの間の
時間を、チヤンネルプロセツサ１３に記憶さ
れている同時発生音ごとのチヤンネルに対応
させて計時し記憶するもので、第８図に示す
ように、測時用クロツク発振器３１１と、加
算器３１２と、動作時間演算記憶回路３１３
とを具える。 動作時間演算記憶回路３１３は16ステージ
のシフトレジスタを６列分具えた６ビツト16
ステージのシフトレジスタ構成を有し、マス
タクロツクφ_１，φ_２によつて全ビツトのシ
フトレジスタが一斉にシフト動作するように
なされている。ここでシフトレジスタのステ
ージ数を16ステージとしたのは前述のチヤン
ネルプロセツサ１３の第１〜第16チヤンネル
に対応して決められ、かくしてチヤンネルプ
ロセツサ１３が第１〜第16チヤンネルのキー
情報IFKを送出するごとにこれと同期して対
応するチヤンネルのキーに関する押鍵速度を
演算記憶できるようになされている。 すなわち動作時間演算記憶回路３１３の入
力側には６ビツトの加算器３１２が設けら
れ、その各ビツトの出力が入力アンドゲート
３１４をそれぞれ通じて記憶回路３１３の各
ビツトレジスタに与えられる。加算器３１２
は半加算器を各ビツトの加算要素として具
え、測時間用クロツク発振器３１１から与え
られる「１」加算入力１ADと、記憶回路３
１３の第16ステージの出力とを加算して記憶
回路３１３の第１ステージに読込まれるよう
になされている。 しかるに「１」加算入力１ADの通路には
入力アンドゲート３１５が設けられ、その開
閉動作を演算開始用アンド回路３１６の出力
によつて制御する。すなわちアンド回路３１
６はチヤンネルプロセツサ１３から時分割多
重信号の形式で到来する第１〜第16チヤンネ
ルについての第１キースイツチキーオン検出
信号TK１を第１の条件信号として受け、ま
た第２の条件信号として同様の第２キースイ
ツチキーオン検出信号TK２をインバータ３
１７を介して受ける。従つて演算開始用アン
ド回路３１６は各チヤンネルの情報ごとに、
第１のキースイツチＫ１がオン動作してキー
オン検出信号TK１が「１」となつた時（こ
の時第２のキースイツチＫ２は未だオン動作
していないのでキーオン検出信号TK２は
「０」である）、論理「１」の出力を開制御信
号としてアンドゲート３１５に与え、その後
第２のキースイツチＫ２がオン動作してキー
オン検出信号TK２が「１」となつた時まで
の間アンドゲート３１５を開制御する。 従つて測時用クロツク発振器３１１の
「１」加算信号１ADが加算器３１２に与えら
れる。 一方このとき加算器３１２及び動作時間演
算記憶回路３１３間に設けられてアンドゲー
ト３１４にはキーオン検出信号TK１が開制
御信号として与えられ、従つて加算器３１２
は第１〜第16チヤンネルのキー情報がチヤン
ネルプロセツサ１３から転送されて来るごと
にこれと同期して記憶回路３１３の記憶内容
に「１」を加算して再度記憶回路３１３に記
憶させる動作を繰返す。この結果記憶回路３
１３には第１キースイツチＫ１がオン動作し
てから第２キースイツチＫ２がオン動作する
までの時間が、記憶回路３１３における第１
〜第16チヤンネルの循環動作サイクルの回数
として演算記憶されることになる。 その演算結果（キーオンTK２が到来した
ときの結果が測時結果となる）は記憶回路３
１３の各ビツトレジスタの第16ステージ目か
ら２進化コード信号INDとして出力端子Ｕ１
〜Ｕ３２に送出される。 ところで、第２キースイツチＫ２がオン動
作をすれば、キーオン検出信号TK２が
「０」から「１」に変わることによりアンド
ゲート３１６が閉じ、従つて「１」加算信号
１ADは加算器３１２に与えられなくなる。
そこで加算器３１２は記憶回路３１３からの
到来データに何の加算をせずにそのまま出力
端に送出し、かくして記憶回路３１３のデー
タは加算器３１２を介し、さらにアンドゲー
ト３１４を介してダイナミツクに記憶され、
この記憶データが出力端Ｕ１〜Ｕ３２に引続
き送出されることになる。 かかる動作はその後離鍵操作がされて順次
キーオン検出信号TK２，TK１が「１」か
ら「０」へ復帰するまで続き、信号TK１が
「０」になつたときゲート３１４が閉じるこ
とにより記憶回路３１３のすべてのビツトの
記憶が「０」となり、従つて出力端Ｕ１〜Ｕ
３２の出力が「０」となることにより終るこ
とになる。 なおこの実施例の場合記憶回路３１３の出
力がナンド回路３１８に与えられ、かくして
記憶回路３１３のすべてのビツトの内容が
「１」となつたとき「０」出力を得、これを
アンドゲート３１６に閉信号として与えるよ
うになされ、かくして記憶回路３１３が、測
時可能な範囲を越えてゆつくりとキー操作が
された場合、最大測時出力となつたとき以後
これを保持せしめるようになされている。 かくして動作時間演算記憶回路３１３から
送出された測時出力はコード変換回路
（ROM）１４Ｂに与えられ、これにより後段
で処理し易いコード信号に翻訳してイニシア
ルタツチデータITDとして送出される。 (1‐5)アフタタツチコントロール回路 アフタタツチコントロール回路１５は押鍵
操作の際に押下げ強さを判定して、冒頭に述
べた(2)式における振幅に関する変数Tni
（ｔ）及びTna（ｔ）の制御定数を発生させ
るための条件信号を発生する目的で設けら
れ、マルチプレクサ１５Ａと、その出力を受
けるＡ／Ｄ変換器１５Ｂとでなる（第２
図）。 マルチプレクサ１５Ａは第９図に示すよう
に、チヤンネルプロセツサ１３のキーコード
KC（ノートコードNOTE及びブロツクコー
ドOCTでなる）を受け、これをすべてのキ
ーに対応して設けられた88本の出力線のうち
対応するものへの線出力ｇ１〜ｇ８８（その
出力線の論理レベルが「１」に変化すること
を内容とする）に変換するデコーダ３２１を
有し、その線出力ｇ１〜ｇ８８をキー操作検
出回路１１において各キーに対応してそれぞ
れ設けられた押下圧力検出器DT１〜DT８８
（第９図）の出力dt１〜dt８８を受けるゲー
トＧ１〜Ｇ８８に開制御信号として与えるよ
うになされている。 しかるにキーコードKCは前述のように15
チヤンネル分のデータを時分割多重化した内
容をもつので、デコーダ３２１はキーコード
KCの各チヤンネルデータが到来するごと
に、ゲートＧ１〜Ｇ８８のうち対応するキー
のゲートを順次切換えながら開制御し、かく
して各チヤンネルの到来ごとに対応するキー
の押下圧力検出出力dt１〜dt８８が順次サン
プリングされて出力端子VDTに送出される
ことになる。 この出力信号はアナログ値であるが、これ
が次段のＡ／Ｄ変換器１５Ｂでデジタル信号
に変換された後、アフタタツチデータATD
として送出される。 このようにしてアフタタツチコントロール
回路１５にて形成されたアフタタツチコント
ロールデータATDは、上述のイニシアルコ
ントロール回路１４にて形成されたイニシア
ルコントロールデータITDと共に鍵盤情報発
生部１のタツチ情報出力IFTとして送出され
る。 〔2〕第１及び第２系列パラメータ発生回路 第１及び第２系列パラメータ発生回路５Ａ及
び５Ｂは、(3)式の演算をする際に必要とされる
定数信号を、鍵盤情報発生部１において時分割
多重方式で発生される第１〜第16チヤンネルの
キーコードKCが到来するごとに順次発生する
もので、第１０図に示すように、キーコード
KC及び音色選択スイツチ６の音色選択信号
VSSの双方により制御されるROM構成の第１
の定数発生回路３２５及び３２６と、音色選択
スイツチ６の音色選択信号VSSのみにより制御
されるROM構成の第２の定数発生回路３２７
及び３２８とでなる。 第１系列（又は第２系列）パラメータ発生回
路５Ａ（又は５Ｂ）の第１定数発生回路３２５
（又は３２６）は先ず第１系列（又は第２系
列）の総合音量を決める総音量定数K₁（又は
K₂）を発生する。 第二に(3)式の音色の時間的変化を決める音色
変数I₁（ｔ）（又はI₂（ｔ））を算出するために
必要な定数、すなわち音の出始めの音色を決め
る初期音色定数IL₁（又はIL₂）と、音色の時間
的変化を決める音色変化定数DR_I1又はDR_I2）
と、デイケイの終了レベルを決める音色変化停
止レベル定数SL_I1（又はSL_I2）とを発生す
る。 第三に(3)式のエンベロープを決めるための振
幅レベルないしエンベロープ変数A₁（ｔ）（又
はA₂（ｔ））を算出するために必要な定数、す
なわちアタツク速度を決めるアタツク速度定数
AR_A1（又はAR_A2）と、第１デイケイ速度を決
める第１デイケイ速度定数1DR_A1（又は
1DR_A2）と、第２デイケイ速度を決める第２デ
イケイ速度定数2DR_A1（又は2DR_A2）と、離鍵
後の減衰速度を決める減衰速度定数DR_A1（又
はDR_A2）と、第１デイケイ速度から第２デイ
ケイ速度へ移るレベルを決めるデイケイ遷移レ
ベル定数1DL_A1（又は1DL_A2）とを発生する。 また第１系列（又は第２系列）パラメータ発
生回路５Ａ（又は５Ｂ）の第２定数発生回路３
２７（又は３２８）は先ず発生音の周波数を決
める音高定数B₁（又はB₂）を発生し、第二の部
分音（調和音及び非調和音を含む）成分の構成
を決める部分音定数D₁（又はD₂）を発生する。 第三に、キータツチ操作に応じて音量を決め
る音量選択用定数Ｔ_1a（ｔ）（又はＴ_2a（ｔ））
を算出するために必要な定数、すなわちイニシ
アルタツチに応動するイニシアル定数βｉ（欠
はδｉ）と、アフタタツチに応動するアフタ定
数βａ（又はδａ）とを発生する。 第四に、キータツチ操作に応じて音色を決め
る音色選択用定数Ｔ_1i（ｔ）（又はＴ_2i（ｔ））
を算出するために必要な定数、すなわちイニシ
アルタツチに応動するイニシアル定数αｉ（又
はγｉ）と、アフタタツチに応動するアフタ定
数αａ（又はγａ）とを発生する。 〔3〕音色選択スイツチ回路 音色選択スイツチ回路６は発生楽音に付与す
べき音色についての音色選択信号VSSを発生
し、これを第１及び第２系列パラメータ発生回
路５Ａ及び５Ｂに与えるべく、第１１図に示す
構成のものを適用し得る。 すなわち、選択し得る音色すなわちピアノ、
ハーブシコード、ビブラフオン………シロホン
に対応して、常閉接点ｂ及び常開接点ａとこれ
に対する可動接点ｃとでなる音色選択スイツチ
CH１，CH２，CH３………CHnが設けられい
る。しかるにこれらのスイツチCH１，CH２，
CH３………CHnの可動接点ｃ及び常閉接点ｂ
が直列に接続され、そのスイツチCHn側端が
論理「１」レベルの電源に接続され、各スイツ
チの常開接点ａから各音色の選択出力VSS１，
VSS２，VSS３………VSSnを送出するように
なされている。 かくしてスイツチCH１，CH２，CH３……
…CHnの選択出力VSS１，VSS２，VSS３……
…VSSnはその逆の順序の優先順位を有し、同
時に複数のスイツチの選択操作がされたときに
も、最も優先順位の高い１つの音色選択出力の
みを送出すようになされている。 〔4〕第１及び第２系列楽音信号形成部 第１及び第２系列楽音信号形成部７Ａ及び７
Ｂはそれぞれ(3)式の第１項及び第２項の式の演
算を鍵盤情報発生部１のキー情報IFK及びタツ
チ情報LFTと、第１及び第２系列パラメータ
発生回路５Ａ及び５Ｂの定数出力と、ダンパペ
ダル９の出力とに基づいて実行する（第１
図）。 第１及び第２系列楽音信号形成部７Ａ及び７
Ｂは全く同じ構成を有する。従つて、この明細
書では第１系列楽音信号形成部７Ａについてそ
の詳細構成を述べる。 第１系列楽音信号形成部７Ａは第１２図Ａ及
びＢに示すように、(3)式の振幅項部分の演算を
実行する振幅項演算回路３３１と、(3)式の搬送
波項部分の演算を実行する搬送波項演算回路３
３２と、(3)式の変調波項部分の演算を実行する
変調波項演算回路３３３とを有する。 (4‐1)搬送波項演算回路 搬送波項演算回路３３２は、チヤンネルプ
ロセツサ１３のキーコード記憶回路１３Ｃか
ら到来するキーコードKCのうちノートコー
ドNOTEをROM構成の周波数変換器３３４
にて受けてこれを基準音名音（基準オクター
ブの音名音）の周波数に相当する２進数に変
換する。この変換出力は加算器３３５を通じ
てシフタ３３６に与えられる。このシフタ３
３６は変換器３３４から到来した基準音名音
に相当する値を、キーコードKCに含まれる
ブロツクコードOCTに割当てられたオクタ
ーブ番号に相当する量だけ上方又は下方にシ
フトさせ、かくして出力端に押鍵操作された
キーの音高周波数に比例した２進数値でなる
周波数出力FSを送出する。 一方加算器３３５には、ブロツクコード
OCTを受ける調律曲線模擬用定数発生回路
３３７の出力が与えられる。この定数発生回
路３３７は同じ音名音であつても高いオクタ
ーブのものは低いオクターブのものより少し
高い周波数に調律する必要性があるところか
らこれを満足させるために設けられ、到来し
たブロツクコードOCTに割当てられたオク
ターブ番号に相当する調律用出力を２進数値
として送出し、これを加算器３３５において
変換器３３４の周波数出力と加算することに
より、調律の効果を得る。 シフタ３３６の出力はアキユムレータ３３
８に与えられる。このアキユウレータ３３８
はシフタ３３６の出力をマスタクロツクφ
_１，φ_２が与えられるごとに繰返し加算し、
加算内容にオーバーフローが生じたとき出力
パルスを送出するようになされている。しか
るにシフタ３３６の出力は上述のように、操
作されたキーの音高周波数に比例した大きさ
であるから、アキユムレータ３３８の加算内
容の上昇率は音高周波数が高いほど大きくな
り、結局アキユムレータ３３８の出立端に音
高周波数に比例した周波数の出力ωｔが送出
されることになる。 かくしてアキユムレータ３３８にて送出さ
れる周波数出力ωｔは乗算回路３３９（第１
２図Ｂ）に与えられ、ここで第１系列パラメ
ータ発生回路５Ａの第２定数発生回路３２７
から到来する音高定数Ｂ１と乗算され、この
乗算回路３３９の出力B1・ωｔが(3)式の搬
送波項部分の演算出力として送出される。 しかるにこの演算出力B1・ωｔは押鍵操
作されたキーの音高周波数をもつことにな
る。 (4‐2)変調波項演算回路 変調波項演算回路３３３は(3)式の変調波項
を得べくROM構成のSin関数発生回路３４１
をし、上述の搬送波項演算回路３３２の周波
数出力ωｔを乗算回路３４２において第１系
列パラメータ発生回路５Ａの第２定数発生回
路３２７から到来する部分音定数Ｄ１と乗算
してSin関数発生回路３４１に入力し、かく
して出力端に変調波周波数D1・ωｔを有す
る正弦波出力sinD1・ωｔを送出し、この正
弦波出力sinD1・ωｔを乗算回路３４３に与
えて定数Ｔ_1i（ｔ）・I₁（ｔ）との乗算結果Ｔ
_1i（ｔ）・I₁（ｔ）・sinD1・ωｔを変調波項演
算回路３３３の演算出力として送出する。 ここで、乗算回路３４３に入力される定数
Ｆ_1i（ｔ）・L₁（ｔ）は第１３図に示すよう
に音色関数発生回路３４４の出力に基づいて
形成される。 音色関数発生回路３４４は基本的な音色の
時間変化を決める音色波形を発生させるもの
で、この実施例の場合は第１４図に示すよう
に基本音色波形の出力を発生する。すなわ
ち、波形出力VWは第２キースイツチ動作検
出信号TK２の到来時（時点t₁₁）に最大値
MAXとなり、その後直線的に又は曲線的に
（例えば指数関数的に）降下し、レベルSL_I
になつたとき以後その値を保つようになされ
ている。これに加えて波形出力VWは降下部
分W₁₁の途中の時点t₁₂で離鍵されたときは以
後その時の値を保つようになされる。なおか
かる波形出力VWにおいて降下期間をＭ１１
とし、一定期間をＭ１２とする。 かかる波形は第１３図の構成によつて形成
される。すなわち音色関数発生回路３４４は
直線降下波形を形成すための直線演算回路３
４５と、曲線降下波形を形成するための曲線
演算回路３４６とを有し、直線演算回路３４
５は減算動作を基本動作とし、曲線演算回路
３４６は加算動作を基本動作としている。 直線演算回路３４５はチヤンネルプロセツ
サ１３から到来するキーコードKCの16個の
チヤンネルに対応して16ステージのシフトレ
ジスタを６ビツト分並列に設けてなる記憶回
路３４７を有し、この６個のシフトレジスタ
の各ステージをマスタクロツクφ_１，φ_２に
よつて読込み、読出し動作させることによ
り、キーコードKCの第１〜第16チヤンネル
のシフト動作に同期して記憶回路３４７の内
容をシフトさせ、第16ステージ目の出力を出
力端子Ｙ１〜Ｙ３２に音色基準信号VOCと
して送出する。 しかるに記憶回路３４７にはその全てのビ
ツトに対して入力オアゲート３４８が設けら
れ、これを通じて論理「１」のセツト信号
XXを全てのビツトに与えることにより、記
憶回路３４７の第１ステージ目に存在するチ
ヤンネルに全てのビツトに「１」のデータを
読込ませる。この全ビツトに「１」信号を記
憶したチヤンネルが第16ステージから読出さ
れたとき、これが第１４図の時点t₁₁におけ
る音色基準信号VOCの最大値MAXとして端
子Ｙ１〜Ｙ３２に送出される。 セツト信号XXはセツト信号形成回路３４
９において、チヤンネルプロセツサ１３から
到来する第２キースイツチキーオン検出信号
TK２に基づいて形成される。すなわち検出
信号TK２が２入力アンド回路３５０に一方
の条件信号として与えられると共に、後述す
る減算信号制御回路３５１の減算信号Ｍ１／
Ｍ２がインバータ３５２を介して他方の条件
信号として与えられる。ここで減算信号Ｍ
１／Ｍ２は後述のように、波形出力VWが降
下区間Ｍ１１（第１４図）にあるとき論理
「１」となるのに対してそれ以外の区間Ｍ１
２（すなわち波形出力VWが一定の区間）に
あるとき論理「０」となる。そこで第２キー
スイツチキーオン検出信号TK２が到来する
以前において減算信号Ｍ１／Ｍ２は「０」で
あるのでアンド回路３５０に検出信号TK２
が「１」となつたチヤンネルが到来すればア
ンド回路３５０の出力が「１」となり、これ
がセツト信号XX，YYとして送出される。 従つて上述のように記憶回路３４７のすべ
てのビツトに対して「１」信号がセツトされ
るが、かくして一度アンド回路３５０から
「１」出力が送出されると後述のように減算
信号Ｍ１／Ｍ２が「１」となることによりア
ンド回路３５０から「１」出力を送出し得な
くなる。 記憶回路３４７の入力側には６段の全加算
器構成の加算回路３５３が設けられ、加算回
路３５３の各段の第１の加算入力として記憶
回路３４７の各ビツト出力が与えられると共
に、加算回路３５３の各段の第２の加算入力
として制御された周期の「１」入力ADD₁が
アンドゲート３４から全段一斉に与えられ、
かくして加算回路３５３において記憶回路３
４７の各チヤンネルの内容から値「１」を減
算する。この減算出力はオアゲート３４８を
介して記憶回路３４７の第１ステージ目に読
込まれる。 ここで、アンドゲート３５４から与えられ
る「１」入力ADD₁の立上り幅は、記憶回路
３４７のシフトに用いられているマスタクロ
ツクφ_１，φ_２の16周期の長さに予め選定さ
れており、従つて第１〜第16チヤンネルのど
のチヤンネルが加算回路３５３に読出されて
も限らず一様に減算動作ができるようになさ
れている。 このようにして記憶回路３４７の演算内容
は、その第16ステージ目から読出されるごと
にアンドゲート３５４から「１」入力ADD₁
が到来していることを条件として「１」だ
け、減算され、逆に到来していなければ何ら
減算されずにそのまま記憶回路３４７に読込
まれる。従つて記憶回路３４７の内容の減算
速度は、アンドゲート３５４から与えられる
「１」入力ADD₁の到来の頻度、換言すれば
その周期によつて決まることになる。 アンドゲート３５４の出力は矩形波発振器
３５５において発生され、その繰返し周期が
プロクラマブルデバイダ３５６において変更
制御された後、アンドゲート３５４を通じて
送出される。 しかるにプログラマブルデバイダ３５６に
は第１系列パラメータ発生回路５Ａの第１定
数発生回路３２５において発生された音色変
化定数DR_I1が与えられ、その値に相当する
大きさに発振器３５５の出力の周期を変更す
る。しかるにこの音色変化定数DR_I1は音色
選択スイツチ６によつて選択された音色に応
じて選定されるでであるから、結局直線演算
回路３４５の減算速度、従つて基準音色波形
VWの降下傾斜が選択された音色に応じて決
まることになる。 一方アンドゲート３５４にはその開制御信
号として減算信号制御回路３５１の出力Ｍ
１／Ｍ２が与えられる。この減算信号制御回
路３５１は上述の記憶回路３４７に用いたと
同様の16ステージのシフトレジスタ３５８を
有し、上述のセツト信号形成回路３４９から
入力オアゲート３５９を通じて論理「１」の
減算チヤンネル指定用のセツト信号YYが到
来したときこれを、現に第１ステージ目に存
在するチヤンネルに記憶させる。しかるにこ
の「１」信号を記憶しているチヤンネルが第
16ステージ目に来たときこれを減算指令信号
Ｍ１／Ｍ２としてアンドゲート３５４に与
え、従つてデバイダ３５６の出力が発生して
いる時間（マスタクロツクの16周期分の期
間）のうち当該「１」信号がレジスタ３５８
から読出されたチヤンネルの区間（マスタク
ロツク１周期分の区間）の間だけアンドゲー
ト３５４を開き、このとき記憶回路３４７の
第16ステージ目に読出されているチヤンネル
の内容から「１」を減算させるようにはされ
ている。 減算信号制御回路３５１のシフトレジスタ
３５８の「１」信号の記憶は帰還用アンドゲ
ート３６０を通じ、さらにオアゲート３５９
を通じて循環される。従つてこの一巡動作ご
とに減算指令信号Ｍ１／Ｍ２が発生され、当
該「１」信号を記憶していたチヤンネルのデ
ータの減算動作が繰返され、これにより直線
演算回路３４５の出力端に当該チヤンネル
（すなわち押鍵操作されているキーの音が割
当てられたチヤンネル）から直線的に降下す
る波形出力VOCを得ることができる。 減算信号制御回路３５１の「１」信号の記
憶のクリアは帰還用アンドゲート３６０を閉
じることにより行われ、次の２つの場合があ
る。 その第１は音色基準波形VW（第１４図）
において下降波形部W₁₁が予定のレベルSL_I
にまで下降した場合で、そのため直線演算回
路３４５の出力が比較回路３６１に一方の比
較入力Ｂとして与えられる。これに対して比
較回路３６１には他方の比較入力Ａとして第
１系列パラメータ発生回路５Ａの第１定数発
生回路３２５からの音色変化停止レベル定数
SL_I1が与えられ、Ａ＞Ｂの条件を満足した
とき（換言すれば下降波形部W₁₁が選択され
た音色で決まるレベルSL_I1より低くなつた
とき）クリア信号TDFを送出する。このク
リア信号TDFは減算信号制御回路３６１の
入力オアゲート３６２を介し、さらにインバ
ータ３６３を介してアンドゲート３６０に閉
制御信号として与えられ、かくして現にレジ
スタ３５８の第１ステージ目に存在するチヤ
ンネルの内容を「０」にクリアする。 そこで以後当該チヤンネルに関して減算信
号Ｍ１／Ｍ２が送出されなくなり、依つて
「１」減算入力用アンドゲート３５４が閉じ
ることにより記憶回路３４７の内容について
の減算動作がされなくなり、結局直線演算回
路３４５の端子Ｙ１〜Ｙ３２の出力は一定値
を維持することになる（第１４図の一定波形
部W₁₂に相当する）。 また第２のクリアの場合は、音色基準波形
VW（第１４図）において下降波形部W₁₁の
途中の時点t₁₂で離鍵操作がされた場合で、
チヤンネルプロセツサ１３のキーオフ記憶回
路２９３から読出されたキーオフ検出信号
TDOがアンドゲート３６４を介し、さらに
オアゲート３６２及びインバータ３６３を介
してアンドゲート３６０に閉制御信号として
与えられ、かくして現にレジスタ３５８の第
１ステージ目に存在するチヤンネルの内容を
「０」にクリアする。 そこでこの場合も上述の場合と同様にして
直線演算回路３４５の端子Ｙ１〜Ｙ３２の出
力は一定値を維持することになる（第１４図
の一定波形部W₁₃に相当する。） しかるにキーオフ検出信号TDOの通路に
介挿されたアンドゲート３６４にはその閉制
御信号として、ダンパペダル９から到来する
ダンパペダル信号PO（操作時論理「０」と
なる）がインバータ３６５を介して与えら
れ、かくしてキーオフ検出信号TDOの到来
時にダンパペダル９が踏まれた場合に上述の
ように減算信号制御回路３５１の当該チヤン
ネルの記憶のクリア動作を直ちに行い、従つ
て直線演算回路３４５は直ちに減算動作を中
止し、出力波形VWの一定波形部W₁₃（第１
４図）を形成することになる。 なおかかるダンパペダル９による効果はこ
のペダル９への踏込みが中止されればその時
点から中止されるから、結局直線演算回路３
４５の出力波形VWはダンパペダル９を離し
た時点から波形部W₁₂へ下降して行くことに
なる。 一方曲線演算回路３４６は、上述のように
して直線演算回路３４５にて形成される第１
４図のような基本音色波形VWに基づいて楽
音を発生させた場合に聞きづらさを感じさせ
る点を改善するために設けられている。 すなわち直線演算回路３４５のみによつて
基本音色波形VWを形成する場合は、第１４
図の波形をみて明らかなように直線的下降部
W₁₁に続いて一定波形部W₁₂又はW₁₃が発生
することになり、その変遷は必らず急変を伴
う一定の角度をもつて行われ、この急変部が
聞きづらさの一因となつている。そこでこれ
を例えば指数関数的変化に近い変化をするよ
うに修正すれば聞きづらさを軽減できる。 かかる目的を達成すべくこの実施例の曲線
演算回路３４６は、直線演算回路３４５の記
憶回路３４７においてビツト数を３ビツトに
したことを除いて同様の構成をもつ記憶回路
３６７と、直線演算回路３４５の加算回路３
５３において段数を３段にし、かつ最高位の
ビツトからキヤリイを送出するようにしたこ
とを除いて同様の構成をもつ加算回路３６８
とを具える。 しかるに記憶回路３６７の第16ステージ目
の各ビツト出力は加算回路３６８の対応する
段についてそれぞれ設けられた入力アンドゲ
ート３９６から到来する「１」加算入力
ADD₁と加算され、その加算結果が記憶回路
３６７の第１ステージ目に直接帰還される。 加算回路３６８の第１〜第３段に対する入
力アンドゲート３６９は、直線演算回路３４
５の記憶回路３４７から得られる出力のう
ち、上位３ビツト出力すなわち第４〜第６ビ
ツト出力をインバータ３７０を介して閉制御
信号として受ける。 従つて直線演算回路３４５の記憶回路３４
７の内容が、セツト信号XXによつてすべて
のビツトに「１」信号が記憶された状態から
「１」ずつ減算されて行く過程において、下
から第４ビツト目の内容が「10」になつたと
き（このビツトの内容は８回の減算動作が行
われるごとに交互に「１」又は「０」とな
る）、加算回路３６８の第１ビツトに対して
「１」加算入力ADD₁を与え、かくして記憶
回路３６７の内容を「001」ずつ加算して行
く。 また記憶回路３４７の第５ビツト目の内容
が「０」になつたとき（このビツトの内容は
16回の減算動作が行われるごとに交互に
「１」又は「０」となる）、加算回路３６８の
第２ビツトに対して「１」加算入力を与え、
かくして記憶回路３６７の内容を「010」ず
つ加算して行く。 さらに記憶回路３４７の第６ビツト目の内
容が「０」になつたとき（このビツトの内容
は32回の減算動作が行われるごとに交互に
「１」又は「０」となる）、加算回路３６８の
第３ビツトに「１」加算入力を与え、かくし
て記憶回路３６７の内容を「100」ずつ加算
して行く。 かかる加算動作の結果加算回路３６８の第
３ビツトにキヤリイが生じたとき、これが直
線演算回路３４５にその「１」加算入力
ADD₂として与えられる。 なおアンドゲート３６９を介して与えられ
る「１」加算入力としては直線演算回路３４
５に対してアンドゲート３５４を介して与え
られる論理「１」入力が用いられる。 上述の曲線演算回路３４６は直線演算回路
３４５と関連して次のように動作する。 直線演算回路３４５の記憶回路３４７が
「11111111」にセツトされた後「111000」に
なるまでの８回の減算動作の間は、記憶回路
３４７の出力の第４〜第６ビツトの内容は
「111」であるから直線演算回路３４５は本来
の直線的な減算動作を実行する。 この第８回目の減算動作をした後第16回目
の減算動作をするまでの間は記憶回路３４７
の出力の第６〜第４ビツトは「110」となる
から、曲線演算回路３４６の加算回路３６８
は記憶回路３６７の内容に「001」（10進数で
「１」）ずつ加算して行きこの加算結果の上昇
速度に応じた周期でキヤリイADD₂を出力す
る。しかるにこのキヤリイADD₂の出力のタ
イミングは直線演算回路３４５の加算回路３
５３が「１」の減算動作をするタイミングと
一致しているから、加算回路３５３はこの減
算入力と、曲線演算回路３４６の加算回路３
６８からのキヤリイADD₂（すなわち加算入
力）とを同時に受けることになる。従つてキ
ヤリイADD₂が送出されるごとに直線演算回
路３４５は減算動作をしないことになる。 この第16回目の減算動作をした後第24回目
の動作をするまでの間は記憶回路３４７の出
力の第６〜第４ビツトは「101」となるか
ら、曲線演算回路３４６の加算回路３６８は
記憶回路３６７の内容に「010」（10進数で
「２」）ずつ加算して行きこの加算結果の上昇
速度に応じた周期でキヤリイADD₂を出力す
る。すなわち、上述の第８回目〜第16回目の
場合の２倍の速度でキヤリイADD₂を送出す
ることになる。従つて直線演算回路３４５は
この頻度で減算動作を間引くことになり、こ
の直線演算回路３４５の出力VOCの下降速
度は低下する。 以下同様にして、直線演算回路３４５の記
憶回路３４７の出力の第６〜第４ビツトが
「100」、「011」………となるに従つて曲線演
算回路３４６の加算回路３６８への加算値は
「011」、「100」……（10進数で「３」、「４」
………）というように大きくなつて行き、従
つてキヤリイADD₂の出力頻度も２倍、2²倍
………というように指数関数的に大きくなつ
て行く。これに応じて直線演算回路３４５の
減算動作に対する間引き頻度も指数関数的に
大きくなり、従つて記憶回路３４７の減算速
度、換言すれば出力波形VWの下降速度が指
数関数的に低下することになる。 このように曲線演算回路３４６を設けたこ
とにより基本音色信号VOCの下降波形部VW
が一定波形部W₁₂又はW₁₃に遷移する際の急
変部に円みをつけることができ、依つて聞き
づらさを軽減できる。 このようにして音色関数発生回路３４４の
直線演算回路３４５にて形成された基本音色
信号VOCは乗算回路３７１（第１２図Ｂ）
に与えられ、第１系列パラメータ発生回路５
Ａの第１定数発生回路３２５から到来する定
数IL₁と乗算され、(3)式の変数I₁（ｔ）の出
力を得る。この変数出力I₁（ｔ）は次に乗算
回路３７２にて変数出力Ｔ_1i（ｔ）と乗算さ
れ、(3)式の変数Ｔ_1i（ｔ）・I₁（ｔ）を得る。 ここで変数出力Ｔ_1i（ｔ）は、鍵盤情報発
生部１のイニシアルタツチコントロール回路
１４及びアフタタツチコントロール回路１５
から到来するイニシアルタツチ信号ITD及び
アフタタツチ信号ATDに基づいて形成され
る。すなわちイニシアルタツチ信号ITDが乗
算回路３７３（第１２図Ａ）において第１系
列パラメータ発生回路５Ａから到来するイニ
シアル定数αｉと乗算されると共に、アフタ
タツチ信号ATDが乗算回路３７４において
第１系列パラメータ発生回路５Ａから到来す
るアフタ定数αａと乗算され、これらの乗算
結果が加算器３７５において加算されて変数
Ｔ_1i（ｔ）として上述の乗算回路３７２に与
えられる。 この場合、イニシアル定数αｉおよびアフ
タ定数αａは音色選択スイツチ回路６におい
て選択指定された音色に対応した値をもつの
で（定数発生回路３２７のROMの読出しが
音色選択信号VSSにより行なわれるため）、
イニシアルタツチ信号ITDおよびアフタタツ
チ信号ATDはそれぞれ乗算回路３７３，３
７４において選択指定された音色に対応して
重みづけされることになる。これにより、イ
ニシアルタツチ信号ITDおよびアフタタツチ
信号ATDは選択指定された音色に適した信
号に変換されて、楽音信号の制御に用いられ
る。 このようにして得られた変数Ｔ_1i（ｔ）は
アフタタツチ信号ATDが演奏者の押鍵中に
キーに対して与える押し付け強さの変化に応
じて変化することにより、時間的変数となる
ものである。 乗算回路３７２の出力Ｔ_1i（ｔ）・I₁（ｔ）
は乗算回路３４３においてsin関数発生回路
３４１の出力sinD１・ωｔと乗算され、そ
の乗算結果が(3)式の変調波頂Ｔ_1i（ｔ）・L₁
（ｔ）・sinD１・ωｔを表わす変調波項演算
回路３３３の出力として送出される。 (4‐3)振幅項演算回路 振幅項演算回路３３１は(3)式の振幅項
K₁・Ｔ_1a（ｔ）・A₁（ｔ）を得るために設け
られ、第１５図に示すように音量関数発生回
路３８１を有する。 この音量関数発生回路３８１は発生音の音
量ないしエンベロープを含めて基本的な振幅
の時間変化を決める第１６図に示すようなエ
ンベローブ波形ENVをもつ出力AOCを発生
させる。すなわちエンベロープ波形出力
ENVは通常キーの押鍵操作によつて第２キ
ースイツチＫ２が閉じたときチヤンネルプロ
セツサ１３から第２キースイツチオン検出信
号TK２が到来した時点t₂₁から所定の急傾斜
で最低値MINから最大値MAXまで立上るア
タツク波形部ENV₁と、この波形部ENV₁に
続いて比較的急傾斜で下降する第１デイケイ
波形部ENV₂と、この波形部ENV₂に続いて
比較的緩傾斜をもつて最小レベルMINまで下
降する第２デイケイ波形部ENV₃とでなる。 しかるに第２デイケイ波形部ENV₃の途中
でダンパペダル９が操作された場合には、そ
の操作時点t₂₄から急傾斜をもつて最小レベ
ルMINに下降するダンプ傾斜部ENV₄が形成
される。 音量関数発生回路３８１は第１６図に示す
エンベロープ波形出力AOCを得べく次の構
成をもつ。 すなわち、第１３図について上述した音色
関数発生回路３４４の直線演算回路３４５、
曲線演算回路３４６、プログラマブルデバイ
ダ３５６、比較回路３６１とほぼ同様の直線
演算回路３８２、曲線演算回路３８３、プロ
グラマブルデバイダ３８４、比較回路３８５
を具え、直線演算回路３８２における減算動
作の周期を発振器３８６の出力を受けるプロ
グラマブルデバイダ３８４の出力パルスの周
期を変更することにより変更し、かくして立
下り下降波形部を作るという基本構成をもつ
点において、上述の音色関数発生回路３４４
と同様である。 しかるにデバイダ３８４の出力パルス
ADD₃の周期は、各波形部ENV₁〜ENV₄に対
応して傾斜変更制御回路３８７において発生
されるゲート信号Ｍ１〜Ｍ４によつて、第１
系列パラメータ発生回路５Ａから到来する定
数信号をデバイダ３８４に対する周期設定信
号として与えることにより設定される。 先ずアタツク波形部ENV₁を発生させるた
め、第１のゲート信号Ｍ１によつて開制御さ
れるゲートGT１を通じて第１系列パラメー
タ発生回路５Ａから到来するアタツク速度定
数AR_A1をデバイダ３８４の出力パルスADD₃
の周期を定数AR_A1に相当する大きさに制御
し、かくして直線演算回路３８２の加算動作
頻度、換言すればその出力波形ENVの上昇
傾斜を選択された音色の種類（例えばピア
ノ、ハープシエード等）に応じて設定する。 また第１デイケイ波形部ENV₂を発生させ
るため、第２のゲート信号Ｍ２によつて開制
御されるゲートGT２を通じて第１系列パラ
メータ発生回路５Ａから到来する第１デイケ
イ速度定数1DR_A1をデバイダ３８４に与え、
かくして上述と同様にして出力波形ENVの
第１デイケイ波形部ENV₂の下降傾斜を選択
された音色の種類に応じて設定する。 さらに同様にして第２デイケイ波形部
ENV₃を発生させるため、第２デイケイ速度
定数2DR_A1を第３のゲート信号Ｍ３によつて
開制御されるゲートGT３を通じてデバイダ
３８４に与え、かくして選択された音色に応
じて第２デイケイ波形部ENV₃の傾斜を第１
デイケイ波形部ENV₂の傾斜より大きな値に
設定する。 これに対してダンプ波形部ENV₄を発生す
る場合は、第４のゲート信号Ｍ４によつてゲ
ートGT４を開き、これを通じて減衰速度定
数DR_A1をデバイダ３８４に与え、第２デイ
ケイ波形部ENV₃よりさらに大きな傾斜をも
つダンプ波形部ENV₄を設定する。 ゲートGT１〜GT４に対するゲート信号Ｍ
１〜Ｍ４は、傾斜変更制御回路３８７から、
第２キースイツチキ−オン検出信号TK２の
到来後順次発生される。 傾斜変更制御回路３８７は、16ステージの
シフトレジスタを３ビツト分備える記憶回路
３８８と、記憶回路３８８の出力に「１」を
加算して記憶回路３８８に再記憶させる加算
回路３８９とを有する。記憶回路３８８は上
述の直線演算回路３８２の記憶回路３９０及
び曲線演算回路３８３の記憶回路３９３と同
様に、マスタクロツクφ_１，φ_２によつてシ
フト動作することにより第１〜第16チヤンネ
ルごとの歩進データをダイナミツクに記憶す
る。 かくして記憶回路３８８の出力KTとして
３ビツトの２進信号が送出されこれがデコー
ダ３９６によつて４本の線出力Ｍ１〜Ｍ４に
変換される。ただし、記憶回路３８８の出力
KTが「000」のときデコーダ３９６はゲー
ト信号Ｍ１を送出し、同様に「001」のとき
ゲート信号Ｍ２を送出し、「010」のときゲー
ト信号Ｍ３を送出し、「011」のときゲート信
号Ｍ４を送出し、かくして傾斜変更制御回路
３８７は記憶回路３８８の内容が「000」の
状態から「１」ずつ加算されて「011」にな
るに従つてゲート信号Ｍ１〜Ｍ４をその順序
で順次送出する。 しかるに加算回路３８９と記憶回路３８８
との間には第２キースイツチオン検出信号
TK２を開制御信号とするアンドゲート３９
７が設けられ、これにより検出信号TK２が
「０」のときそのチヤンネルの記憶回路３８
８の記憶内容を全ビツト「０」とし、検出信
号KT２が「１」となつたとき記憶回路３８
８の記憶内容に対する加算回路３８９の加算
動作を「000」の状態から開始させるように
なされている。 しかるにデコーダ３９６のゲート信号Ｍ１
の出力通路に第２キースイツチオン検出信号
TK２を開制御信号とするアンドゲート３９
８が設けられ、これにより検出信号TK２が
到来したとき先ずゲート信号Ｍ１を送出す
る。 このゲート信号Ｍ１はゲートGT１に与え
られ、従つてデバイダ３８４は定数AR_A1に
相当する周期の「１」信号ADD₃をアンドゲ
ート３９９を介して送出する。ここでアンド
ゲート３９９には、直線演算回路３８２の記
憶回路３９０の出力端に設けられた最小値検
出用アンド回路４００から禁止信号２DF′を
インバータ４０１を介して受ける。しかるに
アンド回路４００にはその第１の条件信号と
して記憶回路３９０の出力のすべてのビツト
出力を受けるノア回路４０２の出力が与えら
れると共に、第２の条件信号として第３、第
４ゲート信号Ｍ３，Ｍ４を受けるオア回路４
０３の出力が与えられる。従つてアンドゲー
ト４００は記憶回路３９０に記憶がない場合
に、ゲート信号Ｍ３又はＭ４が発生している
とき（すなち第２デイケイ波形部ENV₃又は
ダンプ波形部ENV₄を発生しているとき）動
作する。そこでアンドゲート３９９はゲート
信号Ｍ１の発生時には禁止されないので、ア
ンドゲート３９９を通過したデバイダ３８４
の出力ADD₃が加算回路３９１の最下位ビツ
トに入力される。 一方加算回路３９１の最下位ビツト以外の
ビツトの入力端に対してアンドゲート４０４
が設けられ、これがゲート信号Ｍ１によつて
インバータ４０５を介して禁止制御される。
従つてゲート信号Ｍ１の発生時において加算
回路３９１はその最下位ビツトへ到来する
「１」信号を加算して行くことになり、従つ
て記憶回路３９０の出力AOCの波形ENVは
定数AR_A1に相当する傾斜をもつて立上り、
かくしてアタツク波形部ENV₁が形成され
る。 この状態は記憶回路３９０の内容がそのす
べてのビツトについて論理「１」となるまで
維持される。しかるにすべてのビツトが論理
「１」となるとこれを最大値検出用アンド回
路４０６にて検出し、その論理「１」出力を
傾斜変更制御回路３８７の歩進回路４０７に
歩進入力信号AFとして与えられる。 歩進回路４０７は入力信号AFを加算回路
３８９にその入力オアゲート４０８を介して
受けて記憶回路３８８の記憶内容に「001」
を加算し、かくしてデコーダ３９６から第２
のゲート信号Ｍ２を発生させる。 この第２のゲート信号Ｍ２はゲートGT２
に与えられ、従つてデバイダ３８４は定数
1DR_A1に相当する周期の「１」信号ADD₃を
ゲート３９９を介して送出する。しかるにこ
のとき直線演算回路３８２の加算回路３９１
への入力ゲート４０４に対する禁止動作は解
除されている。従つて加算回路３９１のすべ
てのビツトに「１」信号ADD₃が与えられる
ことにより加算回路３９１は記憶回路３９０
の内容を「１」ずつ減算して行くことにな
り、依つて記憶回路３９０の出力波形ENV
は定数1DR_A1に相当する傾斜をもつて下降
し、かくして第１デイケイ波形部ENV₂が形
成される。 このとき記憶回路３９０の出力AOCは比
較回路３５において第１系列パラメータ発生
回路５Ａから到来するデイケイ遷移レベル定
数1DR_A1と比較され、出力AOCがこの定数
1DL_A1より低下したとき検出出力１DFをア
ンドゲート４０９（ゲート信号Ｍ２によつて
開制御される）を介して送出する。この検出
出力１DFは歩進回路４０７の入力ゲート４
０８を介して加算回路３８９に歩進信号とし
て入力される。そこで加算回路３８９は記憶
回路３８８の記憶内容に「001」を加算し、
かくしてデコーダ３９６から第３のゲート信
号Ｍ３を発生させる。 この第３のゲート信号Ｍ３はゲートGT３
に与えられ、従つてデバイダ３８４は定数
2DR_A1に相当する周期の「１」信号ADD₃を
ゲート３９９を介して送出する。このとき直
線演算回路３８２の加算３９１のすべてのビ
ツトに対して「１」信号が与えられ、従つて
加算回路３９１は記憶回路３９０の内容を
「１」ずつ減算して行くことになり、依つて
記憶回路３９０の出力波形ENVは定数2DR_A1
に相当する傾斜（通常定数1DR_A1に相当する
傾斜より小さい）をもつて下降し、かくして
第２デイケイ波形部ENV₃が形成される。 このように直線演算回路３８２の出力波形
ENVは、その値はデイケイ遷移レベル定数
1DR_A1を境にして傾斜を緩めることになる。 この状態は、原則として（ダンパペダル９
が操作されない場合）直線演算回路３８２の
内容が「０」となることにより出力波形
ENVの値が最小値MIN（第１６図）になる
まで維持される。 しかるに記憶回路３９０の内容が「０」に
なると、最小値検出用アンド回路４００に論
理「１」の検出出力２DF′が発生され、これ
がデイケイ終了信号発生用アンド回路４１０
（第１２図Ｂ）に与えられる。 この状態において、離鍵されれば第２キー
スイツチオン検出信号TK２が論理「０」と
なり、従つて傾斜変更制御回路３８７の加算
回路３８９及び記憶回路３８８間に配設され
たアンドゲート３９７が閉じることにより、
記憶回路３８８の内容がクリアされる。また
ゲート信号Ｍ１の出力ゲート３９８が閉じら
れ、かくして制御回路３８７が待期状態にも
どる。 以上の動作はダンパペダル９が操作されな
い場合の動作であるが、第２デイケイ波形部
ENV₃の途中でダンパペダル９が操作される
（第１６図の時点t₂₄において）と、次のよう
にダンプ波形部ENV₄が形成される。 すなわち、加算回路３８９の入力側の歩進
回路４０７にダンプ波形部形成用のアンド回
路４１１が設けられ、その第１の条件信号と
して第３のゲート信号Ｍ３が与えられ、第２
の条件信号としてダンパペダル信号POがイ
ンバータ４１２を介して与えられ、第３の条
件信号としてキーオフ検出信号TDOが与え
られる。かくして第２デイオイ波形部ENV₃
が形成されている期間において、離鍵操作が
されると共に、ダンパペダル９が操作される
と、アンド回路４１１から論理「１」出力が
送出され、これが入力オアゲート４０８を介
して加算回路３８９に進歩信号として入力さ
れる。 このとき加算回路３８９は記憶回路３８８
の内容に「１」を加算し、かくしてデコーダ
３９６から第４のゲート信号Ｍ４を発生させ
る。 この第４のゲート信号Ｍ４はゲートGT４
に与えられ、従つてデバイダ３４は定数
DR_A1に相当する周期の「１」信号ADD₃をゲ
ート３９９を介して送出する。このとき直線
演算回路３８２の加算回路３９１のすべての
ビツトに対して「１」信号が与えられ、従つ
て加算回路３９１は記憶回路３９０の内容を
「１」ずつ減算して行くことになり、依つて
記憶回路３９０の出力波形ENVは定数DR_A1
に相当する傾斜（通常第２デイケイ波形部
ENV₃の傾斜より十分大きい）をもつて急速
に最小レベルMINに降下し、かくしてダンプ
波形部ENV₄が形成される。 以上のようにして直線演算回路３８２の記
憶回路３９０にて得られる波形出力AOCは
出力端子Ｚ１〜Ｚ３２を介して音量関数発生
回路３８１の振幅レベルないしエンベロープ
変数出力A₁（ｔ）として送出され、乗算回
路１４５（第１２図Ｂ）において音量選択用
変数Ｔ_1a（ｔ）と乗算され、その乗算結果が
次の乗算回路４１６において第１系列パラメ
ータ発生回路５Ａから到来する総合音量定数
K1と乗算され、かくして(3)式の振幅項K1・
Ｔ_1a（ｔ）・A₁（ｔ）を得る。 ここで音量選択用変数Ｔ_1a（ｔ）は、鍵盤
情報発生部１のイニシアルタツチコントロー
ル回路１４及びアフタタツチコントロール回
路１５から到来するイニシアルタツチ信号
ITD及びアフタタツチ信号ATDに基づいて
形成される（第１２図Ａ）。すなわちイニシ
アルタツチ信号ITDが乗算回路４１７におい
て第１系列パラメータ発生回路５Ａから到来
するイニシアル定数βｉと乗算されると共
に、アフタタツチ信号ATDが乗算回路４１
８において第１系列パラメータ発生回路５Ａ
から到来するアフタ定数βａと乗算され、こ
れらの乗算結果が加算器４１９において加算
されて変数Ｔ_1a（ｔ）として上述の乗算回路
４１５に与えられる。また、イニシアル定数
αｉおよびアフタ定数αａは、定数発生回路
３２７のROMの読出しが音色選択信号VSS
により行われるため、音色選択スイツチ回路
６において選択指定された音色に対応した値
を持つことになり、イニシアルタツチ信号
ITDおよびアフタタツチ信号ATDはそれぞ
れ乗算回路３７３，３７４において選択指定
された音色に対応して重みづけされることに
なる。これにより、イニシアルタツチ信号
ITDおよびアフタタツチ信号ATDは選択指
定された音色に適した信号に変換されて、楽
音信号の制御に用いられることとなる。 このようにして得られた変数Ｔ_1a（ｔ）は
アフタタツチ信号ATDが演奏者の押鍵中に
キーに対して与える押し付け強さの変化に応
じて変化することにより、時間的変数となる
ものである。 (4‐4)出力回路 出力回路４２１（第１２図Ｂ）は上述の変
調波項演算回路３３３の出力Ｔ_1i（ｔ）・L₁
（ｔ）・sinD₁・ωｔと、搬送波項演算回路３
３２の出力B₁・ωｔと、振幅項演算回路３
３１の出力K1・Ｔ_1a（ｔ）・A₁（ｔ）とに基
づき、(3)式の第１項の出力を形成するもの
で、先ず搬送波項演算回路３３２の出力及び
変調波項演算回路３３３の出力を加算器４２
２にて加算した後、ROM構成のsin関数発生
器４２３において出力sin｛B₁・ωｔ＋Ｔ_1i
（ｔ）・I₁（ｔ）・sinD₁・ωｔ｝を発生させ
る。 このsin関数発生器４２３の出力は次に乗
算回路４２４において振幅項演算回路３３１
の出力と乗算され、かくして(3)式の第１項を
実現する出力K1・Ｔ_1a（ｔ）・A₁（ｔ）・sin
｛B₁・ωｔ＋Ｔ_1i（ｔ）・I₁（ｔ）・sinD₁・ω
ｔ｝を得る。 ところでこの第１項出力は、第１系列楽音
信号形成部７Ａに到来するキー情報IFK及び
タツチ情報IFTが時分割多重方式のデジタル
信号であるのに対応して、同様に時分割多重
方式のデジタル信号として処理された結果得
られたもので、かかるデジタル信号はＤ／Ａ
変換器４２５によつてアナログ信号に変換さ
れて最終的に時分割多重方式のアナログ信号
として楽音発生部８への第１項の楽音信号e₁
として送出される。 第２系列楽音信号形成部７Ｂについても同
様に、時分割多重方式のアナログ信号が楽音
発生部８への第２項の楽音信号e₂として送出
される。 一方第１系列楽音信号形成部７Ａの振幅項
演算回路３３１において形成された最小値検
出出力２DF′は、同様にして第２系列楽音信
号形成部７Ｂの振幅項演算回路において形成
された最小値検出出力２DF′と共に、デイケ
イ終了信号発生用アンド回路４１０に入力条
件として与えられ、両系列共にエンベロープ
波形出力ENVが最小値MINになつたときア
ンド回路４１０からデイケイ終了信号２DF
を発生する。この信号２DFはチヤンネルプ
ロセツサ１３のタイミングコントロール回路
１３Ｆに対して、クリア信号発生条件信号と
して与えられる。 そこでタイミングコントロール回路１３Ｆ
はキーコード記憶回路１３Ｃに対してクリア
信号を送出し、これにより記憶回路本体２
３７の第１ステージ目に現に存在するチヤン
ネルの記憶をクリアする。従つて以後当該チ
ヤンネルに記憶されていたキーコードKCに
対応する音の発音が停止され、このチヤンネ
ルは空チヤンネルとなる。 さらに第１系列楽音信号形成部７Ａの振幅
項演算回路３３１の出力K1・Ｔ_1a（ｔ）・A₁
（ｔ）は、第２系列楽音信号形成部７Ｂの同
様の出力K2・Ｔ_2a（ｔ）・A₂（ｔ）と共に加
算回路４３０において加算され、その加算結
果がエンベロープ信号ΣKAとして前述のチ
ヤンネルプロセツサ１３の最小値記憶比較回
路２８０に与えられる。 しかるにエンベロープ信号ΣKAは、同時
発音すべき第１〜第16チヤンネルについて現
に発生している楽音のエンベロープを表わし
ており、従つて各チヤンネルごとにエンベロ
ープが最小値記憶比較回路２８０に記憶され
ている最小値より小さくなつたときこれが最
小値記憶回路２８０に最小値として記憶され
る。 〔5〕楽音発生部 楽音発生部８はアンプ、スピーカ等でなるサ
ウンドシステムを有し、これにて第１系列及び
第２系列楽音信号形成部７Ａ及び７Ｂから到来
する時分割多重アナログ信号e₁及びe₂に含まれ
る第１〜第16チヤンネルの楽音信号を次々と楽
音として発生させる（第１図）。 しかるに第１〜第16チヤンネルの楽音は順次
マスタクロツクに同期して発生されるがその周
期は短かいので実際上人間の耳には全チヤンネ
ルの音が同時に発音されたと同様の効果を与え
ることになる。 以上がこの発明による電子楽器の一例構成で
あるが、上述の構成において全体の動作を、キ
ーコーダ１２（第４図Ａ〜Ｃについて上述した
ように第０ブロツクの音階音「c₁」キー、第１
ブロツクの音階音「c₂」、「E₂」キーとが操作さ
れた場合の例として述べるキーが操作されると
先ず第１のキースイツチＫ１が閉じ、その後押
鍵速度に応じた時間経過後に第２のキースイツ
チＫ２が閉じる。 しかるにキーコーダ１２は先ず第１のキース
イツチＫ１が閉じたことにより、マスタクロツ
クφ_１，φ_２（１μｓの周期をもつ）に同期し
てその16周期分の長さをもつクロツクφ_C，φ_D
によつて各部の遅延フリツプフロツプ回路を一
斉に動作させることにより、第０、第１ブロツ
クをブロツク検出回路１２Ｂに記憶させると共
に、優位順位の高いブロツク番号（この実施例
の場合第７、第６………第０ブロツク）から順
次送出する。またこの送出されたブロツクに含
まれるノートがノート検出回路１２Ｄで検出さ
れ、そのうち優位順位の高いノート番号（この
実施例の場合音名Ｃ、Ｂ………Ｃ#の順序）か
ら順序送出される。かくしてキーコーダ１２か
らは現に押鍵されているすべての鍵についての
キーコード信号KC（ブロツクコード信号BC及
びノートコード信号NCを組合せてなる）が順
次送出されることになる。 かくしてチヤンネルプロセツサ１３（第７図
Ａ〜Ｃ）に順次到来するキーコード信号KCは
サンプルホールド１３Ｂにマスタクロツクφ
_１，φ_２の16周期分の時間の間ホールドされ、
この16周期区間の間にキーコード記憶回路１３
Ｃがその記憶回路本体２３７の16チヤンネルに
ついての記憶データとサンプルホールドされた
データとの比較を一巡させ、かくして３つの空
チヤンネルに、到来したキーコード信号KCを
それぞれ記憶させる。 このようにして記憶回路本体２３７の別個の
チヤンネルに記憶された各キーコードKCを内
容とするデータは、以後離鍵操作されても引続
き維持され、第１及び第２系列楽音信号形成部
７Ａ及び７Ｂ（第１２図Ａ及びＢ）にてデイケ
イ終了信号２DFが発生したとき（すなわち音
が消えたとき）タイミングコントロール回路１
３Ｆ（第７図Ａ）のクリア用アンドゲート３０
９の出力によつてクリアされる。従つてキーコ
ード記憶回路１３Ｃに通常、現に押鍵されてい
るキーのキーコードKCと、すでに離鍵された
が未だデイケイ波形部の音を発生しているキー
のキーコードKCとが記憶されていることにな
る。 一方記憶回路本体２３７にキーコードデータ
が記憶されるとこれを第１キースイツチオン情
報として第１キースイツチキーオン記憶回路２
９１（第７図Ｂ）の対応するチヤンネルに記憶
される。 以上のキー操作からキーコード記憶回路本体
２３７及び第１キースイツチキーオン記憶回路
２９１の記憶までの動作は、キーコーダ１２の
起動パルス発生回路１２Ｆから起動パルスTC
が発生されるごとに繰返され、その結果チヤン
ネルプロセツサ１３に到来したキーコード信号
KCの内容がキーコード記憶回路本体２３７に
記憶されているデータのいずれかと一致すれば
再度この到来データを記憶させることなくその
まま消失にまかせる。 やがて第２のキースイツチＫ２が閉じると、
第１のキースイツチＫ１について上述したと同
様の動作がキーコーダ１２において実行され、
現に第２のキースイツチＫ２が閉じているキー
について優先順位の高いブロツク番号、かつ優
位順位の高いノート番号のものから順次検出動
作され、その検出結果がノート検出回路１２Ｄ
の第２の記憶回路１４６（第４図Ｂ）から順次
読出される。 この検出信号KA２はチヤンネルプロセツサ
１３のタイミングコントロール回路１３Ｆ（第
７図Ａ）を介し、その第２キースイツチオン記
憶制御用アンド回路３０１を介して第２キース
イツチキーオン記憶回路２９２（第７図Ｂ）に
対応するチヤンネルに記憶される。なおチヤン
ネルプロセツサ１３に到来した第２キースイツ
チオン検出信号KA２を記憶回路２９２のどの
チヤンネルに読込むべきかは、記憶回路本体２
３７の各チヤンネルの内容と到来データの内容
とを比較して、両者が一致したチヤンネルを一
致チヤンネル記憶回路２４１を介して判定する
ことにより行う。 このようにして第１キースイツチＫ１の動作
に応じて記憶回路本体２３７に記憶された記憶
データに基づいて得た第１キースイツチキーオ
ン検出信号TK１と、第２キースイツチキーオ
ン記憶回路２９２に記憶された記憶データに基
づいて得た第２キースイツチキーオン検出信号
TK２とがイニシアルタツチコントロール回路
１４（第２図）に与えられ、両者の到来時点の
間隔に相当する大きさのイニシアルタツチデー
タITDを発生させる。 一方キー操作により第２のキースイツチＫ２
が閉じた後キーの下側に配された押下圧力検出
器（圧電素子）DT１〜DT８８（第９図）に対
してキーを押し付けると、その押付け圧力の変
化に対応して得られた検出出力dt１〜dt８８が
アフタタツチコントロール回路１５（第２図）
に与えられ、かくして押鍵されているキーのキ
ーコードKCについてそれぞれアフタタツチ操
作の大さきに応じたアフタタツチデータATD
を発生させる。 かくして発生されたイニシアルタツチデータ
ITD及びアフタタツチデータATDはタツチ情
報IFTとして、キー情報としてのキーコード
KCと共に第１及び第２系列楽音信号形成部７
Ａ及び７Ｂに与えられる。その形成部７Ａ及び
７Ｂは、チヤンネルプロセツサ１３に割当てら
れた第１〜第16チヤンネルのデータ（すなわち
時分割多重方式のデータ）について、キー情報
IFK及びタツチ情報IFTの内容と、音色選択ス
イツチ６の選択に基づいて第１及び第２系列パ
ラメータ発生回路５Ａ及び５Ｂにて発生される
パラメータとにより決まる波形の出力を、順次
マスタクロツクφ_１，φ_２の16周期分の周期を
もつて送出する。 かくして楽音発生部８からは、第１〜第16チ
ヤンネルについて(3)式によつて得た複数音を同
時に発音させたと同様の効果をもつ楽音が発生
され、その楽音は各チヤンネルのキーについて
キー情報IFKに対応した音高をもち、かつタツ
チ情報IFTに対応した音色変化及び音量変化を
伴う音の合成音としての構成をもつことにな
る。 なお楽音信号形成部７Ａ及び７Ｂの演算動作
は各チヤンネルについて第２キースイツチキー
オン検出信号TK２が到来していることを条件
として実行される（第１３図及び第１５図）の
で、それ以前に到来するデータについて不必要
な楽音を発生しない。 発生している楽音に対応したキーの押鍵を止
めて離鍵したときはこの楽音はデイケイに入る
ので、チヤンネルプロセツサ１３の当該チヤン
ネルについて第１キースイツチキーオン記憶回
路２９１（第７図Ｂ）の記憶がキーオフ検出タ
イミング信号Ｘによつてクリアされることによ
り、その次のタイミング信号Ｘによつてキーオ
フの検出がキーオフ記憶回路２９３に記憶され
る。これに対してダンパペダル９の操作がなけ
ればデイケイ終了信号２DFが発生されるまで
楽音信号をゆつくり減衰させる。 そこで第１系列及び第２系列楽音信号形成部
７Ａ及び７Ｂは、ダンパペダル９が操作された
とき急激に楽音信号を減衰させ、以上のキーコ
ード記憶回路１３Ｃ（第７図Ｂ）へのキーコー
ドデータKCの割当記憶動作は、キーコード記
憶回路１３Ｃに空チヤンネルが存在する場合で
あるが、空チヤンネルがない場合はトランケー
ト回路１３Ｇ（第７図Ｃ）において記憶してい
る現在最小振幅の楽音信号を発生しているチヤ
ンネルのデータを現に到来しているキーコード
データと書換える。従つて新たなキー情報はそ
の時その時の最適条件を充足させながら活用さ
れることになる。 以上のようにこの発明によれば、検出したタツ
チのタツチ情報を選択された音色に対応して変更
制御し、この変更制御した変更タツチ情報に基づ
き楽音信号制御を行なうようにしたので、選択指
定された音色に応じてキー操作時のタツチ状態を
変えることなく、該音色に適したタツチレスポン
ス制御を自動的に行なうことができるようにな
り、初心者でも常に効果的なタツチレスポンス制
御を行ない得るものである。 しかも、そのための構成も極めて簡単である。

【図面の簡単な説明】

第１図はこの発明に依る電子楽器の一例を示す
系統図、第２図はその鍵盤情報発生部を示す系統
図、第３図Ａ，Ｂ及びＣは第２図のキー操作検出
回路を適用し得るキースイツチの動作機構を示す
平面図、側面図、及び一部拡大斜視図、第４図
Ａ，Ｂ及びＣは第２図のキーコーダを３枚の図面
に分けて示す接続図、第５図はマスタクロツク及
びこれに関連するタイミング信号を示す信号波形
図、第６図は第４図のキーコーダの動作の説明に
供するフローチヤート、第７図Ａ，Ｂ及びＣは第
２図のチヤンネルプロセツサを３枚の図面に分け
て示す接続図、第８図は第２図のイニシアルタツ
チコントロール回路を示す接続図、第９図は第２
図のアフタタツチコントロール回路を示す接続
図、第１０図は第１図のパラメータ発生回路を示
すブロツク図、第１１図は第１図の音色選択スイ
ツチを示す接続図、第１２図Ａ及びＢは第１図の
楽音信号形成部を２枚の図面に分けて示す接続
図、第１３図はその音色関数発生回路を示す接続
図、第１４図はその基準音色波形を示す波形図、
第１５図は第１２図の音量関数発生回路を示す接
続図、第１６図はその出力波形を示す波形図であ
る。 １……鍵盤情報発生部、５Ａ，５Ｂ……第１系
列、第２系列パラメータ発生回路、６……音色選
択スイツチ、７Ａ，７Ｂ……第１系列、第２系列
楽音信号形成部、８……楽音発生部、９……ダン
パペダル、１１……キー操作検出回路、１１Ａ…
…キースイツチ群、１１Ｂ……圧力検出素子群、
１２……キーコーダ、１２Ａ……キースイツチ回
路、１２Ｂ……ブロツク検出回路、１２Ｃ……一
時記憶回路、１２Ｄ……ノート検出回路、１２Ｅ
……ステツプコントロール回路、１２Ｆ……起動
パルス発生回路、１３……チヤンネルプロセツ
サ、１３Ａ……同期信号発生回路、１３Ｂ……サ
ンプルホールド回路、１３Ｃ……キーコード記憶
回路、１３Ｄ……キーコード比較制御回路、１３
Ｅ……キー操作判別回路、１３Ｆ……タイミング
コントロール回路、１３Ｇ……トランケート回
路、１４……イニシアルタツチコントロール回
路、１４Ａ……測時論理回路、１４Ｂ……変換回
路、１５……アフタタツチコントロール回路、１
５Ａ……マルチプレクサ、１５Ｂ……Ａ／Ｄ変換
器、３３１……振幅項演算回路、３３２……搬送
波項演算回路、３３３……変調波項演算回路、３
４４……音色関数発生回路、３８１……音量関数
発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のキーを有する鍵盤と、楽音の音色を選
   択指定する音色指定手段と、前記鍵盤で操作され
   たキーに対応する音高および前記音色指定手段で
   選択指定された音色に対応する楽音信号を形成出
   力する楽音形成手段とを備えた電子楽器におい
   て、 前記鍵盤で操作されたキーのタツチを検出して
   タツチ情報を出力するタツチ検出手段と、 前記タツチ情報を前記音色指定手段で選択指定
   された音色に対応して変更制御するタツチ情報変
   更手段と、 を設け、 前記タツチ情報変更手段により変更制御された
   変更タツチ情報に基づいて前記楽音形成手段で形
   成される楽音信号を制御するようにしたことを特
   徴とする電子楽器。