JPS59838B2 - 電子楽器のイニシヤルタツチレスポンスデ−タ発生回路 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器のイニシャルタッチレスポンスデー
タ発生回路に関し、特に、タッチレスポンスカーブ（タ
ッチ強さとタッチレスポンス出力との関数）を任意に設
定できるようにしたことに関する。

押鍵当初の鍵押下速度に応答して楽音の音量等を制御す
ることをイニシャルタッチレスポンス制御という。

このイニシャルタッチレスポンス制御のために、鍵に対
応して２個の固定接点を設け、鍵の押し始めに最初の（
第１の）接点が作動し、鍵を充分に押し下げたとき第２
の接点が作動するようにし、２個の接点の作動時間差か
ら鍵押下速度すなわちイニシャルタッチレスポンス用の
鍵タッチを検出するようにしている。鍵タッチの強さと
それに応じて得られるタッチレスポンス出力との関係は
タッチレスポンスカーブ（関数）によつて定まる。従来
は、このタッチレスポンスカーブをコンデンサの放電（
充電）波形により得ていたので、カーブ特性はエキスポ
ーネンシャルカーブに限定されていた。従つて、タッチ
感（この程度の強さで押せばこの位の音量に制御される
であろうという演奏者の感覚）と音量とが必ずしも一致
しなかつた。また、タツチレスポンスカーブの変更・調
整も不可能であつた。また、各鍵毎に抵抗、コンデンサ
から成る時定数回路を付加しなければならないため、嵩
張るという欠点もあつた。この発明は上述の点に鑑みて
なされたもので、タツチレスポンスカーブを任意に設定
できるようにし、演奏者のタツチ感に合つたタツチレス
ポンスカーブに従つてタツチレスポンスデータを発生し
得るようにしたイニシャルタッチレスポンスデータ発生
回路を提供しようとするものである。以下、この発明の
一実施例を添付図面を参照して詳細に説明しよう。第１
図はこの発明に係るイニシャルタツチレスポンスデータ
発生回路１１を適用した電子楽器の一例を示すもので、
キースイツチ回路１２においては各鍵毎に２個の固定接
点Ｍ，，Ｍ２が設けられている。

可動接点Ａは鍵の押下に対応して接点Ｍ，からＭ２の方
向に１駆動される。従つて、鍵押下時には初めに第１の
接点Ｍ１が作動し、次に第２の接点Ｍ２が作動する。こ
の明細書ではスイツチの作動時を「オン」、非作動時を
「オフ」という。従つて、常閉接点として図示された第
１の接点Ｍ１が開放されたときが「オン］であり、常開
接点として図示された第２の接点Ｍ２が閉成されたとき
も「オン」である。第１の接点Ｍ１の「オン」から第２
の接点Ｍ２の「オン」に至る時間（以下、これを接点時
間差という）が、鍵押下速度すなわちイニシヤルタツチ
に対応している。この接点時間差が短かければ鍵押下速
度は速く（すなわちイニシヤルタツチは強く）、長けれ
ばその逆である。尚、接点Ｍ，，Ｍ２は機械接触式のも
のに限らず非接触式のスイッチを用いてもよい。またス
イツチは上述した切換型以外に第１図に示すように２組
の常開接点（Ｍ，，Ｍ２）と可動接点（Ａｌ，Ａ２）を
組合せたものを用いてもよい。キーアサイナ１３は各鍵
に対応する接点Ｍｌ，Ｍ２のオン・オフを検出し、押圧
された鍵に対応する楽音の発音を特定数（例えば１６）
のチャンネルのいずれかに割当てる。キーアサイナ１３
からは、各チヤンネルに割当てられた鍵を表わすキーコ
ードＫＣ、第１接点Ｍ１がオンされたときからその鍵の
割当て（発音）が終了するまで゛１゛となる第１割当て
信号Ａ１、第２接点Ｍ２がオンされたときからその鍵の
割当て（発音）が終了するまで゛１”となる第２割当て
信号Ａ２、その鍵が離鍵されたときから減衰（発音）が
終了するまで゛１゛となるデイケイ信号Ｄ１、等が各チ
ヤンネル別に時分割的に出力される。また、トーンジェ
ネレータ部１４からキーアサイナ１３に対して、離鍵後
の減衰発音が終了したことを表わすデイケイ終了信号Ｄ
Ｆが供給される。１つのチヤンネルのみを抜き出して、
上記信号Ａｌ，Ａ２，Ｄｌ，ＤＥの発生状態の典型例を
第２図に示す。

このようなキーアサイナ１３としては、例えば特願昭５
２５３６８１号明細書に示されているものを用いること
ができるほか、公知の発音割当て回路を利用して構成す
ることもできる。キーアサイナ１３から出力された各種
信号ＫＣ，Ａｌ，Ａ２，Ｄｌはトーンジェネレータ部１
４に供給され、トーンジェネレータ部１４ではこれらの
信号にもとづいて各チヤンネルに割当てられた鍵の楽音
を発生する。

また、キーアサイナ１３から出力された第１割当て信号
Ａ，、第２割当て信号Ａ２、デイケイ信号Ｄ１はイニシ
ヤルタツチレスポンスデータ発生回路１１に加わり、該
回路１１ではこれらの信号にもとづいてイニシヤルタツ
チレスポンスデータＴ１〜Ｔｌ２を発生する。トーンジ
ェネレータ部１４では、各チヤンネルに割当てられた鍵
のイニシャルタツチレスポンスデータＴ，〜Ｔ，２に応
じて当該チヤンネルの発生楽音の音量、音色等の楽音要
素を制御する。以下では一例として、音量が制御される
ものとして説明する。トーンジェネレータ部１４から発
生された楽音信号はサウンドシステム１５に供給される
。次にイニシヤルタッチレスポンスデータ発生回路１１
の詳細について第３図を参照して説明する。

イニシャルタッチレスポンスデータ発生回路１１におい
ては、計数部１６の１２ビツトの対数出力をイニシヤル
タツチデータＴ，〜Ｔｌ２としてトーンジェネレータ部
１４に供給する。この計数部１６は、その計数内容が所
望のイニシヤルタツチレスポンスカーブに従つて変化す
るように、回路１１内の他の回路によつて計数制御され
る。この計数動作は第１接点Ｍ，がオンしたときから始
まり、第２接点Ｍ２がオンしたときに停止される。停止
したときの計数値が保持され、これがイニシヤルタツチ
レスポンスデータＴ１〜Ｔｌ２としてトーンジェネレー
タ部１４で利用される。イニシヤルタツチレスポンスカ
ーブは、例えば、第４図に示すような折れ線で合成され
る。

第４図の横軸は接点時間差（すなわちイニシヤルタツチ
の強さ）を表わしており、縦軸は計数部１６の出力（す
なわちイニシヤルタツチレスポンスデータＴ１〜Ｔｌ２
の値）を表わしている。尚、１２ビットのデータＴ１〜
Ｔｌ２は負のデシベル量で表わされており、Ｔ，〜Ｔｌ
２がすべでＯ゛のときは０ｄＢを表わし、最大音量に対
応する。データＴ１〜Ｔ，２の値が大きくなるほど負の
デシベル値は増し、音量は小さくなる。従つて、データ
Ｔ１〜Ｔｌ２の値がすべで１゛のときは最小音量（−Ｍ
ｄＢ）に対応する。折れ線を構成する各直線０，１，２
，３，４は、計数部１６で夫々異なるレートで計数を行
なうことにより異なる傾きのものとなる。計数部１６の
計数レートはレートＲＯＭ（リードオンリーメモリの略
、以下同じ）１７の読み出し出力によつて定まる。レー
トＲＯＭｌ７の読み出しアドレスの切換え（すなわち計
数レートの切換え）は、制御部１８によつて制御される
。制御部１８は計数部１６から発生されるデータＴ１〜
Ｔｌ２のうち所定上位ビツトＴ４〜Ｔｌ２の値から計数
レートを切換えるべきときを判断し、レートＲＯＭｌ７
の読み出しアドレスを切換える。レートＲＯＭｌ７と計
数部１６との間にはゲート１９が設けられておう、この
ゲート１９を介してレートＲＯＭｌ７から計数部１６に
計数レートを表わすデータＣＲが与えられている間のみ
計数動作が進行する。

ゲート１９は、第１割当て信号Ａ１が“１”で第２割当
て信号Ａ２が゛Ｏ”のときのみ゛１”となる信号Ａ１巾
！（第２図参照）によつて開放される。すなわち、第１
接点Ｍ１のオンから第２接点Ｍ２のオンまでの接点時間
差に対応する時間だけ計数レートデータＣＲが供給され
、計数が進行する。第２接点Ｍ２がオンされて第２割当
て信号Ａ２が゛１゛になると、ゲート１９は閉じ、もう
計数は進行せず、それまでの計数値が保持される。更に
詳細を説明する。

計数部１６は、各チヤンネル別に時分割的に計数動作を
行なうことが可能なように、チヤンネル数１６に対応す
る１６ステージのシフトレジスタ２０とこのシフトレジ
スタ２０の最終ステージ出力とゲー口９を経てレートＲ
ＯＭｌ７から与えられる計数レートデータＣＲとを入力
した加算器２１とを有している。

シフトレジスタ２０の１ステージのビツト数、及び加算
器２１のビツト数はデータＴ１〜Ｔｌ２に対応する１２
ビツトである。４ビツトの計数レートデータＣＲは加算
器２１の最下位４ビツトの位置に入力される。

シフトレ．ジスタ２０のシフト制御クロツクとして、キ
ーアサイナ１３から出力される各信号Ａｌ，Ａ２，Ｄｌ
、等の時分割タイムスロツトに同期したクロツクパルス
Ｏが使用される。従つて、シフトレジスタ２０の各ステ
ージには各チヤンネルに割当てられた鍵に対応する計数
値が保持される。加算器２１とシフトレジスタ２０の間
にゲート２２が設けられて（・る。ゲート２２はクリア
信号Ａ１＋ＤｌＤｌＤが与えられたとき遮断され、シフ
トレジスタ２０への人力データをすべで０゛にクリアす
る６信号Ｄ，Ｄはデイケイ信号Ｄ１を１６ビツトタイム
（同じチヤンネルの時分割タイムスロツトが繰返す周期
）遅延した信号である（第２図参照）。信Ｄ１・ＤｌＤ
は、デイケイ信号Ｄ１を反転した信号Ｄ，と前記信号Ｄ
ｌＤとのアンド論理をとつた信号であり、第２図に示す
ように発音終了時に゛１゛となる。クリア信号Ａ１＋Ｄ
１・ＤｌＤは、第１割当て信号Ａ１の反転信号Ａ１また
は上記信号Ｄ１・ＤｌＤが゛１゛のとき、゛１゜”とな
り、計数部１６の当該チヤンネルの計数内容を０にクリ
アする。通常は、割当解除されているときに（Ａ１−０
）、信号Ａ１によつてクリアされる。しかし、トランケ
ート制御によつて、第１割当て信号Ａ１が一旦゛Ｏ゛に
ならずに゛１゛のままで、当該チヤンネルにおける割当
て音が切換えられた場合に、前音（トランケートされた
音）の発音終了時に発生する信号・ＤｌＤによつて計数
部１６が一旦クリアされるようになつている。レートＲ
ＯＭｌ７は、アンドレス入力ラインＲＯに信号゛１゛が
与えられたとき、イニシヤルタツチレスポンスカープの
折れ線を構成する最初の直線０（第４図参照）の傾きを
設定する計数レート値ＣＲを読み出す。アドレス入力ラ
インＲ１に信号゛１”が与えられたときはその次の直線
１の傾きを設定する計数値ＣＲを読み出し、更に、ライ
ンＲ２の信号で直線２、ラインＲ３の信号で直線３、ラ
インＲ４の信号で直線４、の傾きを設定する計数レート
値ＣＲを夫々読み出す。ラインＲ。

，Ｒｌ，Ｒ２，Ｒ３にはデコーダ２３の出力が供給され
る。デコーダ２３はアドレスカウンタ２４の計数値がＯ
のときラインＲ。に出力を生じ、１のときラインＲ１に
出力を生じ、２のときラインＲ２に出力を生じ、３のと
きラインＲ３に出力を生じる。最後の直線４に対応する
アドレス入力ラインＲ４にはレベルＲＯＭ２５の出力が
係給される。アドレスカウンタ２４は、１６チヤンネル
分の時分割的計数動作を可能にするために１６ステージ
（１ステージは２ビット）のシフトレジスタ２６と、こ
のシフトレジスタ２６の最終ステージ出力を入力した加
算器２７と、この加算器２７とシフトレジスタ２６との
間に設けられたゲート２８とを具えている。

加算器２７の最下位ビツトにはカウントパルスとしてオ
ア回路２９の出力が与えられる。計数部１６と同じクリ
ア信号Ｍ＋Ｄ１・ＤｌＤがアドレスカウンタ２４のゲー
ト２８に与えられるので、アドレスカウンタ２４と計数
部１６は同様にクリアされる。計数部１６から出力され
るイニシヤルタツチデータＴ１〜Ｔｌ２のうち所定上位
ビットＴ４〜Ｔｌ２のデータが制御部１８のレベルＲＯ
Ｍ２５に供給される。

レベルＲＯＭ２５は、入力データＴ４〜Ｔｌ２の値から
判断して、イニシャルタツチデータＴ１〜Ｔｌ２が第１
の直線０から第２の直線１に切換わるべき値となつたと
きはラインＬ１に信号゛１”を出力し、第３の直線２に
切換わるべき値となつたときはラインＬ２に信号゛１゛
を出力し、第４の直線３に切換わるべき値となつたとき
はラインＬ３に信号“１”を出力し、第５の直線４に切
換わるべき値となつたときはラインＬ４に信号“１゛を
出力する。レベルＲＯＭ２５のラインＬ１の出力はアン
ド回路３０に供給され、ラインＬ２の出力はアンド回路
３１に供給され、ラインＬ３の出力はアンド回路３２に
供給される。

ラインＬ４はレートＲＯＭｌ７の入力ラインＲ４に接続
される。デコーダ２３からレートＲＯＭｌ７のラインＲ
。に供給されるデコード出力（０）はアンド回路３０に
供給され、ラインＲ１に供給されるデコード出力（１）
はアンド回路３１に供給され、ラインＲ２に供給される
デコード出力（２）はアンド回路３２に供給される。ア
ンド回路３０，３１，３２の出力はオア回路２９を介し
てアドレスカウンタ２４のカウント入力に加わる。次に
作用を説明する。

今、あるチヤンネルに鍵が割当てられていない場合は、
計数部１６及びアドレスカウンタ２４の当該チヤンネル
に関する計数値はＯにクリアされている。

アドレスカウンタ２４の計数値０に対応してレートＲＯ
Ｍｌ７のアドレス入力ラインＲ。に信号が供給され、直
線０の傾きを設定する計数レートデータＣＲがレートＲ
ＯＭｌ７から読み出されている。しかし、当該チャンネ
ルに鍵が割当てられていない（鍵が押されていない）の
で、信号Ａ１・Ａ２ば０゜゛であり、ゲート１９が遮断
されている。鍵が押圧されると、その第１接点Ｍ１と第
２接点Ｍ２の接点時間差に対応する時間だけ信号Ａ１−
んが８「”となり、その間、ゲート１９が開放され、計
数レートデータＣＲが計数部１６に供給される。

同時に計数部１６とアドレスカウンタ２４のクリアは解
除される。初めは、直線０に対応する計数レートデータ
ＣＲが計数部１６に供給され、計数値Ｔ１〜Ｔｌ２は一
定のレートで徐々に増大していく。計数値Ｔ１〜Ｔｌ２
が直線０から１切換わる値になると、レベルＲＯＭ２５
の出力ラインＬ１に信号が生じる。このときデコーダ２
３からはラインＲ。に対して信号が与えられているので
、アンド回路３０の条件が成立し、オア回路２９を介し
てアドレスカウンタ２４にカウント信号が与えられる。
これにより、当該チヤンネルのアドレスカウンタ２４の
計数値は「１」になり、デコーダ２３の出力ラインＲ１
に信号が与えられる。従つて、アンド回路３０はすぐに
不動作となる。ラインＲ１のアドレス入力に対応してレ
ートＲＯＭｌ７からは次の直線１の傾きを設定する計数
レートデータＣＲが読み出される。

従つて、計数部１６の計数値Ｔ１〜Ｔｌ２は直線１の計
数レートで徐々に増大する。計数値Ｔ１〜Ｔｌ２が直線
１から２に切換わる値になると、レベルＲＯＭ２５の出
力ラインＬ２に出力が生じる。このときラインＲ１の信
号が１Ｆ”であるから、アンド回路３１の各件が成立し
、アドレスカウンタ２４が１カウントアツプされる。す
ると、計数値「２」に対応するデコーダ２３の出力ライ
ンＲ２に信号゛１゛が生じ、レートＲＯＭｌ７からは次
の直線２の傾きを設定する計数レートデータＣＲが読み
出され、この計数レートに従つて計数値Ｔ１〜Ｔｌ２が
増す。以下同様に、直線２から３に切換わるときはレベ
ルＲＯＭ２５のラインＬ３に出力が生じ、アンド回路３
２の条件が成立して、アドレスカウンタ２４が１カウン
トアツプされる。そして、直線３の計数レートに従つて
計数値Ｔ，〜Ｔｌ２が増大する。直線３から４に切換わ
るときはレベル ＲＯＭ２５のラインＬ４に出力が生じる。

この例では、直線４は傾きＯであり、一定値（直線３の
最終値）を保持するようになつている。そのため、ライ
ンＬ４からラインＲ４を経てレートＲＯＭｌ７に信号゛
１゛が供給されたとき、レートＲＯＭｌ７はその出力Ｃ
Ｒを強制的にＯにするように構成されている。

従つて、最終直線４においては計数レートはＯとなり、
計数部１６の計数は進展せず、直線３の最終値が保持さ
れる。第４図からも判かるように、直線３の最終値Ｔ１
〜Ｔｌ２はかなり大きな値（例えばデータＴ４〜Ｔｌ２
の部分がすべで１゛）である。この段階で、更に一定レ
ートで計数を進めた場合、１２ビツトすなわちモジユロ
２１２の計数部１６の計数内容Ｔ１〜Ｔｌ２がオーバフ
ローして小さな値に戻つてしまい、誤動作をまねく。そ
のような誤動作が生じないようにするために、最終直線
４において、計数レートをＯにして、事実上、計数を停
止するようにしたのである。ところで、計数部１６の計
数は上述のように直線０から４まで常に完全に行なわれ
るわけではない。

第２接点Ｍ２がオンしたとき、信号Ａ１・Ａ２が゛Ｏ”
となり、ゲート１９が閉じられ、計数レートデータＣＲ
がもはや供給されなくなることにより、計数部１６の計
数が停止される。計数が停止されたとき、計数値Ｔ１〜
Ｔ，２は直線０，１，２，３，４のどれかの途中の値で
あり、この値が接点時間差に対応する値すなわちイニシ
ヤルタツチレスポンスデータとして計数部１６で保持さ
れる。例えば、接点時間差が第４図のＴＭであるとすれ
ば、ゲート１９が閉じたときの計数部１６の計数値はＮ
であり、この値Ｎがイニシヤルタツチレスポンスデータ
Ｔ１〜Ｔｌ２として保持される。トーンジェネレータ部
１４（第１図）では、第２接点Ｍ２のオン以後に保持さ
れているデータＴ１〜Ｔｌ２を用いて音量等のイニシヤ
ルタツチレスポンス制御を行なう。そのためには、第２
割当て信号Ａ２にもとづいて楽音の発音を開始するよう
にすればよ（・ｏ尚、第４図に示したイニシヤルタツチ
レスポンスカーブは、あくまでも本明細書における説明
の便宜のために示した一例にすぎない。

レートＲＯＭｌ７及び（または）レベルＲＯＭ２５の記
憶内容を任意に設定することにより、イニシヤルタッチ
レスポンスカーブを自由に設定することができる。また
カーブを構成する折れ線の数も実施例のものに限定され
ないことはいうまでもない。また、上記実施例では計数
レートデータＣＲはＲＯＭに予じめ記憶されているが、
これに限らず各直線０〜４の計数レートデータをスイツ
チ等により任意に切換設定できるようにしてもよいこと
は勿論である。また計数レートデータＣＲは複数ビツト
のデータに限らず、レートが適宜設定されたクロツクパ
ルスであつてもよい。

上記実施例では複音電子楽器に適用しているため計数部
１６、アドレスカウンタ２４にシフトレジスタを用いた
が、単音電子楽器の場合は計数部１６及びアドレスカウ
ンタ２４は通常のカウンタを用いてもよい。

以上説明したようにこの発明によれば、イニシヤルタツ
チレスポンスカーブを任意に設定することができるので
、演奏者のタツチ感とタツチレスポンス出力とが合致す
るようなカーブを選定することができる。

【図面の簡単な説明】

第１図はこの発明に係るイニシヤルタツチレスポンスデ
ータ発生回路を適用した電子楽器の一例を略示するプロ
ツク図、第２図は第１図及び第３図における信号類の一
発生例を示すタイミングチヤート、第３図はこの発明に
係るイニシヤルタツチレスポンスデータ発生回路の一実
施例を示すプロック図、第４図は第３図の回路において
合成されるイニシヤルタツチレスポンスカーブの一例を
示すグラフである。 Ｍ１・・・・・・第１の固定接点、 接点、Ａ・・・・・・可動接点、１１ Ｍ２・・・・・・第２の固定 ・・・・・・イニシヤルタツ

Claims (1)

1. 【特許請求の範囲】 １ 鍵押下にともなつて２個の接点を順次作動し、両接
   点の作動時間差に応じて楽音を制御するようにした電子
   楽器において、前記作動時間差の間計数動作を行なう計
   数部と、前記計数部の計数値の変化に応じて該計数部に
   おける計数レートを切換える制御手段とを具え、前記計
   数部の計数出力を楽音制御用のタッチレスポンスデータ
   として出力するイニシャルタッチレスポンスデータ発生
   回路。 ２ 前記制御手段が、複数の計数レートに対応するデー
   タを夫々予じめ記憶した記憶手段と、前記計数部の計数
   内容に応じて前記記憶手段から計数レートに対応するデ
   ータを読み出す読み出し制御手段とを有し、前記計数部
   は前記記憶手段から読み出された計数レートに対応する
   データを前記作動時間差の間繰返し加算する特許請求の
   範囲第１項記載のイニシャルタッチレスポンスデータ発
   生回路。 ３ 前記読み出し制御手段が、前記計数部の計数値が計
   数レートを切換えるべき値に達したことを判断する回路
   と、この判断に応じて前記記憶手段の読み出しアドレス
   を切換える回路とを有する特許請求の範囲第２項記載の
   イニシャルタッチレスポンスデータ発生回路。 ４ 前記制御手段が、計数レートを切換えるべきときの
   前記計数部の計数値を予じめ設定し、前記計数部の現計
   数内容が設定した計数値に達したとき出力を生じる第１
   回路と、複数の計数レートに対応するデータを予じめ設
   定し、前記第１回路の出力に応じて前記データのいずれ
   かを選択する第２回路とを有し、前記計数部は前記第２
   回路で選択されたデータを前記作動時間差の間繰返し加
   算する特許請求の範囲第１項記載のイニシャルタッチレ
   スポンスデータ発生回路。