JPH0760310B2

JPH0760310B2 - タッチコントロール装置

Info

Publication number: JPH0760310B2
Application number: JP59101184A
Authority: JP
Inventors: 忠雄酒井
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1984-05-19
Filing date: 1984-05-19
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: KR910002808B1; KR850008535A; US4633750A; JPS60244999A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は鍵盤装置を備えた電子楽器において、鍵の押
下速度に応じて楽器が発音する楽音の音量を制御するた
めのタッチコントロール装置に係わり、特に、鍵が押鍵
状態に移行している期間中、すなわち、鍵の跳躍期間中
に、その鍵の押鍵速度に対応する発音量を表わすタッチ
バリューを算出して、その鍵が押鍵完了状態に移行した
時点、すなわち、鍵を押し切った時点で、その押された
鍵に関するタッチバリューを直接的に得るように改良し
たタッチコントロール装置に関するものである。

〔従来の技術〕

自然楽器のピアノにより発音される楽音の振幅は鍵の跳
躍期間の２乗に反比例することが知られており、演奏者
はこの特性を巧みに活用した鍵操作により、指先でもっ
て音高と同時に音量を調節して楽音上の繊細な表現を行
うことができるものである。

近年、電子楽器の分野でもピアノと同等の音楽上の表現
力を持つ電子ピアノが提案されており、かかる電子ピア
ノでは、自然楽器のピアノと同様に、押鍵速度、すなわ
ち、鍵の跳躍期間と特定の関数関係を保って、音量の変
化する楽音を生成することが要請されている。この要請
に応えるべく、従前の電子楽器では、鍵の跳躍期間と特
定の関数関係を持つアナログ電圧を出力するタッチセン
サを各鍵に対応させて鍵の数だけ配設することがしばし
ば行われていた。

しかし、このように多数のタッチセンサを配設して成る
従前のタッチコントロール装置は、各タッチセンサごと
にアナログ電圧を蓄積保持するためのコンデンサが必要
となるので、構成が複雑で高価となり、しかも、信頼性
が低下するという欠点を伴っていた。

さらに、各鍵とタッチセンサ間を結ぶ多数の配線と、多
数のタッチセンサの調整とを必要とするので、製造工
程、調整工程が共に煩雑になるという難点もあった。

そこで、上記欠点と難点を解消するものとして、特開昭
56−161594号公報には、唯一のタッチカウンタを時分割
で各鍵に割り当てて各鍵の跳躍期間をディジタル量でも
って計数するとともに、該計数動作を、後続するキーア
サイナの１マシンサイクルのうち、バスラインが不使用
状態となる基本状態サイクルの期間に限って間歇的に行
わせるようにしたタッチコントロール装置が開示されて
いる。

しかしながら、この従来装置は、押鍵状態の期間、すな
わち、鍵の跳躍期間を、一旦、計時するように構成され
ているので、唯一のタッチカウンタのほかに、該カウン
タの計数値（鍵の跳躍期間）を、これと特定の関数関係
にあるタッチバリューに変換するための、検索処理手段
等が必要であり、構成の簡単化が徹底され得ないという
欠点があった。

〔発明が解決しようとする課題〕

この発明の目的は、上記従来技術に基づく、構成の簡単
化不徹底の問題点に鑑み、押鍵状態の期間の計時が完了
した後にタッチバリューを求めるのではなく、該期間中
に、実時間処理にて直接的にタッチバリューを算出する
ことにより、前記欠点を除去し、構成の一層簡単なタッ
チコントロール装置を提供せんとするものである。

〔課題を解決するための手段〕

上記目的を達成する本発明のタッチコントロール装置
は、鍵の離鍵状態、押鍵状態、押鍵完了状態を検出し、
押鍵状態にある鍵のタッチバリューを、該鍵が押鍵状態
にある期間中に算出するタッチコントロール装置におい
て、タッチバリューの継続維持期間を表わす継続維持データ
を記憶する演算指令データ記憶手段（15）と、各時点でのタッチバリューを記憶するタッチバリュー記
憶手段（13）と、継続維持データが表わす継続維持期間を計時し、該継続
維持期間が経過したときに継続維持期間終了情報を出力
するタッチバリュー更新指示手段（4b）と、前記継続維持期間終了情報の供給に応じて、前記演算指
令データ記憶手段（15）の、前記タッチバリュー記憶手
段（13）に記憶されたタッチバリューに対応するアドレ
スから継続維持データを読み出して読み出した継続維持
データを前記タッチバリュー更新指示手段（4b）に供給
する継続維持データ読出制御手段（2b）と、継続維持期間終了情報の供給に応じて、タッチバリュー
記憶手段（13）に記憶されているタッチバリューを更新
するタッチバリュー更新手段（3b）とを備えたことを特
徴とする。

ここで、前記タッチバリュー更新手段（3b）がタッチバ
リューから一定量を減算することによりタッチバリュー
を更新するものであってもよい。

〔作用〕

本発明のタッチコントロール装置は、鍵が押鍵状態にあ
る期間、即ちその押された鍵の跳躍期間中、タッチバリ
ュー更新指示手段（4b）が継続維持期間を計時して継続
維持期間終了情報を出力する毎に、タッチバリュー更新
手段（3b）が、タッチバリュー記憶手段（13）に記憶さ
れているタッチバリューから、例えば一定量、具体的に
は例えば‘1'を減算することによりタッチバリューを更
新するものであるため、押鍵完了状態に移行した時点で
はその鍵に対応する最終的なタッチバリューが定まって
おり、このようにタッチバリューが実時間にて算出され
る。

実際の電子楽器においては、タッチバリューの変化カー
ブ上の変化の緩やかな部分の分解能は変化の激しい部分
の分解能と比べ粗くてもよい。即ち、押下された鍵の跳
躍期間の変化によるタッチバリューの変化は鈍くてもよ
い。

上記本発明のタッチコントロール装置において、タッチ
バリューを更新するタイミング毎（タッチバリューに応
じた継続維持期間が経過したタイミング毎）に常に一定
量ずつ、例えば‘1'ずつ減算する構成とすると、後述す
る実施例に示すようにタッチバリューの変化カーブ中変
化の緩やかな部分の分解能は粗く、例えば後述する第３
図（Ｂ）のカーブにおいてあるサイクイルでは‘1'だけ
変化したり複数のサイクルに渡って変化せず平坦な部分
が存在したりするが、これは実際の電子楽器では許容さ
れるものであり、これにより少ない桁数（ビット数）の
演算回路で済むこととなり、したがって回路構成が簡単
となる。

〔実施例〕

次いで、第１図〜第４図に基づいて、この発明の第一の
実施例の構成及び動作を説明すれば以下の通りである。

第１図はハードウェア上の構成を示すブロック図であ
り、周期１μｓ程度のクロックパルスを発振するクロッ
クパルスジェネレータ１には、デバイダ２が接続されて
おり、その最小桁（LSB）〜第３桁の出力端子からは、
４本（４ビット）のマシンサイクル信号線3aがマイクロ
コンピュータから成る演算処理装置５のクロック信号端
子に延び、そのうちの最小桁からの１本がクロック信号
線3bとして、延出している。さらに、デバイダ２の第４
桁〜最大桁（MSB）の出力端子からは、７本のアドレス
信号線４が延びて、デコーダ６のアドレス信号端子と第
１のマルチプレクサ７の第１の入力端子に、それぞれ、
接続されている。

演算処理装置５からのアドレスバス８は、下位桁の７本
（8a）と上位桁の２本（8b）とに分かれ、前者（8a）
は、第１のマルチプレクサ７の第２の入力端子に接続さ
れ、後者（8b）は、第１のマルチプレクサ７からの７本
のアドレス信号線９と共に第２のマルチプレクサ10の第
１の入力端子に接続されている。

第１のマルチプレクサ７の制御信号端子には、演算処理
装置５からの制御信号線8cが接続されている。

また、演算処理装置５に接続された７本の出力データバ
ス11は、途中分岐で、タッチバリューメモリ13及び継続
維持期間メモリ14に対して接続され、同様に７本の入力
データバス12が、途中合流で、タッチバリューメモリ1
3、継続維持期間メモリ14、及び演算指令データメモリ1
5から該処理装置５に延び、さらに第２のマルチプレク
サ10の出力端子から延びるアドレス信号線16がアドレス
バスとして、上記メモリ13、14、15に共通接続されてい
る。

メモリ14、15の出力端子のうち、第７ビットのそれから
は第７ビット信号線12aが延びて演算処理装置５に接続
され、一方、メモリ13、14の、読み出し動作と書き込み
動作の切換えのための制御信号端子には、演算処理装置
５から制御信号線17が延びている。

一方、デコーダ６の各出力端子には、対応する鍵に連動
して開閉するキースイッチ18（そのうちの一つが図示さ
れている）が接続されており、その可動接点18cがデコ
ーダ６の一つの出力端子に接続され、そのブレーク接点
18bがブレークバスバーBBに接続され、そのメーク接点1
8mがメークバスバーMBに接続されている。

そして、両バスバーMB、BBは図示されない多数（鍵の数
に相当する数）のキースイッチに共通接続され、さら
に、演算処理装置５の入力ポート5aに延びている。

なお、19はマイクロコンピュータから成るキーアサイナ
であって、その入力ポート19aには、入力データバス12
が接続され、さらに、タッチバリューメモリ13の出力端
子のうち、第７ビットのそれからは、第７ビット信号線
12bが延びて該入力ポートに接続されている。

キーアサイナ19の選択アドレス信号用出力ポート19bか
らは、選択アドレス信号線20が延びて、第２のマルチプ
レクサ10の第２の入力端子に接続されている。

そして、デバイダ２から延びるクロック信号線3bは、第
２のマルチプレクサ10の制御信号端子を経由してキーア
サイナ19のクロック信号端子19cに共通接続されてい
る。

上記構成において、クロックパルスジェネレータ１から
のクロックパルスはデバイダ２に含まれる縦続11段の２
進回路にて分周されてその最小桁がクロックパルスに同
期して歩進する11ビットの並列信号C₀〜C₁₀に変換され
る。

その上位桁信号C₄〜C₁₀の７ビットを解読して、デコー
ダ６は、７ビットの状態数、すなわち、128個以下のキ
ースイッチに対して、順次、かつ、択一的にキーパルス
としての「０」を分配供給して鍵走査を行う。

かかるキーパルスの供給を受けたキースイッチは、該パ
ルスの継続期間であるタイムスロットにて、メークバス
バーMB、ブレークバスバーBBの状態を支配する。すなわ
ち、このキースイッチに対応する鍵が離されていて（離
鍵状態）、キースイッチ18の可動接点18cがブレーク接
点18bに接触しているときは、メークバスバーMB、ブレ
ークバスバーBBを、それぞれ、「１」、「０」状態に保
ち、該鍵が押されていて（押鍵状態）、該可動接点18c
が跳躍中（押鍵状態）であるときは、メークバスバーM
B、ブレークバスバーBBを、それぞれ、「１」、「１」
の状態に保ち、さらに、該鍵が押し切られていて（押鍵
完了状態）、該可動接点18cがメーク接点18mに接触して
いるときは、メークバスバーMB、ブレークバスバーBB
を、それぞれ、「０」、「１」の状態に保つ。

かくして、両バスバーMB、BBはデコーダ６からのキーパ
ルスのタイムスロットを時間基準とする時分割多重通信
により、すべての鍵の、鍵状態（離鍵状態、押鍵状態、
押鍵完了状態）を表わす鍵状態信号S₁と、押鍵状態の鍵
を該タイムスロットへの割り当てとして特定する鍵情報
とを入力ポート5aを介して演算処理装置５に対して供給
可能である。

かかる鍵状態信号S₁と鍵情報の供給を受けた演算処理装
置５は第２図に示されるフローチャートに従ってタッチ
バリューを算出するための演算処理を実行する。

先ず、演算処理装置５は、入力ポート5aに到来している
鍵状態信号S₁に基づいて、あるタイムスロットに割り当
てられた鍵が押鍵状態であるか否かを判別し（第２図
ａ）、その判別結果がYES（押鍵状態）であるときは、
継続維持期間メモリ14の記憶内容を読み出して（第２図
ｂ）、その第０〜第７ビットがすべて「０」であるか否
かを判別する（第２図ｃ）。

その際、読み出し対象の継続維持期間メモリ14には、演
算処理装置５から、制御信号線17を通じて、読み出し動
作を指定する制御信号が供給されて、読み出し動作状態
となり、一方、このとき、演算処理装置５から制御信号
線8cを通じて、第１のマルチプレクサ７の制御信号端子
に供給されているアドレス信号Ｘが「０」になってい
て、該マルチプレクサ７は第１の入力端子に供給されて
いる信号、すなわち、デコーダ６へのアドレス信号C₄〜
C₁₀を選択して出力している。

さらには、後述するキーアサイナ19との時分割動作に際
して、キーアサイナ19から解放された基本状態期間で
は、第２のマルチプレクサ10が該マルチプレクサの第１
の入力端子に供給されている信号、すなわち、第１のマ
ルチプレクサ７の出力信号、さらに、換言すれば、デコ
ーダ６へのアドレス信号C₄〜C₁₀を選択して、アドレス
信号線16を通じて各メモリ13、14、15のアドレス信号端
子に供給しているので、前述のメモリ14からの記憶内容
の読み出しは、その時点でデコーダ６からキーパルスの
分配供給を受けているキースイッチ18に係わる鍵、換言
すれば、演算処理装置５に供給されている鍵状態信号S₁
に係わる鍵に対応して固定的に割り当てられたアドレス
ついて実行される。

かかる鍵状態信号S₁の鍵ごとの時分割多重通信の技術及
び該、時分割多重通信でのタイムスロットへの鍵の割り
当てに同期して、メモリのアドレスを歩進させる。該メ
モリの各アドレスを鍵に割り当てる技術に関しては、す
でに知られており、例えば、特開昭56−155995号に開示
されている。

しかして、演算処理装置５での、演算処理は各鍵につい
て実行されるものであり、そのうちの一つの鍵について
の演算処理のためのフローチャートが第２図である。

そこで、前述の判別結果（第２図ｃ）がYESであった場
合、タッチバユーメモリ13の、目下、押鍵状態に移行し
ている鍵に割り当てられたアドレスの記憶内容が読み出
される（第２図ｄ）。

次いで、演算処理装置５は、出力ポート5bを介して第１
のマルチプレクサ７に対して「１」のアドレス信号Ｘを
供給して（第２図ｅ）、該マルチプレクサに第２の入力
端子に供給されている信号を選択出力させる。

すると、演算処理装置５の出力ポート5cからアドレス信
号A₄〜A₁₀がメモリ13、14、15のアドレス信号端子に供
給される。

この状態で、演算処理装置５は、タッチバリューメモリ
13から読み出されたタッチバリュー（第２図ｄ）で表わ
されるアドレスを指定して演算指令データメモリ15の記
憶内容を読み出し（第２図ｆ）、さらに、アドレス信号
Ｘを「０」に戻して（第２図ｇ）、アドレス信号C₄〜C
₁₀をメモリ13、14、15に対して供給可能とする。

続いて、演算処理装置５は、演算指令データメモリ15か
ら読み出された演算指令データを処理中の鍵に割り当て
られたアドレスを指定して継続維持期間メモリ14に書き
込んで（第２図ｈ）、タッチバリューメモリ13の、処理
中の鍵に割り当てられたアドレスの記憶内容から１を減
算して同じアドレスに書き込んで−１値に更新し（第２
図ｉ）、演算を一旦終了する。

上記の処理動作中、タッチバリューメモリ13、継続維持
期間メモリ14の読み出し動作と書き込み動作を制御すべ
く、演算処理装置５から制御信号線17を通じて制御信号
が該メモリに供給される。

一方、継続維持期間メモリ14の、処理中の鍵に割り当て
られたアドレスの記憶内容（第０ビット〜第７ビットの
８ビットにより表わされる）が（０）でも（255）でも
ないときは、第２図ｃ、ｊの判定結果が共にNOとなり、
タッチバリューメモリ13の、処理中の鍵に割り当てられ
たアドレスに記憶されているタッチバリューを更新する
ことなく同値に継続維持したまま継続維持期間メモリ14
の、処理中の鍵に割り当てられたアドレスから、その記
憶内容を読み出して、これから１を減算（−１値に更
新）し（第２図ｋ）、一旦演算を終了する。

その後、当該鍵の処理に関しては、鍵走査の次サイクル
での、該鍵の状態を表わす鍵状態信号S₁、換言すれば、
該鍵に連動するキースイッチ18への次サイクルのキーパ
ルスの供給時点までは、タッチバリューが変化すること
のない継続維持期間が進行する。

そして、後述するように、演算指令データにて規定され
る所望の継続維持期間が経過すると、継続維持期間メモ
リ14の、処理中の鍵に割り当てられたアドレスの記憶内
容が（０）まで減少して第２図ｃの判定結果がYESとな
る。

やがて、処理中の鍵が押し切られて、押鍵完了状態に移
行すると、第２図ａの判定結果がNOとなるので、演算処
理装置５は、鍵状態信号S₁に基づいて押鍵完了状態を判
別し（第２図ｌ）、タッチバリューメモリ13の、その鍵
に割り当てられたアドレスからタッチバリューを読み出
して（第２図ｍ）、フラグビットである第７ビットに押
鍵完了信号のフラグとしての「１」を立ててから同じア
ドレスに更新記憶して（第２図ｎ）、一旦、演算を終了
する。

その後、その鍵が離されて、離鍵状態に移行したとき
は、第２図ｌの判定結果がNOとなるので、演算処理手段
５は、継続維持期間メモリ14及びタッチバリューメモリ
13の、その鍵に割り当てられたアドレスの記憶内容をク
リアして（第２図ｏ、ｐ）演算を終了する。

ここで、第２図に示すフローチャートを、本発明の各手
段に対応づけると以下のとおりとなる。すなわち、第２
図b,c,j,kからなるブロック4bが、本発明にいうタッチ
バリュー更新指示手段に対応し、第２図ｄ〜ｈからなる
ブロック2bが、本発明にいう継続維持データ読出制御手
段に対応し、第２図ｉからなるブロック3bが、本発明に
いうタッチバリュー更新手段に対応する。また第１図に
示すタッチバリューメモリ13および演算指令データメモ
リ15が、それぞれ、本発明にいうタッチバリュー記憶手
段および演算指令データ記憶手段に対応する。

続いて、第３図、第４図をも参照しつつ、数値例を挙げ
て、上記実施例の動作を、より具体的に説明すれば以下
の通りである。

演算処理装置５は、押鍵状態を判別すると（第２図
ａ）、継続維持期間メモリ14を読む（第３図ｂ）が、こ
のとき、該メモリは以前にクリアされていて（０）にな
っている（第３図（Ａ）ａ）。

しかして、後続の判別結果（第２図ｃ）は、YESとなり
（第３図（Ａ）ｂ）、次いで、タッチバリューメモリ13
を読む（第２図ｄ）が、該メモリも以前にクリアされて
いて（０）になっている（第３図（Ｂ）ｃ）。

続いて、該メモリ13の記憶内容（０）をアドレスとして
演算指令データメモリ15を読むと（第２図ｅ〜ｇ）、そ
の記憶内は「00000001」であるので（第４図ａ、第３図
（Ｃ）ｄ）、これをメモリ14に書き込んで（第３図
（Ａ）ｅ）から、メモリ13に記憶されているタッチバリ
ューを１値に更新する（第２図ｉ、第３図（Ｂ）ｆ）。

その際、該メモリに記憶されるタッチバリューが第０〜
第６ビットの７ビット（第７ビットはキーオン信号に割
り当てられる）で構成されてるところ、該７ビットのタ
ッチバリューが（０）であったので（第３図（Ｂ）
ｃ）、その−１値は（127）となるものである。

鍵走査の第２サイクルにおける鍵状態信号の処理に際し
ても、当該鍵が押鍵状態に保たれている限り、演算処理
装置５はメモリ14を読む（第２図ｂ）が、このとき、該
メモリの記憶内容は（１）であるので（第３図（Ａ）
ｇ）、第２図ｃの判定結果がNOとなり、続いて、第２図
ｊの判定もNOとなり、該メモリの記憶内容が−１値に更
新される（第２図ｋ、第３図（Ａ）ｈ）。

しかして、このサイクルの処理では、演算指令データメ
モリ15に関しては、読み出しが行われない（第３図
（Ｃ）ｉ）。

鍵走査の第３サイクルにおける、鍵状態信号の処理に際
しても、同様に、メモリ14を読む（第２図ｂ）が、この
とき、該メモリの記憶内容は（０）であるので（第３図
（Ａ）ｊ）、演算処理装置５は、メモリ13を読む（第２
図ｄ）が、このとき、該メモリの記憶内容は（127）で
ある（第３図（Ｂ）ｋ）。

続いて、該メモリ13の記憶内容（127）をアドレスとし
て、メモリ15を読むと（第２図ｅ〜ｇ）、その記憶内容
は「00000000」であるので（第４図ｂ、第３図（Ｃ）
ｌ）、これをメモリ14に書き込んで（第３図（Ａ）ｍ）
から、メモリ13に記憶されているタッチバリューを−１
値に更新する（第３図（Ｂ）ｎ）。

かくして、鍵走査の２サイクル長の継続維持期間2Tと単
位減少量Ｕとから成るタッチバリュー曲線（鍵の跳躍期
間とタッチバリューの関係を規定する関数曲線）の一つ
の画分△_１が算出される。

以降、同様の処理が繰り返し実行され、ｉ番目のサイク
イルでは、メモリ14の記憶内容が（０）であるので（第
３図（Ａ）ａ′）、次いで、メモリ13を読むと、（６）
であり（第３図（Ｂ）ｂ′）、さらに、該（６）番地の
メモリ15の記憶内容は「00000000」であるので（第４図
ｃ、第３図（Ｃ）ｃ′）、該メモリ14に（０）が書き込
まれて（第３図（Ａ）ｄ′）、タッチバリューが（６）
から（５）に減少する。（第３図（Ｂ）ｅ′）。続く
（ｉ＋１）番目のサイクルでは、メモリ14の記憶内容が
（０）であるので（第３図（Ａ）ｆ）、次いで、メモリ
13を読むと（５）であり（第３図（Ｂ）ｇ）、さらに、
該（５）番地のメモリ15の記憶内容は「00000001」であ
るので（第４図ｄ、第３図（Ｃ）ｈ′）、該メモリ14に
（１）が書き込まれた（第３図（Ａ）ｉ′）後、タッチ
バリューが（５）から（４）に減少する（第３図（Ｂ）
ｊ′）。

かくして、鍵走査の１サイクル長の継続維持期間1Tと単
位減少量Ｕとから成るタッチバリュー曲線の一つの画分
△ｋが算出される。

続く、（ｉ＋２）番目のサイクルでは、メモリ14の記憶
内容が（１）であるので（３図（Ａ）ｋ′）、次いで、
該メモリ14の記憶内容から１を減算し（第３図（Ａ）
ｌ′）、タッチバリューの更新を行わずに２サイクル経
過を待つ。

続く、（ｉ＋３）番目のサイクルでは、メモリ14の記憶
内容が（０）であるので（第３図（Ａ）ｍ′）、次いで
メモリ13を読むと（４）であり（第３図（Ｂ）ｎ′）、
さらに、該（４）番地のメモリ15の記憶内容は「000000
10」であるので（第４図ｅ、第３図（Ｃ）ｏ′）、該メ
モリ14に（２）が書き込まれた（第３図（Ａ）ｐ′）
後、タッチバリューが（４）から（３）に減少する（第
３図（Ｂ）ｑ′）。

かくして、前述同様、継続維持期間2Tの画△ｋ＋１が算
出される。

続く、（ｉ＋４）番目のサイクルでは、メモリ14の記憶
内容が（２）であるので（第３図（Ａ）ｒ′）、次いで
該メモリ14の記憶内容から１を減算し（第３図（Ａ）
ｓ′）、さらに、該メモリ14の記憶内容が（０）になる
まで３サイクルの経過を待って（ｉ＋６）番目のサイク
ルで、タッチバリューが（３）から（２）に減少する
（第３図（Ｂ）ｔ′）。

かくして、３サイクル長の継続維持期間3Tと単位減少量
Ｕとから成る一つの画分△ｋ＋２が算出される。

そして、かかる演算処理故に、演算指令データメモリ15
の各アドレスに予め適切な演算指令データ群を設定記憶
させておくことにより、各サイクル長の画分を種々に配
列させて、鍵が押鍵状態に移行している期間中に実時間
処理にて所望のタッチバリュー曲線を算出可能とし、し
かして、処理中の鍵が押し切られて押鍵完了状態になっ
た時点（サイクル）でタッチバリュー曲線の算出を停止
し、その時点でタッチバリューメモリ13に記憶されてい
るタッチバリューを読めば、その鍵の押鍵状態に留って
いた期間を上記所望のタッチバリュー曲線に従って変換
して成るタッチバリューが得られるものである。

ところで、上記の演算フローにおいて、鍵が極度に緩や
かに押されて、押鍵状態が長く続く場合には、タッチバ
リューメモリ13の、−１値への更新（第２図ｉ、第３図
（Ｂ）ｅ′,j′,g′,t′）回数が増大して、ついに、タ
ッチバリューが（０）になると、次サイクルでは、２進
数の７ビットで表わされるタッチバリューが一巡して12
7となり、以降、タッチバリューが循環的に変化すると
いう不都合がある。

そのような不都合を避けるためには、極度に緩速度の押
鍵に対応する最低値のタッチバリューを予め定めてお
き、その最低値のタッチバリューに１を加えた値で表わ
される、メモリ15のアドレスに（255）を書き込んでお
く。

このような最低値のタッチバリューを例えば（２）と定
めて、メモリ15の３番地に（255）を書き込んだ場合
（第４図ｆ）に、上述の動作例に後続する動作を説明す
れば以下の通りである。

後続する（ｉ＋６）番目のサイクルでは、メモリ15の記
憶内容が（０）であるので（第３図（Ａ）ｕ′）、次い
でメモリ13を読むと（３）であり（第３図（Ｂ）
ｖ′）、さらに該（３）番地のメモリ15の記憶内容とし
て「11111111」が書き込まれているので（第４図ｆ、第
３図（Ｃ）ｗ′）、該メモリ14に（255）が書き込まれ
た（第３図（Ａ）ｘ′）後、タッチバリュー（３）が
（２）に減少する（第３図（Ｂ）ｔ′）。

その際、メモリ14には、（255）が一旦、記憶されるの
で、以降、第２図ｃの判定結果が常にNO、そして、第２
図ｊの判定結果が常にYESとなる。

従って、第２図ｄ以降の工程に進んで、メモリ13の記憶
内容が−１値に更新されることがないし、第２図ｋの工
程に進んで、メモリ14の記憶内容が−１値に更新される
こともなく、而して、演算処理装置５は第２図ａ〜ｃ、
ｊの工程を繰り返し実行することとなり、その間、タッ
チバリューは最低値の（２）に維持される。

続いて、第５図〜第７図をも参照しつつ演算処理装置５
により、機能実現手段として実現されるタッチバリュー
演算処理手段の他の実施例を抽出して第二の実施例とし
て説明すれば以下の通りである。

先ず、演算処理装置５は、先の実施例の場合と同様に押
鍵状態を判別する（第５図ａ）。

押鍵状態の場合は、次に演算処理装置５は、処理中の鍵
に割り当てられたアドレスを指定して、継続維持期間メ
モリ14の記憶内容を読み出して（第５図ｂ）、その第０
ビット〜第６ビットが「０」であるか否かを判別する
（第５図ｃ）。

その判別結果がYESであるときは、演算処理装置は、タ
ッチバリューメモリ13の、当該鍵のアドレスを読み出し
て（第５図ｄ）から、第２図ｅ〜ｇと同様にして（第５
図ｅ〜ｇ）演算指令データメモリ15の記憶内容（演算指
令データ）を読み出し、該データを構成する８ビットの
うち、継続維持フラグに割り当てられた第７ビットが
「１」であるか否かを判別する（第５図ｈ）。

そして、その判別結果（第５図ｈ）がNOであるときは、
読み出されている演算指令データをタッチバリューメモ
リ13の、当該鍵に割り当てられたアドレスに記憶して
（第５図ｉ）、タッチバリューを、この演算指令データ
に更新し、次の鍵走査サイクイルを待つ。

一方、上記判定結果（第５図ｈ）がYESであるときは、
読み出されている演算指令データを継続維持期間メモリ
14の、当該鍵に割り当てられたアドレスに記憶し（第５
図ｊ）、次の鍵走査サイクルを待つ。

そして、該メモリ14の記憶内容が（０）になるまでは、
第５図ｃの判定結果がNOとなり、該処理装置５は、さら
に、その記憶内容の第７ビットが「１」であるか否かを
判別する（第５図ｋ）が、第５図ｈ、ｊの処理の結果、
第５図ｃの判定結果がNOになったのであるから、最初の
パスでは、必ず、前記判別結果（第５図ｋ）はYESとな
り、演算処理装置５は、「１」である当該第７ビットを
「０」に戻しながら、該メモリ14の、当該鍵に割り当て
られた記憶内容から１を減算して、同じアドレスに更新
記憶する（第５図ｑ）。

すると、演算処理装置５は、タッチバリューメモリ13
の、当該鍵に割り当てられたアドレスから記憶内容を読
み出して（第５図ｒ）、これから１を減算して、同じア
ドレスに記憶し（第５図ｓ）、次の鍵走査サイクルを待
つ。

次サイクル以降では、継続維持期間メモリ14の記憶内容
の第７ビットがすでに「０」に戻されている（第５図
ｑ）ので、第５図ｋの判定結果がNOとなり、該記憶内容
が（０）になるまで、該メモリ14の記憶内容から１を減
算する処理（第５図ｔ）が鍵走査サイクルごとに繰り返
し実行され、該記憶内容が（０）になったときは、第５
図ｃの判別結果がYESとなる。

なお、第５図中の処理ステップｌ〜ｎ、ｏ、ｐは第２図
中に同符号で示される処理ステップと、それぞれ、同じ
である。

続いて、第６図、第７図をも参照しつつ、数値例を挙げ
て上記動作を、より具体的に説明すれば、以下のとおり
である。

演算処理装置５は、押鍵状態を判別すると（第５図
ａ）、継続維持期間メモリ14を読む（第５図ｂ）が、こ
のとき、該メモリは以前にクリアされていて（０）にな
っている（第６図（Ａ）ａ）。

しかして、後続の判別結果（第５図ｃ）はYESとなり
（第６図（Ａ）ｂ）、次いで、タッチバリューメモリ13
を読む（第５図ｄ）が、該メモリも以前にクリアされて
（０）になっている（第６図（Ｂ）ｃ）。

続いて、該メモリの記憶内容（０）をアドレスとして演
算指令データメモリ15を読む（第５図ｅ〜ｇ）と、その
記憶内容（演算指令データ）は「1/0000001」であるの
で（第７図ａ、第６図（Ｄ）ｄ）、後続の判別結果（第
５図ｈ）がYESとなり（第６図（Ｅ）ｅ）、メモリ15の
記憶内容「1/0000001」がメモリ14に書き込まれ（第６
図（Ａ）ｆ）、該記憶内容の第７ビットが「１」になる
（第６図（Ｃ）ｇ）。

第２サイクルでも、当該鍵が押鍵状態に保たれている限
り、演算処理装置５は、メモリ14を読む（第５図ｂ）
が、このとき、該メモリの記憶内容は（１）であるの
で、（第６図（Ａ）ｈ）、第５図ｃの判定結果がNOとな
り、さらに、該記憶内容の第７ビットが「１」であるの
で（第６図（Ｃ）ｉ）、第５図ｋの判別結果がYESとな
る。

そこで、該処理装置は、該記憶内容の第７ビットを
「０」に戻し（第６図（Ｃ）ｊ）ながら、該記憶内容を
−１値に更新し（第５図ｑ、第６図（Ａ）ｋ）、続い
て、メモリ13の記憶内容を−１値に更新する（第５図
ｒ、ｓ、第６図（Ｂ）ｌ）。

第３サイクルでは、演算処理装置５は、メモリ14を読む
（第５図ｂ）が、このとき、該メモリの記憶内容は
（０）であるので（第６図（Ａ）ｍ）、後続の判別結果
（第５図ｃ）はYESとなり、次いで、メモリ13を読んで
（第５図ｄ）、その記憶内容（127）（第６図（Ｂ）l
l）をアドレスとして演算指令データメモリ15を読む
（第５図ｅ〜ｇ）と、その記憶内容（演算指令データ）
は「0/1111101」（125）であるので（第７図ｂ、第６図
（Ｄ）ｎ）、後続の判別結果（第５図ｈ）がNOとなり
（第６図（Ｅ）ｏ）、その演算指令データ「0/111110
1」（125）をタッチバリューとしてメモリ13に更新記憶
する（第５図ｉ、第６図（Ｂ）ｐ）。

第４サイクルでは、メモリ14の記憶内容が（０）である
ので（第６図（Ａ）ｑ）、後続の判別結果（第５図ｃ）
はYESとなり、次いで、演算処理装置５は、メモリ13を
読んで（第５図ｄ）、その記憶内容（125）（第６図
（Ｂ）pp）をアドレスとして演算指令データメモリ15を
読む（第５図ｅ〜ｑ）と、その記憶内容は「0/111101
0」（122）であるので（第７図ｃ、第６図（Ｄ）ｒ）、
後続の判別結果（第５図ｈ）がNOとなり（第６図（Ｅ）
ｓ）、その演算指令データ「0/1111010」（122）をタッ
チバリューとしてメモリ13に更新記憶する（第５図ｉ、
第６図（Ｂ）ｔ）。

かくして、鍵走査の１サイクル長の継続維持期間Ｔと、
演算指令データにて規定される所望の減少量U₁、U₂とか
ら成る、タッチバリュー曲線の画分△′_１、△′_２が算
出される。

以降、同様の処理が繰り返し実行され、ｉ番目のサイク
ルでは、メモリ14の記憶内容が（０）であるので（第６
図（Ａ）ａ′）、次いで、メモリ13を読むと、（８）で
あり（第６図（Ｂ）ｂ）、さらに、該（８）番地の演算
指令データは「0/0000110」（６）であって（第７図
ｄ、第６図（Ｄ）ｃ′）、その第７ビットが「０」であ
るので（第６図（Ｅ）ｄ′）、該演算指令データ（６）
がメモリ13に書き込まれて、タッチバリューが（８）か
ら（６）に減少する（第６図（Ｂ）ｅ′）。

続く、（ｉ＋１）番目のサイクルでは、メモリ14の記憶
内容が（０）であるので（第６図（Ａ）ｆ′）、次い
で、メモリ13を読むと、（６）であり（第６図（Ｂ）
ｇ′）、さらに、該（６）番地の演算指令データは「0/
0000101」（５）であって（第７図ｅ、第６図（Ｄ）
ｈ′）、その第７ビットが「０」であるので（第６図
（Ｅ）ｉ′）、該演算指令データ（５）がメモリ13に書
き込まれて、タッチバリューが（６）から（５）に減少
する（第６図（Ｂ）ｊ′）。

かくして、１サイクル長の継続維持期間Ｔと減少量
（１）の画分Δ′_ｋが算出される。

続く、（ｉ＋２）番目のサイクルでは、メモリ14の記憶
内容が（０）であるので、（第６図（Ａ）ｋ′）、次い
で、メモリ13を読むと、（５）であり（第６図（Ｂ）
ｌ′）、さらに、該（５）番地の演算指令データは「1/
0000100」（４）であって（第７図ｆ、第６図（Ｄ）
ｍ′）、その第７ビットが「１」であるので（第６図
（Ｅ）ｎ′）、該演算指令データ（４）がメモリ14に書
き込まれて（第６図（Ａ）ｏ′）、その第７ビットが
「１」となり（第６図（Ｃ）ｐ′）、タッチバリューは
継続維持される（第６図（Ｂ）ｑ′）。

続く、（ｉ＋３）番目のサイクルでは、メモリ14の記憶
内容が（４）であって（第６図（Ａ）ｒ′）、その第７
ビットが「１」であるので（第６図（Ｃ）ｓ′）、該ビ
ットが「０」に戻されて（第６図（Ｃ）ｔ′）、該記憶
内容が−１値に更新され（第６図（Ａ）ｕ′）、さら
に、タッチバリューが（５）から（４）に減少する（第
６図（Ｂ）ｖ′）。

かくして、２サイクル長の継続維持期間2Tと減少量
（２）の画分Δ′_k+1が算出される。

続く、（ｉ＋４）番目のサイクルでは、メモリ14の記憶
内容が（３）であって（第６図（Ａ）ｗ′）、その第７
ビットが「０」であるので（第６図（Ｃ）ｘ′）、メモ
リ14の記憶内容が（２）に更新されて（第６図（Ａ）
ｙ′）、タッチバリューは更新されずに（４）に留まる
（第６図（Ｂ）ｚ′）。

以降、メモリ14の記憶内容が（０）になるまではタッチ
バリューの更新が行われることはなく、（ｉ＋７）番目
のサイクルにて、該記憶内容が（０）まで減少すると
（第６図（Ａ）ｚ′ａ′）、第５図ｃの判別結果がYES
となるので、次いで、メモリ13を読むと、（４）であり
（第６図（ｚ′ｂ′）、さらに、該（４）番地の演算指
令データは「0/0000011」（３）であって（第７図ｇ、
第６図（Ｄ）ｚ′ｃ′）、その第７ビットが「０」であ
るので（第６図（Ｅ）ｚ′ｄ′）、該演算指令データ
（３）がメモリ13に書き込まれて、タッチバリューが
（４）から（３）に減少する（第６図（Ｂ）ｚ′
ｅ′）。

かくして、４サイクル長の継続維持期間4Tと減少量
（１）の画分△′ｋ＋２が算出される。

さらに、続く（ｉ＋８）番目のサイクルでは、メモリ14
の記憶内容が（０）であるので（第６図（Ａ）ｚ′
ｆ′）、次いで、メモリ13を読むと、（３）であり（第
６図（Ｂ）ｚ′ｇ′）、さらに、該番地（３）の演算指
令データは「0/0000011」（３）であって（第７図ｈ、
第６図（Ｄ）ｚ′ｈ′）、その第７ビットが「０」であ
るので（第６図（Ｅ）ｚ′ｉ′）、該演算指令データ
（３）がメモリ13に書き込まれるが（第６図（Ｂ）ｚ′
ｊ′）、更新前の値と更新後の値が共に（３）であるの
で、タッチバリューは変化しない。

このように、演算指令データの第０〜第６ビットを、そ
の演算指令データが記憶されているアドレスと同値に設
定し、第７ビットを「０」に設定すると、押鍵完了状態
を判別するまで、一定値に継続維持される画分が算出可
能である。

そして、上述の種々の画分を種々に配列させて、所望の
タッチバリュー曲線を、鍵が押鍵状態に移行している期
間中に実時間処理にて算出可能であることは前述の第一
の実施例の場合と同様である。

続いて、第１図に戻って、第２のマルチプレクサ10及び
キーアサイナ19の協働について説明すれば以下のとおり
である。

第２のマルチプレクサ10は、クロック信号線3bを通じ
て、その制御信号端子10aに、デバイダ２の最小桁（LS
B）からのクロックパルスの供給を受けて、該クロック
パルスが「１」の期間には、アドレス信号線16を通じ
て、第１のマルチプレクサ７からのアドレス信号を各メ
モリ13、14、15に対して供給し、一方、該クロックパル
スが「０」の期間には、選択アドレス信号線20を通じ
て、選択アドレス信号を該メモリ13、14、15に対して供
給する。

そして、第一の実施例に関しては、デバイダ２の第４ビ
ットの信号C₄、すなわち、鍵走査における各鍵のタイム
スロットを規定する信号が「１」又は「０」の状態に留
まっている期間、換言すれば、アドレス信号C₄〜C₁₀が
一つのアドレスを表わしている期間中に、該デバイダ２
の最小桁（LSB）からのクロックパルスの「１」、
「０」状態が10回変化して、上記一つのアドレスを表わ
している期間が10等分され、これにより、10拍を基準状
態期間が規定されるように該デバイダ２が構成されてい
る。

しかして、上記基準状態期間のうち、奇数拍の期間で
は、キーアサイナ19から選択アドレス信号が、そして、
偶数拍の期間では、第１のマルチプレクサ７からアドレ
ス信号が、それぞれメモリ13、14、15に対して交互に供
給されるものである。

ところで、キーアサイナ19にも、マイクロプロセッサの
適用が好適であり、マイクロプロセッサを含むキーアサ
イナと、該キーアサイナから見ての外部装置、例えば、
タッチデータメモリとの、基準状態期間ごとの時分割協
働の技術は特開昭56−161594号に開示されている。

さらに、付言するならば、第一の実施例にて実行される
演算フローに関しては、１サイルの鍵走査の期間（すべ
ての鍵鍵状態が１回読み取られる期間）のうち、一つの
鍵の処理に割り当てられた期間、すなわち、アドレス信
号C₄〜C₁₀が一つのアドレスを表わしている期間中に最
大５回のメモリアクセスが行われるので、該期間を５回
×２（奇数偶数の両拍）すなわち、10で等分し、そのた
めに、４本のマシンサイクル信号線3aを用いているが、
第二の実施例にて実行される演算フローに関しては、該
期間中のメモリアクセス回数が最大４回であるので、該
期間を８等分すれば足り、しかして、マシンサイクル信
号線3aは３本となる。

一方、かかる協働に係わるキーアサイナ19は、押された
鍵を表わすキーコードと該鍵に関するタッチバリューと
該鍵の押鍵完了信号に基づくゲート信号とを鍵の数より
も相当に少ない数のシンセサイザモジュールに対して割
当てるようにしたハイトラフィック機能を奏するもので
ある。

先ず、タッチバリューの演算処理が行われていない基準
状態期間に選択アドレス信号用出力ポート19bから各鍵
に割当てられた選択アドレス信号を選択アドレス信号線
20に供給し、タッチバリューメモリ13の、該選択アドレ
ス信号により指定されるアドレスの記憶内容を入力デー
タバス12と第７ビット信号線12bを通じてタッチバリュ
ー用入力ポート19aに転送する。このようなタッチバリ
ューのキーアサイナへの転送はデバイダ２からアドレス
信号４を通じてタッチバリューメモリ13に供給されるア
ドレス信号によるアドレス指定順序には関係なく、キー
アサイナ19内の割当演算処理の順序に従って行われるも
のである。

さらに、上記転送に際してとアドレス指定の歩進速度は
タッチバリューの演算処理に際してのアドレス指定の歩
進速度と同一ではなく、キーアサイナ19の割当演算処理
の完了を待って逐次に選択アドレス信号が歩進されるも
のであるが、上記転送が必ずタッチバリューの演算処理
の行われていない基準状態期間内に行われるべく、キー
アサイナ19のクロック信号端子19cに対して上記タッチ
バリューの演算処理のためのクロックパルスを供給する
ことにより、両動作の同期が確保される。

次に、キーアサイナ19はタッチバリュー用入力ポート19
aに転送されて一時的に記憶されたタッチバリューと押
鍵完了信号の割当演算処理を行い、押鍵完了信号のフラ
グとしての第７ビットが「１」であることを検知したと
きには、該フラグを伴うタッチバリューと、その時点で
選択アドレス信号用出力ポート19bに一時的に記憶され
ている選択アドレス信号、すなわち、各鍵の音高を表わ
すキーコードと、さらに、上記フラグに基づいて生成さ
れる発音指令としてのゲート信号とを特定のシンセサイ
ザモジュールに割当てる。

かかる割当てのための理論に関しては種々のものが提案
されており、例えば、特開昭55−25078号には発音状態
からの開放が最も古く行われたシンセサイザモジュール
を新たな押鍵に際して発音状態に捕捉することにより、
開放されたシンセサイザモジュールが解放直前に発音し
ていた楽音を完全に減衰するまで継続して発音できる確
率を増大させるようにした割当論理に基づくキーアサイ
ナが開示されている。

上記割当演算処理の結果として、後に言及される第８図
に見られるように、キーコード用出力ポート19d及びタ
ッチバリュー・ゲート信号用出力ポート19eからはそれ
ぞれ、キーコード、タッチバリュー及び発音指令に際し
て「１」となるゲート信号が出力され、さらに、シンセ
サイザモジュールアドレス信号用出力ポート19fからは
上記キーコード、タッチバリュー及びゲート信号を割当
てるべきシンセサイザモジュールを指定するためのシン
セサイザモジュールアドレス信号が出力される。

続いて、第８図を参照しつつ上記キーアサイナに接続さ
れる、周辺装置としてのデータ処理装置と楽音信号生成
装置の構成及び動作を説明すれば以下の通りである。

第８図において、データ処理装置21はキーコード用出力
ポート19dに接続された、キーコード用ディジタル・ア
ナログコンバータ21aと、該コンバータ21aに接続された
キー電圧用アナログマルチプレクサ21bと、該マルチプ
レクサ21bに接続されたキー電圧用サンプリングホール
ド回路21cと、タッチバリュー・ゲート信号用出力ポー
ト19eのタッチバリュー出力端子に接続されたタッチバ
リュー用ディジタル・アナログコンバータ21eと、該コ
ンバータ21eに接続されたタッチ電圧用アナログマルチ
プレクサ21fと、該マルチプレクサ21fに接続されたタッ
チ電圧用サンプリングホールド回路21gと、タッチバリ
ュー・ゲート信号用出力ポート19eのゲート信号出力端
子に接続されたゲート信号用ディジタルマルチプレクサ
21hと、該マルチプレクサ21hに接続されたラッチ回路21
iとから成り、マルチプレクサ21b、21f、21hのそれぞれ
のアドレス信号端子には、シンセサイザモジュールアド
レス信号用出力ポート19fからのシンセサイザモジュー
ルアドレス信号線21jが接続される。

さらに、楽音信号生成装置22は１組のキー電圧用サンプ
リングホールド回路21c、タッチ電圧用サンプリングホ
ールド回路21g及びラッチ回路21iとに接続された鍵の数
より相当に少ない数のシンセサイザモジュール群22a
と、該モジュールの各々の楽音信号出力端子22bに接続
されたミキサ22cとから成る。

上記構成において、キーコード用出力ポート19dから出
力されたキーコードはキーコード用ディジタル・アナロ
グコンバータ21aに供給されて特定の鍵を表わすキーコ
ードに対応するアナログ量のキー電圧に変換され、キー
電圧用アナログマルチプレクサ21bに供給される。

同時に、上記キーコードで表わされる特定の鍵に関する
タッチバリューがタッチバリュー・ゲート信号用出力ポ
ート19eからタッチバリュー用ディジタル・アナログコ
ンバータ21eに供給されて、該タッチバリューに対応す
るアナログ量のタッチ電圧に変換され、タッチ電圧用ア
ナログマルチプレクサ21fに供給される。

さらに、タッチバリュー・ゲート信号用出力ポート19e
から出力されるゲート信号も同時にディジタルマルチプ
レクサ21hに供給される。

そして、このとき、キーアサイナ19によるシンセサイザ
モジュールの割当て論理に基づく割当演算処理の結果、
発音すべきシンセサイザモジュールが特定され、該モジ
ュールを指定するためのシンセサイザモジュールアドレ
ス信号がシンセサイザモジュールアドレス信号用出力ポ
ート19fから前記マルチプレクサ21b、21f、21hの各々に
供給され、該マルチプレクサの各々は上記シンセサイザ
モジュールアドレス信号により指定された特定の出力端
子に対して、入力されたキー電圧、タッチ電圧及びゲー
ト信号を分配供給する。

このようにして、特定の出力端子に分配供給されたキー
電圧、タッチ電圧、ゲート信号の各々は前記シンセサイ
ザモジュールアドレス信号によって指定される特定のシ
ンセサイザモジュール22aに対応して配設されたキー、
電圧用サンプリングホールド回路21c、タッチ電圧用サ
ンプリングホールド回路21g、ラッチ回路21iの各々に一
旦記憶され、継続的に該特定のシンセサイザモジュール
22aに供給される。

該特定のシンセサイザモジュール22aは継続的に供給さ
れるキー電圧により特定される音高と、タッチ電圧によ
り特定される付勢パタンとを有する楽音信号を、ゲート
信号が供給されている期間中、楽音信号出力端子22bか
ら出力する。

そして、同時に多数の鍵が押されている場合には、シン
セサイザモジュールの配設数の範囲内で多数のシンセサ
イザモジュールの楽音信号出力端子から多数の楽音信号
が同時にミキサ22cに対して供給され、該ミキサにより
混合されて発音すべき楽音信号が得られるものである。

かくして、楽音信号生成装置22から得られる楽音信号の
振幅を押鍵速度と特定の関数関係にあるタッチ電圧に応
じて変化させることにより、鍵の押下速度に応じて楽音
の音量を、調整できるものである。

なお、上記実施例では、キースイッチとして、可動接点
に供給されたキーパルスをブレークバスバー若しくはメ
ークバスバーに択一的に供給するか、又は、いずれのバ
ーにも供給しないかにより、鍵の状態を検知するように
したタッチスイッチが採用されているが、分配供給され
るキーパルスに応答して各鍵の離鍵状態、押鍵状態、押
鍵完了状態を検知するためのすべての代替手段にはここ
にいうキースイッチに含まれる。

さらに、上記実施例では、多数のキースイッチからの鍵
状態信号S₁を、演算処理装置５に対して、時分割多重通
信にて伝送しているが、これに限られるものではなく、
各キースイッチからの鍵状態信号を、別々の信号線を通
じて該処理装置に対して伝送してもよい。

さらに、上記時分割多重通信における鍵の割り当てに同
期して、メモリ13、14のアドレスを歩進させて、演算処
理装置５を各鍵の処理について、時分割動作させている
が、これに限られるものではなく、各鍵に対応させて、
別々の演算処理装置と別々のメモリを備える構成であっ
てもよい。

さらに、上記実施例の構成はキーアサイナを含んでお
り、多数のキースイッチからの情報を少数のシンセサイ
ザモジュールに割り当てているが、これに限られるもの
ではなく、キーアサイナを取り除いて、各キースイッチ
に対応させて、シンセサイザモジュールを備えてもよ
い。

〔発明の効果〕

以上のように、この発明によれば、押鍵状態の期間すな
わち、鍵の跳躍期間を、一旦、計時することなく、該期
間中の実時間処理にて、演算指令データの配列に基づい
て変更可能に規定されるタッチバリュー曲線に従うタッ
チバリューを、直接的に算出可能に構成したことによ
り、従来技術のように、一旦、計時された押鍵状態の期
間をさらに所望のタッチバリュー曲線に従うタッチバリ
ューに変換するための後処理が不要となるので、構成の
簡単化が徹底されるという優れた効果が奏される。

【図面の簡単な説明】

第１図〜第４図及び第８図はこの発明の第一の実施例に
関するものであり、第１図はハードウェア上の構成を示すブロック図。第２図は演算処理装置５にて実行されるプログラムのフ
ローチャート。第３図は要部のディジタル波形図。第４図は演算指令データメモリ15の記憶内容（ビット配
列）を示す説明図。第８図は周辺装置（データ処理装置21と楽音信号生成装
置22）の構成を示すブロック図である。第５図〜第７図はこの発明の第二の実施例に関するもの
である。第５図は演算処理装置５にて実行されるプログラムのフ
ローチャート。第６図は要部のディジタル波形図。第７図は演算指令データメモリ15の記憶内容（ビット配
列）を示す説明図である。１……クロックパルスジェネレータ２……デバイダ５……演算処理装置６……デコーダ７、10……マルチプレクサ 14……継続維持期間メモリ 19……キーアサイナ 21……データ処理装置 22……楽音信号生成装置

Claims

【特許請求の範囲】

【請求項１】鍵の離鍵状態、押鍵状態、押鍵完了状態を
検出し、押鍵状態にある鍵のタッチバリューを、該鍵が
押鍵状態にある期間中に算出するタッチコントロール装
置において、タッチバリューの継続維持期間を表わす継続維持データ
を記憶する演算指令データ記憶手段（15）と、各時点でのタッチバリューを記憶するタッチバリュー記
憶手段（13）と、継続維持データが表わす継続維持期間を計時し、該継続
維持期間が経過したときに継続維持期間終了情報を出力
するタッチバリュー更新指示手段（4b）と、前記継続維持期間終了情報の供給に応じて、前記演算指
令データ記憶手段（15）の、前記タッチバリュー記憶手
段（13）に記憶されたタッチバリューに対応するアドレ
スから継続維持データを読み出して読み出した継続維持
データを前記タッチバリュー更新指示手段（4b）に供給
する継続維持データ読出制御手段（2b）と、継続維持期間終了情報の供給に応じて、タッチバリュー
記憶手段（13）に記憶されているタッチバリューを更新
するタッチバリュー更新手段（3b）とを備えたタッチコ
ントロール装置。
【請求項２】前記タッチバリュー更新手段（3b）がタッ
チバリューから一定量を減算することによりタッチバリ
ューを更新するものであることを特徴とする特許請求の
範囲第１項記載のタッチコントロール装置。